JP2022170969A - 回路装置および発振器 - Google Patents

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Abstract

【課題】出力信号の出力開始直後の波形品質を向上させることが可能な回路装置を提供すること。【解決手段】発振信号を生成する発振回路と、発振回路の後段に設けられた第１プリドライバーと、第１プリドライバーの後段に設けられた第１出力ドライバーと、第１レギュレート電圧を第１プリドライバーに供給する第１レギュレーターと、第２レギュレート電圧を第１出力ドライバーに供給する第２レギュレーターと、を備え、第２レギュレーターの過渡応答時間は、第１レギュレーターの過渡応答時間よりも短い、回路装置。【選択図】図４

Description

本発明は、回路装置および発振器に関する。
特許文献１には、温度補償回路と出力回路に異なるレギュレーターからレギュレート電圧を供給することで、温度補償の制度が低下して位相ノイズ等の発生を抑制し、クロック信号の精度を高めることができる発振器が開示されている。
特許文献１に開示のレギュレーターは、抵抗素子と容量素子からなる帯域制限フィルターを備えることで、ノイズの低減を実現している。
特開２０２０－１７０８８４号公報
しかしながら、特許文献１に記載のレギュレーターは、瞬間的な電流変動に追従しにくく、応答が遅いため、出力信号の出力開始時にレギュレート電圧が変動した後、元のレギュレート電圧に戻るまでの時間が長くなる。このため、出力信号の波形が安定するまで時間がかかってしまい、出力開始直後の波形品質が劣化するおそれがあった。
本発明に係る回路装置の一態様は、
発振信号を生成する発振回路と、
前記発振回路の後段に設けられた第１プリドライバーと、
前記第１プリドライバーの後段に設けられた第１出力ドライバーと、
第１レギュレート電圧を前記第１プリドライバーに供給する第１レギュレーターと、
第２レギュレート電圧を前記第１出力ドライバーに供給する第２レギュレーターと、
を備え、
前記第２レギュレーターの過渡応答時間は、前記第１レギュレーターの過渡応答時間よりも短い。
本発明に係る発振器の一態様は、
前記回路装置の一態様と、
振動子と、
を備える。
発振器の斜視図。 図１の発振器のＡ－Ａ断面図。 発振器の概略構成を示す図。 出力回路の概略構成を示す図。 第１レギュレーターの概略構成を示す図。 第２レギュレーターの概略構成を示す図。 タイミングチャートの一例を示す図。 第２実施形態の発振器の概略構成を示す図。 第２実施形態の出力回路の概略構成を示す図。 第２実施形態のタイミングチャートの一例を示す図。 比較例１の出力回路の概略構成を示す図。 比較例１のタイミングチャートの一例を示す図。 比較例２の出力回路の概略構成を示す図。 比較例２のタイミングチャートの一例を示す図。
以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．第１実施形態
１－１．発振器の構成
図１及び図２は、本実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ－Ａ断面図である。
図１及び図２に示すように、発振器１は、回路装置２、振動子３、パッケージ４、リッド５及び複数の外部端子６を含む。本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、本実施形態では、回路装置２は１チップの集積回路（ＩＣ：Integrated Circuit）で実現されている。ただし、回路装置２は、少なくとも一部がディスクリート部品で構成されていてもよい。
パッケージ４は、回路装置２と振動子３とを同一空間内に収容する。具体的には、パッケージ４には、凹部が設けられており、リッド５で凹部を覆うことによって収容室７となる。パッケージ４の内部又は凹部の表面には、回路装置２の２つの端子、具体的には、後述する図３のＸＩ端子及びＸＯ端子と、振動子３の２つの励振電極３ａ，３ｂとをそれぞれ電気的に接続するための不図示の配線が設けられている。また、パッケージ４の内部又は凹部の表面には、回路装置２の各端子とパッケージ４の底面に設けられた各外部端子６とを電気的に接続するための不図示の配線が設けられている。なお、パッケージ４は、回路装置２と振動子３とを同一空間内に収容する構成には限られない。例えば、回路装置２がパッケージの基板の一方の面に搭載され、振動子３が他方の面に搭載される、いわゆるＨ型のパッケージであってもよい。
振動子３は、その表面及び裏面にそれぞれ金属の励振電極３ａ，３ｂを有しており、励振電極３ａ，３ｂを含む振動子３の形状や質量に応じた所望の周波数で発振する。
図３は、第１実施形態の発振器１の機能ブロック図である。図３に示すように、本実施形態の発振器１は、回路装置２と振動子３とを含む。回路装置２は、外部接続端子として、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子、ＶＣ端子、ＸＩ端子及びＸＯ端子を有している。ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＶＣ端子は、図２に示した発振器１の複数の外部端子６であるＴ１端子、Ｔ２端子、Ｔ３端子及びＴ４端子とそれぞれ電気的に接続されている。
本実施形態では、回路装置２は、発振回路１０、出力回路２０、温度センサー３０、温度補償回路３２、周波数制御回路３４、ロジック回路３６、電源回路４０及び記憶回路５０を含む。なお、回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
発振回路１０は、発振信号ＯＳＣＯを生成する。発振回路１０は、ＸＩ端子及びＸＯ端子と電気的に接続され、振動子３を発振させる回路である。具体的には、発振回路１０は、振動子３から出力される信号がＸＩ端子を介して入力され、当該信号を増幅してＸＯ端子を介して振動子３に供給する。
温度センサー３０は、回路装置２の温度を検出し、温度に応じた電圧の温度信号を出力するものであり、例えば、バンドギャップリファレンス回路の温度特性を利用した回路等で実現される。
温度補償回路３２は、温度センサー３０から出力される温度信号と、振動子３の周波数温度特性に応じた温度補償データとに基づいて、発振回路１０から出力される発振信号ＯＳＣＯの周波数温度特性を補正するための温度補償電圧Ｖｃｏｍｐを生成し、発振回路１０に供給する。温度補償データは、ロジック回路３６から温度補償回路３２に供給される。
周波数制御回路３４は、Ｔ４端子から入力される周波数制御信号がＶＣ端子を介して供給される。そして、周波数制御回路３４は、周波数制御信号の電圧レベルに応じて、発振回路１０の発振周波数を制御するための周波数制御電圧Ｖａｆｃを生成し、発振回路１０に供給する。
温度補償電圧Ｖｃｏｍｐにより、発振回路１０が出力する発振信号ＯＳＣＯは、所定の温度範囲に含まれる任意の温度において周波数制御電圧Ｖａｆｃに応じたほぼ一定の周波数となる。発振信号ＯＳＣＯは、出力回路２０に入力される。
ロジック回路３６は、各回路の動作を制御する。具体的には、ロジック回路３６は、回路装置２の端子に入力される制御信号に基づいて、発振器１あるいは回路装置２の動作モードを、外部通信モード、通常動作モード及び各種の検査モードを含む複数のモードのうちの１つに設定し、設定した動作モードに応じた制御を行う。本実施形態では、ロジック回路３６は、ＶＤＤ端子への電源電圧ＶＤＤの供給が開始してから所定期間内に、ＶＣ端子から所定のパターンの制御信号が入力された場合には、当該所定期間の経過後に動作モードを外部通信モードに設定する。例えば、ロジック回路３６は、電源電圧ＶＤＤの供給により振動子３が発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、当該発振信号のパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、ロジック回路３６は、電源電圧ＶＤＤの供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。
ロジック回路３６は、外部通信モードでは、ＶＣ端子及びＯＵＴ端子からシリアルクロック信号及びシリアルデータ信号が互いに同期して入力される。ロジック回路３６は、外部通信モードにおいて、例えばＩ２Ｃ（Inter-Integrated Circuit）バスの規格に準じて、シリアルクロック信号のエッジ毎にシリアルデータ信号をサンプリングする。そして、ロジック回路３６は、サンプリングしたコマンド及びデータに基づいて、動作モードの設定や各動作モードでのクロック選択データやスイッチ制御データの設定、レジスター５１又は不揮発性メモリー５２に対するデータの読み出しや書き込み等の処理を行う。なお、本実施形態では、ロジック回路３６は、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バス等の２線式バスのインターフェース回路として機能するが、ＳＰＩ（Serial Peripheral Interface）バス等の３線式バスあるいは４線式バスのインターフェース回路として機能してもよい。
例えば、ロジック回路３６は、外部通信モードにおいて、通常動作モード設定コマンドをサンプリングした場合、動作モードを外部通信モードから通常動作モードに移行させる。その結果、ＶＣ端子の電圧に応じた周波数のクロック信号ＣＬＫがＯＵＴ端子からＴ３端子を介して外部に出力される。
なお、ロジック回路３６は、電源電圧ＶＤＤの供給が開始してから所定期間内に、ＶＣ端子から所定のパターンの制御信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、直接、通常動作モードに設定する。
電源回路４０は、Ｔ１端子及びＶＤＤ端子を介して外部から供給される電源電圧ＶＤＤに基づいて各種の一定電圧を生成し、各回路に供給する。例えば、電源回路４０は、バンドギャップリファレンス回路の出力電圧に基づいて一定電圧を生成する複数のレギュレーターを含んでもよい。
記憶回路５０は、各種の情報を記憶する回路であり、レジスター５１と、不揮発性メモリー５２とを有する。不揮発性メモリー５２は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等である。発振器１の製造工程において、不揮発性メモリー５２に、温度補償データ、分周比データ、クロック選択データ等の各種の情報が記憶される。そして、発振器１に電源が投入されると、不揮発性メモリー５２に記憶されている各種の情報はレジスター５１に転送され、レジスター５１に保存された各種の情報がロジック回路３６を介して適宜各回路に供給される。
１－２．出力回路の構成
図４は、出力回路２０の概略構成を示す図である。出力回路２０は、波形整形回路２１、第１プリドライバー２２及び第１出力ドライバー２３を含む。
波形整形回路２１は、発振信号ＯＳＣＯを波形整形してクロック信号ＣＫ１を生成し、第１プリドライバー２２へ出力する。すなわち、波形整形回路２１は、発振信号ＯＳＣＯを矩形波に整形し、整形されたクロック信号ＣＫ１を第１プリドライバー２２へ出力する。すなわち、波形整形回路２１は、発振信号ＯＳＣＯに基づいて第１信号であるクロック信号ＣＫ１を生成し、第１プリドライバー２２へ出力する。波形整形回路２１は、発振回路１０と第１プリドライバー２２の間の信号経路上に設けられる。
第１プリドライバー２２は、波形整形回路２１から出力されるクロック信号ＣＫ１をバッファリングしたクロック信号ＣＫ２を第１出力ドライバー２３へ出力する。すなわち、第１プリドライバー２２は、第１信号であるクロック信号ＣＫ１に基づいて第２信号であるクロック信号ＣＫ２を生成し、第１出力ドライバー２３へ出力する。また、第１プリドライバー２２は、第１出力ドライバー２３の入力電圧レベルに整合させた電圧レベルのクロック信号ＣＫ２を出力するレベルシフターとしても機能する。第１プリドライバー２２は、発振回路１０の後段に設けられる。
第１出力ドライバー２３は、第１プリドライバー２２から出力されるクロック信号ＣＫ２をバッファリングしてクロック信号ＣＬＫを生成する。生成されたクロック信号ＣＬＫは、ＯＵＴ端子及びＴ３端子を介して発振器１から出力される。すなわち、第１出力ドライバー２３は、第２信号であるＣＫ２に基づいて出力信号であるクロック信号ＣＬＫをＯＵＴ端子へ出力する。例えば、クロック信号ＣＬＫは、ＣＭＯＳ出力波形であってもよく、クリップドサイン波であってもよい。第１出力ドライバー２３は、第１プリドライバー２２の後段に設けられる。
第１出力ドライバー２３は、ＯＵＴ端子に電気的に接続されている。そして、ロジック回路３６から供給されるイネーブル信号ＥＮ＿ＣＬＫ１に応じて、クロック信号ＣＬＫとして回路装置２の外部に出力される。すなわち、第１出力ドライバー２３は、イネーブル信号ＥＮ＿ＣＬＫにより制御される。不要なときには、回路装置２の外部にクロック信号ＣＬＫを出力しないように制御できるので、回路装置２の消費電力を抑えることができる。
１－３．レギュレーターの構成
図５は、第１レギュレーター４１の概略構成を示す図である。第１レギュレーター４１は、帯域制限フィルター４１１を備える。第１レギュレーター４１は、スイッチ回路４１２，トランジスター４１３，抵抗４１４，１４５及びオペアンプ４１６を備える。また、第１レギュレーター４１は、参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧ及び参照電圧ＶＲＥＦが入力され、第１レギュレート電圧ＶＲＥＧ１を出力する。なお、第１レギュレーター４１は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
帯域制限フィルター４１１は、抵抗４１１ａとキャパシター４１１ｂを備える。抵抗４１１ａの一端は、オペアンプ４１６の出力ノード４１６ａ及びトランスファーゲート４１２ｂの入力端４１２ｅに電気的に接続される。一方、抵抗４１１ａの他端は、キャパシター４１１ｂの一端、トランジスター４１３のゲートノード４１３ａ及びトランスファーゲート４１２ｂの出力端４１２ｆに電気的に接続される。また、キャパシター４１１ｂの他端はグラウンドに電気的に接続される。例えば、抵抗４１１ａ及びキャパシター４１１ｂを備える帯域制限フィルター４１１は、ＲＣローパスフィルターの機能を有していてもよい。一般的に、ＲＣローパスフィルターは、入力信号の低周波成分を通過させ、高周波成分を遮断する。
また、第１レギュレーター４１は、前記帯域制限フィルター４１１を有効又は無効にするスイッチ回路４１２を備える。スイッチ回路４１２は、ＮＯＴ回路であるインバーター４１２ａと、トランスファーゲート４１２ｂとを有する。
ロジック回路３６が出力する参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧは、トランスファーゲート４１２ｂの正制御端４１２ｃに入力され、インバーター４１２ａによって論理反転されて、トランスファーゲート４１２ｂの負制御端４１２ｄにも入力される。また、トランスファーゲート４１２ｂの入力端４１２ｅは、オペアンプ４１６の出力ノード４１６ａに接続される。トランスファーゲート４１２ｂの出力端４１２ｆは、トランジスター４１３のゲートノード４１３ａに電気的に接続される。
参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＬレベルのとき、トランスファーゲート４１２ｂは、入力端ｅと出力端ｆとの間は非導通となり、スイッチ回路４１２はオフとなる。一方、参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＨレベルのとき、トランスファーゲート４１２ｂは、入力端ｅと出力端ｆとの間は導通となり、スイッチ回路４１２はオンとなる。
参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＬレベルのとき、オペアンプ４１６の出力信号は、トランスファーゲート４１２ｂを介して、トランジスター４１３のゲートに伝達する。一方、参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＨレベルのとき、オペアンプ４１６の出力信号は、抵抗４１１ａ及びキャパシター４１１ｂを介して、トランジスター４１３のゲートに伝達する。
具体的には、参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＬレベルのときは、帯域制限フィルター４１１は無効となり、参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＨレベルのときは、帯域制限フィルター４１１は有効となる。
トランジスター４１３及び抵抗４１４，４１５は、電源電圧ＶＤＤからグラウンドの間に直列に設けられる。例えば、トランジスター４１３は、Ｎ型のトランジスターであり、ドレインには電源電圧ＶＤＤが供給され、抵抗４１４，４１５と電気的に接続されたソースから第１レギュレート電圧ＶＲＥＧ１を出力する。また、抵抗４１４，４１５の抵抗値を調整することによって、第１レギュレート電圧ＶＲＥＧ１を調整することができる。
オペアンプ４１６の非反転入力端子には参照電圧ＶＲＥＦが入力され、反転入力端子には、第１レギュレート電圧ＶＲＥＧ１が抵抗４１４，４１５により分圧された分圧電圧ＶＤＡが入力される。オペアンプ４１６の出力信号が、トランジスター４１３のゲートに入力され、トランジスター４１３のドレインから第１レギュレート電圧ＶＲＥＧ１が出力される。
第１レギュレーター４１は、第１レギュレート電圧ＶＲＥＧ１を第１プリドライバー２２に供給する。また、波形整形回路２１は、第１レギュレート電圧ＶＲＥＧ１が供給されてもよいし、異なるレギュレート電圧が供給されてもよい。なお、波形整形回路２１に第１レギュレート電圧ＶＲＥＧ１を供給することにより、第１プリドライバー２２と同じ第１レギュレート電圧ＶＲＥＧ１が供給され、必要となるレギュレーターを減らすことができる。回路装置２の構成を簡素化することができる。
図６は、第２レギュレーター４２の概略構成を示す図である。第２レギュレーター４２は、トランジスター４２３，抵抗４２４，４２５及びオペアンプ４２６を備える。また、第２レギュレーター４２は、参照電圧ＶＲＥＦが入力され、第２レギュレート電圧ＶＲＥＧ２を出力する。図６に示す第２レギュレーター４２は、第１レギュレーター４１の帯域制限フィルター４１１及びスイッチ回路４１２を省略した構成となっている。なお、第２レギュレーター４２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
トランジスター４２３及び抵抗４２４，４２５は、電源電圧ＶＤＤからグラウンドの間に直列に設けられる。例えば、トランジスター４２３は、Ｎ型のトランジスターであり、ドレインには電源電圧ＶＤＤが供給され、抵抗４２４，４２５と電気的に接続されたソースから第２レギュレート電圧ＶＲＥＧ２を出力する。また、抵抗４２４，４２５の抵抗値を調整することによって、第２レギュレート電圧ＶＲＥＧ２を調整することができる。
オペアンプ４２６の非反転入力端子には参照電圧ＶＲＥＦが入力され、反転入力端子には、第２レギュレート電圧ＶＲＥＧ２が抵抗４２４，４２５により分圧された分圧電圧ＶＤＢが入力される。オペアンプ４２６の出力信号が、トランジスター４２３のゲートに入力され、トランジスター４２３のドレインから第２レギュレート電圧ＶＲＥＧ２が出力される。
第２レギュレーター４２は、第２レギュレート電圧ＶＲＥＧ２を第１出力ドライバー２３に供給する。また、第２レギュレーター４２は、第１レギュレーター４１と異なり、帯域制限フィルターを備えていないため、第２レギュレーター４２の過渡応答時間は、第１レギュレーター４１の過渡応答時間よりも短い。非常に短い時間でレギュレート電圧が変化した場合、第１レギュレート電圧ＶＲＥＧ１に比べて、第２レギュレート電圧ＶＲＥＧ２は、電圧が変化してから安定するまでに要する時間が短い。一般的に、レギュレーターの過渡応答時間は、負荷が急激に増加、もしくは減少した際に、出力電圧がどの程度の時間で定常状態に戻るかを示す特性である。
１－４．タイミングチャート
図７は、本実施形態のタイミングチャートの一例を示す図である。具体的には、電源電圧ＶＤＤ，参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧ，第１レギュレート電圧ＶＲＥＧ１，第２レギュレート電圧ＶＲＥＧ２，イネーブル信号ＥＮ＿ＣＬＫ，クロック信号ＣＬＫのタイミングチャートの一例を示す図である。
時刻Ｔ１において、発振器１が動作を開始する。ＶＤＤ端子への電源電圧ＶＤＤの供給が開始される。電源電圧ＶＤＤが供給され、第１レギュレーター４１及び第２レギュレーター４２は、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２を生成する。
時刻Ｔ２において、第１レギュレーター４１は、波形整形回路２１及び第１プリドライバー２２に第１レギュレート電圧ＶＲＥＧ１の供給を開始する。また、時刻Ｔ２において、第２レギュレーター４２は、第１出力ドライバー２３に第２レギュレート電圧ＶＲＥＧ２の供給を開始する。
時刻Ｔ３において、第１出力ドライバー２３に入力されるイネーブル信号ＥＮ＿ＣＬＫが、ＬレベルからＨレベルになる。イネーブル信号ＥＮ＿ＣＬＫがＬレベルのとき、第１出力ドライバー２３はクロック信号ＣＬＫを出力しない。イネーブル信号ＥＮ＿ＣＬＫがＨレベルのとき、第１出力ドライバー２３はクロック信号ＣＬＫを出力する。
時刻Ｔ４において、クロック信号ＣＬＫが出力される。時刻Ｔ３において、イネーブル信号ＥＮ＿ＣＬＫがＬレベルからＨレベルに切り替わり、しばらくして、第１出力ドライバー２３は、クロック信号ＣＬＫを出力する。クロック信号ＣＬＫは、ＯＵＴ端子及びＴ３端子を介して、発振器１から出力される。
時刻Ｔ５において、第１レギュレーター４１に入力される参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧが、ＬレベルからＨレベルになる。参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＬレベルのとき、第１レギュレーター４１のスイッチ回路４１２はオンとなり、帯域制限フィルター４１１は無効となる。参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＨレベルのとき、第１レギュレーター４１のスイッチ回路４１２はオフとなり、帯域制限フィルター４１１は、有効となる。
第１レギュレート電圧ＶＲＥＧ１の供給開始から、発振器１からクロック信号ＣＬＫの出力が開始されるまでの間、つまり、時刻Ｔ２から時刻Ｔ４の間Ｌレベルの参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧが第１レギュレーター４１に入力されており、帯域制限フィルター４１１は無効である。第１レギュレーター４１から第１レギュレート電圧ＶＲＥＧ１が供給され、第１出力ドライバー２３から出力信号であるクロック信号ＣＬＫが出力されるまでの間、スイッチ回路４１２は、帯域制限フィルター４１１を無効とする。これにより、第１レギュレーター４１は、第２レギュレーター４２と同様に、過渡応答時間が短くなり、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２の供給開始から、第１出力ドライバー２３からクロック信号ＣＬＫが出力されるまでの時間を短くすることができる。第１出力ドライバー２３から出力されるクロック信号ＣＬＫは、出力信号の一例である。
クロック信号ＣＬＫの出力が安定した時刻Ｔ５において、第１レギュレーター４１に入力される参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧをＬレベルからＨレベルに切り替える。第１出力ドライバー２３から出力信号であるクロック信号ＣＬＫが出力された後、スイッチ回路４１２は帯域制限フィルター４１１を有効とする。これにより、第１レギュレーター４１の帯域制限フィルター４１１は有効になり、第１レギュレート電圧ＶＲＥＧ１のノイズを低減することができる。
１－５．作用効果
本実施形態の回路装置２において、第２レギュレーター４２は第１レギュレーター４１よりも過渡応答時間が短いため、第１出力ドライバー２３からのクロック信号ＣＬＫの出力開始直後に第１出力ドライバー２３に流れる瞬時電流の影響による第１レギュレート電圧ＶＲＥＧ１の変動が低減される。そのため、第１出力ドライバー２３の出力信号であるクロック信号ＣＬＫの出力開始直後の波形品質を向上させることができる。また、この回路装置２によれば、第１レギュレーター４１は第２レギュレーター４２よりも過渡応答時間が長いため、第１レギュレート電圧ＶＲＥＧ１に含まれる高周波ノイズが低減されるので、第１レギュレート電圧ＶＲＥＧ１が供給される第１プリドライバー２２から出力されるクロック信号ＣＬＫの位相ノイズが低減される。そのため、第１出力ドライバー２３から出力されるクロック信号ＣＬＫの位相ノイズを低減することができる。
また、本実施形態の回路装置２において、帯域制限フィルター４１１によって第１レギュレート電圧ＶＲＥＧ１に含まれるノイズを低減することができるため、第１レギュレート電圧ＶＲＥＧ１が供給される第１プリドライバー２２の出力信号の位相ノイズが低減される。そのため、第１出力ドライバー２３から出力されるクロック信号ＣＬＫの位相ノイズを低減することができる。
また、本実施形態の回路装置２において、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２が供給され、第１出力ドライバー２３からクロック信号ＣＬＫが出力されるまでの間は、帯域制限フィルター４１１を無効とすることで、第１レギュレーター４１の過渡応答時間を短くすることができる。これにより、第１プリドライバー２２から出力されるクロック信号ＣＫ２の出力開始直後の波形品質が向上し、その結果、第１出力ドライバー２３から出力されるクロック信号ＣＬＫの出力開始直後の波形品質を向上させることができる。
また、本実施形態の回路装置２において、クロック信号ＣＬＫが出力された後は、帯域制限フィルター４１１を有効にすることで、第１プリドライバー２２から出力されるクロック信号ＣＫ２の位相ノイズが低減され、第１出力ドライバー２３から出力されるクロック信号ＣＬＫの位相ノイズを低減することができる。
また、本実施形態の回路装置２において、イネーブル信号ＥＮ＿ＣＬＫを入力し、必要に応じてクロック信号ＣＬＫを回路装置２から出力することができる。したがって、不要なときに、クロック信号ＣＬＫの出力を停止することで、回路装置２の消費電力を抑えることができる。
また、本実施形態の回路装置２において、第２レギュレーター４２は第１レギュレーター４１よりも過渡応答時間が短いため、イネーブル信号ＥＮ＿ＣＬＫがアクティブになって第１出力ドライバー２３からクロック信号ＣＬＫの出力が開始された直後の当該出力信号の波形品質を向上させることができる。
２．第２実施形態
第２実施形態における出力回路２０について説明する。第２実施形態における出力回路２０を説明するにあたり、第１実施形態における出力回路２０と同様の構成については、同じ符号を付し、その説明を省略、若しくは簡略化する。
図８は、第２実施形態の発振器１の概略構成の例を示す図であり、図９は、第２実施形態の出力回路２０の概略構成を示す図である。
図８及び図９に示すように、出力回路２０は、第１プリドライバー２２，第２プリドライバー２４，第３プリドライバー２６，第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７を備える。第１プリドライバー２２，第２プリドライバー２４及び第３プリドライバー２６は、第１レギュレート電圧ＶＲＥＧ１が供給され、第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７は、第２レギュレート電圧ＶＲＥＧ２が供給される。
波形整形回路２１は、発振信号ＯＳＣＯを波形整形してクロック信号ＣＫ１を生成し、第１プリドライバー２２，第２プリドライバー２４，第３プリドライバー２６へ出力する。すなわち、波形整形回路２１は、発振信号ＯＳＣＯに基づいて、第１信号であるクロック信号ＣＫ１を生成し、第１プリドライバー２２，第２プリドライバー２４，第３プリドライバー２６へ出力する。
第１プリドライバー２２は、クロック信号ＣＫ１をバッファリングして、クロック信号ＣＫ２を生成し、第１出力ドライバー２３へ出力する。
すなわち、第１プリドライバー２２は、第１信号であるクロック信号ＣＫ１に基づいて、第２信号であるクロック信号ＣＫ２を生成し、第１出力ドライバー２３へ出力する。
第２プリドライバー２４は、クロック信号ＣＫ１をバッファリングして、クロック信号ＣＫ３を生成し、第２出力ドライバー２５へ出力する。すなわち、第２プリドライバー２４は、第１信号であるクロック信号ＣＫ１に基づいて、第３信号であるクロック信号ＣＫ３を生成し、第２出力ドライバー２５へ出力する。
第３プリドライバー２６は、クロック信号ＣＫ１をバッファリングして、クロック信号ＣＫ４を生成し、第３出力ドライバー２７へ出力する。すなわち、第３プリドライバー２６は、第１信号であるクロック信号ＣＫ１に基づいて、第４信号であるクロック信号ＣＫ４を生成し、第３出力ドライバー２７へ出力する。
第１出力ドライバー２３は、第１プリドライバー２２から出力されるクロック信号ＣＫ２をバッファリングしてクロック信号ＣＬＫ１を生成する。生成されたクロック信号ＣＬＫ１は、ＯＵＴ端子及びＴ３端子を介して発振器１から出力される。すなわち、第１出力ドライバー２３は、第２信号であるＣＫ２に基づいて第１出力信号であるクロック信号ＣＬＫ１をＯＵＴ１端子へ出力する。例えば、クロック信号ＣＬＫ１は、ＣＭＯＳ出力波形であってもよく、クリップドサイン波であってもよい。
第１出力ドライバー２３は、ＯＵＴ１端子に電気的に接続されている。そして、ロジック回路３６から供給されるイネーブル信号ＥＮ＿ＣＬＫ１に応じて、クロック信号ＣＬＫ１として回路装置２の外部に出力される。すなわち、第１出力ドライバー２３は、イネーブル信号ＥＮ＿ＣＬＫ１に応じて、クロック信号ＣＬＫ１を出力する。
第２出力ドライバー２５は、第２プリドライバー２４から出力されるクロック信号ＣＫ３をバッファリングしてクロック信号ＣＬＫ２を生成する。生成されたクロック信号ＣＬＫ２は、ＯＵＴ端子及びＴ３端子を介して発振器１から出力される。すなわち、第２出力ドライバー２５は、第３信号であるＣＫ３に基づいて第２出力信号であるクロック信号ＣＬＫ２をＯＵＴ２端子へ出力する。例えば、クロック信号ＣＬＫ２は、ＣＭＯＳ出力波形であってもよく、クリップドサイン波であってもよい。
第２出力ドライバー２５は、ＯＵＴ２端子は電気的に接続されている。そして、ロジック回路３６から供給されるイネーブル信号ＥＮ＿ＣＬＫ２に応じて、クロック信号ＣＬＫ２として回路装置２の外部に出力される。すなわち、第２出力ドライバー２５は、イネーブル信号ＥＮ＿ＣＬＫ２に応じて、クロック信号ＣＬＫ２を出力する。
第３出力ドライバー２７は、第３プリドライバー２６から出力されるクロック信号ＣＫ４をバッファリングしてクロック信号ＣＬＫ３を生成する。生成されたクロック信号ＣＬＫ３は、ＯＵＴ端子及びＴ３端子を介して発振器１から出力される。すなわち、第３出力ドライバー２７は、第４信号であるＣＫ４に基づいて第３出力信号であるクロック信号ＣＬＫ３をＯＵＴ３端子へ出力する。例えば、クロック信号ＣＬＫ３は、ＣＭＯＳ出力波形であってもよく、クリップドサイン波であってもよい。
第３出力ドライバー２７は、ＯＵＴ３端子は電気的に接続されている。そして、ロジック回路３６から供給されるイネーブル信号ＥＮ＿ＣＬＫ３に応じて、クロック信号ＣＬＫ３として回路装置２の外部に出力される。すなわち、第３出力ドライバー２７は、イネーブル信号ＥＮ＿ＣＬＫ３に応じて、クロック信号ＣＬＫ３を出力する。
図１０は、本実施形態のタイミングチャートの一例を示す図である。具体的には、電源電圧ＶＤＤ，参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧ，第１レギュレート電圧ＶＲＥＧ１，第２レギュレート電圧ＶＲＥＧ２，イネーブル信号ＥＮ＿ＣＬＫ１，ＥＮ＿ＣＬＫ２，ＥＮ＿ＣＬＫ３及びクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のタイミングチャートの一例を示す図である。
時刻Ｔ１において、発振器１が動作を開始する。ＶＤＤ端子への電源電圧ＶＤＤの供給が開始される。電源電圧ＶＤＤが供給され、第１レギュレーター４１及び第２レギュレーター４２は、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２を生成する。
時刻Ｔ２において、第１レギュレーター４１は、波形整形回路２１，第１プリドライバー２２，第２プリドライバー２４及び第３プリドライバー２６に第１レギュレート電圧ＶＲＥＧ１の供給を開始する。また、時刻Ｔ２において、第２レギュレーター４２は、第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７に第２レギュレート電圧ＶＲＥＧ２の供給を開始する。
時刻Ｔ３において、第１出力ドライバー２３に入力されるイネーブル信号ＥＮ＿ＣＬＫ１，第２出力ドライバー２５に入力されるイネーブル信号ＥＮ＿ＣＬＫ２及び第３出力ドライバー２７に入力されるイネーブル信号ＥＮ＿ＣＬＫ３が、ＬレベルからＨレベルになる。
イネーブル信号ＥＮ＿ＣＬＫ１がＬレベルのとき、第１出力ドライバー２３はクロック信号ＣＬＫ１を出力しない。イネーブル信号ＥＮ＿ＣＬＫ２がＬレベルのとき、第２出力ドライバー２５はクロック信号ＣＬＫ２を出力しない。イネーブル信号ＥＮ＿ＣＬＫ３がＬレベルのとき、第３出力ドライバー２７はクロック信号ＣＬＫ３を出力しない。
また、イネーブル信号ＥＮ＿ＣＬＫ１がＨレベルのとき、第１出力ドライバー２３はクロック信号ＣＬＫ１を出力する。イネーブル信号ＥＮ＿ＣＬＫ２がＨレベルのとき、第２出力ドライバー２５はクロック信号ＣＬＫ２を出力する。イネーブル信号ＥＮ＿ＣＬＫ３がＨレベルのとき、第３出力ドライバー２７はクロック信号ＣＬＫ３を出力する。
時刻Ｔ４において、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３が出力される。時刻Ｔ３において、イネーブル信号ＥＮ＿ＣＬＫ１，ＥＮ＿ＣＬＫ２及びＥＮ＿ＣＬＫ３がＬレベルからＨレベルに切り替わり、しばらくして、第１出力ドライバー２３はクロック信号ＣＬＫ１を出力し、第２出力ドライバー２５はクロック信号ＣＬＫ２を出力し、第３出力ドライバー２７はクロック信号ＣＬＫ３を出力する。クロック信号ＣＬＫ１は、ＯＵＴ１端子及びＴ３１端子を介して、発振器１から出力され、クロック信号ＣＬＫ２は、ＯＵＴ２端子及びＴ３２端子を介して、発振器１から出力され、クロック信号ＣＬＫ３は、ＯＵＴ３端子及びＴ３３端子を介して、発振器１から出力される。
時刻Ｔ５において、第１レギュレーター４１に入力される参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧが、ＬレベルからＨレベルになる。参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＬレベルのとき、第１レギュレーター４１のスイッチ回路４１２はオンとなり、帯域制限フィルター４１１は無効となる。参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧがＨレベルのとき、第１レギュレーター４１のスイッチ回路４１２はオフとなり、帯域制限フィルター４１１は、有効となる。
第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２の供給開始から、発振器１からクロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の出力が開始されるまでの間、つまり、時刻Ｔ２から時刻Ｔ４の間、Ｌレベルの参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧが第１レギュレーター４１に入力されており、帯域制限フィルター４１１は無効である。これにより、第１レギュレーター４１は、第２レギュレーター４２と同様に、過渡応答時間が短くなり、波形整形回路２１及び第１プリドライバー２２に第１レギュレート電圧ＶＲＥＧ１を供給する時間を短くすることができる。つまり、電源電圧ＶＤＤの供給開始から、発振器１からクロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３が出力されるまでの時間を短くすることができる。
クロック信号ＣＬＫ１，ＣＬＫ２，及びＣＬＫ３の出力が安定した時刻Ｔ５において、第１レギュレーター４１に入力される参照信号ＥＮ＿ＦＩＬ＿ＶＲＥＧをＬレベルからＨレベルに切り替える。これにより、第１レギュレーター４１の帯域制限フィルター４１１は有効になり、第１レギュレート電圧ＶＲＥＧ１のノイズを低減することができる。
時刻Ｔ６において、イネーブル信号ＥＮ＿ＣＬＫ２がＨレベルからＬレベルに切り替わる。このため、第２出力ドライバー２５は、クロック信号ＣＬＫ２の出力を止める。時刻Ｔ７において、イネーブル信号ＥＮ＿ＣＬＫ２がＬレベルからＨレベルに切り替わり、再度、第２出力ドライバー２５は、クロック信号ＣＬＫ２を出力する。
時刻Ｔ８において、イネーブル信号ＥＮ＿ＣＬＫ３がＨレベルからＬレベルに切り替わる。このため、第３出力ドライバー２７は、クロック信号ＣＬＫ３の出力を止める。時刻Ｔ８において、イネーブル信号ＥＮ＿ＣＬＫ３がＬレベルからＨレベルに切り替わり、再度、第３出力ドライバー２７は、クロック信号ＣＬＫ３を出力する。
第２実施形態の回路装置２において、複数のプリドライバーと複数の出力ドライバーを備え、回路装置２の多出力化が実現できる。
また、第２実施形態の回路装置２において、第２レギュレーター４２は第１レギュレーター４１よりも過渡応答時間が短いため、第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７から出力されるクロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の出力開始直後に第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７に流れる瞬時電流の影響による第２レギュレート電圧ＶＲＥＧ２の変動が低減される。そのため、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の出力開始直後の波形品質を向上させることができる。
また、第２実施形態の回路装置２において、第１レギュレーター４１は第２レギュレーター４２よりも過渡応答時間が長いため、第１レギュレート電圧ＶＲＥＧ１が供給される第１プリドライバー２２，第２プリドライバー２４及び第３プリドライバー２６から出力されるクロック信号ＣＫ２，ＣＫ３及びＣＫ４の位相ノイズが低減される。そのため、そのため、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の位相ノイズを低減することができる。
また、第２実施形態の回路装置２において、例えば、第１出力ドライバー２３からのクロック信号ＣＬＫ１の出力開始直後及び出力停止直後においても第１出力ドライバー２３に流れる瞬時電流の影響による第１レギュレート電圧ＶＲＥＧ１の変動が低減されるため、第２出力ドライバー２５及び第３出力ドライバー２７からのクロック信号ＣＬＫ２及びＣＬＫ３の品質を向上させることができる。回路装置２が複数の出力ドライバーを有する場合、ある出力ドライバーからのクロック信号の出力直後においても、他の出力ドライバーから出力されるクロック信号の品質を向上させることができる。
３．比較例１
比較例１における出力回路２０について説明する。図１１は、比較例１の出力回路２０の概略構成を示す図である。比較例１の出力回路２０の構成は、第２実施形態と同じであるが、比較例１の場合は、第２実施形態の場合と異なり、各プリドライバーと各出力ドライバーには、異なるレギュレート電圧が供給される。
レギュレーター４５は、レギュレート電圧ＶＲＥＧを生成する。レギュレート電圧ＶＲＥＧは、波形整形回路２１，第１プリドライバー２２，第２プリドライバー２４，第３プリドライバー２６，第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７に供給される。
また、レギュレーター４５は、第１実施形態及び第２実施形態における第１レギュレーター４１と同様に帯域制限フィルターを備えている。例えば、レギュレーター４５は、帯域制限フィルターを有効又は無効にするスイッチ回路を含まない構成のため、帯域制限フィルターは有効である。
図１２は、比較例１のタイミングチャートの一例を示す図である。時刻Ｔ１において、イネーブル信号ＥＮ＿ＣＬＫ１，ＥＮ＿ＣＬＫ２及びＥＮ＿ＣＬＫ３が、ＬレベルからＨレベルに切り替わる。この切り替わりに応じて、レギュレート電圧ＶＲＥＧは下がり、時刻Ｔ１１に元の電圧に戻る。つまり、レギュレート電圧ＶＲＥＧは、帯域制限フィルターが有効であるため、瞬間的な電圧変動に追従しにくく、応答時間が遅い。時刻Ｔ１から時刻Ｔ１１の間、レギュレート電圧ＶＲＥＧの変動の影響を受け、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の振幅は小さくなる。時刻Ｔ１１において、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の振幅は、元に戻る。
時刻Ｔ２～時刻Ｔ５においても、上記と同様に、各イネーブル信号が切り替わるタイミングでレギュレート電圧ＶＲＥＧが変動し、各クロック信号の振幅は影響を受ける。
波形整形回路２１，第１プリドライバー２２，第２プリドライバー２４，第３プリドライバー２６，第１出力ドライバー２３，第２出力ドライバー２５及び第３出力ドライバー２７は、同じレギュレート電圧ＶＲＥＧが供給されている。一つの出力ドライバーにイネーブル信号が入力されると、レギュレート電圧ＶＲＥＧが大きく変動し、同じレギュレート電圧ＶＲＥＧが供給される他の出力ドライバーにも大きな影響を与えてしまう。つまり、レギュレート電圧ＶＲＥＧが大きく変動することにより、すべての出力信号の振幅に影響を与える。
４．比較例２
比較例１における出力回路２０について説明する。図１３は、比較例２の出力回路２０の概略構成を示す図である。比較例２の出力回路２０の構成は、比較例１と同じであるが、比較例２の場合は、比較例１の場合と異なり、各プリドライバーと各出力ドライバーには、異なるレギュレート電圧が供給される。
レギュレーター４５は、レギュレート電圧ＶＲＥＧを生成する。レギュレート電圧ＶＲＥＧは、波形整形回路２１に供給される。第１レギュレーター４６は、第１レギュレート電圧ＶＲＥＧ１を生成する。第１レギュレート電圧ＶＲＥＧ１は、第１プリドライバー２２及び第１出力ドライバー２３に供給される。第２レギュレーター４７は、第２レギュレート電圧ＶＲＥＧ２を生成する。第２レギュレート電圧ＶＲＥＧ２は、第２プリドライバー２４及び第２出力ドライバー２５に供給される。第３レギュレーター４８は、第３レギュレート電圧ＶＲＥＧ３を生成する。第３レギュレート電圧ＶＲＥＧ３は、第３プリドライバー２６及び第３出力ドライバー２７に供給される。
図１４は、比較例２のタイミングチャートの一例を示す図である。時刻Ｔ１において、イネーブル信号ＥＮ＿ＣＬＫ１，ＥＮ＿ＣＬＫ２及びＥＮ＿ＣＬＫ３が、ＬレベルからＨレベルに切り替わる。第１レギュレート電圧ＶＲＥＧ１，第２レギュレート電圧ＶＲＥＧ２及び第３レギュレート電圧ＶＲＥＧ３は、比較例１の場合と同様に、変動する。このため、クロック信号ＣＬＫ１，ＣＬＫ２及びＣＬＫ３の振幅は影響を受ける。
時刻Ｔ２において、イネーブル信号ＥＮ＿ＣＬＫ２が、ＨレベルからＬレベルに切り替わり、ＶＲＥＧ２は変動する。イネーブル信号ＥＮ＿ＣＬＫ１及びＥＮ＿ＣＬＫ３は切り替わらないため、ＶＲＥＧ１及びＶＲＥＧ３は変動しない。
イネーブル信号ＥＮ＿ＣＬＫ１が入力される第１出力ドライバー２３と、イネーブル信号ＥＮ＿ＣＬＫ２が入力される第２出力ドライバー２５と、イネーブル信号ＥＮ＿ＣＬＫ３が入力される第３出力ドライバー２７とは、異なるレギュレート電圧が供給されるため、第１レギュレート電圧ＶＲＥＧ１及び第３レギュレート電圧ＶＲＥＧ３は、イネーブル信号ＥＮ＿ＣＬＫ２の切り替えの影響を受けない。このため、クロック信号ＣＬＫ１及びＣＬＫ３の振幅は、ＶＲＥＧ２の変動の影響を受けず、一定である。
時刻Ｔ３において、イネーブル信号ＥＮ＿ＣＬＫ２が、ＬレベルからＨレベルに切り替わる。時刻Ｔ２の場合と同様に、イネーブル信号ＥＮ＿ＣＬＫ２が入力される第２出力ドライバー２５から出力されるクロック信号ＣＬＫ２の振幅は、第２レギュレート電圧ＶＲＥＧ２の影響を受けるが、第１出力ドライバー２３から出力されるクロック信号ＣＬＫ１及び第３出力ドライバー２７から出力されるクロック信号ＣＬＫ３の振幅は、第２レギュレート電圧ＶＲＥＧ２の変動の影響を受けない。
時刻Ｔ４では、イネーブル信号ＥＮ＿ＣＬＫ３が、ＨレベルからＬレベルに切り替わり、時刻Ｔ５では、イネーブル信号ＥＮ＿ＣＬＫ３が、ＬレベルからＨレベルに切り替わる。この場合、イネーブル信号ＥＮ＿ＣＬＫ３が入力される第３出力ドライバー２７に供給される第３レギュレート電圧ＶＲＥＧ３が変動し、第３出力ドライバー２７から出力されるクロック信号ＣＬＫ２７の振幅は影響を受ける。一方、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２は変動しないため、クロック信号ＣＬＫ１及びＣＬＫ２の振幅は影響を受けない。
比較例２の場合、３つのレギュレート電圧を３つの出力ドライバー及びプリドライバーごとに供給しているため、それぞれの出力ドライバーの間での干渉をなくすことができる。しかし、プリドライバーと出力ドライバーとで同じレギュレート電圧が供給されているため、出力ドライバーにイネーブル信号が入力されるとレギュレート電圧が変動し、出力信号の振幅に影響を与えてしまう。また、出力ドライバーの数に応じて必要となるレギュレーターの数が増えるため、回路装置２の構成が複雑化してしまう可能性がある。
５．作用効果
以上のように本実施形態における回路装置２は、帯域制限フィルター４１１の有効又は無効を切り替えることにより、低ノイズ化と出力応答時間を短くすることができる。帯域制限フィルター４１１を無効にすることにより、第１レギュレート電圧ＶＲＥＧ１及び第２レギュレート電圧ＶＲＥＧ２が供給されてから、クロック信号ＣＬＫが安定するまでの時間を短くすることができる。クロック信号ＣＬＫが安定したら、帯域制限フィルター４１１を有効にすることにより、回路装置２のノイズを低減することができる。
以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態及び変形例から以下の内容が導き出される。
回路装置の一態様は、
発振信号を生成する発振回路と、
前記発振回路の後段に設けられた第１プリドライバーと、
前記第１プリドライバーの後段に設けられた第１出力ドライバーと、
第１レギュレート電圧を前記第１プリドライバーに供給する第１レギュレーターと、
第２レギュレート電圧を前記第１出力ドライバーに供給する第２レギュレーターと、
を備え、
前記第２レギュレーターの過渡応答時間は、前記第１レギュレーターの過渡応答時間よりも短い。
この回路装置によれば、第２レギュレーターは第１レギュレーターよりも過渡応答時間が短いため、第１出力ドライバーからの出力信号の出力開始直後に第１出力ドライバーに流れる瞬時電流の影響による第１レギュレート電圧の変動が低減される。そのため、第１出力ドライバーからの出力信号の出力開始直後の波形品質を向上させることができる。また、この回路装置によれば、第１レギュレーターは第２レギュレーターよりも過渡応答時間が長いため、第１レギュレート電圧に含まれる高周波ノイズが低減されるので、第１レギュレート電圧が供給される第１プリドライバーの出力信号の位相ノイズが低減される。そのため、第１出力ドライバーの出力信号の位相ノイズを低減することができる。
前記回路装置の一態様において、
第２プリドライバーと、
第２出力ドライバーと、
を備え、
前記第２プリドライバーは前記第１レギュレート電圧が供給され、前記第２出力ドライバーは前記第２レギュレート電圧が供給されてもよい。
この回路装置によれば、複数のプリドライバーと複数の出力ドライバーを備え、回路装置の多出力化が実現できる。また、第２レギュレーターは第１レギュレーターよりも過渡応答時間が短いため、第２出力ドライバーからの出力信号の出力開始直後に第２出力ドライバーに流れる瞬時電流の影響による第２レギュレート電圧の変動が低減される。そのため、第２出力ドライバーからの出力信号の出力開始直後の波形品質を向上させることができる。また、この回路装置によれば、第１レギュレーターは第２レギュレーターよりも過渡応答時間が長いため、第１レギュレート電圧が供給される第２プリドライバーの出力信号の位相ノイズが低減される。そのため、第２出力ドライバーの出力信号の位相ノイズを低減することができる。また、第１出力ドライバーからの出力信号の出力開始直後及び出力停止直後においても第１出力ドライバーに流れる瞬時電流の影響による第１レギュレート電圧の変動が低減されるため、第２出力ドライバーからの出力信号の品質を向上させることができる。逆に、第２出力ドライバーからの出力信号の出力開始直後及び出力停止直後においても第２出力ドライバーに流れる瞬時電流の影響による第２レギュレート電圧の変動が低減されるため、第１出力ドライバーからの出力信号の品質を向上させることができる。
前記回路装置の一態様において、
前記第１レギュレーターは、帯域制限フィルターを備えていてもよい。
この回路装置によれば、帯域制限フィルターによって第１レギュレート電圧に含まれる帯域外のノイズを低減することができるため、第１レギュレート電圧が供給される第１プリドライバーの出力信号の位相ノイズが低減される。そのため、第１出力ドライバーの出力信号の位相ノイズを低減することができる。
前記回路装置の一態様において、
前記第１レギュレーターは、前記帯域制限フィルターを有効又は無効にするスイッチ回路を備え、
前記第１レギュレート電圧及び前記第２レギュレート電圧が供給され、前記出力ドライバーから出力信号が出力されるまでの間、前記スイッチ回路は、前記帯域制限フィルターを無効とし、
前記出力ドライバーから前記出力信号が出力された後、前記スイッチ回路は前記帯域制限フィルターを有効としてもよい。
この回路装置によれば、第１レギュレート電圧及び第２レギュレート電圧が供給され、出力ドライバーから出力信号が出力されるまでの間は、帯域制限フィルターを無効とすることで、第１レギュレーターの過渡応答時間を短くすることができる。これにより、第１プリドライバーの出力信号の出力開始直後の波形品質が向上し、その結果、出力ドライバーの出力信号の出力開始直後の波形品質を向上させることができる。また、この回路装置によれば、出力信号が出力された後は、帯域制限フィルターを有効にすることで、第１プリドライバーの出力信号の位相ノイズが低減され、第１出力ドライバーの出力信号の位相ノイズを低減することができる。
前記回路装置の一態様において、
前記発振回路と前記第１プリドライバーの間の信号経路上に設けられた波形整形回路を備えていてもよい。
この回路装置によれば、波形整形回路は発振回路から出力される発振信号の波形を整形し、出力信号の質を高めることができる。
前記回路装置の一態様において、
前記波形整形回路は、前記第１レギュレート電圧が供給されてもよい。
この回路装置によれば、波形整形回路に供給するレギュレート電圧を生成するレギュレーターを第１レギュレーターと共通にすることができ、回路装置を簡素化することができる。
前記回路装置の一態様において、
前記第１出力ドライバーは、イネーブル信号により制御されてもよい。
この回路装置によれば、イネーブル信号を入力し、必要に応じて出力信号を回路装置から出力することができる。したがって、不要なときに、出力信号の出力を停止することで、回路装置の消費電力を抑えることができる。また、この回路装置によれば、第２レギュレーターは第１レギュレーターよりも過渡応答時間が短いため、イネーブル信号がアクティブになって第１出力ドライバーから出力信号の出力が開始された直後の当該出力信号の波形品質を向上させることができる。
発振器の一態様は、
前記回路装置の一態様と、
振動子と、を備える。
この発振器によれば、第２レギュレーターは第１レギュレーターよりも過渡応答時間が短いため、第１出力ドライバーからの出力信号の出力開始直後に第１出力ドライバーに流れる瞬時電流の影響による第１レギュレート電圧の変動が低減される。そのため、第１出力ドライバーからの出力信号の出力開始直後の波形品質を向上させることができる。また、この発振器によれば、第１レギュレーターは第２レギュレーターよりも過渡応答時間が長いため、第１レギュレート電圧に含まれる高周波ノイズが低減されるので、第１レギュレート電圧が供給される第１プリドライバーの出力信号の位相ノイズが低減される。そのため、第１出力ドライバーの出力信号の位相ノイズを低減することができる。
１…発振器、２…回路装置、３…振動子、３ａ…励振電極、３ｂ…励振電極、４…パッケージ、５…リッド、６…外部端子、７…収容室、１０…発振回路、２０…出力回路、２１…波形整形回路、２２…第１プリドライバー、２３…第１出力ドライバー、２４…第２プリドライバー、２５…第２出力ドライバー、２６…第３プリドライバー、２７…第３出力ドライバー、３０…温度センサー、３２…温度補償回路、３４…周波数制御回路、３６…ロジック回路、４０…電源回路、４１…第１レギュレーター、４２…第２レギュレーター、４５…レギュレーター、４６…第１レギュレーター、４７…第２レギュレーター、４８…第３レギュレーター、５０…記憶回路、５１…レジスター、５２…不揮発性メモリー、７２…スイッチ素子、７３…スイッチ素子、１４５…抵抗、４１１…帯域制限フィルター、４１１ａ…抵抗、４１１ｂ…キャパシター、４１２…スイッチ回路、４１２ａ…インバーター、４１２ｂ…トランスファーゲート、４１２ｃ…正制御端、４１２ｄ…負制御端、４１２ｅ…入力端、４１２ｆ…出力端、４１３…トランジスター、４１３ａ…ゲートノード、４１４…抵抗、４１５…抵抗、４１６…オペアンプ、４１６ａ…出力ノード、４２１…帯域制限フィルター、４２３…トランジスター、４２４…抵抗、４２５…抵抗、４２６…オペアンプ

Claims (8)

  1. 発振信号を生成する発振回路と、
    前記発振回路の後段に設けられた第１プリドライバーと、
    前記第１プリドライバーの後段に設けられた第１出力ドライバーと、
    第１レギュレート電圧を前記第１プリドライバーに供給する第１レギュレーターと、
    第２レギュレート電圧を前記第１出力ドライバーに供給する第２レギュレーターと、
    を備え、
    前記第２レギュレーターの過渡応答時間は、前記第１レギュレーターの過渡応答時間よりも短い、回路装置。
  2. 請求項１に記載の回路装置において、
    第２プリドライバーと、
    第２出力ドライバーと、
    を備え、
    前記第２プリドライバーは前記第１レギュレート電圧が供給され、前記第２出力ドライバーは前記第２レギュレート電圧が供給される、回路装置。
  3. 請求項１又は２に記載の回路装置において、
    前記第１レギュレーターは、帯域制限フィルターを備える、回路装置。
  4. 請求項３に記載の回路装置において、
    前記第１レギュレーターは、前記帯域制限フィルターを有効又は無効にするスイッチ回路を備え、
    前記第１レギュレート電圧及び前記第２レギュレート電圧が供給され、前記第１出力ドライバーから出力信号が出力されるまでの間、前記スイッチ回路は、前記帯域制限フィルターを無効とし、
    前記第１出力ドライバーから前記出力信号が出力された後、前記スイッチ回路は前記帯域制限フィルターを有効とする、回路装置。
  5. 請求項１乃至４のいずれか一項に記載の回路装置において、
    前記発振回路と前記第１プリドライバーの間の信号経路上に設けられた波形整形回路を備える、回路装置。
  6. 請求項５に記載の回路装置において、
    前記波形整形回路は、前記第１レギュレート電圧が供給される、回路装置。
  7. 請求項１乃至６のいずれか一項に記載の回路装置において、
    前記第１出力ドライバーは、イネーブル信号により制御される、回路装置。
  8. 請求項１乃至７のいずれか一項に記載の回路装置と、
    振動子と、
    を備える、発振器。
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