JP2022148353A - 半導体装置 - Google Patents

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Abstract

【課題】繰り返し使用でき、かつ周囲の機器の破壊を抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１回路と、第１端子と、第２端子と、上記第１端子と上記第２端子との間を直列に接続する導電体、及び第１スイッチ素子と、を備える。上記第１回路は、第１条件が満たされる場合に、上記第１スイッチ素子をオフ状態とするように構成される。上記導電体は、第２条件が満たされる場合に、物理的に切れるように構成される。【選択図】図４

Description

実施形態は、半導体装置に関する。
電流経路を切断することで、周囲の機器を過大な電力から保護する半導体装置が知られている。
特開２０１２－１９５３３８号公報 特許第２６８０６８４号公報 特許第４９０４８５１号公報
繰り返し使用でき、かつ周囲の機器の破壊を抑制できる半導体装置を提供する。
実施形態の半導体装置は、第１回路と、第１端子と、第２端子と、上記第１端子と上記第２端子との間を直列に接続する導電体、及び第１スイッチ素子と、を備える。上記第１回路は、第１条件が満たされる場合に、上記第１スイッチ素子をオフ状態とするように構成される。上記導電体は、第２条件が満たされる場合に、物理的に切れるように構成される。
実施形態に係る半導体装置を含む電力供給システムの全体構成を示すブロック図。 実施形態に係る半導体装置の全体構成を示す平面図。 実施形態に係る半導体装置の図２中のＩＩＩ－ＩＩＩ線に沿った断面を示す断面図。 実施形態に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図。 実施形態に係る半導体装置の電子ヒューズ部に含まれる回路の構成、及び電子ヒューズ部と物理ヒューズ部との接続の一例を説明するための回路図。 実施形態に係る半導体装置を用いた動作の一例を説明するためのタイミングチャート。 第１変形例に係る半導体装置の電子ヒューズ部に含まれる回路、及び電子ヒューズ部と物理ヒューズ部との接続の一例を説明するための回路図。 第１変形例に係る半導体装置を用いた動作の一例を説明するためのタイミングチャート。 第２変形例に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図。 第２変形例に係る半導体装置を用いた動作の一例を説明するためのタイミングチャート。 第３変形例に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１． 実施形態
実施形態に係る半導体装置について説明する。
１．１ 構成
１．１．１ 電力供給システム
まず、実施形態に係る半導体装置を含む電力供給システムの構成について、図１を用いて説明する。図１は、実施形態に係る半導体装置１を含む電力供給システムの構成の一例を示すブロック図である。
半導体装置１は、電子部品のパッケージである。半導体装置１は、端子Ｐｉｎ及びＰｏｕｔを含む。端子Ｐｉｎは、例えば半導体装置１の外部の電力供給回路２に接続される。端子Ｐｉｎには、電力供給回路２から、電力が供給される。端子Ｐｏｕｔは、例えば半導体装置１の外部の負荷３に接続される。端子Ｐｏｕｔからは、負荷３に、電力が出力される。
１．１．２ 半導体装置
図２は、実施形態に係る半導体装置の構成を説明するための平面図である。
半導体装置１は、半導体チップ２０、ベッド部３０、複数のリード端子４０、及び複数のワイヤ５０を備える。図２では、半導体チップ２０、ベッド部３０、複数のリード端子４０、及び複数のワイヤ５０を覆う絶縁体が省略される。
ベッド部３０上には、半導体チップ２０が設けられる。以下の説明では、ベッド部３０から半導体チップ２０に向かう方向を上方向とする。すなわち、半導体チップ２０は、ベッド部３０の上面上に設けられる。ベッド部３０は、半導体装置１から発生した熱を半導体装置１の外部に放熱する機能を有する。
半導体チップ２０は、複数のリード端子４０の各々と、対応するワイヤ５０を介して電気的に接続される。これにより、半導体チップ２０は、複数のリード端子４０を介して、半導体装置１の外部から電力を供給されることができる。また、半導体チップ２０は、複数のリード端子４０を介して、半導体装置１の外部に電力を出力することができる。
図３は、実施形態に係る半導体装置の図２中のＩＩＩ－ＩＩＩ線に沿った断面を示す断面図である。
図３に示すように、半導体チップ２０、ベッド部３０、複数のリード端子４０、及び複数のワイヤ５０は、絶縁体６０によって封止される。
半導体チップ２０の上面上には、複数のパッド電極２１が設けられる。複数のパッド電極２１は、パッド電極２１ａ及び２１ｂを含む。
複数のリード端子４０の上面上には、複数のパッド電極４１が設けられる。複数のパッド電極４１は、パッド電極４１ａ及び４１ｂを含む。パッド電極４１ａは、パッド電極２１ａに対応する。パッド電極４１ｂは、パッド電極２１ｂに対応する。パッド電極４１ａが設けられるリード端子４０は、端子Ｐｉｎとして機能する。パッド電極４１ｂが設けられるリード端子４０は、端子Ｐｏｕｔとして機能する。
複数のパッド電極４１のうちの１つ、及び複数のパッド電極２１のうちの対応する１つは、複数のワイヤ５０のうちの少なくとも１つにより、物理的かつ電気的に接続される。複数のワイヤ５０は、ワイヤ５０ａ及び５０ｂを含む。ワイヤ５０ａは、パッド電極２１ａと接合された第１端と、パッド電極４１ａと接合された第２端と、を含む。ワイヤ５０ｂは、パッド電極２１ｂと接合された第１端と、パッド電極４１ｂと接合された第２端と、を含む。
半導体チップ２０には、パッド電極４１ａ、ワイヤ５０ａ、及びパッド電極２１ａを介して、半導体装置１の外部から電力が供給される。また、半導体チップ２０からは、パッド電極２１ｂ、ワイヤ５０ｂ、及びパッド電極４１ｂを介して、半導体装置１の外部に電力が出力される。
１．１．３ 半導体チップ
実施形態に係る半導体装置１の半導体チップ２０について、図４を用いて説明する。図４は、実施形態に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図である。
半導体チップ２０は、物理ヒューズ部２２及び電子ヒューズ部２３を含む。物理ヒューズ部２２及び電子ヒューズ部２３は、端子Ｐｉｎと端子Ｐｏｕｔとの間に、この順に直列に接続される。
物理ヒューズ部２２は、例えば半導体チップ２０上に設けられた導電体の配線パターンである。物理ヒューズ部２２は、端子Ｐｉｎと電子ヒューズ部２３との間を接続する導電路を形成する。物理ヒューズ部２２は、物理ヒューズ部２２に流れる電流に基づいて、溶断するように構成される。より具体的には、物理ヒューズ部２２は、物理ヒューズ部２２に流れる電流の電流値Ｉｐが、予め設定される第１期間にわたって第１電流値Ｉ１以上である場合に、溶断するように構成される。すなわち、物理ヒューズ部２２は、端子Ｐｉｎと端子Ｐｏｕｔとの間を接続する電流経路（以下、単に電流経路と言う）を物理的に切断することにより、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する機能を有する。
電子ヒューズ部２３は、例えば半導体チップ２０上に設けられた電子回路である。電子ヒューズ部２３は、物理ヒューズ部２２と端子Ｐｏｕｔとの間を接続する導電路を形成する。電子ヒューズ部２３は、物理ヒューズ部２２に流れる電流に基づいて、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁するように構成される。より具体的には、電子ヒューズ部２３は、例えば電流値Ｉｐが、第２電流値Ｉ２以上である場合に、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁するように構成される。第２電流値Ｉ２は、第１電流値Ｉ１より小さい。
１．１．４ 電子ヒューズ部
実施形態に係る半導体装置１の電子ヒューズ部２３の具体的な構成について、図５を用いて説明する。図５は、実施形態に係る電子ヒューズ部に含まれる回路の構成、及び電子ヒューズ部と物理ヒューズ部との接続の一例を説明するための回路図である。
電子ヒューズ部２３は、切替え回路２３０、検出回路２３１、及び制御回路２３２を含む。
切替え回路２３０は、スイッチ素子Ｑ１及び電圧生成回路ＶＧを含む。スイッチ素子Ｑ１は、Ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
スイッチ素子Ｑ１の第１端は、物理ヒューズ部２２に接続される。スイッチ素子Ｑ１の第１端には、物理ヒューズ部２２を介して電流が供給される。スイッチ素子Ｑ１のゲートは、ノードＮ１に接続される。スイッチ素子Ｑ１の第２端は、端子Ｐｏｕｔに接続される。
電圧生成回路ＶＧの第１端には、電圧ＶＩＮが入力される。電圧生成回路ＶＧの第２端は、ノードＮ１に接続される。電圧生成回路ＶＧは、電圧ＶＩＮを昇圧する。電圧生成回路ＶＧの第２端からは、電圧生成回路ＶＧにより昇圧された電圧が出力される。
検出回路２３１は、スイッチ素子Ｑ２及びＱ３、抵抗Ｒ１、オペアンプＡＭＰ１及びＡＭＰ２、並びに定電圧源ＶＳ１を含む。スイッチ素子Ｑ２は、Ｎ型のＭＯＳＦＥＴである。また、スイッチ素子Ｑ３は、Ｐ型のＭＯＳＦＥＴである。
スイッチ素子Ｑ２の第１端は、スイッチ素子Ｑ１の第１端に接続される。スイッチ素子Ｑ２のゲートは、ノードＮ１に接続される。スイッチ素子Ｑ２の第２端は、ノードＮ２に接続される。
スイッチ素子Ｑ３の第１端は、ノードＮ２に接続される。スイッチ素子Ｑ３のゲートは、オペアンプＡＭＰ１に接続される。スイッチ素子Ｑ３の第２端は、ノードＮ３に接続される。
抵抗Ｒ１の第１端は、ノードＮ３に接続される。抵抗Ｒ１の第２端は、接地される。
オペアンプＡＭＰ１は、非反転入力端子（＋）、反転入力端子（－）、及び出力端子を有する。オペアンプＡＭＰ１の非反転入力端子（＋）は、ノードＮ２に接続される。オペアンプＡＭＰ１の反転入力端子（－）は、スイッチ素子Ｑ１の第２端に接続される。オペアンプＡＭＰ１の出力端子は、スイッチ素子Ｑ３のゲートに接続される。
オペアンプＡＭＰ２は、非反転入力端子（＋）、反転入力端子（－）、及び出力端子を有する。オペアンプＡＭＰ２の非反転入力端子（＋）は、ノードＮ３に接続される。オペアンプＡＭＰ２の反転入力端子（－）は、定電圧源ＶＳ１に接続される。オペアンプＡＭＰ２の出力端子は、制御回路２３２に接続される。
定電圧源ＶＳ１の第１端は、オペアンプＡＭＰ２の反転端子（－）に接続される。定電圧源ＶＳ１の第２端は、接地される。定電圧源ＶＳ１は、定電圧源ＶＳ１の第１端から電圧Ｖｓを出力するように構成される。電圧Ｖｓは、例えば、電流値Ｉｐが第２電流値Ｉ２と同等である際のノードＮ３の電圧と同等である。
制御回路２３２は、スイッチ素子Ｑ４を含む。スイッチ素子Ｑ４は、Ｎ型のＭＯＳＦＥＴである。
スイッチ素子Ｑ４の第１端は、ノードＮ１に接続される。スイッチ素子Ｑ４のゲートは、オペアンプＡＭＰ２の出力端子に接続される。スイッチ素子Ｑ４の第２端は、接地される。
１．２ 動作
次に、実施形態に係る半導体装置１の動作について、図６を用いて説明する。図６は、実施形態に係る半導体装置を用いた動作の一例を説明するためのタイミングチャートである。図６では、物理ヒューズ部２２、及び電子ヒューズ部２３の各々により、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する例が示される。図６では、物理ヒューズ部２２に流れる電流の電流値Ｉｐが図示される。
時刻Ｔ１において、電力供給回路２から負荷３への電力の供給が開始される。これに伴い、半導体装置１内を電流が流れる。
より具体的には、電圧生成回路ＶＧは、スイッチ素子Ｑ１及びＱ２の各々のゲートに共通の電圧を印加する。オペアンプＡＭＰ１の働きにより、オペアンプＡＭＰ１の反転入力端子（－）（スイッチ素子Ｑ１の第２端）の電圧と、オペアンプＡＭＰ１の非反転入力端子（＋）（ノードＮ２）の電圧とは等しくなる。これにより、スイッチ素子Ｑ１及びＱ２のゲートソース間電圧が等しくなる。また、オペアンプＡＭＰ１の働きにより、スイッチ素子Ｑ３のゲートには、オペアンプＡＭＰ１の出力端子から、電圧が供給される。これにより、スイッチ素子Ｑ３がオン状態になる。このため、スイッチ素子Ｑ２には、スイッチ素子Ｑ１とのサイズ比に応じた電流が流れる。スイッチ素子Ｑ３の第２端（ノードＮ３）の電圧は、スイッチ素子Ｑ２に流れる電流に基づいて決定される。
オペアンプＡＭＰ２の出力端子からは、オペアンプＡＭＰ２の反転入力端子（－）の電圧Ｖｓと、オペアンプＡＭＰ２の非反転入力端子（＋）（ノードＮ３）の電圧との比較結果が出力される。ここで、時刻Ｔ１における電流値Ｉｐは、第２電流値Ｉ２よりも小さい。これにより、オペアンプＡＭＰ２の出力端子からは、“Ｌ（Ｌｏｗ）”レベルの信号が出力される。このため、スイッチ素子Ｑ４は、“Ｌ”レベルの信号に基づいて、オフ状態になる。
スイッチ素子Ｑ４がオフ状態である場合、ノードＮ１の電圧は、電圧生成回路ＶＧから供給された電圧により、電圧ＶＯＮとなる。電圧ＶＯＮは、スイッチ素子Ｑ１及びＱ２のオン状態とする電圧である。これにより、スイッチ素子Ｑ１及びＱ２は、オン状態を維持する。このため、端子Ｐｉｎと端子Ｐｏｕｔとの間の電気的な接続が維持される。
時刻Ｔ２において、電流値Ｉｐが、第２電流値Ｉ２と同等になる。これにより、電子ヒューズ部２３は、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する（図６中、「ｅ－ｆｕｓｅオフ」で示される）。このため、端子Ｐｏｕｔからの電流の出力が停止される。
より具体的には、電流値Ｉｐが第２電流値Ｉ２以上である場合、オペアンプＡＭＰ２の出力端子からは、“Ｈ（Ｈｉｇｈ）”レベルの信号が出力される。これにより、スイッチ素子Ｑ４は、“Ｈ”レベルの信号に基づいて、オン状態になる。このため、ノードＮ１の電圧は、例えば電圧ＶＯＮから接地電位に低下する。したがって、スイッチ素子Ｑ１はオン状態からオフ状態に切り替わる。
図６の例では、時刻Ｔ２から時刻Ｔ３までの間、電圧が増加する。これにより、例えば時刻Ｔ２及び時刻Ｔ３の間の時刻において、スイッチ素子Ｑ１の第１端に過電圧が印加され始める。このため、時刻Ｔ３において、スイッチ素子Ｑ１が短絡状態になる（図６中、「短絡状態」で示される）。したがって、物理ヒューズ部２２に電流が流れ始める。
時刻Ｔ４において、電流値Ｉｐが第１電流値Ｉ１と同等になる。
時刻Ｔ４から時刻Ｔ５までの間、電流値Ｉｐは第１電流値Ｉ１以上に維持される。これにより、時刻Ｔ５において、物理ヒューズ部２２は溶断する（図６中、「溶断」で示される）。すなわち、物理ヒューズ部２２は、電流経路を物理的に切断することにより端子Ｐｉｎと電子ヒューズ部２３との間を電気的に絶縁する。このため、半導体装置１に流れる電流が停止される。
以上により、半導体装置１の動作が終了する。
１．３ 実施形態に係る効果
実施形態に係る半導体装置１の半導体チップ２０は、端子Ｐｉｎと、端子Ｐｏｕｔと、端子Ｐｉｎと端子Ｐｏｕｔとの間を直列に接続する物理ヒューズ部２２、及びスイッチ素子Ｑ１と、制御回路２３２と、を備える。制御回路２３２は、第１条件が満たされる場合に、スイッチ素子Ｑ１をオフ状態とするように構成される。第１条件は、例えば電流値Ｉｐが第２電流値Ｉ２以上になることである。これにより、半導体装置１は、物理ヒューズ部２２の電流値Ｉｐに基づいて、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁することができる。このため、半導体装置１は、半導体装置１、及び周囲の機器を、過大な電力から繰り返し保護することができる。
また、物理ヒューズ部２２は、第１条件、且つ第２条件が満たされる場合に、物理的に切れるように構成される。第２条件は、例えば電流値Ｉｐが、第１期間に渡り、第１電流値Ｉ１以上になることである。これにより、スイッチ素子Ｑ１がオフ状態とされた後に、スイッチ素子Ｑ１が短絡状態となるような場合であっても、半導体装置１は、物理ヒューズ部２２を物理的に切断することで、端子Ｐｉｎと電子ヒューズ部２３との間を電気的に絶縁することができる。すなわち、スイッチ素子Ｑ１が故障により短絡状態となっても、半導体装置１に流れる電流を停止することができる。このため、過大な電力の供給による周囲の機器の破壊を抑制することができる。
２． 変形例
なお、上述の実施形態は、種々の変形が可能である。
以下に、変形例に係る半導体装置について説明する。以下では、変形例に係る半導体装置１の構成及び動作について、実施形態に係る半導体装置と異なる点を中心に説明し、それ以外の説明を省略する。変形例に係る半導体装置によっても、実施形態と同様の効果が奏せられる。
２．１ 第１変形例
上述の実施形態では、半導体チップ２０が、電流値Ｉｐに基づいて、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する例を示した。しかしながら、これに限られるものではない。半導体チップ２０は、物理ヒューズ部２２の配線パターンに印加される電圧Ｖｐ（以下、単に物理ヒューズ部２２の電圧Ｖｐと言う）に基づいて、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁してもよい。なお、物理ヒューズ部２２の電圧Ｖｐは、例えば物理ヒューズ部２２の配線パターンのうち、スイッチ素子Ｑ１の第１端に接続される一端の電圧である。
２．１．１ 構成
まず、第１変形例に係る半導体装置１の構成について説明する。なお、第１変形例に係る半導体装置１の半導体チップ２０の物理ヒューズ部２２、ベッド部３０、複数のリード端子４０、及び複数のワイヤ５０の構成は、実施形態と同等とすることができるため、それらの説明を省略する。以下では、電子ヒューズ部２３の構成について、実施形態と異なる点について主に説明し、その他の構成についての説明を省略する。
２．１．１．１ 半導体チップ
第１変形例に係る電子ヒューズ部２３の構成について説明する。
電子ヒューズ部２３は、例えば物理ヒューズ部２２の電圧が、第２電圧Ｖ２以上である場合に、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁するように構成される。その他の構成は、実施形態と同等とすることができる。
２．１．１．２ 電子ヒューズ部
第１変形例に係る半導体装置１の電子ヒューズ部２３の具体的な構成について、図７を用いて説明する。図７は、第１変形例に係る半導体装置の電子ヒューズ部に含まれる回路の構成、及び電子ヒューズ部と物理ヒューズ部との接続の一例を説明するための回路図である。
電子ヒューズ部２３は、抵抗Ｒ２及びＲ３、切替え回路２３０、検出回路２３１、並びに制御回路２３２を含む。なお、切替え回路２３０の構成は、実施形態と同等とし得るため、それらの説明を省略する。
抵抗Ｒ２の第１端は、スイッチ素子Ｑ１の第１端に接続される。抵抗Ｒ２の第１端、及びスイッチ素子Ｑ１の第１端には、物理ヒューズ部２２の電圧Ｖｐに基づく電圧が供給される。抵抗Ｒ２の第２端は、ノードＮ４に接続される。
抵抗Ｒ３の第１端は、ノードＮ４に接続される。抵抗Ｒ３の第２端は、接地される。
検出回路２３１は、スイッチ素子Ｑ５、オペアンプＡＭＰ３、並びに抵抗Ｒ４、Ｒ５、及びＲ６を含む。スイッチ素子Ｑ５は、例えばＮ型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｔ Ｔｒａｎｓｉｓｔｏｒ）である。
抵抗Ｒ４の第１端は、ノードＮ４に接続される。抵抗Ｒ４の第２端は、ノードＮ５に接続される。
抵抗Ｒ５の第１端には、電圧ＶＲＥＦが入力される。抵抗Ｒ５の第２端は、ノードＮ６に接続される。電圧ＶＲＥＦは、例えば図示しない定電圧源から供給される定電圧である。
抵抗Ｒ６の第１端は、ノードＮ６に接続される。抵抗Ｒ６の第２端は接地される。
スイッチ素子Ｑ５の第１端は、ノードＮ５に接続される。スイッチ素子Ｑ５の第２端及びゲートは、接地される。
オペアンプＡＭＰ３は、非反転入力端子（＋）、反転入力端子（－）、及び出力端子を有する。オペアンプＡＭＰ３の非反転入力端子（＋）は、ノードＮ５に接続される。オペアンプＡＭＰ３の反転入力端子（－）は、ノードＮ６に接続される。オペアンプＡＭＰ３の出力端子は、制御回路２３２に接続される。
制御回路２３２はスイッチ素子Ｑ４を含む。
スイッチ素子Ｑ４の第１端及び第２端の構成は、実施形態と同等である。スイッチ素子Ｑ４のゲートは、オペアンプＡＭＰ３の出力端子に接続される。
２．１．２ 動作
次に、第１変形例に係る半導体装置１の動作について、図８を用いて説明する。図８は、第１変形例に係る半導体装置を用いた動作の一例を説明するためのタイミングチャートである。図８では、物理ヒューズ部２２、及び電子ヒューズ部２３の各々により、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する例が示される。図８では、電流値Ｉｐ、及び物理ヒューズ部２２の電圧Ｖｐが図示される。
時刻Ｔ６において、電力供給回路２から負荷３への電力の供給が開始される。これに伴い、半導体装置１内を電流が流れる。
より具体的には、電圧生成回路ＶＧは、スイッチ素子Ｑ１のゲートに電圧を印加する。オペアンプＡＭＰ３の出力端子からは、オペアンプＡＭＰ３の反転入力端子（－）の電圧と、オペアンプＡＭＰ３の非反転入力端子（＋）の電圧との比較結果が出力される。ここで、電圧ＶＲＥＦは、例えばオペアンプＡＭＰ３の反転入力端子（－）の電圧が、電圧Ｖｐが第２電圧Ｖ２と同等である場合におけるオペアンプＡＭＰ３の非反転入力端子（＋）の電圧と同等となるように、設定される。時刻Ｔ６における電圧Ｖｐは、第２電圧Ｖ２よりも小さい。これにより、オペアンプＡＭＰ３の出力端子からは、“Ｌ”レベルの信号が出力される。このように、オペアンプＡＭＰ３は、物理ヒューズ部２２と電子ヒューズ部２３との間の電圧に基づくオペアンプＡＭＰ３の非反転入力端子（＋）の電圧と、オペアンプＡＭＰ３の反転入力端子（－）の電圧との比較結果に基づいて、電圧Ｖｐが第２電圧Ｖ２以上であるかどうかに応じた信号を出力する。
スイッチ素子Ｑ４は、オペアンプＡＭＰ３の出力端子からの“Ｌ”レベルの信号に基づいて、オフ状態になる。また、スイッチ素子Ｑ１は、オン状態に維持される。したがって、端子Ｐｉｎと端子Ｐｏｕｔとの間の電気的な接続が維持される。
時刻Ｔ７において、物理ヒューズ部２２の電圧が第２電圧Ｖ２と同等になる。これにより、電子ヒューズ部２３は、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する（図８中、「ｅ－ｆｕｓｅオフ」で示される）。このため、端子Ｐｏｕｔからの電流の出力が停止される。なお、時刻Ｔ７における電流値Ｉｐは、第１電流値Ｉ１よりも小さい。
より具体的には、電圧Ｖｐが第２電圧Ｖ２と同等である場合、オペアンプＡＭＰ３の出力端子からは、“Ｈ”レベルの信号が出力される。これにより、実施形態の時刻Ｔ２におけるスイッチ素子Ｑ４は、オン状態になる。このため、ノードＮ１の電圧は、例えば電圧ＶＯＮから接地電位に低下する。したがって、スイッチ素子Ｑ１はオン状態からオフ状態に切り替わる。
図８の例では、時刻Ｔ７から時刻Ｔ８までの間、電圧Ｖｐが増加する。これにより、例えば時刻Ｔ７及び時刻Ｔ８の間の時刻において、スイッチ素子Ｑ１の第１端に過電圧が印加され始める。このため、時刻Ｔ８において、実施形態における時刻Ｔ３と同等の理由により、スイッチ素子Ｑ１が短絡状態になる（図８中、「短絡状態」で示される）。したがって、物理ヒューズ部２２に電流が流れ始める。またこれに伴って、電圧Ｖｐは低下し始める。
時刻Ｔ９において、電流値Ｉｐが、第１電流値Ｉ１と同等になる。
時刻Ｔ９から時刻Ｔ１０までの間、電流値Ｉｐは第１電流値Ｉ１以上に維持される。これにより、時刻Ｔ１０において、物理ヒューズ部２２は溶断する（図８中、「溶断」で示される）。すなわち、物理ヒューズ部２２は、電流経路を物理的に切断することにより端子Ｐｉｎと電子ヒューズ部２３との間を電気的に絶縁する。これにより、半導体装置１に流れる電流が停止される。
以上のように動作することにより、半導体装置１は、電子ヒューズ部２３が電圧を検出する場合においても、周囲の機器を、過大な電力から繰り返し保護することができる。
２．２ 第２変形例
上述の実施形態及び第１変形例では、スイッチ素子Ｑ１が短絡状態になった場合に物理ヒューズ部２２が溶断する例を示したが、これらに限られない。半導体装置１は、例えば、実施形態において、スイッチ素子Ｑ１が短絡状態になることを抑制するように構成されてもよい。以下では、第２変形例に係る半導体装置１の構成及び動作について、実施形態及び第１変形例と異なる構成及び動作について主に説明し、それ以外の説明を省略する。
２．２．１ 構成
第２変形例に係る半導体装置１の構成について、図９を用いて説明する。図９は、第２変形例に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図である。なお、第２変形例に係る半導体装置１のベッド部３０、複数のリード端子４０、及び複数のワイヤ５０の構成は、実施形態及び第１変形例と同等とすることができるため、それらの説明を省略する。以下では、半導体チップ２０の構成について、実施形態及び第１変形例と異なる点について主に説明し、その他の構成についての説明を省略する。
第２変形例に係る半導体チップ２０は、実施形態及び第１変形例の構成に加えて、ダイオードＤを含む。ダイオードＤは、例えばツェナーダイオードである。ダイオードＤを除く半導体チップ２０の構成は、実施形態及び第１変形例と同等とすることができる。
ダイオードＤの第１端（カソード）は、物理ヒューズ部と電子ヒューズ部２３との間に接続される。ダイオードＤの第２端（アノード）は接地される。ダイオードＤの第１端の電圧が、ダイオードＤの降伏電圧以上になった場合に、ダイオードＤはオン状態になる。
電子ヒューズ部２３が実施形態と同等の構成を有する場合、ダイオードＤの降伏電圧は、例えば物理ヒューズ部２２に第２電流値Ｉ２を有する電流が流れる際の、ダイオードＤの第１端の電圧以上の電圧に設定される。また、ダイオードＤの降伏電圧は、例えば物理ヒューズ部２２に第１電流値Ｉ１を有する電流が流れる際の、ダイオードＤの第１端の電圧よりも低い電圧に設定される。ダイオードＤの降伏電圧は、例えば物理ヒューズ部２２に第２電流値Ｉ２を有する電流が流れる際の、ダイオードＤの第１端の電圧により近い電圧である方が好ましい。
電子ヒューズ部２３が第１変形例と同等の構成を有する場合、ダイオードＤの降伏電圧は、例えば物理ヒューズ部２２の電圧が第２電圧Ｖ２である際の、ダイオードＤの第１端の電圧以上の電圧に設定される。なお、以下の説明では、ダイオードＤの降伏電圧が、物理ヒューズ部２２の電圧が第２電圧Ｖ２である際の、ダイオードＤの第１端の電圧と同等である場合を例に説明する。
２．２．２ 動作
次に、第２変形例に係る半導体装置１の動作について、図１０を用いて説明する。図１０は、第２変形例に係る半導体装置を用いた動作の一例を説明するためのタイミングチャートである。なお、図１０では、物理ヒューズ部２２、及び電子ヒューズ部２３が、第１変形例と同等の構成を有する場合の動作について説明する。図１０では、電流値Ｉｐ、及び物理ヒューズ部２２の電圧Ｖｐが図示される。
実施形態の時刻Ｔ１１における動作は、第１変形例の時刻Ｔ６における動作と同等である。
時刻Ｔ１２において、電圧Ｖｐが第２電圧Ｖ２と同等になる。これにより、第１変形例の時刻Ｔ７における動作と同等に、電子ヒューズ部２３は、電流経路を物理的に接続しつつ、端子Ｐｉｎと端子Ｐｏｕｔとの間を電気的に絶縁する（図１０中、「ｅ－ｆｕｓｅオフ」で示される）。このため、端子Ｐｏｕｔからの電流の出力が停止される。
また、ダイオードＤは、物理ヒューズ部２２の電圧が第２電圧Ｖ２となったことにより、オン状態になる（図１０中、「Ｄ：オン」で示される）。このように、第１変形例の時刻Ｔ７から時刻Ｔ８における動作とは異なり、スイッチ素子Ｑ１の第１端への過電圧の印加によりスイッチ素子Ｑ１が短絡状態になる前に、ダイオードＤがオン状態になる。これにより、半導体装置１内を流れる電流は、物理ヒューズ部２２及びダイオードＤを介して、流れるようになる。
時刻Ｔ１３において、電流値Ｉｐが、第１電流値Ｉ１と同等になる。
時刻Ｔ１３から時刻Ｔ１４までの間、電流値Ｉｐは第１電流値Ｉ１以上に維持される。これにより、時刻Ｔ１４において、物理ヒューズ部２２は溶断する（図１０中、「溶断」で示される）。すなわち、物理ヒューズ部２２は、電流経路を物理的に切断することにより端子Ｐｉｎと電子ヒューズ部２３との間を電気的に絶縁する。これにより、半導体装置１に流れる電流が停止される。
以上により、半導体装置１の動作が終了する。
なお、以上の説明では、物理ヒューズ部２２、及び電子ヒューズ部２３が、第１変形例と同等の構成を有する場合の動作について説明したが、これに限られない。物理ヒューズ部２２、及び電子ヒューズ部２３が、実施形態と同等の構成を有する場合も、上述の動作と実質的に同等の動作とすることができる。
２．２．３ 効果
第２変形例によれば、スイッチ素子Ｑ１が短絡状態になる前に、ダイオードＤがオン状態になる。これにより、電子ヒューズ部２３への大電流の供給、及び高電圧の印加が抑制される。このため、スイッチ素子Ｑ１が短絡状態になることを抑制することができる。したがって、過大な電流の供給による周囲の機器の破壊を、より確実に抑制することができる。
２．３ 第３変形例
上述の実施形態、第１変形例、及び第２変形例では、物理ヒューズ部２２（溶断する配線パターン）が、半導体チップ２０上に設けられる例を示した。しかしながら、これに限られるものではない。物理ヒューズ部２２は、半導体装置１内において半導体チップ２０の外部に設けられるものであってもよい。
第３変形例に係る半導体装置１では、実施形態、第１変形例、及び第２変形例とは異なり、半導体チップ２０上に溶断する配線パターンを含まず、半導体チップ２０よりも上流に設けられるワイヤ５０ａが物理ヒューズ部２２として機能する。なお、第３変形例に係る半導体装置１のベッド部３０、複数のリード端子４０、及び複数のワイヤ５０のうちワイヤ５０ａを除くワイヤ５０の構成は、実施形態、第１変形例、及び第２変形例と同等とすることができるため、それらの説明を省略する。以下では、半導体チップ２０、及びワイヤ５０ａの構成について、実施形態、第１変形例、及び第２変形例と異なる構成について説明する。
第３変形例に係る半導体チップ２０の構成の例について、図１１を用いて説明する。図１１は、第３変形例に係る半導体装置の半導体チップに含まれる回路の構成の一例を説明するためのブロック図である。
図１１に示されるように、第３変形例に係る半導体チップ２０は、溶断する配線パターンを含まない。また、電子ヒューズ部２３は、物理ヒューズ部２２として機能するワイヤ５０ａと端子Ｐｏｕｔとの間に接続される。電子ヒューズ部２３の構成は実施形態、及び第１変形例のそれぞれにおける電子ヒューズ部２３の構成と同等とすることができる。
ワイヤ５０ａは、ワイヤ５０ａに流れる電流の電流値に基づいて、ワイヤ５０ａが溶断するように構成される。より具体的には、ワイヤ５０ａは、第１期間に渡り、ワイヤ５０ａに流れる電流の電流値が第１電流値Ｉ１以上である場合に、溶断するように構成される。
なお、図１１に示す例では、半導体チップ２０がダイオードＤを含まない場合を例に示したが、第３変形例に係る半導体チップ２０は、第２変形例に係る半導体チップ２０と同等に、ダイオードＤを含んでもよい。この場合、ダイオードＤの第１端は、物理ヒューズ部２２と電子ヒューズ部２３との間に接続される。ダイオードＤの第２端は、第２変形例に係るダイオードＤの構成と同等に接地される。
このような構成によっても、実施形態、第１変形例、及び第２変形例と同等の効果を奏することができる。
３． その他
また、上述の実施形態、第１変形例、及び第２変形例では、半導体装置１がパッケージである場合を示したが、これに限られない。半導体装置１は、半導体チップ２０等が絶縁体によって封止されないように構成されてもよい。具体的には、例えば、半導体装置１は、複数のリード端子４０の代わりに、半導体装置１の外部の電子機器と接続可能な複数のボール型（又はバンプ型）の端子を有してもよい。この場合、ボール型（又はバンプ型）の端子が、端子Ｐｉｎ又はＰｏｕｔとして機能する。ボール型（又はバンプ型）の端子は、半導体チップ２０の下方に設けられるため、複数のワイヤ５０は設けられなくてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、２０…半導体チップ、２１、４１、７１…パッド電極、２２…物理ヒューズ部、２３…電子ヒューズ部、３０…ベッド部、４０…リード端子、５０…ワイヤ、６０…絶縁体、２３０…切替え回路、２３１…検出回路、２３２…制御回路、Ｄ…ダイオード、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５…スイッチ素子、ＶＧ…電圧生成回路、ＡＭＰ１、ＡＭＰ２、ＡＭＰ３…オペアンプ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５…抵抗、ＶＳ１…定電圧源。

Claims (8)

  1. 第１回路と、
    第１端子と、
    第２端子と、
    前記第１端子と前記第２端子との間を直列に接続する導電体、及び第１スイッチ素子と、
    を備え、
    前記第１回路は、第１条件が満たされる場合に、前記第１スイッチ素子をオフ状態とするように構成され、
    前記導電体は、第２条件が満たされる場合に、物理的に切れるように構成される、
    半導体装置。
  2. 前記第１条件は、前記導電体に流れる電流の電流値が、第１電流値以上になることであり、
    前記第２条件は、前記電流値が、前記第１電流値よりも大きい第２電流値以上になることである、
    請求項１記載の半導体装置。
  3. 前記第１条件は、前記導電体に印加される電圧が、第１電圧以上になることであり、
    前記第２条件は、前記導電体に流れる電流の電流値が、前記導電体に前記第１電圧が印加される場合の前記電流値よりも大きい第３電流値以上になることである、
    請求項１記載の半導体装置。
  4. 前記半導体装置は、
    前記導電体、及び前記第１スイッチ素子の間に接続されるカソード、及び接地されるアノードを有するダイオード、
    を更に含む、
    請求項１乃至請求項３のいずれか一項記載の半導体装置。
  5. 前記半導体装置は、前記導電体、前記第１スイッチ素子、及び前記第１回路が上面上に設けられたチップを備えた、
    請求項１乃至請求項４のいずれか一項記載の半導体装置。
  6. 前記導電体はワイヤである、
    請求項１乃至請求項４のいずれか一項記載の半導体装置。
  7. 前記半導体装置は、
    前記導電体と前記第１スイッチ素子との間に接続される第１端と、前記第１スイッチ素子のゲートに接続されるゲートと、第２端と、を含む第２スイッチ素子と、
    前記第２スイッチ素子の第２端に接続される第１端と、ゲートと、第２端とを含む第３スイッチ素子と、
    前記第２端子と前記第１スイッチ素子との間に接続される第１入力端と、前記第２スイッチ素子の第２端及び前記第３スイッチ素子の第１端に接続される第２入力端と、前記第３スイッチ素子のゲートに接続される出力端と、を含む第１オペアンプと、
    第３電圧が供給される第１入力端と、前記第３スイッチ素子の第２端に接続される第２端と、出力端と、を含む第２オペアンプと、
    を更に備え、
    前記第１回路は、
    前記第１スイッチ素子のゲートに接続される第１端と、前記第２オペアンプの出力端に接続されるゲートと、接地される第２端と、を含む第４スイッチ素子を
    含む、
    請求項１記載の半導体装置。
  8. 前記半導体装置は、
    第４電圧が供給される第１入力端と、前記導電体と前記第１スイッチ素子との間に接続される第２入力端と、出力端と、を含む第３オペアンプと、
    を更に備え、
    前記第１回路は、
    前記第１スイッチ素子のゲートに接続される第１端と、前記第３オペアンプの出力端に接続されるゲートと、接地される第２端と、を含む第４スイッチ素子を
    含む、
    請求項１記載の半導体装置。
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