JP2022130757A - Package for mounting electronic element, and electronic device - Google Patents
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Abstract
Description
本開示は、電子素子搭載用パッケージ及び電子装置に関する。 The present disclosure relates to an electronic device mounting package and an electronic device.
従来、電子素子と接合される配線パターンと、当該配線パターンに接合される信号線とを有する電子素子搭載用のパッケージがある。このようなパッケージには、信号線を含む同軸線路構造と、マイクロストリップ線路構造等の配線パターンとを、導電性接合材により接合させたものがある(例えば、特許文献1)。上記の同軸線路構造は、金属の基体に貫通孔を設け、当該貫通孔の内部に位置する絶縁部材を貫通するように信号線を配置したものとすることができる。 2. Description of the Related Art Conventionally, there is a package for mounting an electronic element, which has a wiring pattern joined to an electronic element and a signal line joined to the wiring pattern. Among such packages, there is a package in which a coaxial line structure including signal lines and a wiring pattern such as a microstrip line structure are joined with a conductive joining material (for example, Patent Document 1). The above-described coaxial line structure can be such that a through hole is provided in a metal substrate, and a signal line is arranged so as to pass through an insulating member positioned inside the through hole.
しかしながら、上記の構成では、信号線と配線パターンとの接合箇所において、同軸線路構造からマイクロストリップ線路構造等への変換がなされて信号の伝播モードが不連続となる。そのため、上記接合箇所において、電界が弱くなること等に起因して特性インピーダンスが大きくなりやすい。その結果、上記接合箇所における特性インピーダンスの不整合によって信号の電力損失が生じやすいという課題がある。 However, in the above configuration, the coaxial line structure is converted to a microstrip line structure or the like at the junction between the signal line and the wiring pattern, and the signal propagation mode becomes discontinuous. Therefore, the characteristic impedance is likely to increase due to the weakening of the electric field or the like at the joint. As a result, there is a problem that signal power loss is likely to occur due to the characteristic impedance mismatch at the joint.
本開示の目的は、信号の電力損失を抑えることができる電子素子搭載用パッケージ及び電子装置を提供することにある。 An object of the present disclosure is to provide an electronic device mounting package and an electronic device capable of suppressing signal power loss.
本開示の一態様は、
第1面を有し、前記第1面上に配線パターンを有する配線基板と、
第2面を有し、前記第2面に開口を有する貫通孔が位置している基体と、
前記貫通孔の内部に位置するとともに、前記開口側に位置する第1端部を有ししている第1の絶縁部材と、
前記第1の絶縁部材を貫通するとともに、前記開口側に位置する第2端部を有している信号線と、
前記配線パターンと、前記信号線の前記第2端部とを接合する導電性接合材と、
を備え、
前記配線基板は、前記第1の絶縁部材の前記第1端部との間に隙間を介して配置されており、
前記導電性接合材は、前記隙間の少なくとも一部に位置する第1領域を有している、
電子素子搭載用パッケージである。
One aspect of the present disclosure is
a wiring substrate having a first surface and having a wiring pattern on the first surface;
a base body having a second surface in which a through hole having an opening is located in the second surface;
a first insulating member located inside the through hole and having a first end located on the opening side;
a signal line passing through the first insulating member and having a second end located on the opening side;
a conductive bonding material that bonds the wiring pattern and the second end of the signal line;
with
The wiring board is arranged with a gap between it and the first end of the first insulating member,
The conductive bonding material has a first region located in at least part of the gap,
It is a package for mounting an electronic element.
また、本開示の他の一の態様は、
上記の電子素子搭載用パッケージと、
前記配線パターンと接合する電子素子と、
を備える、電子装置である。
In addition, another aspect of the present disclosure is
the electronic device mounting package;
an electronic element bonded to the wiring pattern;
An electronic device comprising:
本開示の内容によれば、電子素子搭載用パッケージにおいて、信号の電力損失を抑えることができるという効果がある。 According to the contents of the present disclosure, there is an effect that power loss of signals can be suppressed in a package for mounting an electronic device.
以下、実施の形態を図面に基づいて説明する。但し、以下で参照する各図は、説明の便宜上、実施形態を説明する上で必要な主要部材のみを簡略化して示したものである。したがって、本開示の電子装置及び電子素子搭載用パッケージは、参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法及び寸法比率などを忠実に表したものではない。 Embodiments will be described below with reference to the drawings. However, for convenience of explanation, each drawing referred to below shows only the main members necessary for explaining the embodiment in a simplified manner. Therefore, the electronic device and the electronic device mounting package of the present disclosure can include arbitrary constituent members that are not shown in the referenced figures. Also, the dimensions of the members in each drawing do not faithfully represent the actual dimensions and dimensional ratios of the constituent members.
(電子装置及び電子素子搭載用パッケージの構成)
まず、図1~図3を参照して電子装置1及び電子素子搭載用パッケージ100の構成について説明する。
図1は、本実施形態の電子装置1の全体斜視図である。
図2は、電子装置1に含まれる電子素子搭載用パッケージ100のうち、導電性接合材16による接合位置付近を拡大して示した図である。
図3は、信号線12を通る位置での電子素子搭載用パッケージ100の断面を示す図である。
(Structure of Electronic Device and Package for Mounting Electronic Element)
First, configurations of an
FIG. 1 is an overall perspective view of an
FIG. 2 is an enlarged view of the vicinity of the joint position by the conductive
FIG. 3 is a diagram showing a cross section of the electronic
電子装置1は、電子素子搭載用パッケージ100と、電子素子200とを備える。
電子素子搭載用パッケージ100は、基体11と、信号線12と、配線基板14と、絶縁部材15(第1の絶縁部材)と、導電性接合材16などを備える。
The
The electronic
基体11は、導電性の金属であり、接地面として機能する。これに加えて、基体11には、熱伝導性(放熱性)の高いものが用いられてよい。基体11は、基部111と、突起部112とを有する。基部111は、ここでは、例えば、直径が3~10mm、厚さが0.5~2mmの円板状形状を有するが、これには限られない。基部111のうち突起部112が突出している面を、以下では第2面11aと記す。基部111と突起部112は一体的であってよい。
The
基部111には、第2面11aに開口111bを有する貫通孔111aが位置している。貫通孔111aは、内壁面の第2面11aに平行な断面が円形となる形状とすることができるが、これに限られず、内壁面の断面が円形以外となる形状であってもよい。貫通孔111a内には、絶縁部材15が位置している。絶縁部材15は、開口111b側に位置する第1端部15a(図3参照)を有している。図1では、貫通孔111aの内部は絶縁部材15により占められている。絶縁部材15の材質及び貫通孔111aの大きさは、所望の特性インピーダンスに応じて定められればよい。絶縁部材15としては、例えば所定の比誘電率を有するガラスを用いることができる。
A through
信号線12は、棒状の導体である。信号線12は、基部111の貫通孔111a内の絶縁部材15を貫通しており、開口111b側に位置する第2端部12aを有している。また、信号線12は、第2面11aにおける貫通孔111aの開口111bから露出している。換言すれば、信号線12は、開口111bにおける第1端部15aから露出している。信号線12の直径は、例えば、0.1~1.0mm程度である。信号線12のうち少なくとも1本は、基体11の接地端子であり、基部111に直接接合している。その他の信号線12は、基部111の第2面11aとは反対の面の側で突出しており、外部配線などと電気的に接続されて、リード電極として用いられる。図1及び図2では、第2面11aの側において、2本の信号線12が導電性接合材16を介して配線パターン141と接合している状態が示されている。信号線12は、第2面11aに平行な断面が円形であるものを用いることができるが、これに限られず、断面が円形以外の形状であるものを用いてもよい。
The
信号線12の先端(第2端部12a)は、基部111の第2面11aにおいて、貫通孔111aの円形の開口111bにおけるほぼ中央で、第1端部15aから露出している。また、図3に示すように、信号線12の先端は、第1端部15aから突出しない状態で露出している。したがって、信号線12の先端(第2端部12a)は、基部111の第2面11a、及び第1端部15aと同一面内にある。換言すれば、信号線12(例えば、信号線12の中心)を通り第2面11aに垂直な図3の断面において、第2面11a、第2端部12a、及び第1端部15aが一直線上にある。信号線12は、絶縁部材15の内部では、当該絶縁部材15により外側の基部111と隔てられている。このような構成の基部111(貫通孔111a)、絶縁部材15及び信号線12により、同軸線路L1が形成されている。基部111内では、この同軸線路L1により信号が伝送される。
The tip (
基体11のうち突起部112は、基部111の第2面11aから垂直に延びる平面を有しており、当該平面上に配線基板14が位置している。配線基板14は、第1面14aを有する。この第1面14aは、突起部112との接続面とは反対側の面である。配線基板14は、第1面14a上に配線パターン141を有し、また、第1面14aとは反対側の面(突起部112側の面)に接地層142(図3参照)を有する。接地層142と突起部112とは、接地用導電部材17(図3参照)により接合されている。ここでは、配線基板14は、例えば、高周波線路基板として用いられる。配線基板14は、絶縁基板であり、例えば、樹脂である。配線基板14の厚さ及び材質(比誘電率)は、所望の特性インピーダンスに応じて適宜決定されればよい。
The
配線基板14は、基部111の第2面11aとの間に隙間Gが形成される位置に配置されている。したがって、配線基板14は、絶縁部材15との間に隙間Gを介して配置されている。詳しくは、配線基板14の第1面14aに隣接する複数の側面のうち一つの側面143(図3参照)が、第2面11a、及び開口111bから露出している絶縁部材15との間に隙間Gが形成される位置関係で、第2面11a及び絶縁部材15の露出部分と対向している。
The
配線基板14上に形成された配線パターン141は、電子素子200と電気的に接続されて、当該電子素子200に電力及び信号を供給する。配線パターン141は、端部(ここでは2箇所)が導電性接合材16を介して信号線12と接合している。配線パターン141の形状、長さ及び位置は、接続される電子素子200のサイズ及び端子位置に応じて適宜定められる。また、接地層142は、配線基板14の突起部112側の面の全面に形成されており、接地用導電部材17と接合して接地電位とされる。配線パターン141及び接地層142は、抵抗の小さい導体金属膜、ここでは、金(Au)薄膜である。
The
図2に示すように、配線パターン141のうち信号線12と接続される配線部分は、配線基板14上を第2面11aに対してほぼ垂直に、絶縁部材15の露出面直近まで伸びている。配線パターン141は、配線基板14により接地層142と隔てられている。このような構成の配線パターン141及び接地層142により、配線基板14ではマイクロストリップ線路L2が形成されており、このマイクロストリップ線路L2により信号が伝送される。
As shown in FIG. 2, the wiring portion of the
導電性接合材16は、信号線12及び第2面11aと、配線パターン141及び第1面14aとの間に亘って位置している。これにより、導電性接合材16は、第2面11aで露出している信号線12と、第1面14aの配線パターン141とを電気的に接合する。また、図3に示すように、導電性接合材16の一部は、上述した隙間Gの少なくとも一部に位置する第1領域161を有している。導電性接合材16のうち隙間Gに充填されている第1領域161と、基体11(基部111)のうち縁部111c(開口111bの縁を形成する部分)との間には、導電性接合材16と基部111との間の短絡が生じないような間隔が確保されている。
The
導電性接合材16としては、例えば銀シンタリングペースト又は銅シンタリングペースト(流動性を有した導電性ペースト)を用いることができる。シンタリングペーストは、銀又は銅といった導体金属の粒子が樹脂又は溶剤などの基材中に分散された流動性部材を所望の接合箇所に塗布した後に、例えば200℃~250℃の温度に加熱することで得られる導電性部材である。上記流動性部材を加熱することで、導体金属粒子同士が焼結して固着し、相互に安定した電気伝導性を有した状態となる。流動性部材に含まれる基材は、加熱により除去されてもよいし、加熱後に一部残存していてもよい。基材(樹脂成分等)が残存する導電性接合材16では、残存する基材が絶縁面とも接合するため、信号線12及び配線パターン141だけではなく、絶縁部材15及び配線基板14の絶縁面とも接合する。シンタリングペーストに含まれる導体金属の粒子径は、例えば1μm未満とすることができる。このような、粒子径がナノメートルオーダーである粒子(ナノ粒子)に加えて、粒子径が1μmを超える銀又は銅といった導体金属の粒子(マイクロ粒子)を混在させてもよい。
As the
接地用導電部材17の材質は、特には限られないが、導電性接合材16と同様、銀シンタリングペースト又は銅シンタリングペーストを用いることができる。接地用導電部材17は、図3に示すように、接地層142の形成範囲のうち、基部111側の所定範囲を除いた範囲に形成されている。これにより、接地用導電部材17が隙間Gを回り込んで導電性接合材16及び配線パターン141と短絡する不具合の発生が抑制されている。
Although the material of the grounding
図1において破線で示されている電子素子200は、第1面14a上に位置しており、直接及び/又はワイヤボンディングなどにより配線パターン141と電気的に接続されて(接合して)いる。電子素子200は、半導体素子であってよい。電子素子200は、例えば、レーザーダイオードである。あるいは、電子素子200としては、フォトダイオード、LED(Light Emitting Diode)又はペルチェ素子、各種センサ素子など種々のものが用いられてよい。電子素子200の動作に伴って生じた熱は、基体11を介して排出される。
An
突起部112、配線基板14(配線パターン141、接地層142)及び電子素子200は、図示略のカバー部材(蓋体)によって覆われて外部と隔離されてもよい。電子素子200が外部に光を出射したりする場合には、カバー部材が当該出射光の波長を透過させる材質の窓部を有していてもよい。
The
(同軸線路L1とマイクロストリップ線路L2との特性インピーダンス整合)
次に、本実施形態の構成による、同軸線路L1とマイクロストリップ線路L2との特性インピーダンス整合に係る効果について、比較例と対比しつつ説明する。
(Characteristic impedance matching between coaxial line L1 and microstrip line L2)
Next, the effect of matching the characteristic impedance between the coaxial line L1 and the microstrip line L2 by the configuration of this embodiment will be described in comparison with a comparative example.
まず、図4を参照して、比較例における特性インピーダンスの不整合に係る問題を説明する。図4の比較例は、配線基板14が基部111の第2面11a及び絶縁部材15に接している点(すなわち隙間Gが形成されていない点)で、図3に示した本実施形態の構成と異なる。また、図4では、同軸線路L1及びマイクロストリップ線路L2の各位置における特性インピーダンスが、下部のグラフに示されている。
First, with reference to FIG. 4, the problem of characteristic impedance mismatch in the comparative example will be described. In the comparative example of FIG. 4, the
同軸線路L1とマイクロストリップ線路L2は、特性インピーダンスが所定の基準値となるように特性インピーダンス整合が図られるが、同軸線路L1とマイクロストリップ線路L2との境界位置の近傍では、局所的にインピーダンスが変化、特に上昇しやすい。その要因の一つは、同軸線路L1のうち、マイクロストリップ線路L2との境界からの近傍領域(図4において破線の楕円で模式的に示されている領域。以下では、「境界領域R」と記す)において、信号線12と基部111との電界結合が弱くなり、信号線12と基部111との間に生じる電界Eが弱くなるためである。すなわち、境界領域Rの電界Eが弱くなることで、境界領域Rにおける容量Cが低下し、その結果、特性インピーダンスの増大につながる。
The coaxial line L1 and the microstrip line L2 are matched in characteristic impedance so that the characteristic impedance becomes a predetermined reference value. prone to change, especially rising. One of the factors is the vicinity of the boundary with the microstrip line L2 in the coaxial line L1 (the region schematically shown by the dashed ellipse in FIG. 4; hereinafter referred to as the “boundary region R”) ), the electric field coupling between the
より詳しくは、同軸線路L1の単位長さ当たりの容量Cは、同軸線路L1における絶縁部材15の比誘電率をε、電極面積をS、電極間電位差をVとして、
C=εSE/V …(1)
で表されるところ、マイクロストリップ線路L2との境界領域Rでは、式(1)における電界Eが小さくなることで、容量Cが小さくなる。
More specifically, the capacitance C per unit length of the coaxial line L1 is given by:
C=εSE/V (1)
In the boundary region R with the microstrip line L2, the electric field E in the equation (1) is reduced, so that the capacitance C is reduced.
一方で、同軸線路L1の特性インピーダンスZ0は、単位長さ当たりのインダクタンスをLとして
Z0=(L/C)1/2 …(2)
で表されるため、マイクロストリップ線路L2との境界領域Rでは、上記のように式(1)の容量Cが小さくなることで、式(2)の特性インピーダンスZ0が増大する。この結果、図4の下部のグラフにおいて矢印Aで示されているように、同軸線路L1のうちマイクロストリップ線路L2との境界近傍において、局所的に特性インピーダンスが基準値から増大する。これにより、同軸線路L1とマイクロストリップ線路L2との間で特性インピーダンスの不整合が生じる。
On the other hand, the characteristic impedance Z 0 of the coaxial line L1 is Z 0 =(L/C) 1/2 (2) where L is the inductance per unit length.
Therefore, in the boundary region R with the microstrip line L2, the characteristic impedance Z0 of the equation (2) increases as the capacitance C of the equation (1) decreases as described above. As a result, as indicated by an arrow A in the lower graph of FIG. 4, the characteristic impedance locally increases from the reference value in the vicinity of the boundary between the coaxial line L1 and the microstrip line L2. This causes a characteristic impedance mismatch between the coaxial line L1 and the microstrip line L2.
これに対し、本実施形態の構成では、図5の実施例に示すように、配線基板14及び絶縁部材15の隙間Gに導電性接合材16の第1領域161が充填されているため、導電性接合材16のうち絶縁部材15に接触している端面16a(図5中において太線で示した面)も、境界領域Rにおける容量Cを形成する電極として機能する。すなわち、図5の実施例では、図4の比較例に対して容量Cを形成する電極の面積が大きくなっている。よって、式(1)における電極面積Sが大きくなることで容量Cが増大する。したがって、式(2)における容量Cが増大する結果、特性インピーダンスZ0が小さくなる。これにより、図5の下部のグラフに示されているように、同軸線路L1のうちマイクロストリップ線路L2との境界近傍では、上述した特性インピーダンスの増大(矢印A)と、隙間Gに導電性接合材16を充填させて容量Cを大きくしたことによる特性インピーダンスの減少(矢印B)とが相殺されて、特性インピーダンスの変化が抑えられる。この結果、同軸線路L1とマイクロストリップ線路L2との間での特性インピーダンスの不整合が抑制される。これにより、特に高周波数の信号の電力損失を効果的に抑えて、良好な伝送特性を得ることができる。
On the other hand, in the configuration of this embodiment, as shown in the example of FIG. The
また、実施例では、上記のように特性インピーダンスの不整合を抑制する効果が得られるため、接地用導電部材17の形成範囲を狭めてマイクロストリップ線路L2のうち境界近傍での接地電位の安定性が若干低下しても、十分に特性インピーダンスを整合させることが可能となる。すなわち、接地層142の形成範囲のうち、基部111側の空間17aを除いた範囲にのみ接地用導電部材17を形成すると、空間17a近傍の接地電位の安定性が低下して配線パターン141と接地層142との間の電界が弱くなる。この結果、容量の低下、及び特性インピーダンスの増大に繋がるものの、隙間Gに導電性接合材16を充填したことによる特性インピーダンスの低減効果により十分にカバーすることができる。よって、特性インピーダンスの不整合の問題を生じさせることなく接地用導電部材17の形成範囲の自由度を高めることができるため、より確実に接地用導電部材17の短絡を防ぐことができる。
Further, in the embodiment, since the effect of suppressing the mismatch of the characteristic impedance is obtained as described above, the formation range of the grounding
図6は、図5の実施例の電子素子搭載用パッケージ100、及び図4の比較例の電子素子搭載用パッケージにおける損失を、信号の周波数に対して計算したシミュレーションの結果を示す図である。図6では、実施例のシミュレーション結果を実線で、比較例のシミュレーション結果を破線で、それぞれ示している。
FIG. 6 is a diagram showing the results of a simulation in which the losses in the electronic
図6(a)に示すように、矢印で示した40GHz付近及び50GHz付近の高周波帯域において、実施例の反射損失(0に近いほど入射に対して反射が大きくなる)は、比較例の反射損失より低く抑えられる結果となった。また、図6(b)に示すように、矢印で示した40GHz付近及び50GHz付近の高周波帯域において、実施例の挿入損失(損失は値の絶対値が大きいほど大きい)は、比較例の挿入損失より低く抑えられる結果となった。 As shown in FIG. 6A, in the high-frequency bands near 40 GHz and 50 GHz indicated by the arrows, the reflection loss of the example (the closer to 0, the greater the reflection with respect to the incident light) is the reflection loss of the comparative example. The result was that it could be kept lower. Further, as shown in FIG. 6B, in the high-frequency bands near 40 GHz and 50 GHz indicated by the arrows, the insertion loss of the example (loss increases as the absolute value increases) is higher than that of the comparative example. The result was that it could be kept lower.
また、実施例の構成とすることで、さらに追加的な効果が得られる。以下、これらの効果について説明する。 Moreover, by adopting the configuration of the embodiment, additional effects can be obtained. These effects will be described below.
図7は、実施例における、絶縁部材15の窪みに起因する特性インピーダンス不整合の抑制効果を説明する図である。
図3~5では、第1端部15aが平面である例を用いて説明したが、第1端部15aは、凹凸を有している場合がある。図7(a)は、第1端部15aが配線基板14側とは反対側に向かって窪んでいる比較例を示している。また、図7(b)は、第1端部15aが配線基板14側とは反対側に向かって窪んでいる実施例を示している。すなわち、図7(a)の比較例、及び図7(b)の実施例では、いずれも第1端部15aが、貫通孔111aの内部において窪みDを有している。
FIG. 7 is a diagram for explaining the effect of suppressing the characteristic impedance mismatch caused by the depression of the insulating
3 to 5, the
第1端部15aが窪みDを有している図7(a)の比較例では、貫通孔111aの内部領域のうち開口111bの近傍に、窪みDによる空間が生じる。この空間(空気)は、絶縁部材15(例えばガラス)より比誘電率が小さいため、式(1)の容量Cの減少、及び式(2)の特性インピーダンスZ0の増大に繋がる。よって、図7(a)の比較例では、特性インピーダンスの不整合がさらに顕著となる。
In the comparative example of FIG. 7A in which the
これに対し、図7(b)に示す実施例では、隙間Gに加えて窪みDの少なくとも一部に導電性接合材16が位置している。詳しくは、隙間Gに導電性接合材16の第1領域161が位置しているとともに、窪みDに導電性接合材16の第2領域162が位置している。これは、隙間Gに導電性接合材16が充填されるときに窪みDにも導電性接合材16が流入するためである。この構成によれば、図7(a)のように窪みDに空間が生じることに起因する特性インピーダンスの不整合を抑制することができる。
また、窪みDの表面の凹凸(曲面)に沿って導電性接合材16が充填されるため、導電性接合材16のうち絶縁部材15に接する端面16aの面積をより大きくすることができる。よって、式(1)の容量Cをより大きくすることができ、より効果的に式(2)の特性インピーダンスZ0を低減させることができる。
On the other hand, in the embodiment shown in FIG. 7B, the
In addition, since the
なお、図8に示すように、第1端部15aが、配線基板14側に向かって凸状となっている場合にも図7(b)と同様の効果が得られる。すなわち、このような構成では、凸状の第1端部15aの周縁部が配線基板14側とは反対側に向かって窪むため、第1端部15aが、貫通孔111aの内部において窪みDを有した状態となる。図8の実施例では、この窪みDの少なくとも一部が導電性接合材16により埋められているため、窪みDに空間が生じることに起因する特性インピーダンスの不整合を抑制することができる。
As shown in FIG. 8, even when the
図9は、実施例における放熱効果を説明する図である。
図9(a)に示す比較例では、電子素子200の動作に伴って生じた熱は、配線パターン141を伝わっていくものの、信号線12を通る図9(a)の断面の位置では、配線パターン141と基部111との距離が大きいため配線パターン141から基部111へ熱が伝わりにくい。比較例では、これにより、基部111を介した放熱の効率が低下する。
FIG. 9 is a diagram for explaining the heat dissipation effect in the example.
In the comparative example shown in FIG. 9A, the heat generated by the operation of the
これに対し、図9(b)に示す実施例では、隙間Gに導電性接合材16が充填されていることで、配線パターン141に伝わった熱が、隙間G内の導電性接合材16(例えば銀シンタリングペーストにおける焼結した銀)を介して基部111に伝わりやすくなっている。このため、比較例よりも基部111を介した放熱効率を向上させることができる。
On the other hand, in the embodiment shown in FIG. 9B, since the gap G is filled with the
図10は、実施例における配線基板14に対する荷重の影響の抑制効果を説明する図である。図10(a)は、比較例の電子素子搭載用パッケージの、信号線12を通らない位置での第2面11aに垂直な断面を示す図である。また、図10(b)は、実施例の電子素子搭載用パッケージ100の、信号線12を通らない位置での第2面11aに垂直な断面を示す図である。
図10(a)に示すように、比較例では、配線基板14が基部111に直接接触するため、配線基板14は、基部111が図中左方向に変形したときに基部111から左向きの抗力F(荷重)を受ける。この抗力Fにより、配線基板14の変形や位置ずれ等に起因する各種の不具合が生じ得る。基部111の変形は、電子装置1の製造工程中、又は完成後に基部111に外力が加わったり、基部111が温度変化により膨張したりすることにより生じ得る。製造工程中に基部111に加わる外力としては、例えば、電子素子搭載用パッケージ100に上述したカバー部材を溶接するために基部111を治具により保持するときに、当該治具から受ける力などが挙げられる。
FIG. 10 is a diagram for explaining the effect of suppressing the influence of the load on the
As shown in FIG. 10A, in the comparative example, since the
これに対し、図10(b)に示す実施例では、配線基板14と基部111との間に隙間Gが形成されているため、基部111が変形しても配線基板14に接触せず、配線基板14が抗力Fを受けることがない。あるいは、基部111の変形により基部111が配線基板14に接触したとしても、配線基板14が受ける抗力Fを比較例よりも小さくすることができる。よって、配線基板14の変形や位置ずれ等に起因する各種の不具合の発生を抑制することができる。
On the other hand, in the embodiment shown in FIG. 10(b), since the gap G is formed between the
(変形例1)
次に、上記実施形態の変形例1について説明する。
図11は、上記実施形態の電子素子搭載用パッケージ100の変形例1を示す断面図である。変形例1の電子素子搭載用パッケージ100は、導電性接合材16のうち隙間Gに充填されている部分(第1領域161)と、基体11(基部111)のうち縁部111c(開口111bの縁を形成する部分)との間に位置する絶縁部材18(第2の絶縁部材)を備える。絶縁部材18の材質は、特には限られないが、例えば絶縁部材15と同様にガラスとしてもよいし、各種樹脂などが用いられてもよい。この絶縁部材18が位置していることにより、隙間Gに充填されている導電性接合材16と、基部111とが接触して短絡する不具合の発生を確実に抑制することができる。
(Modification 1)
Next,
FIG. 11 is a cross-sectional
(変形例2)
次に、上記実施形態の変形例2について説明する。
図12は、上記実施形態の電子素子搭載用パッケージ100の変形例2を示す断面図である。変形例2の電子素子搭載用パッケージ100では、配線基板14の側面143は、第1部分143a及び第2部分143bを有する。側面143は、第1面14aに隣接するとともに第2面11aと対向して位置する側面である。第1部分143aは、隙間Gを挟んで第1端部15aと対向して位置する。第2部分143bは、第1部分143aよりも絶縁部材15の第1端部15aに向かって突出している。第2部分143bは、第1部分143aの突起部112側(図12における下側)に繋がっており、隙間Gと、基体11(基部111)のうち縁部111c(開口111bの縁を形成する部分)とを隔てるように絶縁部材15に向かって突出し、かつ絶縁部材15に接触している。
換言すれば、側面143は、一部(第2部分143b)が絶縁部材15側に突出することで段差を有し、段差により形成された突出部(第2部分143b)が絶縁部材15に接しており、残りの部分(第1部分143a)が絶縁部材15との間で隙間Gを形成している。
(Modification 2)
Next,
FIG. 12 is a cross-sectional
In other words, a portion (
このような構成によれば、隙間Gに流入する導電性接合材16の第1領域161は、第1部分143aと絶縁部材15との間を下方に向かって流動し、第2部分143bにより堰き止められる。よって、隙間G内の導電性接合材16の第1領域161と、基部111とが接触して短絡する不具合の発生を確実に抑制することができる。
According to such a configuration, the
なお、変形例2は、変形例1と組み合わされてもよい。すなわち、配線基板14の第2部分143bの下方にさらに絶縁部材18が位置していてもよい。これによれば、隙間Gに充填されている導電性接合材16の第1領域161と、基部111とが接触して短絡する不具合の発生をより確実に抑制することができる。
また、側面143のうち第2部分143bは、必ずしも絶縁部材15に接触していなくてもよい。第2部分143bと絶縁部材15との間が若干離れていても、第2部分143bが導電性接合材16を堰き止める効果がある程度得られるためである。
Also, the
以上のように、本実施形態の電子素子搭載用パッケージ100は、第1面14aを有し、第1面14a上に配線パターン141を有する配線基板14と、第2面11aを有し、第2面11aに開口111bを有する貫通孔111aが位置している基体11と、貫通孔111aの内部に位置するとともに、開口111b側に位置する第1端部15aを有している絶縁部材15と、絶縁部材15を貫通するとともに、開口111b側に位置する第2端部12aを有している信号線12と、配線パターン141と、信号線12の第2端部12aとを接合する導電性接合材16と、を備え、配線基板14は、絶縁部材15の第1端部15aとの間に隙間Gを介して配置されており、導電性接合材16は、隙間Gの少なくとも一部に位置する第1領域161を有している。
このように配線基板14及び絶縁部材15の隙間Gに導電性接合材16の第1領域161が位置していることで、導電性接合材16のうち絶縁部材15に接触している端面16aが、同軸線路L1のうちマイクロストリップ線路L2との境界近傍における容量Cを形成する電極として機能する。これにより、当該境界近傍における容量Cを増大させ、特性インピーダンスを小さくすることができる。よって、上記境界近傍において電界が小さくなることによる特性インピーダンスの増大と、容量Cの電極面積Sを大きくしたことによる特性インピーダンスの減少とを相殺させて、特性インピーダンスの変化を抑えることができる。この結果、同軸線路L1とマイクロストリップ線路L2との間の伝送モード変換部における特性インピーダンスの不整合を抑制することができる。これにより、特に高周波数の信号の電力損失を効果的に抑えて、良好な信号の伝送特性を得ることができる。
As described above, the electronic
Since the
また、信号線12を通り第2面11aに垂直な断面において、第2面11a、信号線12の開口111b側の端面である第2端部12a、及び絶縁部材15の開口111b側の端面である第1端部15aが一直線上にある。信号線12を開口111bから突出させないことによって、開口111bから信号線12が突出して配線パターン141と並行に位置する場合に生じるノイズなどの問題を避けることができる。また、突出した信号線12と配線パターン141との間に容量が形成されて特性インピーダンスが所望の値からずれ、特性インピーダンスの不整合が生じるのを抑制することができる。また、第1端部15aを第2面11a及び第2端部12aと揃えることで、同軸線路L1のマイクロストリップ線路L2との境界近傍における容量Cを最も効果的に大きくすることができる。よって、境界近傍における特性インピーダンスの増大を抑えて、より適切に特性インピーダンスを整合させることができる。
In a cross section passing through the
また、絶縁部材15の第1端部15aが、貫通孔111aの内部において窪みDを有している場合に、導電性接合材16は、窪みDの少なくとも一部に位置する第2領域162をさらに有している。これによれば、窪みDにより貫通孔111aの内部に空間が生じて容量Cが低下することに起因する特性インピーダンスの不整合を抑制することができる。また、窪みDの凹凸に沿って導電性接合材16の第2領域162が充填されるため、導電性接合材16のうち絶縁部材15に接する端面16aの面積をより大きくすることができる。よって、容量Cをより大きくすることができ、より効果的に特性インピーダンスを低減させて、特性インピーダンスを整合させることができる。
In addition, when the
また、変形例1に係る電子素子搭載用パッケージ100は、導電性接合材16のうち隙間Gに充填されている部分である第1領域161と、基体11のうち開口111bの縁を形成する部分である縁部111cとの間に位置する絶縁部材18を備える。これによれば、隙間Gに充填されている導電性接合材16の第1領域161と、基体11とが接触して短絡する不具合の発生を確実に抑制することができる。
Further, the electronic
また、変形例2に係る配線基板14は、第1面14aに隣接するとともに基体11の第2面11aと対向して位置する側面143を有し、側面143は、隙間Gを挟んで絶縁部材15の第1端部15aと対向して位置する第1部分143aと、第1部分143aよりも絶縁部材15の第1端部15aに向かって突出している第2部分143bと、を有しており、隙間Gは、第2部分143bによって、基体11のうち開口111bの縁を形成する部分である縁部111cと隔てられている。これによれば、隙間Gの内部の導電性接合材16の第1領域161は、第2部分143bにより堰き止められる。よって、隙間G内の導電性接合材16の第1領域161と、基体11とが接触して短絡する不具合の発生を抑制することができる。
In addition, the
また、上記第2部分143bが絶縁部材15に接している。これによれば、隙間G内の導電性接合材16の第1領域161と、基体11とが接触して短絡する不具合の発生をより確実に抑制することができる。
Also, the
また、導電性接合材16は、銀シンタリングペースト又は銅シンタリングペーストなどの流動性を有した導電性ペーストである。流動性を有した導電性ペーストは、隙間Gに充填する際には流動性を有しているため、隙間G内において空隙が生じないように導電性接合材16を密に充填させることができる。よって、容量Cの電極面積Sをより効果的に増大させることができ、より適切に特性インピーダンスを整合させることができる。
The
また、本実施形態の電子装置1は、上述の電子素子搭載用パッケージ100と、配線パターン141と接合する電子素子200と、を備える。このような電子装置1によれば、より適切に特性インピーダンス整合が行われるため、信号の電力損失を低減させることができ、消費電力を無駄にせずに電子素子200を有効に動作させることができる。
Further, the
なお、上記実施の形態は例示であり、様々な変更が可能である。
例えば、上記実施形態の各図では、隙間Gを形成するように対向している配線基板14の側面143と第1端部15aとが平行となっているが、このような構成に限定する趣旨ではない。例えば、配線基板14の側面143にテーパーを持たせて、隙間Gの下方ほど、側面143と第1端部15aとの距離が小さくなるようにしてもよい。これによれば、より容易に隙間G内で所望の位置まで導電性接合材16を充填させることができる。
Note that the above-described embodiment is an example, and various modifications are possible.
For example, in the drawings of the above embodiments, the
また、第1面14aと第2面11aとの位置関係は、直交していなくてもよく、各面の形状などは電子素子200などに応じて適宜定められてよい。また、信号線12と接合する配線パターンの配線部分は、第2面11aに直交する向きに伸びていなくてもよい。
Further, the positional relationship between the
また、配線基板14の第1面14aの配線パターン141、及び金属の突起部112によってマイクロストリップ線路L2が構成できる場合には、接地層142は省略してもよい。
Further, if the
また、上記実施形態では、導電性接合材16として銀シンタリングペースト又は銅シンタリングペーストを用いることとして説明したが、配線基板14に接合する導電性の接合材であればその他のもの、例えばエポキシ樹脂等に導電性金属粒子を分散させたものであってもよい。
Further, in the above embodiment, silver sintering paste or copper sintering paste is used as the
また、上記実施形態の図3では、第2端部12aが第2面11a及び第1端部15aと同一面内にある例を挙げて説明したが、これに限られず、第2端部12aは、第2面11aより配線基板14側に突出していてもよいし、第2面11aより基部111側に窪んだ位置にあってもよい。これらの場合においても、第2端部12aを導電性接合材16に接触させることで、信号線12と配線パターン141とを接続することができる。
In addition, in FIG. 3 of the above embodiment, an example in which the
その他、上記実施の形態で示した構成、構造、位置関係及び形状などの具体的な細部は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。また、本開示の趣旨を逸脱しない範囲において、上記実施の形態で示した構成、構造、位置関係及び形状を適宜組み合わせ可能である。 In addition, specific details such as configurations, structures, positional relationships, and shapes shown in the above embodiments can be changed as appropriate without departing from the scope of the present disclosure. Moreover, the configurations, structures, positional relationships, and shapes shown in the above embodiments can be appropriately combined without departing from the gist of the present disclosure.
1 電子装置
11 基体
11a 第2面
111 基部
111a 貫通孔
111b 開口
111c 縁部
112 突起部
12 信号線
12a 第2端部
14 配線基板
14a 第1面
141 配線パターン
142 接地層
143 側面
143a 第1部分
143b 第2部分
15 絶縁部材(第1の絶縁部材)
15a 第1端部
16 導電性接合材
16a 端面
161 第1領域
162 第2領域
17 接地用導電部材
18 絶縁部材(第2の絶縁部材)
100 電子素子搭載用パッケージ
200 電子素子
D 窪み
G 隙間
L1 同軸線路
L2 マイクロストリップ線路
1
15a First end 16
100 Electronic
Claims (8)
第2面を有し、前記第2面に開口を有する貫通孔が位置している基体と、
前記貫通孔の内部に位置するとともに、前記開口側に位置する第1端部を有している第1の絶縁部材と、
前記第1の絶縁部材を貫通するとともに、前記開口側に位置する第2端部を有している信号線と、
前記配線パターンと、前記信号線の前記第2端部とを接合する導電性接合材と、
を備え、
前記配線基板は、前記第1の絶縁部材の前記第1端部との間に隙間を介して配置されており、
前記導電性接合材は、前記隙間の少なくとも一部に位置する第1領域を有している、
電子素子搭載用パッケージ。 a wiring substrate having a first surface and having a wiring pattern on the first surface;
a base body having a second surface in which a through hole having an opening is located in the second surface;
a first insulating member located inside the through hole and having a first end located on the opening side;
a signal line passing through the first insulating member and having a second end located on the opening side;
a conductive bonding material that bonds the wiring pattern and the second end of the signal line;
with
The wiring board is arranged with a gap between it and the first end of the first insulating member,
The conductive bonding material has a first region located in at least part of the gap,
Package for mounting electronic elements.
前記導電性接合材は、前記窪みの少なくとも一部に位置する第2領域をさらに有している、請求項1又は2に記載の電子素子搭載用パッケージ。 The first end of the first insulating member has a recess inside the through hole,
3. The electronic device mounting package according to claim 1, wherein said conductive bonding material further has a second region located in at least part of said recess.
前記側面は、
前記隙間を挟んで前記第1の絶縁部材の前記第1端部と対向して位置する第1部分と、
前記第1部分よりも前記第1の絶縁部材の前記第1端部に向かって突出している第2部分と、を有しており、
前記隙間は、前記第2部分によって、前記基体のうち前記開口の縁を形成する部分と隔てられている、請求項1~3のいずれか一項に記載の電子素子搭載用パッケージ。 The wiring board has a side surface adjacent to the first surface and located opposite to the second surface of the base,
The aspect is
a first portion facing the first end of the first insulating member across the gap;
a second portion projecting further toward the first end of the first insulating member than the first portion;
4. The package for mounting an electronic element according to claim 1, wherein said gap is separated by said second portion from a portion of said base which forms an edge of said opening.
前記配線パターンと接合する電子素子と、
を備える、電子装置。 An electronic device mounting package according to any one of claims 1 to 7;
an electronic element bonded to the wiring pattern;
An electronic device comprising:
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