JP2022124897A

JP2022124897A - 制御回路及び制御回路の制御方法

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Publication number: JP2022124897A
Application number: JP2021022805A
Authority: JP
Inventors: 健一村田; Kenichi Murata
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2021-02-16
Filing date: 2021-02-16
Publication date: 2022-08-26

Abstract

【課題】記録装置へのアクセスレイテンシを低減することができる制御回路を提供する。【解決手段】制御回路１００は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１に対するデータの読み書きを制御し、アドレス比較部１１３、ダミーアクセス生成部１１４及びＲＯＭ制御部１１５を備える。アドレス比較部１１３は、ＣＰＵ１１０等のバスマスターからＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１へのリードアクセス要求Ａを受信する。リードアクセス要求Ａがその前に受信したリードアクセス要求Ｂに対してランダムアクセスであり且つリードアクセス要求Ｂとリードアクセス要求Ａとのアドレス差が閾値未満である場合、ダミーアクセス生成部１１４は、ＲＯＭ制御部１１５に対し、リードアクセス要求Ｂとリードアクセス要求Ａの両方とシーケンシャルアクセスとなるダミーアクセス要求を、リードアクセス要求Ａに先立って発行する。【選択図】図１

Description

本発明は、制御回路及び制御回路の制御方法に関する。

従来、プログラムやデータを格納する記録装置としてＤＲＡＭやＦｌａｓｈＲＯＭ等が利用されている。記録装置の転送速度は、ＣＰＵの実行速度に比べて低速であるため、性能のボトルネックになることがあった。このように記録装置の転送速度が性能のボトルネックにならないように、記録装置へのアクセスレイテンシを低減する技術が求められている。記録装置へのアクセスレイテンシを低減する技術として、特許文献１の技術が提案されている。特許文献１の技術は、ＣＰＵから記録装置に対してアクセスが行われる前に、過去にアクセスされたアドレスを基に次にアクセスされる可能性があるアドレスを予測し、先読みしてキャッシュメモリ等に格納する。

特開平１１－２３２１７１号公報

しかしながら、上述した特許文献１の技術では、先読みするアドレスの予測が外れた場合、アクセスレイテンシを低減することができない。

本発明の目的は、記録装置へのアクセスレイテンシを低減することができる制御回路及び制御回路の制御方法を提供することにある。

上記目的を達成するために、本発明の制御回路は、ホストから受信したリード命令に従って、記録装置からデータを読み出して当該データを前記ホストへ送信する制御回路であって、前記リード命令に従って、前記記録装置からデータを読み出す制御手段と、前記リード命令と当該リード命令の前に受信した前のリード命令とのアドレス差に基づいて、前記リード命令が前記前のリード命令に対してランダムアクセス及びシーケンシャルアクセスの何れであるかを判定する判定手段と、前記リード命令が前記前のリード命令に対して前記ランダムアクセスであり且つ前記リード命令と前記前のリード命令とのアドレス差が閾値未満である場合、前記制御手段に対し、前記リード命令及び前記前のリード命令の両方と前記シーケンシャルアクセスとなる他のリード命令を、前記リード命令に先立って発行する発行手段とを備えることを特徴とする。

本発明によれば、記録装置へのアクセスレイテンシを低減することができる。

本発明の実施の形態に係る制御回路の構成を概略的に示すブロック図である。制御回路によって実行されるアクセス制御処理の手順を示すフローチャートである。ＳｅｒｉａｌＦｌａｓｈＲＯＭのリードアクセス波形の一例を示す図である。

以下、本発明の実施の形態について図面を参照しながら詳述する。

図１は、本発明の実施の形態に係る制御回路１００の構成を概略的に示すブロック図である。図１において、制御回路１００は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１及びＤＲＡＭ１０２と接続されている。また、制御回路１００は、ＣＰＵ１１０、ＤＭＡＣ１１１、アドレス比較部１１３、ダミーアクセス生成部１１４、ＲＯＭ制御部１１５、及びＤＲＡＭ制御部１１６を備える。

ＣＰＵ１１０は、一般的なＣＰＵであり、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１やＤＲＡＭ１０２に記録されているプログラムを実行する。ＤＭＡＣ１１１は、ＣＰＵ１１０の代わりにモジュール間のデータコピー等を行う。例えば、ＤＭＡＣ１１１は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１からＤＲＡＭ１０２にプログラムを展開する。バス１１２は、システムバスである。制御回路１００では、バス１１２に接続された構成要素の間でデータの転送が行われる。

アドレス比較部１１３は、ＣＰＵ１１０やＤＭＡＣ１１１等からＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１へのアクセス要求を受信すると、当該アクセス要求が示すアドレスを解析する。例えば、アドレス比較部１１３は、受信したアクセス要求とその前に受信したアクセス要求とのアドレス差に基づいて、受信したアクセス要求がその前に受信したアクセス要求に対してシーケンシャルアクセス及びランダムアクセスの何れであるかを判定する。シーケンシャルアクセスでは、連続するアドレスにアクセスが行われる。ランダムアクセスでは、不連続なアドレスにアクセスが行われる。また、アドレス比較部１１３は、受信したアクセス要求がその前に受信したアクセス要求に対してランダムアクセスである場合に、ダミーアクセス生成部１１４に後述するダミーアクセス要求を発行させるか否かを判定する。更に、アドレス比較部１１３は、後述するダミーアクセス要求を発行させるためのトリガ信号をダミーアクセス生成部１１４へ出力する。

ダミーアクセス生成部１１４は、アドレス比較部１１３から受信したトリガ信号に従って、ＲＯＭ制御部１１５に後述するダミーアクセス要求を発行する。ＲＯＭ制御部１１５は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１を制御する。例えば、ＲＯＭ制御部１１５は、ＣＰＵ１１０やＤＭＡＣ１１１等から送信されたアクセス要求に従って、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１に対してデータの読み書きを行い、また、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１の動作モードの制御等を行う。ＤＲＡＭ制御部１１６は、ＤＲＡＭ１０２を制御する。例えば、ＤＲＡＭ制御部１１６は、ＣＰＵ１１０やＤＭＡＣ１１１等から送信されたアクセス要求に従って、ＤＲＡＭ１０２に対してデータの読み書きを行い、また、ＤＲＡＭ１０２の動作モードの制御等を行う。

ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１は、プログラムやデータを格納する。ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１は、例えば、シーケンシャルアクセスを効率良く行うことができるＳＰＩプロトコルに対応するＲＯＭである。通常、ＳｅｒｉａｌＦｌａｓｈＲＯＭにリードアクセスを行う際には、コマンド信号やアドレス信号を発行すると、所定のクロックサイクル後にデータが読み出される。しかし、シーケンシャルアクセスの場合には、クロック信号を供給するだけでアドレスがインクリメントされてデータが読み出されるため、コマンド信号やアドレス信号の発行が省略でき、効率的なアクセスが可能となる。なお、本実施の形態では、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１が対応するプロトコルは、ＳＰＩプロトコルに限られず、ＳＰＩプロトコルのデータ幅を拡張したＱｕａｄＳＰＩプロトコルやＯｃｔａｌＳＰＩプロトコル等であってもよい。ＤＲＡＭ１０２は、ＤＲＡＭ制御部１１６と接続されており、ＣＰＵ１１０が実行するプログラムや画像処理データの一時記録や各種パラメータの記録部として使われる。

図２は、図１の制御回路１００によって実行されるアクセス制御処理の手順を示すフローチャートである。図２のアクセス制御処理は、アドレス比較部１１３がＣＰＵ１１０等のバスマスター（ホスト）から、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１へのリードアクセス要求（リード命令）を受信した際に実行される。図２のアクセス制御処理では、一例として、アドレス比較部１１３がＣＰＵ１１０からリードアクセス要求（以下では、「リードアクセス要求Ａ」とする。）を受信する前に別のリードアクセス要求（以下では、「リードアクセス要求Ｂ」とする。）を受信していたこととする。

図２において、まず、ステップＳ２０１において、アドレス比較部１１３は、受信したリードアクセス要求Ａが示すアドレスを解析し、当該アドレスを、リードアクセス要求Ａの前に受信したリードアクセス要求Ｂが示すアドレスと比較する。次いで、アクセス発行処理はステップＳ２０２へ進む。

ステップＳ２０２において、アドレス比較部１１３は、リードアクセス要求Ａとリードアクセス要求Ｂとのアドレス差に基づいて、リードアクセス要求Ａがリードアクセス要求Ｂに対してシーケンシャルアクセス及びランダムアクセスの何れであるかを判定する。例えば、リードアクセス要求Ａの開始アドレスが、リードアクセス要求Ｂの終了アドレスに連続するアドレスである場合、アドレス比較部１１３は、リードアクセス要求Ａがリードアクセス要求Ｂに対してシーケンシャルアクセスであると判定する。一方、リードアクセス要求Ａの開始アドレスが、リードアクセス要求Ｂの終了アドレスに不連続なアドレスである場合、アドレス比較部１１３は、リードアクセス要求Ａがリードアクセス要求Ｂに対してランダムアクセスであると判定する。リードアクセス要求Ａがリードアクセス要求Ｂに対してシーケンシャルアクセスである場合、アクセス発行処理はステップＳ２０６へ進む。リードアクセス要求Ａがリードアクセス要求Ｂに対してランダムアクセスである場合、アクセス発行処理はステップＳ２０３へ進む。

ステップＳ２０３において、アドレス比較部１１３は、ランダムアクセスで発生する後述するオーバーヘッドサイクル数がダミーアクセス要求で発生するクロックサイクル数より大きいか否かを判定する。なお、ステップＳ２０３の判定について後述する。ランダムアクセスで発生する後述するオーバーヘッドサイクル数がダミーアクセス要求で発生するクロックサイクル数より大きい場合、アドレス比較部１１３は、ダミーアクセス要求を発行させるためのトリガ信号をダミーアクセス生成部１１４へ出力する。その後、アクセス発行処理はステップＳ２０４へ進む。ランダムアクセスで発生する後述するオーバーヘッドサイクル数がダミーアクセス要求で発生するクロックサイクル数以下である場合、リードアクセス要求Ａは、アドレス比較部１１３から、ダミーアクセス生成部１１４を介してＲＯＭ制御部１１５へ送信される。その後、アクセス発行処理はステップＳ２０６へ進む。

ステップＳ２０４において、ダミーアクセス生成部１１４は、アドレス比較部１１３から受信したトリガ信号に従って生成したダミーアクセス要求をＲＯＭ制御部１１５へ発行する。ダミーアクセス要求は、リードアクセス要求Ｂ及びリードアクセス要求Ａの両方とシーケンシャルアクセスとなるアクセス要求である。ダミーアクセス要求は、リードアクセス要求Ｂに対してシーケンシャルアクセスとなるアドレス（読み出しアドレス）を持ち、更にリードアクセス要求Ａに対してシーケンシャルアクセスとなるアクセスサイズ（読み出しサイズ）を持つ。リードアクセス要求Ｂに対してシーケンシャルアクセスとなるアドレスは、リードアクセス要求Ｂの終了アドレスと連続するアドレスであり、例えば、リードアクセス要求Ｂの開始アドレスとリードアクセス要求Ｂのアクセスサイズに基づいて算出される。また、リードアクセス要求Ａに対してシーケンシャルアクセスとなるアクセスサイズは、例えば、リードアクセス要求Ｂの終了アドレスからリードアクセス要求Ａの開始アドレスまでの差に相当するアクセスサイズである。ダミーアクセス要求のその他のパラメータは、リードアクセス要求Ｂと同様である。本実施の形態では、ランダムアクセスで発生する後述するオーバーヘッドサイクル数がダミーアクセス要求で発生するクロックサイクル数より大きい場合、上記ダミーアクセス要求が、リードアクセス要求Ａに先立ってＲＯＭ制御部１１５へ発行される。ＲＯＭ制御部１１５は、ダミーアクセス生成部１１４から受け取ったダミーアクセス要求に従って、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１にアクセスしてＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１からリードデータを受信し、受信したリードデータをダミーアクセス生成部１１４へ送信する。次いで、アクセス発行処理はステップＳ２０５へ進む。

ステップＳ２０５において、ダミーアクセス生成部１１４は、ＲＯＭ制御部１１５から受信したリードデータをバスマスターに送信することなく、読み捨てる。また、ダミーアクセス生成部１１４は、アドレス比較部１１３から受信したリードアクセス要求ＡをＲＯＭ制御部１１５へ送信する。その後、アクセス発行処理はステップＳ２０６へ進む。

ステップＳ２０６において、ＲＯＭ制御部１１５は、受信したリードアクセス要求Ａに従って、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１にアクセスしてＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１からリードデータを受信する。ＲＯＭ制御部１１５は、受信したリードデータをダミーアクセス生成部１１４へ送信する。このリードデータは、ダミーアクセス生成部１１４、アドレス比較部１１３を介してバスマスターへ送信される。次いで、アクセス発行処理はステップＳ２０７へ進む。

ステップＳ２０７において、アドレス比較部１１３は、次のアクセス要求を受信したか否かを判定する。次のアクセス要求を受信した場合、アクセス発行処理はステップＳ２０１へ戻る。次のアクセス要求を受信しない場合、アクセス発行処理は終了する。

次に、ステップＳ２０３における判定についてその詳細を説明する。

図３は、図１のＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１のリードアクセス波形の一例を示す図である。ここで、例えば、図３(ａ)のように、一のリードアクセス要求がその前に受信した他のリードアクセス要求に対してシーケンシャルアクセスである場合、上述したように自動的にアドレスがインクリメントされてリードデータが出力されるためアクセス効率が良い。一方、例えば、図３(ｂ)のように、一のリードアクセス要求がその前に受信した他のリードアクセス要求に対してランダムアクセスである場合、他のアクセス要求に対するリードデータの読み出しを終了してからオーバーヘッド３０１を経過した後に、一のアクセス要求に対応するリードデータの読み出しが開始されるためアクセス効率が悪い。オーバーヘッド３０１は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１の仕様で決定される時間であり、時間３０２～３０５の合算時間である。時間３０２は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１のチップセレクト信号のディアサート時間である。時間３０３は、一のアクセス要求に従ったコマンド信号の発行に要する時間（発行時間）である。時間３０４は、一のアクセス要求に従ったアドレス信号の発行に要する時間である。時間３０５は、一のアクセス要求に従ったリードデータの読み出しが開始されるまでのアクセス時間である。制御回路１００は、上述した時間３０２～時間３０５に対応するクロックサイクル数をアドレス比較部１１３に予め設定しておく。なお、アドレス比較部１１３は、これらのクロックサイクル数を固定値として保持したり、レジスタ設定で可変にしてもよい。

本実施の形態では、これらのクロックサイクル数に基づいて、ランダムアクセスで発生するオーバーヘッドサイクル数が決定される。ランダムアクセスで発生するオーバーヘッドサイクル数は、ランダムアクセスにおけるオーバーヘッド３０１のクロックサイクル数であり、上記時間３０２～３０５に対応する全てのクロックサイクル数を加算した値である。また、アドレス比較部１１３は、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１から１クロックサイクルで読み出せるデータ信号のバイト数を保持しておく。なお、このバイト数も、レジスタ設定で可変にしてもよい。

ここで、ランダムアクセスで発生するオーバーヘッドサイクル数をＸ、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１から１クロックサイクルで読み出せるデータ信号のバイト数をＹ、リードアクセス要求Ａとリードアクセス要求Ｂとのアドレス差をＺとする。本実施の形態では、下記式（１）を満たす場合に、アドレス比較部１１３は、ダミーアクセス要求を発行させるためのトリガ信号をダミーアクセス生成部１１４へ出力する。
Ｘ＞Ｙ×Ｚ…（１）

なお、Ｙ×Ｚから算出される値は、ダミーアクセス要求で発生するクロックサイクル数に相当する。このように、本実施の形態では、ランダムアクセスで発生するオーバーヘッドサイクル数がダミーアクセス要求で発生するクロックサイクル数より大きい場合、リードアクセス要求Ａに先立って、リードアクセス要求Ｂ及びリードアクセス要求Ａの両方とシーケンシャルアクセスとなるダミーアクセス要求が発行される。これにより、ランダムアクセスで発生するオーバーヘッドサイクル数よりクロックサイクル数を減らすことができ、更にリードアクセス要求Ａをアクセス効率が良いシーケンシャルアクセスとして処理することができる。その結果、アクセスレイテンシを低減することができる。

上述した実施の形態では、ダミーアクセス要求は、リードアクセス要求Ｂとシーケンシャルアクセスとなるアドレス、及びリードアクセス要求Ａとシーケンシャルアクセスとなるアクセスサイズを含む。これにより、ダミーアクセス要求に従ったリードデータの読み出しを終了した後にリードアクセス要求Ａをシーケンシャルアクセスとして処理することができ、リードアクセス要求Ａにおけるアクセスレイテンシを低減することができる。

また、上述した実施の形態では、ＳｅｒｉａｌＦｌａｓｈＲＯＭ１０１は、ＳＰＩプロトコル、ＱｕａｄＳＰＩプロトコル、及びＯｃｔａｌＳＰＩプロトコルの何れかに準拠するＳｅｒｉａｌＦＬａｓｈＲＯＭである。これにより、ＳＰＩプロトコル、ＱｕａｄＳＰＩプロトコル、及びＯｃｔａｌＳＰＩプロトコルの何れかに準拠するＳｅｒｉａｌＦＬａｓｈＲＯＭへのリードアクセス要求におけるアクセスレイテンシを低減することができる。

以上、本発明について、上述した実施の形態を用いて説明したが、本発明は上述した実施の形態に限定されるものではない。例えば、式（１）に基づいて、ステップＳ２０３において、アドレス比較部１１３は、リードアクセス要求Ａとリードアクセス要求Ｂとのアドレス差Ｚが閾値（Ｘ／Ｙ）未満であるか否かを判定してもよい。この閾値は、ダミーアクセス要求で発生するクロックサイクル数がランダムアクセスで発生するオーバーヘッドサイクル数より小さくなる最大のアドレス差に相当する。リードアクセス要求Ａとリードアクセス要求Ｂとのアドレス差Ｚが上記閾値以上である場合、アクセス発行処理はステップＳ２０６へ進む。一方、リードアクセス要求Ａとリードアクセス要求Ｂとのアドレス差Ｚが上記閾値未満である場合、アクセス発行処理はステップＳ２０４へ進む。つまり、この場合、リードアクセス要求Ａに先立って、リードアクセス要求Ｂ及びリードアクセス要求Ａの両方とシーケンシャルアクセスとなるダミーアクセス要求が発行される。このように処理することにより、上述した実施の形態と同様の効果を得ることができる。

また、上述した実施の形態では、アドレス比較部１１３及びダミーアクセス生成部１１４が、ＲＯＭ制御部１１５と独立した構成ではなく、ＲＯＭ制御部１１５がアドレス比較部１１３及びダミーアクセス生成部１１４を含む構成であってもよい。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１００制御回路
１０１ＳｅｒｉａｌＦｌａｓｈＲＯＭ
１１０ＣＰＵ
１１３アドレス比較部
１１４ダミーアクセス生成部
１１５ＲＯＭ制御部

Claims

ホストから受信したリード命令に従って、記録装置からデータを読み出して当該データを前記ホストへ送信する制御回路であって、
前記リード命令に従って、前記記録装置からデータを読み出す制御手段と、
前記リード命令と当該リード命令の前に受信した前のリード命令とのアドレス差に基づいて、前記リード命令が前記前のリード命令に対してランダムアクセス及びシーケンシャルアクセスの何れであるかを判定する判定手段と、
前記リード命令が前記前のリード命令に対して前記ランダムアクセスであり且つ前記リード命令と前記前のリード命令とのアドレス差が閾値未満である場合、前記制御手段に対し、前記リード命令及び前記前のリード命令の両方と前記シーケンシャルアクセスとなる他のリード命令を、前記リード命令に先立って発行する発行手段とを備えることを特徴とする制御回路。
前記他のリード命令は、前記前のリード命令と前記シーケンシャルアクセスとなる読み出しアドレス、及び前記リード命令と前記シーケンシャルアクセスとなる読み出しサイズを含むことを特徴とする請求項１に記載の制御回路。
前記閾値は、前記他のリード命令で発生するクロックサイクル数が前記ランダムアクセスで発生するオーバーヘッドサイクル数より小さくなる最大のアドレス差であることを特徴とする請求項１又は２に記載の制御回路。
前記ランダムアクセスで発生するオーバーヘッドサイクル数は、前記記録装置のチップセレクト信号のディアサート時間に対応するクロックサイクル数、前記リード命令に従ったコマンド信号の発行時間に対応するクロックサイクル数、前記リード命令に従ったアドレス信号の発行時間に対応するクロックサイクル数、及び前記リード命令に従ったデータの読み出しが開始されるまでのアクセス時間に対応するクロックサイクル数を加算した値であることを特徴とする請求項３に記載の制御回路。
前記記録装置は、ＳＰＩプロトコル、ＱｕａｄＳＰＩプロトコル、及びＯｃｔａｌＳＰＩプロトコルの何れかに準拠するＳｅｒｉａｌＦＬａｓｈＲＯＭであることを特徴とする請求項１乃至４のいずれか１項に記載の制御回路。
制御手段を備える制御回路の制御方法であって、ホストから受信したリード命令に従って、前記制御手段によって前記記録装置からデータを読み出して当該データを前記ホストへ送信する制御回路の制御方法において、
前記リード命令と当該リード命令の前に受信した前のリード命令とのアドレス差に基づいて、前記リード命令が前記前のリード命令に対してランダムアクセス及びシーケンシャルアクセスの何れであるかを判定する判定ステップと、
前記リード命令が前記前のリード命令に対して前記ランダムアクセスであり且つ前記リード命令と前記前のリード命令とのアドレス差が閾値未満である場合、前記制御手段に対し、前記リード命令及び前記前のリード命令の両方と前記シーケンシャルアクセスとなる他のリード命令を、前記リード命令に先立って発行する発行ステップとを有することを特徴とする制御回路の制御方法。
前記他のリード命令は、前記前のリード命令と前記シーケンシャルアクセスとなる読み出しアドレス、及び前記リード命令と前記シーケンシャルアクセスとなる読み出しサイズを含むことを特徴とする請求項６に記載の制御回路の制御方法。
前記閾値は、前記他のリード命令で発生するクロックサイクル数が前記ランダムアクセスで発生するオーバーヘッドサイクル数より小さくなる最大のアドレス差であることを特徴とする請求項６又は７に記載の制御回路の制御方法。
前記ランダムアクセスで発生するオーバーヘッドサイクル数は、前記記録装置のチップセレクト信号のディアサート時間に対応するクロックサイクル数、前記リード命令に従ったコマンド信号の発行時間に対応するクロックサイクル数、前記リード命令に従ったアドレス信号の発行時間に対応するクロックサイクル数、及び前記リード命令に従ったデータの読み出しが開始されるまでのアクセス時間に対応するクロックサイクル数を加算した値であることを特徴とする請求項８に記載の制御回路の制御方法。
前記記録装置は、ＳＰＩプロトコル、ＱｕａｄＳＰＩプロトコル、及びＯｃｔａｌＳＰＩプロトコルの何れかに準拠するＳｅｒｉａｌＦＬａｓｈＲＯＭであることを特徴とする請求項６乃至９のいずれか１項に記載の制御回路の制御方法。