JP2022100763A

JP2022100763A - 表示装置の補正方法

Info

Publication number: JP2022100763A
Application number: JP2020214954A
Authority: JP
Inventors: 舜平山崎; Shunpei Yamazaki; 肇木村; Hajime Kimura; 隆之池田; Takayuki Ikeda; 達也大貫; tatsuya Onuki
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2020-12-24
Filing date: 2020-12-24
Publication date: 2022-07-06

Abstract

【課題】精細度の高い表示装置を提供する。欠陥画素があったとしても、正常な表示を行うことのできる補正方法を提供する。【解決手段】、二次元マトリクス状に配置された複数の画素を有する表示装置において、画素に流れる電流を読み出すステップと、電流から、画素パラメータを取得するステップと、画素パラメータに基づいて、異常画素のアドレスを特定するステップと、異常画素の周囲の画素の輝度を高めるように、補正パラメータを設定するステップと、により、補正することができる。【選択図】図１

Description

本発明の一態様は、表示装置に関する。本発明の一態様は、表示装置を備える電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。

近年、ディスプレイパネルの高精細化が進められている。高精細なディスプレイパネルが要求される機器として、例えば仮想現実（ＶＲ：ＶｉｒｔｕａｌＲｅａｌｉｔｙ）、または拡張現実（ＡＲ：ＡｕｇｍｅｎｔｅｄＲｅａｌｉｔｙ）向けの機器が、近年盛んに開発されている。

また、ディスプレイパネルに適用可能な表示装置としては、代表的には液晶表示装置、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子や発光ダイオード（ＬＥＤ：ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）等の発光素子を備える発光装置、電気泳動方式などにより表示を行う電子ペーパなどが挙げられる。

有機ＥＬ素子の基本的な構成は、一対の電極間に発光性の有機化合物を含む層を挟持したものである。この素子に電圧を印加することにより、発光性の有機化合物から発光を得ることができる。このような有機ＥＬ素子が適用された表示装置は、液晶表示装置等で必要であったバックライトが不要なため、薄型、軽量、高コントラストで且つ低消費電力な表示装置を実現できる。例えば、有機ＥＬ素子を用いた表示装置の一例が、特許文献１に記載されている。

特開２００２－３２４６７３号公報

上述したＶＲまたはＡＲ向けの装着型の機器では、目とディスプレイパネルとの間に焦点調整用のレンズを設ける必要がある。当該レンズにより画面の一部が拡大されるため、ディスプレイパネルの精細度が低いと、現実感や没入感が薄れてしまうといった問題がある。

また、表示される画像に欠陥や色ムラなどがある場合にも、現実感や没入感が薄れてしまうといった問題がある。

また、バッテリーにより駆動する機器の場合では、連続使用が可能な時間を長くするために、ディスプレイパネルの消費電力を低減することが求められる。また特にＡＲ向けの機器では、外光に重ねて画像を表示するために、高い輝度が求められる。

本発明の一態様は、新規な表示装置の補正方法を提供することを課題の一とする。または、欠陥画素があったとしても、正常な表示を行うことのできる補正方法を提供することを課題の一とする。

本発明の一態様は、精細度の高い表示装置を提供することを課題の一とする。本発明の一態様は、低消費電力な表示装置を提供することを課題の一とする。本発明の一態様は、輝度の高い表示装置を提供することを課題の一とする。本発明の一態様は、開口率の高い表示装置を提供することを課題の一とする。本発明の一態様は、信頼性の高い表示装置を提供することを課題の一とする。

本発明の一態様は、新規な表示装置、表示モジュール、または電子機器を提供することを課題の一とする。または、上述した表示装置を歩留まりよく製造する方法を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を少なくとも軽減することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。

本発明の一態様は、二次元マトリクス状に配置された複数の画素を有する表示装置の補正方法であって、画素に流れる電流を読み出すステップと、電流から、画素パラメータを取得するステップと、画素パラメータに基づいて、異常画素のアドレスを特定するステップと、異常画素の周囲の画素の輝度を高めるように、補正パラメータを設定するステップと、を有する。

また、本発明の他の一態様は、二次元マトリクス状に配置された複数の画素を有する表示装置の補正方法であって、画素に流れる電流を読み出すステップと、電流から、画素パラメータを取得するステップと、画素パラメータに基づいて、異常画素のアドレスを特定するステップと、異常画素の周囲の画素の輝度を下げるように、補正パラメータを設定するステップと、を有する。

また、上記いずれかにおいて、さらに画素パラメータのばらつきをキャンセルするように、補正パラメータを設定することが好ましい。

また、上記いずれかにおいて、画素パラメータは、駆動トランジスタのしきい値電圧、駆動トランジスタの電界効果移動度、発光素子のしきい値電圧、または発光素子に流れる電流値であることが好ましい。

また、上記いずれかにおいて、表示装置は、回路部と、回路部上の画素回路部と、画素回路部上の画素部と、を有することが好ましい。このとき、回路部は、チャネル形成領域に単結晶シリコンを有するトランジスタを有し、画素回路部は、チャネル形成領域に金属酸化物を有するトランジスタを有し、画素部は、発光ユニットを有することが好ましい。

また、上記において、回路部は、複数の領域に分割されることが好ましい。このとき、領域の一つは、ソースドライバ回路と、ゲートドライバ回路と、を有し、ソースドライバ回路は、複数のソース線が電気的に接続され、ゲートドライバ回路は、複数のゲート線が電気的に接続されることが好ましい。

本発明の一態様によれば、精細度の高い表示装置を提供できる。または、低消費電力な表示装置を提供できる。または、輝度の高い表示装置を提供できる。または、開口率の高い表示装置を提供できる。または、信頼性の高い表示装置を提供できる。

また、本発明の一態様によれば、新規な表示装置、表示モジュール、または電子機器などを提供できる。または、上述した表示装置を歩留まりよく製造する方法を提供できる。または、先行技術の問題点の少なくとも一を少なくとも軽減することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。

図１（Ａ）及び図１（Ｂ）は、表示モジュールの構成例を示す図である。図１（Ｃ）及び図１（Ｄ）は、表示装置の構成例を示す図である。図２（Ａ）は、補正方法にかかるフローチャートである。図２（Ｂ）は、補正方法を説明する図である。図３（Ａ）乃至図３（Ｃ）は、表示装置の構成例を示す図である。図４は、表示装置の構成例を示す図である。図５（Ａ）乃至図５（Ｅ）は、表示装置の構成例を示す図である。図６（Ａ）乃至図６（Ｅ）は、表示装置の構成例を示す図である。図７（Ａ）乃至図７（Ｅ）は、表示装置の構成例を示す図である。図８（Ａ）乃至図８（Ｄ）は、表示装置の構成例を示す図である。図９は、表示装置の構成例を示す図である。図１０（Ａ）乃至図１０（Ｆ）は、表示装置の構成例を示す図である。図１１（Ａ）乃至図１１（Ｆ）は、表示装置の構成例を示す図である。図１２（Ａ）乃至図１２（Ｄ）は、表示装置の構成例を示す回路図である。図１３（Ａ）乃至図１３（Ｄ）は、表示装置の構成例を示す回路図である。図１４は、表示装置の駆動方法例を示すタイミングチャートである。図１５は、表示装置の構成例を示す図である。図１６は、表示装置の構成例を示す図である。図１７（Ａ）乃至図１７（Ｄ）は、保護回路の構成例を示す回路図である。図１８は、表示装置の構成例を示すブロック図である。図１９は、表示装置の構成例を示すブロック図である。図２０は、表示装置の構成例を示すブロック図である。図２１（Ａ）および図２１（Ｂ）は、表示装置の構成例を示す回路図である。図２２（Ａ）乃至図２２（Ｃ）は、表示装置の構成例を示す回路図および模式図である。図２３は、表示装置の構成例を示すブロック図である。図２４（Ａ）乃至図２４（Ｃ）は、発光デバイスの構成例を示す図である。図２５（Ａ）乃至図２５（Ｃ）は、表示装置の構成例を示す図である。図２６（Ａ）及び図２６（Ｂ）は、電子機器の構成例を示す図である。図２７（Ａ）及び図２７（Ｂ）は、電子機器の構成例を示す図である。

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。

なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。

なお、本明細書において、ＥＬ層とは発光素子の一対の電極間に設けられ、少なくとも発光性の物質を含む層（発光層とも呼ぶ）、または発光層を含む積層体を示すものとする。

本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。

また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）もしくはＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。

（実施の形態１）
以下では、本発明の一態様の表示モジュール、及び表示装置の構成例と、画素の補正方法の例について、図面を参照して説明する。

図１（Ａ）は、表示モジュール１８０の斜視概略図である。表示モジュール１８０は、表示装置１００と、ＦＰＣ１９０とを有する。

表示モジュール１８０は、基板１０１、基板１０２を有する。また基板１０２側に表示部１８１を有する。表示部１８１は、表示モジュール１８０における画像を表示する領域であり、後述する画素部１８４に設けられる各画素からの光を視認できる領域である。

図１（Ｂ）に、基板１０１側の構成を模式的に示した斜視図を示している。基板１０１は、回路部１８２と、回路部１８２上に画素回路部１８３と、画素回路部１８３上に画素部１８４と、が積層された構成を有する。また、基板１０１上の画素部１８４と重ならない部分に、ＦＰＣ１９０と接続するための端子部１８５を有する。また端子部１８５と回路部１８２とは、複数の配線により構成される配線部１８６により電気的に接続されている。

画素部１８４は、マトリクス状に配列した複数の画素１８４ａを有する。図１（Ｂ）の右側に、１つの画素１８４ａの拡大図を示している。画素１８４ａは、発光ユニット１２０Ｒ、発光ユニット１２０Ｇ、及び発光ユニット１２０Ｂを有する。

画素回路部１８３は、マトリクス状に配列した複数の画素回路１８３ａを有する。１つの画素回路１８３ａは、１つの画素１８４ａが有する３つの発光ユニットの発光を制御する回路である。１つの画素回路１８３ａは、１つの発光ユニットの発光を制御する回路が３つ設けられる構成としてもよい。例えば、画素回路１８３ａは、１つの発光ユニットにつき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量素子と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースまたはドレインの一方にはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。

回路部１８２は、画素回路部１８３の各画素回路１８３ａを駆動する回路を有する。例えば、ゲート線駆動回路、ソース線駆動回路等を有することが好ましい。このほか、演算回路やメモリ回路、電源回路等を有していてもよい。ゲート線駆動回路、ソース線駆動回路、及びその他の回路を、表示部１８１に重ねて配置することが可能となるため、これら回路と、表示部とを並べて配置する場合と比較して、表示装置１００の表示部の外周に存在する非表示領域（額縁ともいう）の幅を極めて狭くすることができ、小型の表示モジュール１８０を実現できる。

回路部１８２に設けられるトランジスタは、例えばチャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう。）とすることができ、例えばチャネル形成領域に単結晶シリコンを有するトランジスタとすることができる。これにより、トランジスタのオン電流を大きくすることができ、回路部１８２が有する回路を高速に駆動させることができる。またＳｉトランジスタは、チャネル長が３ｎｍ乃至１０ｎｍといった微細加工で形成することができるため、ＣＰＵ、ＧＰＵなどのアクセラレータ、アプリケーションプロセッサなどが設けられた表示装置１００をも実現できる。

画素回路部１８３に設けられるトランジスタは、例えばチャネル形成領域に金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、またはＯＳトランジスタともいう）とすることができる。特に、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズの少なくとも一）、亜鉛の少なくとも一を含む酸化物を有するトランジスタを用いることが好ましい。このようなＯＳトランジスタは、オフ電流が非常に低いという特性を有する。よって、特に表示部が有する画素回路に設けられるトランジスタとしてＯＳトランジスタを用いると、画素回路に書き込まれたアナログデータを長期間保持することができるため好ましい。

ＦＰＣ１９０は、外部から回路部１８２にビデオ信号や電源電位を供給するための配線として機能する。また、ＦＰＣ１９０上にＩＣが実装されていてもよい。

表示モジュール１８０は、画素部１８４の下側に画素回路部１８３や回路部１８２等が積層された構成とすることができるため、表示部１８１の開口率（有効表示面積比）を極めて高くすることができる。例えば表示部１８１の開口率は、４０％以上１００％未満、好ましくは５０％以上９５％以下、より好ましくは６０％以上９５％以下とすることができる。また、画素１８４ａを極めて高密度に配置することが可能で、表示部１８１の精細度を極めて高くすることができる。例えば、表示部１８１には、２０００ｐｐｉ以上、好ましくは３０００ｐｐｉ以上、より好ましくは５０００ｐｐｉ以上、さらに好ましくは６０００ｐｐｉ以上であって、２００００ｐｐｉ以下、または３００００ｐｐｉ以下の精細度で、画素１８４ａが配置されることが好ましい。

このような表示モジュール１８０は、極めて高精細であることから、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール１８０の表示部を視認する構成の場合であっても、表示モジュール１８０は極めて高精細な表示部１８１を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール１８０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えばスマートウォッチなどの装着型の電子機器の表示部に好適に用いることができる。

図１（Ｃ）には、回路部１８２の例を示している。回路部１８２は、複数の領域１１０に分けられる。各領域１１０は、回路１１１と、回路１１２と、を有する。回路１１１は、ソースドライバとして機能する回路であり、回路１１２は、ゲートドライバとして機能する回路である。

図１（Ｄ）に、領域１１０の拡大図を示す。図１（Ｄ）には、複数のソース線１１６と、複数のゲート線１１７とを、それぞれ破線で示している。

図１（Ｄ）において、縦方向に延伸する複数のソース線１１６は、それぞれ回路１１１と電気的に接続される。また、横方向に延伸する複数のゲート線１１７は、それぞれ回路１１２と電気的に接続されている。ソース線１１６及びゲート線１１７は、それぞれ複数の画素回路１８３ａと電気的に接続される。

このように、画素回路部１８３の直下に複数のソースドライバ及びゲートドライバを設けることで、ソース線及びゲート線の長さを極めて短くできる。その結果、ソース線及びゲート線の負荷が減るため、充放電にかかる時間及び電力を極めて小さくできるため、高速駆動を実現することができる。また、領域１１０毎に画像の書き換えを行うことができるため、画像に変化が生じた部分のみのデータを書き換え、変化のない画像は、データを保持することが可能となり、消費電力を低減することができる。

また、画素回路部１８３は、オフ電流の極めて低いＯＳトランジスタにより構成されるため、画素に書き込まれたデータを長期間にわたって保持することができる。そのため、表示のフレーム周波数を任意に設定する（可変とする）ことができる。また、表示装置１００は、領域１１０毎に駆動することが可能なため、フレーム周波数も領域１１０毎に設定することもできる場合がある。

ソース線１１６及びゲート線１１７は、回路部１８２内、回路部１８２と画素回路部１８３との間、または画素回路部１８３内のいずれかに配置することができる。特に、回路部１８２と、画素回路部１８３との間に配線層を設け、当該配線層に、ソース線１１６及びゲート線１１７の少なくとも一方、好ましくは両方を設けることができる。

［補正方法］
本発明の一態様の表示装置は、積層構造を有するため、画面の下部に設けた回路を用いて、不良画素を検出することができる。この不良画素の情報を用いることで、不良画素による表示欠陥を補正し、正常な表示を行うことができる。

以下で例示する補正方法の一部は、表示装置の外部に設けられた回路により実行されてもよい。また、補正方法の一部は、表示装置１００の回路部１８２または画素回路部１８３に設けられた回路により実行されてもよい。

以下では、より具体的な補正方法の例を示す。図２（Ａ）は、以下で説明する補正方法にかかるフローチャートである。

まず、ステップＳ１にて補正動作を開始する。

続いて、ステップＳ２にて、画素の電流を読み出す。例えば、画素と電気的に接続されるモニター線に、電流を出力するように、各画素を駆動することができる。

電流の読み出し動作は、複数の領域１１０で、同時に行うことができる。画面が分割されていることにより、全画素の電流の読み出し動作を極めて短時間で実施することができる。

続いて、ステップＳ３にて、読み出した電流を電圧に変換する。このとき、後の処理でデジタル信号を扱う場合には、ステップＳ３にてデジタルデータに変換することができる。例えば、アナログ－デジタル変換回路（ＡＤＣ）を用いることで、アナログデータをデジタルデータに変換することができる。

続いて、ステップＳ４にて、取得したデータに基づいて、各画素の画素パラメータを取得する。画素パラメータとしては、例えば駆動トランジスタのしきい値電圧、または電界効果移動度、発光素子の閾値電圧、所定の電圧における電流値などが挙げられる。

続いて、ステップＳ５にて、各画素について、画素パラメータに基づいて異常であるか否かの判定を行う。例えば、画素パラメータの値が所定のしきい値を超えた（または下回った）場合に、その画素が異常画素であると認定する。

異常画素としては、入力されたデータ電位に対して著しく輝度が低い暗点欠陥、または、著しく輝度が高い輝点欠陥などがある。

ステップＳ５において、異常画素のアドレスと、欠陥の種類を特定し、取得することができる。

続いて、ステップＳ６において、補正処理を行う。

補正処理の一例について図２（Ｂ）を用いて説明する。図２（Ｂ）には、３×３個の画素１５０を模式的に示している。ここで、中央の画素が、暗点欠陥である画素１５１であるとする。図２（Ｂ）では、画素１５１が消灯し、その周囲の画素１５０が所定の輝度で点灯している様子を模式的に示している。

暗点欠陥は、画素に入力するデータ電位を高める補正を行ったとしても、画素の輝度が正常な輝度に達する見込みのない欠陥である。そこで、図２（Ｂ）に示すように、暗点欠陥である画素１５１の周囲の画素１５０に対して、輝度を高める補正を行う。これにより、暗点欠陥が発生した場合であっても、正常な画像を表示することができる。

なお、輝点欠陥の場合には、周囲の画素の輝度を下げることで、輝点欠陥を目立たなくすることができる。

特に、高い精細度（例えば１０００ｐｐｉ以上）の表示装置の場合には、画素一つ一つを分離して視認することは困難であるため、このような周囲の画素で異常画素を補うような補正方法を用いることは特に有効である。

一方、暗点欠陥、輝点欠陥などの異常画素には、データ電位を入力しないように補正することが好ましい。

このように、各画素について補正パラメータを設定することができる。補正パラメータを入力される画像データに適用することで、表示装置１００に最適な画像を表示するための、補正画像データを生成することができる。

また、異常画素及び異常画素の周囲の画素だけでなく、異常画素と判定されなかった画素についても、画素パラメータにばらつきが存在するため、画像を表示した際に、当該ばらつきに起因したムラが視認されてしまう場合がある。そこで、異常画素と判定されなかった画素については、画素パラメータのばらつきをキャンセル（平準化）するように、補正パラメータを設定することができる。例えば、一部または全ての画素についての画素パラメータの中央値または平均値などに基づいた基準値を設定し、所定の画素の画素パラメータについて、基準値からの差分をキャンセルするための補正値を、当該画素の補正パラメータとして設定することができる。

また、異常画素の周囲の画素については、補正データとして、異常画素を補うための補正量と、画素パラメータのばらつきをキャンセルするための補正量の両方を考慮した補正データを設定することが好ましい。

続いて、ステップＳ７にて、補正動作を終了する。

以降は、上記補正動作にて取得した補正パラメータと、入力される画像データに基づいて、画像の表示を行うことができる。

なお、補正動作の一として、ニューラルネットワークを用いてもよい。当該ニューラルネットワークとしては、例えば、機械学習によって取得された推論結果に基づき、補正パラメータを決定することができる。例えば、ニューラルネットワークを用いて補正パラメータを決定する場合、補正のための詳細なアルゴリズムを用いなくても、異常画素が目立たないように高精度の補正を行うことができる。

以上が、補正方法についての説明である。

本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。

本発明の一態様は、マトリクス状に配列した複数の画素を有する表示装置である。表示装置は、ソース信号（ビデオ信号、データ信号などともいう）が供給される複数のソース線（第１の配線）と、ゲート信号（スキャン信号、走査信号などともいう）が供給される複数のゲート線（第２の配線）と、を有する。ソース線は第１の方向に延伸するように設けられ、ゲート線は第１の方向と交差する第２の方向に延伸するように設けられる。

画素は、一のソース線と一のゲート線の交差部に対応して設けられる。画素は、一以上の表示素子と、一以上のトランジスタを有する。画素は、表示素子の電極として機能する画素電極を有する。

ここで、ソース線、ゲート線、またはそれ以外の配線に供給される信号に起因する電気的ノイズが画素電極に伝搬すると、画素電極の電位が変化し、画素の階調が意図した値からずれてしまう恐れがある。その結果、表示装置が表示する画像の表示品位が損なわれてしまう。特にソース線は、ゲート線に比べて入力される信号の周波数が高く、画素電極の電位への影響が大きい。

このようなソース線と画素電極との電気的なクロストークを低減する対策としては、画素電極とソース線とを物理的に離すことが考えられる。特に、ソース線と画素電極とを、互いに重畳させないことが、当該クロストークの低減に効果的である。しかしながらこの方法では、画素電極の大きさを縮小せざるを得ず、表示装置の開口率（有効表示面積率）の低下を招いてしまう。

そこで本発明の一態様では、ソース線と画素電極とを、定電位が与えられる配線（第３の配線）を介して重畳させる。これにより、ソース線からの電気的なノイズは第３の配線により遮蔽され、画素電極に伝搬することを抑制することができる。そのため、画素電極の面積を拡大でき、表示装置の開口率を高めることができる。

第３の配線は、画素に定電位を供給する配線であることが好ましい。例えば、表示素子として有機ＥＬ素子を用いた場合には、第３の配線は、有機ＥＬ素子にアノード電位またはカソード電位を供給するための配線を兼ねることができる。また、第３の配線は、電源電位（高電源電位（ＶＤＤ）、または低電源電位（ＶＳＳ）など）を画素に供給するための配線を兼ねることができる。

第３の配線は、ソース線の延伸方向である第１の方向に沿って伸びるストライプ状の上面形状とすることができる。また、第３の配線は、第２の方向に沿う部分を有していてもよく、第１の方向と第２の方向のそれぞれに沿う部分を有する格子状の上面形状を有していてもよい。

このような構成とすることで、ソース線をはじめとする各配線と、画素電極との間の電気的なクロストークの影響を抑制でき、画素電極と各配線とを自由に重畳して配置することが可能となるため、極めて高精細な表示装置を実現することができる。例えば、精細度が１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、４０００ｐｐｉ以上、または５０００ｐｐｉ以上であって、３００００ｐｐｉ以下、２００００ｐｐｉ以下、または１５０００ｐｐｉ以下である表示装置を実現することができる。

本発明の一態様は、第１の配線と、第２の配線と、第３の配線と、画素電極と、を有する表示装置である。第１の配線は、第１の方向に延伸し、且つ、ソース信号が与えられる。第２の配線は、第１の方向と交差する第２の方向に延伸し、且つ、ゲート信号が与えられる。第３の配線は、定電位が与えられる。また、第１の配線と、画素電極とは、第３の配線を介して重ねて設けられる。

また、本発明の他の一態様は、第１の配線と、第２の配線と、第３の配線と、画素電極と、第１のトランジスタと、第２のトランジスタと、を有する表示装置である。第１の配線は、第１の方向に延伸し、且つ、ソース信号が与えられる。第２の配線は、第１の方向と交差する第２の方向に延伸し、且つ、ゲート信号が与えられる。第３の配線は、第１の電位が与えられる。第１の配線と、画素電極とは、第３の配線を介して重ねて設けられる。第１のトランジスタは、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第２の配線と電気的に接続される。第２のトランジスタは、ソース及びドレインの一方が画素電極と電気的に接続され、ソース及びドレインの他方が第３の配線と電気的に接続される。また、第１のトランジスタ及び第２のトランジスタは、それぞれ第１の方向に電流が流れる半導体層を有する。

また、本発明の他の一態様は、第１の配線と、第２の配線と、第３の配線と、画素電極と、第１のトランジスタと、第２のトランジスタと、を有する表示装置である。第１の配線は、第１の方向に延伸し、且つ、ソース信号が与えられる。第２の配線は、第１の方向と交差する第２の方向に延伸し、且つ、ゲート信号が与えられる。第３の配線は、第１の電位が与えられる。第１の配線と、画素電極とは、第３の配線を介して重ねて設けられる。第１のトランジスタは、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第２の配線と電気的に接続される。第２のトランジスタは、ソース及びドレインの一方が画素電極と電気的に接続され、ソース及びドレインの他方が第３の配線と電気的に接続される。第１のトランジスタ及び第２のトランジスタは、それぞれ第２の方向に電流が流れる半導体層を有する。

また、上記において、複数のダミー層を有することが好ましい。このとき、ダミー層は、半導体層と同一の半導体材料を含み、ダミー層は、半導体層と上面形状が概略同一である部分を有することが好ましい。さらに、複数のダミー層及び半導体層は、第２の方向または第１の方向に等間隔に配置されることが好ましい。

また、上記いずれかにおいて、第４の配線と、第３のトランジスタと、第４のトランジスタと、を有することが好ましい。第３のトランジスタは、ソース及びドレインの一方が第４の配線と電気的に接続され、ソース及びドレインの他方が第２のトランジスタのゲートと電気的に接続される。第４のトランジスタは、ソース及びドレインの一方が第４の配線と電気的に接続され、ソース及びドレインの他方が画素電極と電気的に接続される。また、第４の配線は、第１の電位よりも低い第２の電位が与えられる。

また、上記いずれかにおいて、第５のトランジスタを有することが好ましい。第５のトランジスタは、シリコンにチャネルが形成されるトランジスタである。また、上記半導体層は、インジウム及び亜鉛の一方または双方を含む。さらに、第１のトランジスタ及び第２のトランジスタは、第５のトランジスタの上方に設けられることが好ましい。

また、上記いずれかにおいて、第３の配線は、格子状の上面形状を有することが好ましい。このとき、第１の方向に延在する第１の部分と、第２の方向に延在する第２の部分と、を有することが好ましい。さらに、画素電極と、第１の配線とは、第１の部分を介して重ねて設けられることが好ましい。

また、上記いずれかにおいて、画素電極を複数有することが好ましい。画素電極上には発光領域を有する。複数の発光領域は、平面視において、１つの発光領域が６つの発光領域に囲まれるように配列することが好ましい。

また、上記において、発光領域は、概略六角形の上面形状を有することが好ましい。さらに発光領域は、６つの角のうち対向する２つの角における内角が１２０度よりも大きく、残りの４つの角における内角が１２０度未満である、上面形状を有することが好ましい。

または、上記において、発光領域は、概略六角形の上面形状を有することが好ましい。さらに、画素電極は、６つの角が全て１２０度であり、６つの辺のうち対向する２つの辺の長さが一致し、且つ、他の４つの辺の長さが一致する、上面形状を有することが好ましい。

また、上記いずれかにおいて、隣接する３つの発光領域は、二等辺三角形の頂点に位置するように配置されることが好ましい。

また、本発明の一態様は、上記いずれかの表示装置と、コネクターまたは集積回路と、を有する、表示モジュールである。

また、本発明の一態様は、上記表示モジュールと、アンテナ、バッテリー、筐体、カメラ、スピーカ、マイク、タッチセンサ、及び操作ボタンのうち、少なくとも一つと、を有する、電子機器である。

以下では、より具体的な例について、図面を参照して説明する。

［構成例１］
図３（Ａ）に、表示装置１０の一つの副画素の積層構造を示す斜視概略図を示す。副画素は、画素回路１１、発光素子１２、配線２１、配線２２、及び配線２３を有する。発光素子１２は、画素電極２４を有する。

配線２１は、ソース線として機能する配線であり、Ｙ方向に延伸している。配線２２は、ゲート線として機能する配線であり、Ｘ方向に延伸している。配線２３は、定電位が供給される配線であり、Ｙ方向に延伸する部分を有する。

発光素子１２は、画素電極２４の内側に設けられる。発光素子１２としては、例えば一対の電極間に発光性の物質を含む層（ＥＬ層ともいう）が挟持され、一対の電極間に流れる電流により発光する、電界発光素子を好適に用いることができる。特に、特にＥＬ層に発光性の有機化合物を用いた有機ＥＬ素子を適用することが好ましい。

画素回路１１は、発光素子１２に流れる電流を制御するための回路である。画素回路１１は、１つ以上のトランジスタを有することが好ましい。

画素電極２４と配線２１とは、平面視において、互いに重畳する領域を有する。さらに、画素電極２４と配線２１とは、配線２３を介して重畳している。このように、定電位が供給される配線２３が、画素電極２４と配線２１との間に配置されることで、画素電極２４を配線２１と重畳させて配置したとしても、配線２１による電気的なノイズが、画素電極２４に伝搬することを防ぐことができる。これにより、画素電極２４の面積を拡大できることに伴い、発光素子１２の発光面積を拡大でき、表示装置１０の開口率（有効発光面積比）を高めることができる。

ここで、本明細書等において、平面視とは、表示装置１０の表示面側から見る場合をいうこととする。

図３（Ｂ）では、配線２３を設けない場合の例を示している。このとき、配線２１からの電気的ノイズが、その上方に位置する画素電極２４に伝搬し、画素電極２４の電位が変化することで、発光素子１２の発光輝度の階調ずれが生じる恐れがある。

また、図３（Ｃ）では、画素電極２４のＸ方向の幅を縮小し、配線２１と重畳しないように配置した場合の例である。このとき、配線２１からの電気的ノイズによるクロストークの発生は抑制できる一方、発光素子１２の発光面積が小さくなるため、表示装置１０の開口率が低減してしまう。

このように、本発明の一態様の表示装置１０は、高い精細度と、高い開口率を実現することができる。また、開口率を高めることができるため、輝度を高めること、及び、消費電力を低減することができる。また、所望の輝度に必要な電流を小さくできるため、消費電力の低い表示装置を実現できる。

［構成例２］
以下では、より具体的な画素の構成例について説明する。

〔構成例２－１〕
図４に、表示装置１０Ａが有する画素２０の上面概略図を示す。画素２０は、副画素２０Ｒ、副画素２０Ｇ、及び副画素２０Ｂを有する。表示装置１０Ａは、画素２０を複数有し、画素２０は、Ｘ方向及びＹ方向に周期的に配置される。

副画素２０Ｒは、赤色の光を発する発光素子１２Ｒを有する。副画素２０Ｇは、緑色の光を発する発光素子１２Ｇを有する。副画素２０Ｂは、青色の光を発する発光素子１２Ｂを有する。

発光素子１２Ｒ、発光素子１２Ｇ、及び発光素子１２Ｂは、それぞれ異なる発光材料を含む構成としてもよいし、それぞれ白色発光の発光素子とカラーフィルタとを組み合わせた構成としてもよいし、青色または紫色の発光素子と色変換材料（量子ドットなど）とを組み合わせた構成としてもよい。

図５（Ａ）乃至図５（Ｅ）には、それぞれ図４に示した画素２０が有する一つの副画素２０Ｘを抜き出した上面概略図を示している。副画素２０Ｘは、副画素２０Ｒ、副画素２０Ｇ、及び副画素２０Ｂに適用することができる。なおここでは、発光素子を省略している。

図５（Ｂ）では、図５（Ａ）に示す画素電極２４を破線で輪郭のみ明示し、配線２３の上面形状の一例が示されている。

配線２３は、発光素子１２への電源供給線として機能し、定電位が与えられる。画素電極２４がアノードとして機能する場合には、配線２３に高電源電位が与えられ、カソードとして機能する場合には、低電源電位が与えられる。

図５（Ｂ）に示すように、配線２３はＹ方向に延伸する部分だけでなく、Ｘ方向に延伸する部分も有することが好ましい。これにより、配線２３を格子状の上面形状とすることができるため、ストライプ状の上面形状である場合と比較して、電圧降下の影響を抑制することができる。

図５（Ｃ）では、図５（Ｂ）での配線２３を破線で輪郭のみ明示している。図５（Ｃ）には、配線２２と、当該配線２２と同一の導電膜を加工して形成された導電層とを、同一のハッチングパターンを付して示している。同様に、図５（Ｃ）には、配線２１と、当該配線２１と同一の導電膜を加工して形成された導電層とを、同一のハッチングパターンを付して示している。

図５（Ｄ）では、図５（Ｃ）での配線２１及びこれと同一の導電膜を加工して形成された導電層を、破線で輪郭のみ明示している。また、図５（Ｅ）では、図５（Ｄ）での配線２２及びこれと同一の導電膜を加工して形成された導電層を、破線で輪郭のみ明示している。

図５（Ｃ）及び図５（Ｄ）には、トランジスタ３０ａ、トランジスタ３０ｂが示されている。また図５（Ｄ）には、トランジスタ３０ａが有する半導体層３１ａと、トランジスタ３０ｂが有する半導体層３１ｂとが示されている。トランジスタ３０ａは、副画素の選択・非選択を制御する、選択トランジスタとして機能する。また、トランジスタ３０ｂは、発光素子に流れる電流を制御する、駆動トランジスタとして機能する。

トランジスタ３０ａは、配線２２がゲートの一部を構成し、ソース及びドレインの一方が配線２１と電気的に接続され、他方がトランジスタ３０ｂのゲートと電気的に接続されている。トランジスタ３０ｂは、ソース及びドレインの一方が配線２３と電気的に接続され、他方が画素電極２４と電気的に接続されている。

ここでは、半導体層３１ａと半導体層３１ｂのそれぞれの上面形状が、コンタクト部が配置される一対の太い部分と、チャネルとして形成される細い部分と、を有する例を示している。このように、２つのトランジスタの半導体層を、概略同一の上面形状となるように形成することで、それぞれの電気特性を揃えることができ、設計が容易になるため好ましい。なお、同一パターンの半導体層を組み合わせて所望の電気特性が得られるトランジスタを構成してもよい。例えば、一方のトランジスタの半導体層を複数並列に配置することで、チャネル幅を他方のトランジスタの整数倍になるように接続してもよい。また、一方のトランジスタの半導体層を直列に配置することで、チャネル長を他方のトランジスタの整数倍となるように接続してもよい。

また、表示装置１０Ａでは、トランジスタ３０ａが有する半導体層３１ａ、及びトランジスタ３０ｂが有する半導体層３１ｂは、それぞれ、Ｙ方向、すなわち配線２１の延伸方向に平行な向きに電流が流れるように配置されている。言い換えると、トランジスタ３０ａとトランジスタ３０ｂとは、それぞれチャネル長方向がＹ方向に平行であり、チャネル幅方向がＸ方向に平行であるように、配置されている。このように、画素を構成する複数のトランジスタについて、電流の流れる向きを揃えることで、設計を容易にできるため好ましい。

ここで、図５（Ｄ）等に示すように、複数のダミー層３２が設けられていることが好ましい。ダミー層３２は、半導体層３１ａ及び半導体層３１ｂと同一の膜を加工して形成され、これらと同一の組成を示す膜とすることができる。なお、図５（Ａ）乃至図５（Ｅ）では、半導体層３１ａ及び半導体層３１ｂと、ダミー層３２とを区別するために、これらに異なるハッチングパターンを付して示している。

ダミー層３２の上面形状は、半導体層３１ａ及び半導体層３１ｂの上面形状と同一、またはこれを周期的に組み合わせた形状であることが好ましい。表示装置１０Ａでは、ダミー層３２の一つが、２以上の太い部分と、２つの太い部分をＹ方向に繋ぐ細い部分と、を有する上面形状を有する。それぞれのダミー層３２は、長手方向がＹ方向に平行になるように配置されている。また、一つのダミー層３２が、Ｙ方向に配列する複数の画素にわたって配置されている。

このように、半導体層３１ａ及び半導体層３１ｂが設けられない領域に、ダミー層３２を配置することで、半導体層３１ａ及び半導体層３１ｂの加工形状のばらつきを低減でき、トランジスタ３０ａ及びトランジスタ３０ｂの電気特性のばらつきを低減することができる。

ダミー層３２は、半導体層３１ａ及び半導体層３１ｂが設けられていない領域に、可能な限り敷き詰めるように配置することが好ましい。表示装置１０Ａでは、配線２１が設けられる領域を避けてダミー層３２を配置した例を示すが、配線２１と重ねてダミー層３２を配置してもよい。

なお、ここでは、一つの副画素に２つのトランジスタを配置する例を示したが、これに限られず、３つ以上のトランジスタを配置する構成としてもよい。このとき、副画素に設けられる全てのトランジスタについて、半導体層を同一のパターンとし、且つ、半導体層に流れる電流の向きを揃えることが好ましい。

以上が、構成例２－１についての説明である。

以下では、上記とは一部の構成が異なる構成例について、図面を参照して説明する。なお、以下では上記と重複する部分については説明を省略する場合がある。また、以下で示す図面において、同一の機能を有する構成については、同一のハッチングパターン及び符号を付し、説明を省略する場合もある。

〔構成例２－２〕
図６（Ａ）乃至図６（Ｅ）には、表示装置１０Ｂが有する副画素２０Ｘの上面概略図を示している。表示装置１０Ｂは、半導体層３１ａ、半導体層３１ｂ、及びダミー層３２の向きが異なる点で、上記表示装置１０Ａと主に相違している。

半導体層３１ａ及び半導体層３１ｂは、それぞれＸ方向、すなわち配線２２の延伸方向に平行な向きに電流が流れるように配置されている。言い換えると、トランジスタ３０ａとトランジスタ３０ｂとは、それぞれチャネル長方向がＸ方向に平行であり、チャネル幅方向がＹ方向に平行であるように、配置されている。

また、ダミー層３２は、長手方向がＸ方向に平行になるように配置されている。ダミー層３２は、Ｘ方向に配列する複数の画素にわたって配置されている。

なお、表示装置１０Ｂでは、ダミー層３２が配線２１と重なる部分を有するように設けられている例を示している。

〔構成例２－３〕
図７（Ａ）乃至図７（Ｅ）には、表示装置１０Ｃが有する副画素２０Ｘの上面概略図を示している。表示装置１０Ｃは、ダミー層３２を有さない点で、上記表示装置１０Ａと主に相違している。

なお、上記構成例２－２で例示した表示装置１０Ｂについても、表示装置１０Ｃと同様にダミー層３２を設けない構成としてもよい。

［構成例３］
以下では、上記構成例２とは異なる表示装置の構成例について説明する。なお、上記と重複する部分については、同一の符号を付し、説明を省略する場合がある。

〔画素の配置例〕
図８（Ａ）には、表示装置１０Ｄの一部の上面概略図を示している。図８（Ａ）には、６つの発光素子の配列方法の例を示している。表示装置１０Ｄは、図８（Ａ）に示す構成を１つのユニットとして、当該ユニットがＸ方向及びＹ方向に繰り返し配列した画素部を有する。

図８（Ａ）には、６つの画素電極２４、２つの発光素子１２Ｒ、２つの発光素子１２Ｇ、及び２つの発光素子１２Ｂを示している。また、２つの副画素２０Ｒ、２つの副画素２０Ｇ、及び２つの副画素２０Ｂが設けられる領域を、それぞれ破線で示している。

各発光素子は、最密に配列した六角形の領域の内側に配置されている。各発光素子は、その一つの発光素子に着目したとき、６つの発光素子に囲まれるように、配置されている。また、同じ色の発光素子が隣り合わないように設けられている。例えば、発光素子１２Ｒに着目したとき、これを囲むように３つの発光素子１２Ｇと３つの発光素子１２Ｂが、交互に配置されるように、それぞれの発光素子が設けられている。

また、発光素子の発光領域もまた、六角形の上面形状を有していることが好ましい。また、画素電極２４も同様に、六角形の上面形状を有していることが好ましい。

図８（Ｂ）及び図８（Ｃ）に、それぞれ発光素子１２の発光領域の上面形状の例を示している。

図８（Ｂ）及び図８（Ｃ）に示す発光素子１２Ｘは、どちらもＹ方向に位置する一対の頂点間の長さと、Ｙ方向に延伸する一対の辺の間の距離とが、それぞれ等しい長さＬである。これにより、Ｘ方向とＹ方向の画素の配列周期を等しくすることができる。なお、正六角形を用いた最密配置とした場合には、Ｘ方向とＹ方向の配列周期を等しくすることが困難となるため、正六角形を用いないことが好ましい。

また、図８（Ｂ）に示す発光素子１２Ｘは、Ｙ方向に位置する一対の頂点の内角（角度θ１）が等しく、他の４つの頂点の内角（角度θ２）が等しい。ここで、角度θ１は、１２０°よりも大きい角度であり、角度θ２は、１２０°よりも小さい角度である。

また、図８（Ｃ）に示す発光素子１２Ｘは、６つ全ての内角が１２０°である。また、Ｙ方向に延伸する一対の辺の長さが、他の辺よりも短い。

なお、実際には発光素子１２Ｘの上面形状は、頂点の角が丸い形状であることが多いため、上記角度や辺の長さについては、発光素子１２Ｘに近似した六角形の図形に対して適用されるものとする。

また、ここでは発光素子１２Ｘの形状について説明したが、画素電極についても同様の形状とすることが好ましい。このとき、発光領域は、画素電極と重畳し、且つ平面視において画素電極の内側に位置するように、設けることができる。

図８（Ｄ）は、隣接する３つの発光素子（発光素子１２Ｒ、発光素子１２Ｇ、及び発光素子１２Ｒ）の位置について示す図である。図８（Ｄ）に示すように、３つの発光素子はそれぞれ、二等辺三角形の頂点に位置するように、配置することが好ましい。このとき、Ｙ方向に位置する頂点の角度が、Ｘ方向に平行な辺の両端に位置する頂点の角度よりも大きいことが好ましい。

〔構成例３－１〕
続いて、より具体的な画素の構成例について説明する。

図９に、表示装置１０Ｅの上面概略図を示す。図９には、２×２個の副画素を含む範囲を示している。図９には、副画素２０Ｇと、副画素２０Ｂと、２つの副画素２０Ｒと、を示している。

図１０（Ａ）には、表示装置１０Ｅが有する１つの副画素２０Ｘを抜き出した上面概略図を示している。副画素２０Ｘは、図９における副画素２０Ｒ、副画素２０Ｇ、または副画素２０Ｂに適用することができる。なお図１０（Ａ）では、画素電極２４を、輪郭のみ破線で示している。

図１０（Ｂ）乃至図１０（Ｆ）には、副画素２０Ｘを構成する各層のレイアウトを示している。図１０（Ｂ）に最も被形成面側に位置する層を示し、図１０（Ｆ）には、最も画素電極２４側に位置する２層を示している。

図１０（Ｂ）には、配線２２と、配線２２と同一の導電膜を加工して得られる導電層を有する層を示している。これらの一部は、トランジスタ３０ａ及びトランジスタ３０ｂの一方のゲート電極（ボトムゲート電極、第１のゲート電極などともいう）として機能する。

図１０（Ｃ）には、半導体層３１ａと、半導体層３１ｂと、複数のダミー層３２と、を有する層を示している。ここでは、チャネル長方向がＹ方向に平行である場合を示したが、上記構成例２－２と同様に、チャネル長方向がＸ方向になるようにレイアウトしてもよい。

図１０（Ｄ）には、複数の導電層２５を有する層を示している。導電層２５の一部は、トランジスタ３０ａまたはトランジスタ３０ｂの他方のゲート電極（トップゲート電極、第２のゲート電極などともいう）として機能する。また、ダミー層として、電気的にフローティングである導電層２５を有していてもよい。ダミー層を設けることで、加工形状のばらつきを低減することができる。

図１０（Ｅ）には、配線２１と、これと同一の導電膜を加工して得られる複数の導電層を有する層を示している。図１０（Ｅ）に示す複数の導電層の一部は、トランジスタ３０ａまたはトランジスタ３０ｂのソース電極及びドレイン電極の一方として機能する。また、図１０（Ｅ）に示す複数の導電層の一部は、容量素子の一方の電極として機能する。

図１０（Ｆ）には、導電層２７を有する層と、その上方に位置する配線２３及びこれと同一の導電膜を加工して得られる導電層を有する層と、を示している。配線２３の上方に、画素電極２４が設けられる。導電層２７の一部は、容量素子の他方の電極として機能する。また、配線２３と同一の導電膜を加工して得られる導電層の一部は、画素電極２４とトランジスタ３０ｂとを電気的に接続する中継配線として機能する。

〔構成例３－２〕
上記では、２つのトランジスタを有する副画素の構成について説明したが、以下では、４つのトランジスタを有する副画素の構成例について説明する。なお以下では、構成例３－１等と重複する部分についてはこれを援用し、説明を省略する場合がある。

図１１（Ａ）乃至図１１（Ｆ）には、４つのトランジスタを有する副画素２０Ｘを備える、表示装置１０Ｆの構成例を示している。

副画素２０Ｘは、トランジスタ３０ａ、トランジスタ３０ｂ、トランジスタ３０ｃ、及びトランジスタ３０ｄを有する。

図１１（Ｂ）に示すように、３つのゲート線（配線２２ａ、配線２２ｂ、及び配線２２ｃ）と、定電位が供給される配線２２ｄと、が設けられる。配線２２ａの一部は、トランジスタ３０ａの一方のゲート電極として機能する。配線２２ｂの一部は、トランジスタ３０ｃの一方のゲート電極として機能する。配線２２ｃの一部は、トランジスタ３０ｄの一方のゲート電極として機能する。

図１１（Ｃ）に示すように、トランジスタ３０ｃが有する半導体層３１ｃ、及びトランジスタ３０ｄが有する半導体層３１ｄは、半導体層３１ａ及び半導体層３１ｂと同様に、Ｙ方向に電流が流れるように配置されている。また、ダミー層３２は、各半導体層の隙間に設けられ、長手方向がＹ方向に平行になるように配置されている。なお、ここでは、チャネル長方向がＹ方向に平行である場合を示したが、上記構成例２－２と同様に、チャネル長方向がＸ方向になるようにレイアウトしてもよい。

図１１（Ｂ）乃至図１１（Ｄ）に示すように、トランジスタ３０ａ、トランジスタ３０ｂ、トランジスタ３０ｃ、及びトランジスタ３０ｄは、それぞれ一対のゲート電極を有するトランジスタである。なお、４つのトランジスタのうち１つ以上を、一方のゲートのみを有するトランジスタ（シングルゲート型のトランジスタ）とし、残りを一対のゲートを有するトランジスタ（デュアルゲート型のトランジスタ）としてもよい。

［画素回路］
以下では、本発明の一態様の表示装置に適用可能な、画素回路の構成例、及び駆動方法例について説明する。

〔画素回路の構成例〕
図１２（Ａ）に示す画素回路ＰＩＸ１は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び発光素子ＥＬを有する。また、画素回路ＰＩＸ１には、配線ＳＬ、配線ＧＬ、配線ＡＬ、及び配線ＣＬが電気的に接続されている。

トランジスタＭ１は、ゲートが配線ＧＬと、ソース及びドレインの一方が配線ＳＬと、他方がトランジスタＭ２のゲート、及び容量Ｃ１の一方の電極と、それぞれ電気的に接続されている。トランジスタＭ２は、ソース及びドレインの一方が配線ＡＬと、他方が発光素子ＥＬのアノードと、それぞれ電気的に接続されている。容量Ｃ１は、他方の電極が発光素子ＥＬのアノードと電気的に接続されている。発光素子ＥＬは、カソードが配線ＣＬと電気的に接続されている。

トランジスタＭ１は、選択トランジスタとも呼ぶことができ、画素の選択・非選択を制御するためのスイッチとして機能する。トランジスタＭ２は、駆動トランジスタとも呼ぶことができ、発光素子ＥＬに流れる電流を制御する機能を有する。容量Ｃ１は保持容量として機能し、トランジスタＭ２のゲート電位を保持する機能を有する。容量Ｃ１は、ＭＩＭ容量などの容量素子を適用してもよいし、配線間の容量、またはトランジスタのゲート容量などを容量Ｃ１として用いてもよい。

配線ＳＬには、ソース信号が供給される。配線ＧＬには、ゲート信号が供給される。配線ＡＬと配線ＣＬには、それぞれ定電位が供給される。発光素子ＥＬのアノード側を高電位に、カソード側をアノード側よりも低電位にすることができる。

図１２（Ｂ）に示す画素回路ＰＩＸ２は、画素回路ＰＩＸ１に、トランジスタＭ３を追加した構成である。また画素回路ＰＩＸ２には、配線Ｖ０が電気的に接続されている。

トランジスタＭ３は、ゲートが配線ＧＬと、ソース及びドレインの一方が発光素子ＥＬのアノードと、他方が配線Ｖ０と、それぞれ電気的に接続されている。

配線Ｖ０は、画素回路ＰＩＸ２にデータを書き込む際に定電位が与えられる。これにより、トランジスタＭ２のゲート－ソース間電位のばらつきを抑制することができる。

画素回路ＰＩＸ２は、実施の形態１に好適に用いることのできる画素回路であり、配線Ｖ０から、画素パラメータの設定に用いることのできる電流値を出力することができる。より具体的には、配線Ｖ０は、トランジスタＭ２に流れる電流、または発光素子ＥＬに流れる電流を、外部に出力するためのモニター線として機能する。配線Ｖ０に出力された電流は、ソースフォロア回路などにより電圧に変換され、外部に出力される。または、Ａ－Ｄコンバータなどによりデジタル信号に変換され、外部に出力される。

図１２（Ｃ）に示す画素回路ＰＩＸ３は、上記画素回路ＰＩＸ１のトランジスタＭ１及びトランジスタＭ２に、一対のゲートが電気的に接続されたトランジスタを適用した場合の例である。また、図１２（Ｄ）に示す画素回路ＰＩＸ４は、画素回路ＰＩＸ２に当該トランジスタを適用した場合の例である。これにより、トランジスタが流すことのできる電流を増大させることができる。なお、ここでは全てのトランジスタに、一対のゲートが電気的に接続されたトランジスタを適用したが、これに限られない。また、一対のゲートを有し、且つこれらが異なる配線と電気的に接続されるトランジスタを適用してもよい。例えば、ゲートの一方とソースとが電気的に接続されたトランジスタを用いることで、信頼性を高めることができる。

図１３（Ａ）に示す画素回路ＰＩＸ５は、上記ＰＩＸ２に、トランジスタＭ４を追加した構成である。また、画素回路ＰＩＸ５には、３本のゲート線として機能する配線（配線ＧＬ１、配線ＧＬ２、及び配線ＧＬ３）が電気的に接続されている。

トランジスタＭ４は、ゲートが配線ＧＬ３と、ソース及びドレインの一方がトランジスタＭ２のゲートと、他方が配線Ｖ０と、それぞれ電気的に接続されている。また、トランジスタＭ１のゲートが配線ＧＬ１と、トランジスタＭ３のゲートが配線ＧＬ２と、それぞれ電気的に接続されている。

トランジスタＭ３とトランジスタＭ４を同時に導通状態とさせることで、トランジスタＭ２のソースとゲートが同電位となり、トランジスタＭ２を非導通状態とすることができる。これにより、発光素子ＥＬに流れる電流を強制的に遮断することができる。このような画素回路は、表示期間と消灯期間を交互に設ける表示方法を用いる場合に適している。

図１３（Ｂ）に示す画素回路ＰＩＸ６は、上記画素回路ＰＩＸ５に容量Ｃ２を追加した場合の例である。容量Ｃ２は保持容量として機能する。

図１３（Ｃ）に示す画素回路ＰＩＸ７、及び図１３（Ｄ）に示す画素回路ＰＩＸ８は、それぞれ上記画素回路ＰＩＸ５または画素回路ＰＩＸ６に、一対のゲートを有するトランジスタを適用した場合の例である。トランジスタＭ１、トランジスタＭ３、トランジスタＭ４には、一対のゲートが電気的に接続されたトランジスタが適用され、トランジスタＭ２には、一方のゲートがソースと電気的に接続されたトランジスタが適用されている。

〔駆動方法例〕
以下では、画素回路ＰＩＸ５が適用された表示装置の駆動方法の一例について説明する。なお、画素回路ＰＩＸ６、ＰＩＸ７、及びＰＩＸ８についても、同様の駆動方法を適用できる。

図１４に、画素回路ＰＩＸ５が適用された表示装置の駆動方法にかかるタイミングチャートを示す。ここでは、ｋ行目のゲート線である配線ＧＬ１［ｋ］、配線ＧＬ２［ｋ］及び配線ＧＬ３［ｋ］、並びにｋ＋１行目のゲート線である配線ＧＬ１［ｋ＋１］、配線ＧＬ２［ｋ＋１］、配線ＧＬ１［ｋ＋１］の電位の推移を示している。また、図１４には、ソース線として機能する配線ＳＬに与えられる信号のタイミングを示している。

ここでは、一水平期間を点灯期間と、消灯期間と、に分けて表示する駆動方法の例を示している。また、ｋ行目の水平期間と、ｋ＋１行目の水平期間とは、ゲート線の選択期間だけずれている。

ｋ行目の点灯期間において、まず配線ＧＬ１［ｋ］及び配線ＧＬ２［ｋ］にハイレベル電位が与えられ、配線ＳＬにソース信号が与えられる。これにより、トランジスタＭ１とトランジスタＭ３が導通状態となり、配線ＳＬからトランジスタＭ２のゲートにソース信号に対応する電位が書き込まれる。その後、配線ＧＬ１［ｋ］及び配線ＧＬ２［ｋ］にローレベル電位が与えられることで、トランジスタＭ１とトランジスタＭ３が非導通状態となり、トランジスタＭ２のゲート電位が保持される。

続いて、ｋ＋１行目の点灯期間に遷移し、上記と同様の動作によりデータが書き込まれる。

続いて、消灯期間について説明する。ｋ行目の消灯期間において、配線ＧＬ２［ｋ］と配線ＧＬ３［ｋ］にハイレベル電位が与えられる。これにより、トランジスタＭ３とトランジスタＭ４が導通状態となるため、トランジスタＭ２のソースとゲートに同電位が供給されることで、トランジスタＭ２にはほとんど電流が流れなくなる。これにより、発光素子ＥＬが消灯する。ｋ行目に位置する全ての副画素が消灯することになる。ｋ行目の副画素は、次の点灯期間まで消灯状態が維持される。

続いて、ｋ＋１行目の消灯期間に遷移し、上記と同様にｋ＋１行目の副画素全てが消灯状態となる。

このように、一水平期間中ずっと点灯しているのではなく、一水平期間中に消灯期間を設ける駆動方法をデューティ駆動とも呼ぶことができる。デューティ駆動を用いることで、動画を表示する際の残像現象を低減することができるため、動画表示性能の高い表示装置を実現できる。特にＶＲ機器などでは、残像を低減することで、いわゆるＶＲ酔いを軽減することができる。

デューティ駆動において、一水平期間に対する点灯期間の割合を、デューティ比と呼ぶことができる。例えばデューティ比が５０％のとき、点灯期間と消灯期間が同じ長さであることを意味する。なお、デューティ比は自由に設定することが可能であり、例えば０％より高く、１００％以下の範囲で適宜調整することができる。

以上が、駆動方法例についての説明である。

［断面構成例］
続いて、本発明の一態様の表示装置の断面構成例について説明する。

図１５は、表示装置２００Ａの断面概略図である。表示装置２００Ａは、基板２０１と基板２０２との間に、発光素子２５０Ｒ、発光素子２５０Ｇ、トランジスタ２１０、トランジスタ２２０、容量素子２４０などを有する。

トランジスタ２１０は、基板２０１にチャネル形成領域が形成されるトランジスタである。基板２０１としては、例えば単結晶シリコン基板などの半導体基板を用いることができる。表示装置２００Ａは、複数のトランジスタ２１０を有し、全てのトランジスタ２１０がｎチャネル型またはｐチャネル型であってもよいし、ｎチャネル型とｐチャネル型が混在していてもよい。トランジスタ２１０は、基板２０１の一部、導電層２１１、低抵抗領域２１２、絶縁層２１３、絶縁層２１４等を有する。導電層２１１は、ゲート電極として機能する。絶縁層２１３は、基板２０１と導電層２１１の間に位置し、ゲート絶縁層として機能する。低抵抗領域２１２は、基板２０１に不純物がドープされた領域であり、ソースまたはドレインの一方として機能する。絶縁層２１４は、導電層２１１の側面を覆って設けられ、絶縁層として機能する。

また、基板２０１に埋め込まれるように、隣接する２つのトランジスタ２１０の間に素子分離層２１５が設けられている。

トランジスタ２１０とトランジスタ２２０との間には、配線層２０３が設けられている。配線層２０３は、１以上の配線を有する層が積層された構成を有する。各層は導電層２７１を有し、２つの層の間には、層間絶縁層２７３が設けられている。また、層間絶縁層２７３に設けられたプラグ２７２により、異なる層の導電層２７１同士を電気的に接続している。

配線層２０３上に、トランジスタ２２０が設けられている。トランジスタ２２０は、チャネルが形成される半導体層に、金属酸化物（酸化物半導体ともいう）が適用されたトランジスタである。

トランジスタ２２０は、半導体層２２１、絶縁層２２３、導電層２２４、一対の導電層２２５、絶縁層２２６、導電層２２７等を有する。

配線層２０３上に、絶縁層２３１が設けられている。絶縁層２３１は、配線層２０３側から水または水素などの不純物がトランジスタ２２０に拡散すること、及び半導体層２２１から配線層２０３側に酸素が脱離することを防ぐバリア層として機能する。絶縁層２３１としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化リコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。

絶縁層２３１上に導電層２２７が設けられ、導電層２２７を覆って絶縁層２２６が設けられている。導電層２２７は、トランジスタ２２０の第１のゲート電極として機能し、絶縁層２２６の一部は、第１のゲート絶縁層として機能する。絶縁層２２６の少なくとも半導体層２２１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。

半導体層２２１は、絶縁層２２６上に設けられる。半導体層２２１は、半導体特性を有する金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。

半導体層２２１がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。

また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層２２１を形成しやすくなるため好ましい。なお、成膜される半導体層２２１の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層２２１に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層２２１の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。

また、半導体層２２１は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

また、半導体層２２１は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。

以下では、ＣＡＡＣ（ｃ－ａｘｉｓａｌｉｇｎｅｄｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。

ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。

ＣＡＡＣ－ＯＳ（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ_２Ｏ_４型の結晶構造をとるＩｎＧａＺｎＯ_４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。

微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ－ＯＳ膜はＣＡＡＣ－ＯＳ膜と比べて、キャリア密度が高く、電子移動度が高くなる場合がある。従って、ｎｃ－ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。

ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成することができる。また、ｎｃ－ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成することができる。例えば、ｎｃ－ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜することができるため、大型のガラス基板、または樹脂基板などを使う場合に適しており、生産性を高めることができる。

金属酸化物の結晶構造の一例について説明する。Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。

一対の導電層２２５は、半導体層２２１上に接して設けられ、ソース電極及びドレイン電極として機能する。

また、一対の導電層２２５の上面及び側面、ならびに半導体層２２１の側面等を覆って絶縁層２３２が設けられ、絶縁層２３２上に絶縁層２６１が設けられている。絶縁層２３２は、半導体層２２１に層間絶縁層などから水または水素などの不純物が拡散すること、及び半導体層２２１から酸素が脱離することを防ぐバリア層として機能する。絶縁層２３２としては、上記絶縁層２３１と同様の絶縁膜を用いることができる。

絶縁層２３２及び絶縁層２６１に、半導体層２２１に達する開口が設けられている。当該開口の内部において、絶縁層２６１、絶縁層２３２、及び導電層２２５の側面、並びに半導体層２２１の上面に接する絶縁層２２３と、絶縁層２２３上に導電層２２４とが埋め込まれている。導電層２２４は、第２のゲート電極として機能し、絶縁層２２３は第２のゲート絶縁層として機能する。

導電層２２４の上面、絶縁層２２３の上面、及び絶縁層２６１の上面は、それぞれ高さが概略一致するように平坦化処理され、これらを覆って絶縁層２３３が設けられている。また絶縁層２３３と絶縁層２３１との間の積層構造に開口部が設けられ、当該開口部において絶縁層２３３の一部が絶縁層２３１と接して設けられている。絶縁層２６１は、層間絶縁層として機能する。また絶縁層２３３は、その上方から水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層２３３としては、上記絶縁層２３１等と同様の絶縁膜を用いることができる。

絶縁層２３３上に、容量素子２４０が設けられている。

容量素子２４０は、導電層２４１と、導電層２４２と、これらの間に位置する絶縁層２４３を有する。導電層２４１は容量素子２４０の一方の電極として機能し、導電層２４２は容量素子２４０の他方の電極として機能し、絶縁層２４３は容量素子２４０の誘電体として機能する。

容量素子２４０を覆って絶縁層２３４が設けられる。絶縁層２３４としては、上記絶縁層２３１と同様の絶縁膜を用いることができる。絶縁層２３１上に、層間絶縁層及び配線を介して、絶縁層２６２が設けられ、絶縁層２６２上に発光素子２５０Ｒ及び発光素子２５０Ｇが設けられている。

発光素子２５０Ｒは、導電層２５１、導電層２５２Ｒ、ＥＬ層２５３Ｗ、及び導電層２５４等を有する。

導電層２５１は、可視光に対して反射性を有し、導電層２５２Ｒは可視光に対して透過性を有する。導電層２５４は、可視光に対して反射性及び透過性を有する。導電層２５２Ｒは、導電層２５１と導電層２５４との間の光学距離を調整するための光学調整層として機能する。光学調整層は、異なる色の発光素子間では異なる厚さとすることができる。発光素子２５０Ｒが有する導電層２５２Ｒと、発光素子２５０Ｇが有する導電層２５２Ｇとは、厚さが異なる。

導電層２５２Ｒの端部及び導電層２５２Ｇの端部をおおって、絶縁層２５６が設けられている。

ＥＬ層２５３Ｗ及び導電層２５４は、複数の画素にわたって共通に設けられている。ＥＬ層２５３Ｗは、白色光を呈する発光層を有する。

発光素子２５０Ｒ上には、絶縁層２３５を介して着色層２５５Ｒが設けられている。また発光素子２５０Ｇ上には、着色層２５５Ｇが設けられている。また、図１５では、着色層２５５Ｂの一部が示されている。

例えば、着色層２５５Ｒは、赤色の光を透過し、着色層２５５Ｇは、緑色の光を透過し、着色層２５５Ｂは、青色の光を透過する。これにより、各発光素子からの光の色純度を高めることができ、より表示品位の高い表示装置を実現できる。また、絶縁層２３５上に各着色層を形成することで、基板２０２側に着色層を形成した後に、基板２０１と基板２０２とを貼り合わせる場合に比べて、各発光素子と各着色層との位置合わせが容易であり、極めて高精細な表示装置を実現できる。

着色層２５５Ｒ上、及び着色層２５５Ｇ上には、レンズアレイ２５７が設けられている。発光素子２５０Ｒから発せられた光は、着色層２５５Ｒによって着色され、レンズアレイ２５７を介して外部に射出される。レンズアレイ２５７は、不要であれば設けなくてもよい。

表示装置２００Ａは、視認側に基板２０２を有する。基板２０２と基板２０１とは貼り合されている。基板２０２としては、ガラス基板、石英基板、サファイア基板、プラスチック基板などの、透光性を有する基板を用いることができる。

このような構成とすることで、極めて高精細で、表示品位の高い表示装置を実現できる。

図１６には、上記表示装置２００Ａとは一部の構成が異なる表示装置２００Ｂの断面概略図を示している。

発光素子２５０Ｒは、赤色の光を呈するＥＬ層２５３Ｒを有する。また、発光素子２５０Ｇは、緑色の光を呈するＥＬ層２５３Ｇを有する。

また、ここでは、表示装置２００Ｂが、着色層を有さない例を示している。

また、隣接する２つの発光素子の間において、ＥＬ層２５３Ｒと、ＥＬ層２５３Ｇとが接しないように加工されている。言い換えると、隣接する２つの発光素子間において、絶縁層２５６上に、ＥＬ層２５３Ｒの端部と、ＥＬ層２５３Ｇの端部とが、向かい合って設けられている。ＥＬ層２５３Ｒ及びＥＬ層２５３Ｇは、ファインメタルマスクを用いた蒸着法により作り分けられてもよいが、それぞれフォトリソグラフィ法により微細に加工されていることが好ましい。

２つの発光素子間の距離を１００ｎｍ以下、代表的には９０ｎｍ以下とする場合においては、最適な露光装置を用いる必要がある。当該露光装置としては、例えば、ステッパー、及びスキャナーなどを用いることができる。また、露光装置に用いることのできる光源の波長としては、１３ｎｍ（ＥＵＶ（ＥｘｔｒｅｍｅＵｌｔｒａＶｉｏｌｅｔ））、１５７ｎｍ（Ｆ２）、１９３ｎｍ（ＡｒＦ）、２４８ｎｍ（ＫｒＦ）、３０８ｎｍ（ＸｅＣｌ）、３６５ｎｍ（ｉ線）、及び４３６ｎｍ（ｇ線）などが挙げられる。光源の波長を短波長とすることで、精細度が高い、または微細化された表示装置とすることができる。

また、絶縁層２５６を有さない構成としてもよい。このとき、画素電極２５１となる膜と、導電層２５２Ｒまたは導電層２５２Ｇとなる膜と、ＥＬ層２５３ＲまたはＥＬ層２５３Ｇとなる膜と、を成膜したのちに、レジストマスクを形成し、これらの層を一括してエッチングするプロセスとすることで、製造コストを低減することができる。絶縁層２５６を設けない構成のとすることで、開口率を高くすることができる。

以上が、断面構成例についての説明である。

［保護回路］
以下では、表示装置に適用可能な保護回路の構成例について説明する。

アクティブマトリクス型の表示装置は、多くのソース線とゲート線がマトリクス状に配置される。そのため、表示装置の作製工程中、もしくは電子機器の組み込み工程中などに、ソース線またはゲート線にＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）が発生すると、表示欠陥を招いてしまう。そのため、ソース線、ゲート線には、ＥＳＤの影響を軽減するための保護回路を設けることが好ましい。

また、表示装置の出荷前検査、または抜き取り検査などの検査において、画素が正常に駆動するかどうかを検査するための検査用の回路、端子、または電極などを設ける場合がある。

図１７（Ａ）は、ソース線ＳＬに、端子ＰＲＥから入力される電位を入力するための回路ＰＣ１の例を示している。

回路ＰＣ１は、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３を有する。各トランジスタは、それぞれ一対のゲートを有するトランジスタである。半導体層に対して下方に位置するゲートをバックゲート、上方に位置するゲートをトップゲートとする。

トランジスタＴｒ１は、トップゲートが端子Ｓｉｇと、バックゲートが端子ＶＢＧ１と、ソース及びドレインの一方がソース線ＳＬと、他方が端子ＰＲＥと、それぞれ電気的に接続されている。

端子Ｓｉｇには、トランジスタＴｒ１を制御するための信号が与えられる。端子ＶＢＧ１には、バイアス電位が与えられる。トランジスタＴｒ１が導通状態となることで、配線ＳＬに端子ＰＲＥの電位が供給される。

ここで、トランジスタＴｒ１のトップゲートと、端子Ｓｉｇとの間には、保護回路として、トランジスタＴｒ２とトランジスタＴｒ３が電気的に接続されている。トランジスタＴｒ２とトランジスタＴｒ３はそれぞれダイオード接続されたトランジスタである。またトランジスタＴｒ２には端子ＶＤＤが、トランジスタＴｒ３には端子ＶＳＳが与えられる。また、トランジスタＴｒ２のバックゲートには端子ＶＢＧ２が、トランジスタＴｒ３のバクゲートには端子ＶＢＧ３が、電気的に接続される。

図１７（Ｂ）に示す回路ＰＣ２は、回路ＰＣ１と比較して端子数及びトランジスタ数を削減した場合の例である。

回路ＰＣ２はトランジスタＴｒ１を有する。トランジスタＴｒ１は、トップゲートが配線ＳＬと、バックゲートが端子Ｓｉｇと、ソース及びドレインの一方が端子ＰＲＥと、他方が配線ＳＬと、それぞれ電気的に接続されている。

このように、トランジスタＴｒ１のトップゲートではなく、バックゲートに制御信号が与えられる端子Ｓｉｇを接続することで、端子Ｓｉｇへの保護回路を必要とせず、回路を簡略化することができる。なお、トランジスタＴｒ１の電気特性によっては、Ｔｒ１のトップゲートとバックゲートを入れ替えることができる場合がある。

図１７（Ｃ）に示す回路ＰＣ３は、回路ＰＣ２におけるトランジスタＴｒ１にかえて、トランジスタＴｒ１ａとトランジスタＴｒ１ｂの２つのトランジスタを用いた場合の例を示している。トランジスタＴｒ１ａとトランジスタＴｒ１ｂは、それぞれバックゲートが端子Ｓｉｇと電気的に接続されている。

また、図１７（Ｄ）に示す回路ＰＣ４は、トランジスタＴｒ１ａとトランジスタＴｒ１ｂに、それぞれ別々に端子（端子Ｓｉｇ１、端子Ｓｉｇ２）を接続した場合の例である。

図１７（Ｂ）、図１７（Ｃ）、及び図１７（Ｄ）に示す構成を適用することで、端子数を大幅に削減することができ、小型の表示装置を実現することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、本発明の一態様である表示装置および表示システムについて説明する。

＜表示装置の構成例＞
図１８は、本発明の一態様の表示装置である表示装置５１０の構成例を模式的に示すブロック図である。表示装置５１０は、層５２０と、層５３０と、を有し、層５３０は層５２０の例えば上方に積層して設けることができる。層５２０と層５３０の間には、層間絶縁体、または異なる層の間の電気的な接続を行うための導電体を設けることができる。

層５２０に設けられるトランジスタは、例えばチャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう。）とすることができ、例えばチャネル形成領域に単結晶シリコンを有するトランジスタとすることができる。特に、層５２０に設けられるトランジスタとして、チャネル形成領域に単結晶シリコンを有するトランジスタを用いると、当該トランジスタのオン電流を大きくすることができる。よって、層５２０が有する回路を高速に駆動させることができるため、好ましい。またＳｉトランジスタは、チャネル長が３ｎｍ乃至１０ｎｍといった微細加工で形成することができるため、ＣＰＵ、ＧＰＵなどのアクセラレータ、アプリケーションプロセッサなどが設けられた表示装置５１０とすることができる。

層５３０に設けられるトランジスタは、例えばＯＳトランジスタとすることができる。特に、ＯＳトランジスタとして、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を含む酸化物を有するトランジスタを用いることが好ましい。このようなＯＳトランジスタは、オフ電流が非常に低いという特性を有する。よって、特に表示部が有する画素回路に設けられるトランジスタとしてＯＳトランジスタを用いると、画素回路に書き込まれたアナログデータを長期間保持することができるため好ましい。

層５２０には、駆動回路５４０、および機能回路５５０が設けられる。層５２０のＳｉトランジスタは、当該トランジスタのオン電流を大きくすることができる。よって各回路は、高速に駆動させることができる。

層５３０には、複数の画素５６１が設けられた表示部５６０が設けられる。画素５６１は、赤、緑、青の発光が制御される画素回路５６２Ｒ、５６２Ｇ、５６２Ｂが設けられる。画素回路５６２Ｒ、５６２Ｇ、５６２Ｂは、画素５６１の副画素としての機能を有する。画素回路５６２Ｒ、５６２Ｇ、５６２Ｂは、ＯＳトランジスタを有するため、画素回路に書き込まれたアナログデータを長期間保持することができる。また層５３０が有する画素５６１はそれぞれ、バックアップ回路５８２が設けられる。なおバックアップ回路は、記憶回路またはメモリ回路という場合がある。

駆動回路５４０は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂを駆動するためのゲート線駆動回路、ソース線駆動回路等を有する。駆動回路５４０は、一例としては、表示部５６０の画素５６１を駆動するためのゲート線駆動回路、ソース線駆動回路を有する。駆動回路５４０を表示が設けられる層５３０とは異なる層５２０に配置する構成とすることで、層５３０における表示部が占める面積を大きくすることができる。また駆動回路５４０は、画像データ等のデータを表示装置５１０の外部から受信するためのインターフェースとしての機能を有するＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）回路、あるいはＤ／Ａ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇ）変換回路等を有していてもよい。層５２０のＳｉトランジスタは、当該トランジスタのオン電流を大きくすることができる。各回路の動作速度に応じて、Ｓｉトランジスタのチャネル長あるいはチャネル幅などを異ならせてもよい。

機能回路５５０は、データの演算処理に用いられるＣＰＵを有する。ＣＰＵは複数のＣＰＵコアを有する。ＣＰＵコア内は、フリップフロップを有する。フリップフロップは、複数のスキャンフリップフロップを有する。フリップフロップ５８０は、スキャンフリップフロップのデータ（バックアップデータ）をバックアップ回路５８２との間で入出力する。図１８では、バックアップ回路５８２で保持するデータ信号として、バックアップデータＢＤを図示している。

バックアップ回路５８２は、例えば、ＯＳトランジスタを有するメモリが好適である。ＯＳトランジスタで構成されるバックアップ回路は、オフ電流が極めて小さいというＯＳトランジスタの特長によって、バックアップを行うデータに応じた電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないこと、などの利点を有する。ＯＳトランジスタを有するバックアップ回路５８２は、複数の画素５６１が配置される表示部５６０に設けることが可能である。図１８では、各画素５６１にバックアップ回路５８２が設けられる様子を図示している。

ＯＳトランジスタで構成されるバックアップ回路５８２は、Ｓｉトランジスタを有する層５２０と積層して設けることができる。バックアップ回路５８２は、画素５６１内の副画素と同様にマトリクス状に配置してもよいし、複数の画素ごとに配置してもよい。つまり、バックアップ回路５８２は、画素５６１の配置による制約を受けることなく、層５３０内に配置することができる。そのため、表示部／回路レイアウトの自由度を高めるとともに、回路面積の増加を招くことなく、配置することができ、演算処理に必要なバックアップ回路５８２の記憶容量を増やすことができる。

＜画素回路およびバックアップ回路の構成例＞
図１９、及び図２０では、表示部５６０内におけるバックアップ回路５８２および副画素である画素回路５６２Ｒ、５６２Ｇ、５６２Ｂの配置の構成例について説明する。

図１９では、表示部５６０において、複数の画素５６１がマトリクス状に配置された構成を図示している。画素５６１は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂの他、バックアップ回路５８２を有する。上述したようにバックアップ回路５８２および画素回路５６２Ｒ、５６２Ｇ、５６２Ｂは共に、ＯＳトランジスタで構成することができるため、同じ画素内に配置することができる。

＜表示装置のブロック図＞
次いで、図２０では、表示装置５１０が有する各構成を説明するためのブロック図を示す。表示装置は、駆動回路５４０、機能回路５５０、および表示部５６０を有する。

駆動回路５４０は、一例として、ゲートドライバ５４１およびソースドライバ５４２を有する。ゲートドライバ５４１は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂに信号を出力するための複数のゲート線ＧＬを駆動する機能を有する。ソースドライバ５４２は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂに信号を出力するための複数のソース線ＳＬを駆動する機能を有する。また駆動回路５４０は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂで表示を行うための電圧を、複数の配線を介して画素回路５６２Ｒ、５６２Ｇ、５６２Ｂに供給する。

機能回路５５０は、ＣＰＵ５５１を有する。ＣＰＵ５５１は、ＣＰＵコア５５３を有する。ＣＰＵコア５５３は、演算処理に用いられるデータを一時的に保持するためのフリップフロップ５８０を有する。フリップフロップ５８０は、複数のスキャンフリップフロップ５８１を有し、各スキャンフリップフロップ５８１は、表示部５６０に設けられるバックアップ回路５８２に電気的に接続される。

表示部５６０は、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂ、バックアップ回路５８２が設けられた画素５６１を複数有する。バックアップ回路５８２は、図１９で説明したように、必ずしも繰り返し単位である画素５６１内に配置する必要はない。表示部５６０の形状、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂの形状等に応じて、自由に配置することが可能である。

＜画素回路の構成例＞
図２１（Ａ）および図２１（Ｂ）では、画素回路５６２Ｒ、５６２Ｇ、５６２Ｂに適用可能な画素回路５６２の構成例、および画素回路５６２に接続される発光素子５７０について示す。図２１（Ａ）は各素子の接続を示す図、図２１（Ｂ）は、駆動回路５４０、画素回路５６２および発光素子５７０の上下関係を模式的に示す図である。

本明細書等において、素子という用語を「デバイス」と言い換えることができる場合がある。例えば、表示素子、発光素子、及び液晶素子は、例えば表示デバイス、発光デバイス、及び液晶デバイスと言い換えることができる。

図２１（Ａ）および図２１（Ｂ）に一例として示す画素回路５６２は、スイッチＳＷ２１、スイッチＳＷ２２、トランジスタＭ２１、および容量Ｃ２１備える。スイッチＳＷ２１、スイッチＳＷ２２、トランジスタＭ２１は、ＯＳトランジスタで構成することができる。スイッチＳＷ２１、スイッチＳＷ２２、トランジスタＭ２１の各ＯＳトランジスタは、バックゲート電極を備えていることが好ましく、この場合、バックゲート電極にゲート電極と同じ信号を与える構成、バックゲート電極にゲート電極と異なる信号を与える構成とすることができる。

トランジスタＭ２１は、スイッチＳＷ２１と電気的に接続されるゲート電極と、発光素子５７０と電気的に接続される第１の電極と、配線ＡＮＯと電気的に接続される第２の電極と、を備える。配線ＡＮＯは、発光素子５７０に電流を供給するための電位を与えるための配線である。

スイッチＳＷ２１は、トランジスタＭ２１のゲート電極と電気的に接続される第１の端子と、ソース線ＳＬと電気的に接続される第２の端子と、ゲート線ＧＬ１の電位に基づいて、導通状態または非導通状態を制御する機能を備える。

スイッチＳＷ２２は、配線Ｖ０と電気的に接続される第１の端子と、発光素子５７０と電気的に接続される第２の端子と、ゲート線ＧＬ２の電位に基づいて、導通状態または非導通状態を制御する機能を備える。配線Ｖ０は、基準電位を与えるための配線、および画素回路５６２を流れる電流を駆動回路５４０または機能回路５５０に出力するための配線である。

容量Ｃ２１は、トランジスタＭ２１のゲート電極と電気的に接続される導電膜と、スイッチＳＷ２２の第２の電極と電気的に接続される導電膜を備える。

発光素子５７０は、トランジスタＭ２１の第１の電極に電気的に接続される第１の電極と、配線ＶＣＯＭに電気的に接続される第２の電極と、を備える。配線ＶＣＯＭは、発光素子５７０に電流を供給するための電位を与えるための配線である。

これにより、トランジスタＭ２１のゲート電極に与えられる画像信号に応じて発光素子５７０が射出する光の強度を制御することができる。またスイッチＳＷ２２を介して与えられる配線Ｖ０の基準電位によって発光素子５７０に流れる電流量を大きくすることができる。また配線Ｖ０を流れる電流量を外部回路でモニターすることで、発光素子に流れる電流量を見積もることができる。これにより、画素の欠陥等を検出することができる。

なお図２１（Ｂ）に一例として示す構成では、画素回路５６２と、駆動回路５４０と、を電気的に接続する配線を短くすることができるため、当該配線の配線抵抗を小さくすることができる。よって、データの書き込みを高速に行うことができるため、表示装置５１０を高速に駆動させることができる。これにより、表示装置５１０が有する画素５６１を多くしても十分なフレーム期間を確保することができるため、表示装置５１０の画素密度を高めることができる。また、表示装置５１０の画素密度を高めることにより、表示装置５１０により表示される画像の精細度を高めることができる。例えば、表示装置５１０の画素密度を、１０００ｐｐｉ以上とすることができ、又は５０００ｐｐｉ以上とすることができ、又は７０００ｐｐｉ以上とすることができる。よって、表示装置５１０は、例えばＡＲ、又はＶＲ用の表示装置とすることができ、ＨＭＤ等、表示部と使用者の距離が近い電子機器に好適に適用することができる。

図２１（Ｂ）において、ゲート線ＧＬ１、ゲート線ＧＬ２、配線ＡＮＯ、配線ＶＣＯＭ、配線Ｖ０、ソース線ＳＬは、画素回路５６２下方の駆動回路５４０から配線を介して供給される図を示しているが、本発明の一態様はこれに限らない。例えば、駆動回路５４０の信号および電圧を供給する配線を、表示部５６０の外周部に引き回し、層５３０にマトリクス状に配置される各画素回路５６２と電気的に接続する構成としてもよい。この場合、駆動回路５４０が有するゲートドライバ５４１を層５３０に設ける構成が有効である。つまりゲートドライバ５４１のトランジスタは、ＯＳトランジスタとする構成が有効である。駆動回路５４０が有するソースドライバ５４２の機能の一部を層５３０に設ける構成が有効である。例えば、ソースドライバ５４２が出力する信号を各ソース線に振り分けるデマルチプレクサを層５３０に設ける構成が有効である。デマルチプレクサのトランジスタは、ＯＳトランジスタとする構成が有効である。

＜表示補正システムの構成例＞
本発明の一態様の表示システムは、表示補正システムを有していてもよい。当該表示補正システムは、発光素子５７０に流れる電流Ｉ_ＥＬを補正することで、輝点や暗点などの不良画素に基づく表示不良を低減することができる。

図２２（Ａ）に示す回路図は、図２１（Ａ）に示す画素回路５６２の一部を抜きだして図示したものである。発光素子５７０に流れる電流Ｉ_ＥＬは、輝点や暗点などを引き起こす不良画素の場合、正常な表示の画素と比べて、極端に大きくなる、または小さくなる。

ＣＰＵ５５１は、スイッチＳＷ２３を介して流れるモニター電流Ｉ_ＭＯＮＩのデータを定期的に取得する。当該モニター電流Ｉ_ＭＯＮＩの電流量をＣＰＵ５５１で扱うことのできるデジタルデータに変換し、当該デジタルデータを用いてＣＰＵ５５１では演算処理を行う。ＣＰＵ５５１における演算処理によって不良画素を推定し、ＣＰＵ５５１では不良画素による表示不良を視認しづらくするための補正を行う。例えば、図２２（Ｂ）に図示する画素５６１Ｄが不良画素の場合、隣接する画素５６１Ｎの発光素子５７０に流れる電流Ｉ_ＥＬを補正する。

当該補正は、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの人工ニューラルネットワークに基づく演算を実行することで見積もることができる。

上述の補正によって、隣接する画素５６１Ｎを流れる電流Ｉ_ＥＬを電流Ｉ_ＥＬ＿Ｃと補正することで、不良画素と画素５６１Ｎとが合成された画素５６１Ｇとして表示をおこなうことで、輝点や暗点などの不良画素に起因する表示不良を見えづらくし、正常な表示とすることができる。

なお表示補正システムによる画素に流れる電流を補正するための演算は、上述したＣＰＵ５５１において、演算途中のデータをバックアップデータとして保持し続けることができる。そのため、人工ニューラルネットワークに基づく演算といった演算量の膨大な演算処理を行う上で特に有効である。なおＣＰＵ５５１をアプリケーションプロセッサとして機能させることで、フレーム周波数を可変にする駆動、などを組み合わせて、表示不良の低減の他、低消費電力化を図ることも可能である。

＜表示装置の変形例＞
図２３では、上記説明した表示装置５１０が有する各構成の変形例について示す。

図２３に示す表示装置５１０Ａのブロック図は、図２０の表示装置５１０における機能回路５５０にアクセラレータ５５２を追加した構成に相当する。

上述した表示補正システムにおいて人工ニューラルネットワークに基づく演算を行う場合、積和演算を繰り返し行う構成となる。アクセラレータ５５２は、人工ニューラルネットワークＮＮの積和演算処理の専用演算回路として機能する。アクセラレータ５５２を用いた演算では、上述した表示不良に起因する補正、あるいは表示データをアップコンバートするなどして、画像の輪郭を補正する処理などを行うことができる。なおアクセラレータ５５２による演算処理を行う間、ＣＰＵ５５１をパワーゲーティング制御する構成とすることで低消費電力化を図ることができる。

（実施の形態４）
本実施の形態では、本発明の一態様である表示装置に用いることができる発光素子（発光デバイス）について説明する。

＜発光素子５７０の構成例＞
発光素子５７０が有するＥＬ層６８６は、図２４（Ａ）に示すように、層４４２０、発光層４４１１、層４４３０などの複数の層で構成することができる。層４４２０は、例えば電子注入性の高い物質を含む層（電子注入層）および電子輸送性の高い物質を含む層（電子輸送層）などを有することができる。発光層４４１１は、例えば発光性の化合物を有する。層４４３０は、例えば正孔注入性の高い物質を含む層（正孔注入層）および正孔輸送性の高い物質を含む層（正孔輸送層）を有することができる。

一対の電極間に設けられた層４４２０、発光層４４１１および層４４３０を有する構成は単一の発光ユニットとして機能することができ、本明細書では図２４（Ａ）の構成をシングル構造と呼ぶ。

なお、図２４（Ｂ）に示すように層４４２０と層４４３０との間に複数の発光層（発光層４４１１、４４１２、４４１３）が設けられる構成もシングル構造のバリエーションである。

また、図２４（Ｃ）に示すように、複数の発光ユニット（ＥＬ層６８６ａ、６８６ｂ）が中間層（電荷発生層）４４４０を介して直列に接続された構成を本明細書ではタンデム構造と呼ぶ。なお、本明細書等においては、図２４（Ｃ）に示すような構成をタンデム構造として呼称するが、これに限定されず、例えば、タンデム構造をスタック構造と呼んでもよい。なお、タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。

また、上述のシングル構造、及びタンデム構造と、後述するＳＢＳ構造と、を比較した場合、ＳＢＳ構造、タンデム構造、及びシングル構造の順で消費電力を低くすることができる。消費電力を低く抑えたいデバイスの場合においては、ＳＢＳ構造を用いると好適である。一方で、シングル構造、及びタンデム構造は、製造プロセスがＳＢＳ構造よりも簡単であるため、製造コストを低くすることができる、または製造歩留まりを高くすることができるため、好適である。

発光素子５７０の発光色は、ＥＬ層６８６を構成する材料によって、赤、緑、青、シアン、マゼンタ、黄または白などとすることができる。また、発光素子５７０にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。

白色の光を発する発光素子は、発光層に２種類以上の発光物質を含む構成とすることが好ましい。白色発光を得るには、２以上の発光物質の各々の発光が補色の関係となるような発光物質を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光素子全体として白色発光する発光素子を得ることができる。また、発光層を３つ以上有する発光素子の場合も同様である。

発光層には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質を２以上含むことが好ましい。または、発光物質が２以上有し、それぞれの発光物質の発光は、Ｒ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含むことが好ましい。

＜発光素子５７０の形成方法＞
以下では、画素回路５６２上に設けられる発光素子５７０の形成方法について説明する。

図２５（Ａ）に、本発明の一態様の発光素子５７０の上面概略図を示す。発光素子５７０は、赤色を呈する発光素子５７０Ｒ、緑色を呈する発光素子５７０Ｇ、及び青色を呈する発光素子５７０Ｂをそれぞれ複数有する。図２５（Ａ）では、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。なお、図２５（Ａ）に示す発光素子５７０の構成をＳＢＳ（ＳｉｄｅＢｙＳｉｄｅ）構造と呼称してもよい。ＳＢＳ構造とすることで、白色発光の発光素子とカラーフィルタを用いた構成と比較して、消費電力を大幅に低減することができる。また、図２５（Ａ）に示す構成については、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの色を有する構成について例示したがこれに限定されない。例えば、４つ以上の色を有する構成としてもよい。

発光素子５７０Ｒ、発光素子５７０Ｇ、及び発光素子５７０Ｂは、それぞれマトリクス状に配列している。図２５（Ａ）は、一方向に同一の色の発光素子が配列する、いわゆるストライプ配列を示している。なお、発光素子の配列方法はこれに限られず、デルタ配列、ジグザグ配列などの配列方法を適用してもよいし、ペンタイル配列を用いることもできる。

発光素子５７０Ｒ、発光素子５７０Ｇ、及び発光素子５７０Ｂとしては、ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）、またはＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）などの有機ＥＬデバイスを用いることが好ましい。ＥＬ素子が有する発光物質としては、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、無機化合物（量子ドット材料など）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙａｃｔｉｖａｔｅｄｄｅｌａｙｅｄｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）などが挙げられる。

図２５（Ｂ）は、図２５（Ａ）中の一点鎖線Ａ１－Ａ２に対応する断面概略図である。

図２５（Ｂ）には、発光素子５７０Ｒ、発光素子５７０Ｇ、及び発光素子５７０Ｂの断面を示している。発光素子５７０Ｒ、発光素子５７０Ｇ、及び発光素子５７０Ｂは、それぞれ基板３５１上に設けられ、画素電極として機能する導電体６７２、及び共通電極として機能する導電体６８８を有する。

発光素子５７０Ｒは、画素電極として機能する導電体６７２と共通電極として機能する導電体６８８との間に、ＥＬ層６８６Ｒを有する。ＥＬ層６８６Ｒは、少なくとも赤色の波長域に強度を有する光を発する発光性の有機化合物を有する。発光素子５７０Ｇが有するＥＬ層６８６Ｇは、少なくとも緑色の波長域に強度を有する光を発する発光性の有機化合物を有する。発光素子５７０Ｂが有するＥＬ層６８６Ｂは、少なくとも青色の波長域に強度を有する光を発する発光性の有機化合物を有する。

ＥＬ層６８６Ｒ、ＥＬ層６８６Ｇ、及びＥＬ層６８６Ｂは、それぞれ発光性の有機化合物を含む層（発光層）のほかに、電子注入層、電子輸送層、正孔注入層、及び正孔輸送層のうち、一以上を有していてもよい。

画素電極として機能する導電体６７２は、発光素子毎に設けられている。また、共通電極として機能する導電体６８８は、各発光素子に共通な一続きの層として設けられている。画素電極として機能する導電体６７２と共通電極として機能する導電体６８８のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。画素電極として機能する導電体６７２を透光性、共通電極として機能する導電体６８８を反射性とすることで、下面射出型（ボトムエミッション型）の表示装置とすることができ、反対に画素電極として機能する導電体６７２を反射性、共通電極として機能する導電体６８８を透光性とすることで、上面射出型（トップエミッション型）の表示装置とすることができる。なお、画素電極として機能する導電体６７２と共通電極として機能する導電体６８８の双方を透光性とすることで、両面射出型（デュアルエミッション型）の表示装置とすることもできる。

画素電極として機能する導電体６７２の端部を覆って、絶縁層３７２が設けられている。絶縁層３７２の端部は、テーパー形状であることが好ましい。

ＥＬ層６８６Ｒ、ＥＬ層６８６Ｇ、及びＥＬ層６８６Ｂは、それぞれ画素電極として機能する導電体６７２の上面に接する領域と、絶縁層３７２の表面に接する領域と、を有する。また、ＥＬ層６８６Ｒ、ＥＬ層６８６Ｇ、及びＥＬ層６８６Ｂの端部は、絶縁層３７２上に位置する。

図２５（Ｂ）に示すように、異なる色の発光素子間において、２つのＥＬ層の間に隙間が設けられている。このように、ＥＬ層６８６Ｒ、ＥＬ層６８６Ｇ、及びＥＬ層６８６Ｇが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つのＥＬ層を介して電流が流れ、意図しない発光が生じること（クロストークともいう）を好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。

ＥＬ層６８６Ｒ、ＥＬ層６８６Ｇ、及びＥＬ層６８６Ｇは、メタルマスクなどのシャドーマスクを用いた真空蒸着法などにより、作り分けることができる。または、フォトリソグラフィ法により、これらを作り分けてもよい。フォトリソグラフィ法を用いることで、メタルマスクを用いた場合では実現することが困難である高い精細度の表示装置を実現することができる。

また、共通電極として機能する導電体６８８上には、発光素子５７０Ｒ、発光素子５７０Ｇ、及び発光素子５７０Ｂを覆って、保護層３７１が設けられている。保護層３７１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。

保護層３７１としては、例えば、少なくとも無機絶縁膜を含む単層構造または積層構造とすることができる。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜などの酸化物膜または窒化物膜が挙げられる。または、保護層３７１としてインジウムガリウム酸化物、インジウムガリウム亜鉛酸化物などの半導体材料を用いてもよい。なお、保護層３７１としては、ＡＬＤ法、ＣＶＤ法、及びスパッタリング法を用いて形成すればよい。なお、保護層３７１として、無機絶縁膜を含む構成について例示したがこれに限定されない。例えば、保護層３７１として、無機絶縁膜と、有機絶縁膜との積層構造としてもよい。

図２５（Ｃ）には、上記とは異なる例を示している。

図２５（Ｃ）では、白色の光を呈する発光素子５７０Ｗを有する。発光素子５７０Ｗは、画素電極として機能する導電体６７２と共通電極として機能する導電体６８８との間に白色の光を呈するＥＬ層６８６Ｗを有する。

ＥＬ層６８６Ｗとしては、例えば、それぞれの発光色が補色の関係になるように選択された、２以上の発光層を積層した構成とすることができる。また、発光層間に電荷発生層を挟持した、積層型のＥＬ層を用いてもよい。

図２５（Ｃ）には、３つの発光素子５７０Ｗを並べて示している。左の発光素子５７０Ｗの上部には着色層３６４Ｒが設けられている。着色層３６４Ｒは、赤色の光を透過するバンドパスフィルタとして機能する。同様に、中央の発光素子５７０Ｗの上部には緑色の光を透過する着色層３６４Ｇが設けられ、右の発光素子５７０Ｗの上部には、青色の光を透過する着色層３６４Ｂが設けられている。これにより、表示装置はカラーの画像を表示することができる。

ここで、隣接する２つの発光素子５７０Ｗ間において、ＥＬ層６８６Ｗと、共通電極として機能する導電体６８８とがそれぞれ分離されている。これにより、隣接する２つの発光素子５７０Ｗにおいて、ＥＬ層６８６Ｗを介して電流が流れ、意図しない発光が生じることを好適に防ぐことができる。特に、ＥＬ層６８６Ｗとして、２つの発光層の間に電荷発生層が設けられる、積層型のＥＬ素子を用いた場合では、精細度が高いほど、すなわち隣接画素間の距離が小さいほど、クロストークの影響が顕著となり、コントラストが低下してしまうといった問題がある。そのため、このような構成とすることで、高い精細度と、高いコントラストを兼ね備える表示装置を実現できる。

ＥＬ層６８６Ｗ及び共通電極として機能する導電体６８８の分離は、フォトリソグラフィ法により行うことが好ましい。これにより、発光素子間の間隔を狭めることができるため、例えばメタルマスク等のシャドーマスクを用いた場合と比較して、高い開口率の表示装置を実現することができる。

なお、ボトムエミッション型の発光素子の場合は、画素電極として機能する導電体６７２と基板３５１との間に、着色層を設ければよい。

以上が、発光素子についての説明である。

（実施の形態５）
本実施の形態では、本発明の一態様の表示装置を適用した電子機器の構成例について説明する。

本発明の一態様の表示装置及び表示モジュールは、表示機能を有する電子機器等の表示部に適用することができる。このような電子機器としては、例えばテレビジョン装置、ノート型のパーソナルコンピュータ、モニター装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。

特に、本発明の一態様の表示装置及び表示モジュールは、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば腕時計型、ブレスレット型の情報端末機（ウェアラブル機器）、ヘッドマウントディスプレイなどのＶＲ向け機器、またはメガネ型のＡＲ向け機器等、頭部に装着可能なウェアラブル機器等が挙げられる。

図２６（Ａ）に、メガネ型の電子機器７００の斜視図を示す。電子機器７００は、一対の表示パネル７０１、一対の筐体７０２、一対の光学部材７０３、一対の装着部７０４等を有する。

電子機器７００は、光学部材７０３の表示領域７０６に、表示パネル７０１で表示した画像を投影することができる。また、光学部材７０３は透光性を有するため、使用者は光学部材７０３を通して視認される透過像に重ねて、表示領域７０６に表示された画像を見ることができる。したがって電子機器７００は、ＡＲ表示が可能な電子機器である。

また一つの筐体７０２には、前方を撮像することのできるカメラ７０５が設けられている。また図示しないが、いずれか一方の筐体７０２には無線受信機、またはケーブルを接続可能なコネクターを備え、筐体７０２に映像信号等を供給することができる。また、筐体７０２に、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７０６に表示することもできる。また、筐体７０２にはバッテリーが設けられていることが好ましく、無線、または有線によって充電することができる。

続いて、図２６（Ｂ）を用いて、電子機器７００の表示領域７０６への画像の投影方法について説明する。筐体７０２の内部には、表示パネル７０１、レンズ７１１、反射板７１２が設けられている。また、光学部材７０３の表示領域７０６に相当する部分には、ハーフミラーとして機能する反射面７１３を有する。

表示パネル７０１から発せられた光７１５は、レンズ７１１を通過し、反射板７１２により光学部材７０３側へ反射される。光学部材７０３の内部において、光７１５は光学部材７０３の端面で全反射を繰り返し、反射面７１３に到達することで、反射面７１３に画像が投影される。これにより、使用者は、反射面７１３に反射された光７１５と、光学部材７０３（反射面７１３を含む）を透過した透過光７１６の両方を視認することができる。

図２６では、反射板７１２及び反射面７１３がそれぞれ曲面を有する例を示している。これにより、これらが平面である場合に比べて、光学設計の自由度を高めることができ、光学部材７０３の厚さを薄くすることができる。なお、反射板７１２及び反射面７１３を平面としてもよい。

反射板７１２としては、鏡面を有する部材を用いることができ、反射率が高いことが好ましい。また、反射面７１３としては、金属膜の反射を利用したハーフミラーを用いてもよいが、全反射を利用したプリズムなどを用いると、透過光７１６の透過率を高めることができる。

ここで、筐体７０２は、レンズ７１１と表示パネル７０１との距離、またはこれらの角度を調整する機構を有していることが好ましい。これにより、ピンと調整、画像の拡大、縮小などを行うことが可能となる。例えば、レンズ７１１または表示パネル７０１の一方または両方が、光軸方向に移動可能な構成とすればよい。

また筐体７０２は、反射板７１２の角度を調整可能な機構を有していることが好ましい。反射板７１２の角度を変えることで、画像が表示される表示領域７０６の位置を変えることが可能となる。これにより、使用者の目の位置に応じて最適な位置に表示領域７０６を配置することが可能となる。

表示パネル７０１には、本発明の一態様の表示装置、または表示モジュールを適用することができる。したがって極めて精細度の高い表示が可能な電子機器７００とすることができる。

図２７（Ａ）、図２７（Ｂ）に、ゴーグル型の電子機器７５０の斜視図を示す。図２７（Ａ）は、電子機器７５０の正面、平面及び左側面を示す斜視図であり、図２７（Ｂ）は、電子機器７５０の背面、底面、及び右側面を示す斜視図である。

電子機器７５０は、一対の表示パネル７５１、筐体７５２、一対の装着部７５４、緩衝部材７５５、一対のレンズ７５６等を有する。一対の表示パネル７５１は、筐体７５２の内部の、レンズ７５６を通して視認できる位置にそれぞれ設けられている。

電子機器７５０は、ＶＲ向けの電子機器である。電子機器７５０を装着した使用者は、レンズ７５６を通して表示パネル７５１に表示される画像を視認することができる。また一対の表示パネル７５１に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。

また、筐体７５２の背面側には、入力端子７５７と、出力端子７５８とが設けられている。入力端子７５７には映像出力機器等からの映像信号、または筐体７５２内に設けられるバッテリーを充電するための電力等を供給するケーブルを接続することができる。出力端子７５８としては、例えば音声出力端子として機能し、イヤフォン、ヘッドフォン等を接続することができる。なお、無線通信により音声データを出力可能な構成とする場合、または外部の映像出力機器から音声を出力する場合には、当該音声出力端子を設けなくてもよい。

また、筐体７５２は、レンズ７５６及び表示パネル７５１が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ７５６と表示パネル７５１との距離を変えることで、ピントを調整する機構を有していることが好ましい。

表示パネル７５１には、本発明の一態様の表示装置、または表示モジュールを適用することができる。したがって極めて精細度の高い表示が可能な電子機器７５０とすることができる。これにより、使用者に高い没入感を感じさせることができる。

緩衝部材７５５は、使用者の顔（額、頬など）に接触する部分である。緩衝部材７５５が使用者の顔と密着することにより、光漏れを防ぐことができ、より没入感を高めることができる。緩衝部材７５５は、使用者が電子機器７５０を装着した際に使用者の顔に密着するよう、緩衝部材７５５としては柔らかな素材を用いることが好ましい。例えばゴム、シリコーンゴム、ウレタン、スポンジなどの素材を用いることができる。また、スポンジ等の表面を布、革（天然皮革または合成皮革）、などで覆ったものを用いると、使用者の顔と緩衝部材７５５との間に隙間が生じにくく光漏れを好適に防ぐことができる。また、このような素材を用いると、肌触りが良いことに加え、寒い季節などに装着した際に、使用者に冷たさを感じさせないため好ましい。緩衝部材７５５または装着部７５４などの、使用者の肌に触れる部材は、取り外し可能な構成とすると、クリーニングまたは交換が容易となるため好ましい。

１０表示装置
１０Ａ表示装置
１０Ｂ表示装置
１０Ｃ表示装置
１０Ｄ表示装置
１０Ｅ表示装置
１０Ｆ表示装置
１１画素回路
１２発光素子
１２Ｂ発光素子
１２Ｇ発光素子
１２Ｒ発光素子
１２Ｘ発光素子
２０画素
２０Ｂ副画素
２０Ｇ副画素
２０Ｒ副画素
２０Ｘ副画素
２１配線
２２配線
２２ａ配線
２２ｂ配線
２２ｃ配線
２２ｄ配線
２３配線
２４画素電極
２５導電層
２７導電層
３０ａトランジスタ
３０ｂトランジスタ
３０ｃトランジスタ
３０ｄトランジスタ
３１ａ半導体層
３１ｂ半導体層
３１ｃ半導体層
３１ｄ半導体層
３２ダミー層
１００表示装置
１０１基板
１０２基板
１１０領域
１１１回路
１１２回路
１１６ソース線
１１７ゲート線
１２０Ｂ発光ユニット
１２０Ｇ発光ユニット
１２０Ｒ発光ユニット
１５０画素
１５１画素
１８０表示モジュール
１８１表示部
１８２回路部
１８３画素回路部
１８３ａ画素回路
１８４画素部
１８４ａ画素
１８５端子部
１８６配線部
１９０ＦＰＣ
２００Ａ表示装置
２００Ｂ表示装置
２０１基板
２０２基板
２０３配線層
２１０トランジスタ
２１１導電層
２１２低抵抗領域
２１３絶縁層
２１４絶縁層
２１５素子分離層
２２０トランジスタ
２２１半導体層
２２３絶縁層
２２４導電層
２２５導電層
２２６絶縁層
２２７導電層
２３１絶縁層
２３２絶縁層
２３３絶縁層
２３４絶縁層
２３５絶縁層
２４０容量素子
２４１導電層
２４２導電層
２４３絶縁層
２５０Ｇ発光素子
２５０Ｒ発光素子
２５１導電層
２５２Ｇ導電層
２５２Ｒ導電層
２５３ＧＥＬ層
２５３ＲＥＬ層
２５３ＷＥＬ層
２５４導電層
２５５Ｂ着色層
２５５Ｇ着色層
２５５Ｒ着色層
２５６絶縁層
２５７レンズアレイ
２６１絶縁層
２６２絶縁層
２７１導電層
２７２プラグ
２７３層間絶縁層
３５１基板
３６４Ｂ着色層
３６４Ｇ着色層
３６４Ｒ着色層
３７１保護層
３７２絶縁層
５１０表示装置
５１０Ａ表示装置
５２０層
５３０層
５４０駆動回路
５４１ゲートドライバ
５４２ソースドライバ
５５０機能回路
５５１ＣＰＵ
５５２アクセラレータ
５５３ＣＰＵコア
５６０表示部
５６１画素
５６１Ｄ画素
５６１Ｇ画素
５６１Ｎ画素
５６２画素回路
５６２Ｂ画素回路
５６２Ｇ画素回路
５６２Ｒ画素回路
５７０発光素子
５７０Ｂ発光素子
５７０Ｇ発光素子
５７０Ｒ発光素子
５７０Ｗ発光素子
５８０フリップフロップ
５８１スキャンフリップフロップ
５８２バックアップ回路
６７２導電体
６８６ＥＬ層
６８６ａＥＬ層
６８６ｂＥＬ層
６８６ＢＥＬ層
６８６ＧＥＬ層
６８６ＲＥＬ層
６８６ＷＥＬ層
６８８導電体
７００電子機器
７０１表示パネル
７０２筐体
７０３光学部材
７０４装着部
７０５カメラ
７０６表示領域
７１１レンズ
７１２反射板
７１３反射面
７１５光
７１６透過光
７５０電子機器
７５１表示パネル
７５２筐体
７５４装着部
７５５緩衝部材
７５６レンズ
７５７入力端子
７５８出力端子
４４１１発光層
４４１２発光層
４４１３発光層
４４２０層
４４３０層

Claims

二次元マトリクス状に配置された複数の画素を有する表示装置の補正方法であって、
前記画素に流れる電流を読み出すステップと、
前記電流から、画素パラメータを取得するステップと、
前記画素パラメータに基づいて、異常画素のアドレスを特定するステップと、
前記異常画素の周囲の前記画素の輝度を高めるように、補正パラメータを設定するステップと、
を有する、表示装置の補正方法。
二次元マトリクス状に配置された複数の画素を有する表示装置の補正方法であって、
前記画素に流れる電流を読み出すステップと、
前記電流から、画素パラメータを取得するステップと、
前記画素パラメータに基づいて、異常画素のアドレスを特定するステップと、
前記異常画素の周囲の前記画素の輝度を下げるように、補正パラメータを設定するステップと、
を有する、表示装置の補正方法。
請求項１または請求項２において、
さらに前記画素パラメータのばらつきをキャンセルするように、前記補正パラメータを設定する、
表示装置の補正方法。
請求項１乃至請求項３のいずれか一において、
前記画素パラメータは、駆動トランジスタのしきい値電圧、前記駆動トランジスタの電界効果移動度、発光素子のしきい値電圧、または前記発光素子に流れる電流値である、
表示装置の補正方法。
請求項１乃至請求項４のいずれか一において、
前記表示装置は、回路部と、前記回路部上の画素回路部と、前記画素回路部上の画素部と、を有し、
前記回路部は、チャネル形成領域に単結晶シリコンを有するトランジスタを有し、
前記画素回路部は、チャネル形成領域に金属酸化物を有するトランジスタを有し、
前記画素部は、発光ユニットを有する、
表示装置の補正方法。
請求項５において、
前記回路部は、複数の領域に分割され、
前記領域の一つは、ソースドライバ回路と、ゲートドライバ回路と、を有し、
前記ソースドライバ回路は、複数のソース線が電気的に接続され、
前記ゲートドライバ回路は、複数のゲート線が電気的に接続される、
表示装置の補正方法。