JP2022096844A - 表示パネル及び表示装置 - Google Patents

Abstract

【課題】検査用スイッチング素子が破損するのを防止して、表示不良となるのを防止することが可能な表示パネル及び表示装置を提供する。【解決手段】表示パネルは、複数のデータ線１１ｂ及び複数の走査線１１ａと、複数のデータ線１１ｂに個別に接続されている複数の検査用スイッチング素子１５ａと、複数の検査用スイッチング素子１５ａの少なくとも１つに接続された検査用配線と、当該検査用配線に接続され、検査用スイッチング素子１５ａの抵抗値Ｒ２よりも低い抵抗値Ｒ１を有する保護用スイッチング素子１８と、を備える。【選択図】図３

Description

本発明は、検査用スイッチング素子を備えた表示パネル及び表示装置に関する。

従来、検査用スイッチング素子を有する基板を備えた表示パネル及び表示装置が知られている。このような表示パネル及び表示装置は、例えば、特許文献１に開示されている。

上記特許文献１の表示パネルの基板上には、複数の画素電極にそれぞれ接続された複数のデータ線が形成されている。また、基板上には、複数のデータ線にそれぞれ接続された複数の検査用スイッチング素子と、当該検査用スイッチング素子に検査用の信号を入力するための検査用配線とが設けられている。そして、検査用スイッチング素子に検査用の信号が入力されることにより、データ線を介して、複数の画素電極のそれぞれに電圧が印加される。そして、表示装置の画面の表示が目視により確認されることにより、表示装置における欠陥が検査される。

特開平１１－３３８３７６号公報

ここで、表示パネルが高解像度化される程、データ線へ信号を印加する時間（書き込み時間）を短くする必要が生じる。この書き込み時間を短くするために、複数の検査用スイッチング素子の抵抗値を小さくする必要が生じる。しかしながら、上記特許文献１に記載のような従来の表示装置（表示パネル）において、基板の外部から検査用配線に静電気が侵入した場合、検査用配線に接続された複数の検査用スイッチング素子に静電気が印加されてしまう。この結果、抵抗値が小さい検査用スイッチング素子に大きな電流が流れてしまい、検査用スイッチング素子が破損する場合があると考えられる。この場合、破損した検査用スイッチング素子が常に導通した状態となってしまう。これによって、上記特許文献１に記載されているような従来の表示装置では、表示装置に映像が表示される際にデータ線に印加される信号にノイズが含まれてしまい、表示不良となる場合がある。

この開示は、上記のような課題を解決するためになされたものであり、検査用スイッチング素子が破損するのを防止して、表示不良となるのを防止することが可能な表示パネル及び表示装置を提供することを目的とする。

上記課題を解決するために、本開示の第１の態様に係る表示パネルは、複数の画素電極と、複数の画素電極に個別に接続される複数の画素スイッチング素子と、複数の画素スイッチング素子に接続された複数のデータ線及び複数の走査線と、複数のデータ線に個別に接続されているか、または、複数の走査線に個別に接続され、検査用の信号の供給をスイッチングするための複数の検査用スイッチング素子と、複数の検査用スイッチング素子の少なくとも１つに接続され、検査用の信号を伝達する検査用配線と、検査用配線に接続された検査用スイッチング素子を保護するための保護用スイッチング素子であって、検査用配線に接続された検査用スイッチング素子の抵抗値よりも低い抵抗値を有するとともに、検査用配線に接続されている保護用スイッチング素子と、を備える。

また、第２の態様に係る表示装置は、上記第１の態様に係る表示パネルと、複数の画素スイッチング素子に走査信号及びデータ信号を送信する制御回路と、を備える。

上記構成の表示パネル及び表示装置によれば、検査用スイッチング素子が破損するのを防止して、表示不良となるのを防止することができる。

図１は、一実施形態に係る表示装置の構成を示すブロック図である。 図２は、一実施形態に係る表示パネルの構成を示す断面図である。 図３は、一実施形態に係る第１基板の構成を模式的に示す平面図である。 図４は、走査線及びデータ線と画素スイッチング素子との接続に関する構成を説明するための回路図である。 図５は、図３における保護用スイッチング素子の近傍の構成を示す部分拡大図である。 図６は、保護用スイッチング素子の断面図である。 図７Ａは、検査用スイッチング素子の平面図である。 図７Ｂは、保護用スイッチング素子の平面図である。

以下、図面を参照し、本開示の一実施形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。

［表示装置の全体構成］
本実施形態による表示装置１００の構成について説明する。図１は、本実施形態による表示装置１００の基本的な構成を示すブロック図であり、図２は、表示装置１００の表示パネル１の基本的な構成を示す断面図である。

図１に示すように、表示装置１００は、表示パネル１と、制御回路２とを備える。表示パネル１は、制御回路２からの走査信号及びデータ信号に基づいて、画像及び映像を表示する。制御回路２は、表示装置１００におけるホストコンピューターである。制御回路２は、表示パネル１に走査信号及びデータ信号を出力する。

図２に示すように、表示パネル１は、第１基板１０と、第２基板２０と、液晶層３０とを備える。第１基板１０は、例えば、アクティブマトリクス基板である。第２基板２０は、第１基板１０に対向して配置される対向基板である。液晶層３０は、第１基板１０と第２基板２０との間に配置されている。具体的には、液晶層３０は、第１基板１０と第２基板２０との間に挟持されている。また、表示パネル１は、第１基板１０と第２基板２０とを挟むように一対の偏光板４０ａおよび４０ｂが設けられている。また、例えば、偏光板４０ｂの表面には、カバーガラス５０が設けられ、偏光板４０ａに対向してバックライト６０が設けられている。第２基板２０は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ（図示せず）を備えている。

図３は、第１基板１０を平面視した模式的な図である。第１基板１０は、複数の走査線１１ａと、複数のデータ線１１ｂと、ゲートドライバ１２ａと、ソースドライバ１２ｂと、を有する。第１基板１０では、複数の走査線１１ａと複数のデータ線１１ｂとが格子状に形成されている。そして、走査線１１ａとデータ線１１ｂとにより区画された領域の各々に、画素電極１３が設けられている。そして、複数の画素電極１３が設けられた領域は、映像が表示される表示領域Ｅ１を構成する。各画素電極１３は、第２基板２０に設けられたカラーフィルタ（図示略）のＲ、Ｇ、Ｂのいずれかの色に対応して設けられている。

図４は、走査線１１ａとデータ線１１ｂとにより区画された領域における回路図である。この区画された領域には、画素電極１３と、画素スイッチング素子１４と、共通電極２１とを有する。画素スイッチング素子１４は、例えば、ＴＦＴ（薄膜トランジスタ）である。画素スイッチング素子１４のゲート電極は、走査線１１ａと接続され、画素スイッチング素子１４のソース電極は、データ線１１ｂと接続され、画素スイッチング素子１４のドレイン電極は、画素電極１３と接続されている。また、液晶層３０に含まれる液晶分子の駆動方式は、横電界駆動方式である。また、共通電極２１は、第１基板１０において画素電極１３よりも液晶層３０側に設けられており、複数の画素電極１３に対向して配置されている。また、共通電極２１は、複数の画素電極１３に共通して設けられている。

そして、ゲートドライバ１２ａとソースドライバ１２ｂとは、例えば、表示領域Ｅ１より外側の額縁領域に設けられる。ゲートドライバ１２ａは、各走査線１１ａに対応して設けられたシフトレジスタ（図示せず）を有する。シフトレジスタは、対応する一の走査線１１ａと接続されている。ゲートドライバ１２ａの各シフトレジスタは、制御回路２から供給される走査信号に基づいて走査線１１ａを選択または非選択に切り替える走査電圧を各走査線１１ａに対して印加する。ソースドライバ１２ｂは、各データ線１１ｂと接続されている。ソースドライバ１２ｂは、制御回路２から供給されるデータ信号に基づいて、画像を表示するための電圧を各データ線１１ｂに対して印加する。

（検査用スイッチング素子及び保護用スイッチング素子の構成）
図３に示すように、表示パネル１の第１基板１０には、表示領域Ｅ１よりも外側の額縁領域において、複数の検査用スイッチング素子１５ａ及び１５ｂと、複数の検査用入力端子１６及び１７と、複数の保護用スイッチング素子１８と、複数の保護用スイッチング素子１９と、コンデンサ７１及び７２とが設けられている。ここで、本実施形態では、保護用スイッチング素子１８は、複数の検査用スイッチング素子１５ａを保護する機能を有する。また、保護用スイッチング素子１９は、複数の検査用スイッチング素子１５ｂを保護する機能を有する。保護用スイッチング素子１８及び１９による保護に関する動作（保護動作）の詳細は、後述する。

また、図３に示すように、複数の検査用スイッチング素子１５ａは、データ線１１ｂに対する検査用の信号の供給をスイッチングする素子である。表示パネル１が製造される際に、検査用スイッチング素子１５ａに検査用の信号（検査用のデータ信号）が入力されることにより、データ線１１ｂを介して、複数の画素電極１３のそれぞれに電圧が印加される。検査用スイッチング素子１５ｂは、走査線１１ａに対する検査用の信号の供給をスイッチングする素子である。また、表示パネル１が製造される際に、検査用スイッチング素子１５ｂに検査用の信号（検査用の走査信号）が入力されることにより、走査線１１ａを介して、複数の画素電極１３のそれぞれに電圧が印加される。そして、表示パネル１の画面に表示が行われることにより欠陥が検査される。また、検査用スイッチング素子１５ａ及び１５ｂは、それぞれ、例えば、薄膜トランジスタ（ＴＦＴ）である。複数の検査用スイッチング素子１５ａは、それぞれ、複数のデータ線１１ｂに個別に接続されている。例えば、平面視において、検査用スイッチング素子１５ａは、複数のデータ線１１ｂの間に配置されている。また、複数の検査用スイッチング素子１５ｂは、それぞれ、複数の走査線１１ａに個別に接続されている。

複数の検査用スイッチング素子１５ａは、平面視において、Ｘ方向に直線状に並んで配置されている。複数の検査用スイッチング素子１５ｂは、平面視において、Ｙ方向に直線状に並んで配置されている。また、複数の検査用スイッチング素子１５ａは、検査用配線８１（図５参照）に並列に接続されている。また、複数の検査用スイッチング素子１５ｂは、検査用配線８２に並列に接続されている。

また、図３に示すように、保護用スイッチング素子１８は、平面視において、直線状に並んで配置された複数の検査用スイッチング素子１５ａにＸ方向の反対側に隣り合って配置されている。保護用スイッチング素子１９は、平面視において、直線状に並んで配置された複数の検査用スイッチング素子１５ｂにＹ方向の反対側に隣り合って配置されている。この構成によれば、保護用スイッチング素子１８（１９）と検査用入力端子１６（１７）との間の検査用配線８１（８２）を、検査用スイッチング素子１５ａ（１５ｂ）と検査用入力端子１６（１７）との間の検査用配線８１（８２）よりも短くすることができるので、保護用スイッチング素子１８（１９）と検査用入力端子１６（１７）との間の検査用配線８１（８２）の抵抗値を、検査用スイッチング素子１５ａ（１５ｂ）と検査用入力端子１６（１７）との間の検査用配線８１（８２）の抵抗値よりも小さくすることができる。

図５は、複数の検査用スイッチング素子１５ａ及び保護用スイッチング素子１８の構成を説明するための回路図である。図５に示すように、複数の検査用入力端子１６は、検査用配線８１に接続されている。そして、複数の検査用入力端子１６には、それぞれ、検査用の信号が入力される。例えば、複数の検査用スイッチング素子１５ａのゲート電極９２ａ及び複数の保護用スイッチング素子１８のゲート電極９１ａに接続された検査用入力端子１６（図５の「ＳＷ」）には、検査用のゲート信号が入力される。また、複数の検査用スイッチング素子１５ａのソース電極９２ｂ及び複数の保護用スイッチング素子１８のソース電極９１ｂに接続された検査用入力端子１６（図５の「Ｒ」、「Ｇ」及び「Ｂ」）には、検査用のデータ信号が入力される。また、図５に示すように、保護用スイッチング素子１８は、複数の検査用スイッチング素子１５ａよりも検査用入力端子１６に近い位置において、検査用配線８１に接続されている。

また、図３に示すように、複数の検査用入力端子１７は、検査用配線８２に接続されている。そして、複数の検査用入力端子１７には、それぞれ、検査用の信号が入力される。例えば、複数の検査用スイッチング素子１５ｂのゲート電極及び複数の保護用スイッチング素子１９のゲート電極に接続された検査用入力端子１７（図３の「ＳＷ」）には、検査用の信号が入力される。また、複数の検査用スイッチング素子１５ｂのソース電極及び複数の保護用スイッチング素子１９のソース電極に接続された検査用入力端子１７（図３の「Ｓ」）には、検査用の信号が入力される。また、保護用スイッチング素子１９は、複数の検査用スイッチング素子１５ｂよりも検査用入力端子１７に近い位置において、検査用配線８２に接続されている。

また、図３に示すように、コンデンサ７１は、保護用スイッチング素子１８と共通配線８３との間に配置されている。コンデンサ７２は、保護用スイッチング素子１９と共通配線８４との間に配置されている。これにより、保護用スイッチング素子１８または１９が静電気により短絡した場合でも、コンデンサ７１及び７２により共通配線８３と検査用配線８１とが短絡すること、及び、共通配線８４と検査用配線８２とが短絡することを防止することができる。また、コンデンサ７１及び７２の電気容量の大きさは、静電気が検査用配線８１または８２に印加された場合に、静電気による電流を通過可能な大きさに設定されている。言い換えると、コンデンサ７１及び７２は、静電気によっては短絡して破損しないように構成されている。また、コンデンサ７１及び７２の電気容量の大きさは、検査用の信号の周波数に対しては、電流が通過しにくい（インピーダンスが大きくなる）値に設定されている。

また、図３に示すように、検査用配線８１は、複数の検査用スイッチング素子１５ａと検査用の信号が入力される検査用入力端子１６とを接続する。検査用配線８２は、複数の検査用スイッチング素子１５ｂと検査用の信号が入力される検査用入力端子１７とを接続する。また、検査用配線８１は、検査用入力端子１６を越えて第１基板１０の端部１０ａまで延びている。また、検査用配線８２は、検査用入力端子１７を越えて第１基板１０の端部１０ａまで延びている。また、端部１０ａは、複数の表示パネル１が一括して製造される際に表示パネル１の分割位置（分割面）に対応する。

図６は、第１基板１０における保護用スイッチング素子１８が設けられた部分の断面図である。図６では、保護用スイッチング素子１８のよりも下の層、及び保護用スイッチング素子１８のよりも上の層の図示を省略している。なお、「上」とは、図６におけるＺ方向を意味するものとし、「下」とは図６におけるＺ方向とは反対方向を意味するものとして説明上記載したものであり、配置方向を限定したものではない。また、保護用スイッチング素子１９の構成は、保護用スイッチング素子１８の構成と同様であるため、説明を省略する。

図６に示すように、保護用スイッチング素子１８は、例えば、薄膜トランジスタ（ＴＦＴ）であり、ゲート電極９１ａと、ソース電極９１ｂと、ドレイン電極９１ｃと、半導体層９１ｄとを含む。また、ゲート電極９１ａと、ソース電極９１ｂ及びドレイン電極９１ｃとの間には、絶縁層９１ｅが設けられている。半導体層９１ｄは、ゲート電極９１ａの上層に形成されている。ゲート電極９１ａとソース電極９１ｂとは、半導体層９１ｄ及び絶縁層９１ｅの上層に形成されている。

図７Ａに検査用スイッチング素子１５ａの平面図を示し、図７Ｂに保護用スイッチング素子１８の平面図を示す。検査用スイッチング素子１５ａは、薄膜トランジスタ（ＴＦＴ）であり、ゲート電極９２ａと、ソース電極９２ｂと、ドレイン電極９２ｃと、半導体層９２ｄとを含む。ここで、図７Ａ及び図７Ｂに示すように、平面視において、ソース電極９１ｂとドレイン電極９１ｃとの距離Ｄ１は、ソース電極９２ｂとドレイン電極９２ｃとの距離Ｄ２よりも小さい。また、平面視において、ソース電極９１ｂとドレイン電極９１ｃとの間に配置された半導体層９１ｄの幅Ｗ１は、ソース電極９２ｂとドレイン電極９２ｃとの間に配置された半導体層９２ｄの幅Ｗ２よりも大きい。これにより、ソース電極９１ｂからドレイン電極９１ｃに向かう方向Ａの単位長さ当たりの半導体層９１ｄの抵抗値を、ソース電極９２ｂからドレイン電極９２ｃに向かう方向Ａの単位長さ当たりの半導体層９２ｄの抵抗値よりも小さくすることができる。なお、「ソース電極とドレイン電極との距離」とは、ソース電極とドレイン電極との最も近接する部分同士の間隔の大きさを意味するものとする。例えば、距離Ｄ１は、ソース電極９１ｂのドレイン電極９１ｃ側の端部と、ドレイン電極９１ｃのソース電極９１ｂ側の端部との距離を意味する。また、「半導体層の幅」とは、ソース電極からドレイン電極に向かう方向Ａに直交する方向Ｂの半導体層の寸法を意味する。

例えば、ゲート電極９１ａとゲート電極９２ａとは、同一の材料により構成されており、同一の層において略同一の厚みに形成されている。また、ソース電極９１ｂとソース電極９２ｂとは、同一の材料により構成されており、同一の層に形成されている。また、ドレイン電極９１ｃとドレイン電極９２ｃとは、同一の材料により構成されており、同一の層に形成されている。半導体層９１ｄと半導体層９２ｄとは、同一の材料により構成されており、同一の層に形成されている。「略同一の厚み」とは、同一の工程で成膜される際の製造誤差の範囲内の厚みを意味するものとして記載している。

これにより、保護用スイッチング素子１８の抵抗値Ｒ１は、検査用スイッチング素子１５ａの抵抗値Ｒ２よりも低い。また、保護用スイッチング素子１９の抵抗値Ｒ３は、検査用スイッチング素子１５ｂの抵抗値Ｒ４よりも低い。特に、半導体層９１ｄの抵抗値が半導体層９２ｄの抵抗値よりも小さい。なお、「抵抗値が低い」とは、同一の電圧の条件に対して電流が流れやすいことを意味し、特に静電気における電圧における抵抗値が低いことを意味する。

共通配線８３と共通配線８４とは、それぞれ、共通電極２１に接続されている。なお、共通配線８３と共通電極２１との接続及び共通配線８３と共通電極２１との接続は、第１基板１０上または第２基板２０上で接続されていることに限られず、表示パネル１と制御回路２との間で電気的に接続されていてもよい。

（表示パネルにおける保護動作）
次に、図３及び図５を参照して、表示パネル１における保護動作について説明する。

例えば、図５に示すように、第１基板１０の端部１０ａから検査用配線８１に、静電気が侵入すると、複数の検査用スイッチング素子１５ａと、保護用スイッチング素子１８とは、互いに並列に接続されているため、検査用スイッチング素子１５ａの抵抗値Ｒ２よりも低い抵抗値Ｒ１を有する保護用スイッチング素子１８に電流が流れる。そして、保護用スイッチング素子１８に流れた電流はコンデンサ７１を介して、共通配線８３に流れ、表示パネル１の外部に静電気は逃がされる。一方、検査用スイッチング素子１５ａには静電気による電流がほとんど流れないので、検査用スイッチング素子１５ａが破損することが防止される。これにより、静電気が検査用配線８１に侵入した場合でも、検査用スイッチング素子１５ａを保護することが可能となる。これにより、検査用スイッチング素子１５ａが破損するのを防止して、表示パネル１の表示不良を防止することができる。

また、図３に示すように、第１基板１０の端部１０ａから検査用配線８２に、静電気が侵入すると、複数の検査用スイッチング素子１５ｂと、保護用スイッチング素子１９とは、互いに並列に接続されているため、検査用スイッチング素子１５ｂの抵抗値Ｒ４よりも低い抵抗値Ｒ３を有する保護用スイッチング素子１９に電流が流れる。そして、保護用スイッチング素子１９に流れた電流はコンデンサ７２を介して、共通配線８４に流れ、表示パネル１の外部に静電気は逃がされる。一方、検査用スイッチング素子１５ｂには静電気による電流がほとんど流れないので、検査用スイッチング素子１５ｂが破損することが防止される。これにより、静電気が検査用配線８２に侵入した場合でも、検査用スイッチング素子１５ｂを保護することが可能となる。これにより、検査用スイッチング素子１５ｂが破損するのを防止して、表示パネル１の表示不良を防止することができる。

［変形等］
以上、上述した実施形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。

（１）例えば、上記実施形態では、画素スイッチング素子１４、検査用スイッチング素子１５ａ及び１５ｂ、及び保護用スイッチング素子１８及び１９を、それぞれ、薄膜トランジスタにより構成する例を示したが、本開示は、これに限られない。すなわち、画素スイッチング素子１４、検査用スイッチング素子１５ａ及び１５ｂ、及び保護用スイッチング素子１８及び１９を、薄膜トランジスタ以外のスイッチング素子（例えば、サイリスタ）により構成してもよい。

（２）また、上記実施形態では、データ線１１ｂに接続された検査用スイッチング素子１５ａを保護するための保護用スイッチング素子１８と、走査線１１ａに接続された検査用スイッチング素子１５ｂを保護するための保護用スイッチング素子１９との両方を設ける例を示したが、本開示は、これに限られない。すなわち、保護用スイッチング素子１８及び１９のうちの少なくとも一方が設けられていればよい。

（３）また、上記実施形態では、共通電極２１を第１基板１０に設けて、液晶層３０に含まれる液晶分子の駆動方式を横電界駆動方式とする例を示したが、本開示は、これに限られない。すなわち、共通電極２１を第２基板２０に設けて、液晶層３０に含まれる液晶分子の駆動方式を縦電界駆動方式としてもよい。

（４）また、上記実施形態では、ゲート電極９１ａとゲート電極９２ａとを、ソース電極９１ｂとソース電極９２ｂとを、ドレイン電極９１ｃとドレイン電極９２ｃとを、ドレイン電極９１ｃとドレイン電極９２ｃとを、半導体層９１ｄと半導体層９２ｄとを、それぞれ、同一の材料、同一の層、略同一の厚みに形成する例を示したが、本開示は、これに限られない。すなわち、ゲート電極９１ａとゲート電極９２ａとを、ソース電極９１ｂとソース電極９２ｂとを、ドレイン電極９１ｃとドレイン電極９２ｃとを、ドレイン電極９１ｃとドレイン電極９２ｃとを、半導体層９１ｄと半導体層９２ｄとを、互いに異なる材料、互いに異なる層、互いに異なる厚みに形成してもよい。

（５）また、上記実施形態では、図７Ａ及び図７Ｂに示すように、保護用スイッチング素子１８のソース電極９１ｂとドレイン電極９１ｃとの距離Ｄ１を、検査用スイッチング素子１５ａのソース電極９２ｂとドレイン電極９２ｃとの距離Ｄ２よりも小さくする例を示したが、本開示は、これに限られない。また、保護用スイッチング素子１８の半導体層９１ｄの幅Ｗ１を、検査用スイッチング素子１５ａの半導体層９２ｄの幅Ｗ２よりも大きくする例を示したが、本開示は、これに限られない。すなわち、保護用スイッチング素子１８の抵抗値Ｒ１が検査用スイッチング素子１５ａの抵抗値Ｒ２よりも小さければ、保護用スイッチング素子１８のソース電極９１ｂとドレイン電極９１ｃとの距離が、検査用スイッチング素子１５ａのソース電極９２ｂとドレイン電極９２ｃとの距離以上でもよく、また、保護用スイッチング素子１８の半導体層９１ｄの幅が、検査用スイッチング素子１５ａの半導体層９２ｄの幅以下でもよい。

（６）また、上記実施形態では、保護用スイッチング素子１８または１９と、共通電極２１とを、共通配線８３または８４を介して接続する例を示したが、本開示は、これに限られない。すなわち、保護用スイッチング素子１８または１９と、共通電極２１とは必ずしも接続されていなくてもよい。

（７）また、上記実施形態では、保護用スイッチング素子１８を、複数の検査用スイッチング素子１５ａに隣り合って配置する例、及び、保護用スイッチング素子１９を、複数の検査用スイッチング素子１５ｂに隣り合って配置する例を示したが、本開示は、これに限られない。すなわち、保護用スイッチング素子１８（１９）を、複数の検査用スイッチング素子１５ａ（１５ｂ）の隣りではない位置に配置してもよい。

（８）また、上記実施形態では、保護用スイッチング素子１８（１９）を、複数の検査用スイッチング素子１５ａ（１５ｂ）よりも検査用入力端子１６（１７）に近い位置に配置する例を示したが、本開示は、これに限られない。すなわち、保護用スイッチング素子１８（１９）を、検査用入力端子１６（１７）から複数の検査用スイッチング素子１５ａ（１５ｂ）よりも遠い位置に配置してもよい。

また、上述した表示パネル及び表示装置は、以下のように説明することができる。

第１の構成に係る表示パネルは、複数の画素電極と、複数の画素電極に個別に接続される複数の画素スイッチング素子と、複数の画素スイッチング素子に接続された複数のデータ線及び複数の走査線と、複数のデータ線に個別に接続されているか、または、複数の走査線に個別に接続され、検査用の信号の供給をスイッチングするための複数の検査用スイッチング素子と、複数の検査用スイッチング素子の少なくとも１つに接続され、検査用の信号を伝達する検査用配線と、検査用配線に接続された検査用スイッチング素子を保護するための保護用スイッチング素子であって、検査用配線に接続された検査用スイッチング素子の抵抗値よりも低い抵抗値を有するとともに、検査用配線に接続されている保護用スイッチング素子と、を備える（第１の構成）。

上記第１の構成によれば、検査用配線に静電気が侵入した場合でも、検査用スイッチング素子に比べて抵抗値が低い保護用スイッチング素子に電流が流れるので、検査用スイッチング素子に流れる電流を小さくすることができる。この結果、検査用配線に静電気が侵入した場合でも、検査用スイッチング素子が破損するのを防止することができる。これにより、検査用スイッチング素子が破損するのを防止して、表示不良となるのを防止することが可能な表示パネルを提供することができる。

第１の構成において、検査用スイッチング素子は、第１ソース電極と第１ドレイン電極とを有する検査用薄膜トランジスタを含んでもよく、保護用スイッチング素子は、第２ソース電極と第２ドレイン電極とを有する保護用薄膜トランジスタを含んでもよく、第２ソース電極と第２ドレイン電極との距離が、第１ソース電極と第１ドレイン電極との距離よりも小さくなるように表示パネルを構成してもよい（第２の構成）。

上記第２の構成によれば、第２ソース電極と第２ドレイン電極との距離が、第１ソース電極と第１ドレイン電極との距離よりも小さくなるので、第２ソース電極と第２ドレイン電極との間の抵抗値を小さくすることができる。この結果、保護用スイッチング素子の抵抗値を、検査用スイッチング素子の抵抗値よりも、容易に低くすることができる。

第２の構成において、検査用薄膜トランジスタは、平面視において、第１ソース電極と第１ドレイン電極との間に配置された第１半導体層を、さらに有してもよく、保護用薄膜トランジスタは、平面視において、第２ソース電極と第２ドレイン電極との間に配置された第２半導体層を、さらに有してもよく、第２ソース電極から第２ドレイン電極に向かう方向に直交する方向における第２半導体層の幅が、第１ソース電極から第１ドレイン電極に向かう方向に直交する方向における第１半導体層の幅以上の大きさになるように表示パネルを構成してもよい（第３の構成）。

上記第３の構成によれば、第２半導体層の幅が第１半導体層の幅以上であるので、第２ソース電極から第２ドレイン電極に向かう方向の単位長さ当たりの第２半導体層の抵抗値を、第１ソース電極から第１ドレイン電極に向かう方向の単位長さ当たりの第１半導体層の抵抗値以下にすることができる。これにより、第２ソース電極と第２ドレイン電極との距離が、第１ソース電極と第１ドレイン電極との距離よりも小さいので、第１半導体層と第２半導体層とを同一の材料でかつ同一の厚みに形成する場合でも、保護用スイッチング素子の抵抗値を、検査用スイッチング素子の抵抗値よりも低くすることができる。

第１～第３のいずれか１つの構成において、表示パネルは、複数の画素電極に対向して配置され、複数の画素電極に共通して形成されている共通電極と、共通電極に接続された共通配線と、保護用スイッチング素子と共通配線との間に配置されたコンデンサと、をさらに備えてもよい（第４の構成）。

上記第４の構成によれば、検査用配線に静電気が侵入した場合でも、保護用スイッチング素子とコンデンサを介して、静電気による電流を共通配線に逃がすことができる。また、保護用スイッチング素子と共通配線との間にコンデンサを配置することにより、保護用スイッチング素子が静電気により導通した場合でも、検査用配線と共通配線とが短絡するのを防止することができる。

第１～第４のいずれか１つの構成において、複数の検査用スイッチング素子は、平面視において、直線状に並んで配置され、保護用薄膜トランジスタは、平面視において、直線状に並んで配置された複数の検査用スイッチング素子に隣り合って配置されていてもよい（第５の構成）。

上記第５の構成によれば、保護用薄膜トランジスタが、複数の検査用スイッチング素子に隣り合って配置されることにより、保護用薄膜トランジスタが、複数の検査用スイッチング素子の隣ではない遠方の位置に設けられる場合に比べて、検査用配線を短くすることができる。

第１～第５のいずれか１つの構成において、表示パネルは、検査用配線に接続され、検査用の信号が入力される検査用端子を、さらに備えてもよく、複数の検査用スイッチング素子は、検査用配線に並列に接続されていてもよく、保護用スイッチング素子は、複数の検査用スイッチング素子よりも検査用端子に近い位置において、検査用配線に接続されていてもよい（第６の構成）。

上記第６の構成によれば、保護用薄膜トランジスタと検査用端子との間の検査用配線を、検査用薄膜トランジスタと検査用端子との間の検査用配線よりも短くすることができるので、保護用薄膜トランジスタと検査用端子との間の検査用配線の抵抗値を、検査用薄膜トランジスタと検査用端子との間の検査用配線の抵抗値よりも小さくすることができる。

本開示の他の実施形態は、上記第１～６の構成のいずれか１つの表示パネルと、複数の画素スイッチング素子に走査信号及びデータ信号を送信する制御回路と、を備える、表示装置（第７の構成）。

上記第７の構成によれば、検査用スイッチング素子が破損するのを防止して、表示不良となるのを防止することが可能な表示装置を提供することができる。

１…表示パネル、２…制御回路、１１ａ…走査線、１１ｂ…データ線、１３…画素電極、１４…画素スイッチング素子、１５ａ，１５ｂ…検査用スイッチング素子、１６，１７…検査用入力端子、１８、１９…保護用スイッチング素子、２１…共通電極、７１，７２…コンデンサ、８１，８２…検査用配線、８３，８４…共通配線、９１ａ，９２ａ…ゲート電極、９１ｂ，９２ｂ…ソース電極、９１ｃ，９２ｃ…ドレイン電極、９１ｄ，９２ｄ…半導体層、１００…表示装置

Claims (7)

1. 複数の画素電極と、
   前記複数の画素電極に個別に接続される複数の画素スイッチング素子と、
   前記複数の画素スイッチング素子に接続された複数のデータ線及び複数の走査線と、
   前記複数のデータ線に個別に接続されているか、または、前記複数の走査線に個別に接続され、検査用の信号の供給をスイッチングするための複数の検査用スイッチング素子と、
   前記複数の検査用スイッチング素子の少なくとも１つに接続され、前記検査用の信号を伝達する検査用配線と、
   前記検査用配線に接続された前記検査用スイッチング素子を保護するための保護用スイッチング素子であって、前記検査用配線に接続された前記検査用スイッチング素子の抵抗値よりも低い抵抗値を有するとともに、前記検査用配線に接続されている保護用スイッチング素子と、を備える、表示パネル。
2. 前記検査用スイッチング素子は、第１ソース電極と第１ドレイン電極とを有する検査用薄膜トランジスタを含み、
   前記保護用スイッチング素子は、第２ソース電極と第２ドレイン電極とを有する保護用薄膜トランジスタを含み、
   前記第２ソース電極と前記第２ドレイン電極との距離は、前記第１ソース電極と前記第１ドレイン電極との距離よりも小さい、請求項１に記載の表示パネル。
3. 前記検査用薄膜トランジスタは、平面視において、前記第１ソース電極と前記第１ドレイン電極との間に配置された第１半導体層を、さらに有し、
   前記保護用薄膜トランジスタは、平面視において、前記第２ソース電極と前記第２ドレイン電極との間に配置された第２半導体層を、さらに有し、
   前記第２ソース電極から前記第２ドレイン電極に向かう方向に直交する方向における前記第２半導体層の幅は、前記第１ソース電極から前記第１ドレイン電極に向かう方向に直交する方向における前記第１半導体層の幅以上の大きさである、請求項２に記載の表示パネル。
4. 前記複数の画素電極に対向して配置され、前記複数の画素電極に共通して形成されている共通電極と、
   前記共通電極に接続された共通配線と、
   前記保護用スイッチング素子と前記共通配線との間に配置されたコンデンサと、をさらに備える、請求項１～３のいずれか１項に記載の表示パネル。
5. 前記複数の検査用スイッチング素子は、平面視において、直線状に並んで配置されており、
   前記保護用薄膜トランジスタは、平面視において、直線状に並んで配置された前記複数の検査用スイッチング素子に隣り合って配置されている、請求項１～４のいずれか１項に記載の表示パネル。
6. 前記検査用配線に接続され、検査用の信号が入力される検査用端子を、さらに備え、
   前記複数の検査用スイッチング素子は、前記検査用配線に並列に接続されており、
   前記保護用スイッチング素子は、前記複数の検査用スイッチング素子よりも前記検査用端子に近い位置において、前記検査用配線に接続されている、請求項１～５のいずれか１項に記載の表示パネル。
7. 請求項１～６のいずれか１項に記載の表示パネルと、
   前記複数の画素スイッチング素子に走査信号及びデータ信号を送信する制御回路と、を備える、表示装置。

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