JP2022096751A - 電圧変動検出回路及び半導体装置 - Google Patents
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Abstract
【課題】ゲートドライバICに内蔵することが可能な電圧変動検出回路及びそのような電圧変動検出回路を構成する半導体装置を提供する。【解決手段】所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、電圧検出点Nに接続された、リサーフ構造を有するジャンクションFETを含むトランジスタTrと、一方端がトランジスタTrと接続され、他方端が基準電位と接続された容量素子Cとを備えることを特徴とする電圧変動検出回路10。【選択図】図1
Description
本発明は、電圧変動検出回路及び半導体装置に関する。
高電圧源(直流入力電源Vin)と接続されたハイサイドスイッチと、ハイサイドスイッチと接続されたローサイドスイッチとを備える電力変換回路(例えば、インバータ)が知られている。このような電力変換回路においては、両方のスイッチが同時にオンして大きな貫通電流が流れること防ぐために、一方のスイッチがオフになってから他方のスイッチがオンするまでの間、両方のスイッチがオフになる期間(デッドタイム)を設けることが一般的に行われている。しかし、デッドタイムは損失を発生させる期間であり、なるべく短くすることが好ましいことから、従来、ハイサイドスイッチとローサイドスイッチの接続点(電圧検出点)の電圧変動を検出することによってデッドタイムを検出し、デッドタイムを制御する電力変換回路が知られている(例えば、特許文献1参照)。
特許文献1に記載の電力変換回路は、図7に示すように、一方端がハイサイドスイッチQ1とローサイドスイッチQ2の接続点Nに接続され、他方端が抵抗Rを介して基準電位(GND)と接続された容量素子920を有する電圧変動検出回路(以下、従来の電圧変動検出回路900という)を備え、電圧検出点としての接続点Nの電圧変動を検出することによってデッドタイムを検出する。電圧変動検出回路900の容量素子920としては、直流入力電源Vinから大電力が流れ込む場合を考慮して比較的高耐圧のものを用いる必要があり、一般に外付けのものが用いられる。このような電力変換回路において、ハイサイドスイッチQ1及びローサイドスイッチQ2は高電圧領域に配置され、各スイッチを駆動する駆動回路等を有するゲートドライバICは比較的低電圧の領域に配置されている。
従来の電圧変動検出回路900によれば、電圧検出点Nの電圧変動が生じると容量素子920に変位電流が流れるため、当該変位電流を検出することで電圧変動を検出することができ、ひいては、デッドタイムを検出することができる。
ところで、近年、電子機器の小型化の要請に伴い、デッドタイムを検出する電圧変動検出回路(容量素子)をゲートドライバICに内蔵することが求められている。この場合、電圧変動検出回路900を構成する容量素子920を半導体基体上に形成する必要がある。そこで、半導体基体910上に絶縁膜950を介して配置された導電膜970と、導電膜970上に比較的厚い絶縁膜990を介して配置された電極980とを形成し、導電膜970、比較的厚い絶縁膜990及び電極980で容量素子920を構成することが考えられる(図8参照)。
しかしながら、ゲートドライバICの製造過程において、半導体基体910上に、信頼性が高く、かつ、厚い絶縁膜を形成することは難しいことから、半導体基体910上に高耐圧の容量素子を形成することは難しく、従来の電圧変動検出回路900をゲートドライバICに内蔵することが難しい、という問題がある。仮に、容量素子920内の誘電体(絶縁膜990)として熱酸化法によって形成された酸化膜を用いる場合には、品質が高い酸化膜を形成することができるが、厚く形成することが難しく、直流入力電源Vinからの電圧に耐えるような高耐圧の容量素子を形成することが難しい。また、仮に、容量素子920内の誘電体(絶縁膜990)として常温又はプラズマCVD法によって形成された酸化膜を用いる場合には、比較的厚く形成することができるものの、常温又はプラズマCVD法による酸化膜は絶縁不良などの不具合が起こりやすく、信頼性が高い容量素子を形成することが難しい。
そこで本発明は上記した問題を解決するためになされたものであり、ゲートドライバICに内蔵することが可能な電圧変動検出回路及びそのような電圧変動検出回路を構成する半導体装置を提供することを目的とする。
本発明の電圧変動検出回路は、所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、前記電圧検出点に接続された、リサーフ構造を有するジャンクションFETを含むトランジスタと、一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする。
本発明の半導体装置は、第1導電型の基板、及び、前記基板上に形成された第2導電型の第1半導体層を有する半導体基体と、前記半導体基体の上方に配置され、前記半導体基体とコンタクトされている第1電極と、前記半導体基体の上方における前記第1電極とは離隔した位置に配置された第2電極と、前記半導体基体の表面上における前記第1電極及び前記第2電極の間の所定の領域に形成された素子分離膜と、前記半導体基体の表面上における前記第2電極と前記素子分離膜との間に配置された絶縁膜と、前記絶縁膜上において、前記素子分離膜と接する位置に配置された第3電極と、前記絶縁膜上において、前記第3電極と離隔した位置に配置された導電膜と、を備え、前記基板、前記第1半導体層、前記素子分離膜、前記第1電極、及び、前記第3電極でリサーフ構造を有するジャンクションFETを含むトランジスタが構成され、前記第1半導体層、前記絶縁膜、及び、前記導電膜で容量素子が構成されていることを特徴とする。
本発明の電圧検出回路及び半導体装置によれば、リサーフ構造を有するジャンクションFETを含むトランジスタを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションFETによってトランジスタのソース電極側(第3電極及び第1導電膜側)の電圧を低く抑えることができ(図3参照)、容量素子に印加される電圧を低く抑えることができる。従って、半導体基体上に高耐圧の容量素子を形成しなくてもよく、低耐圧の容量素子を形成すれば十分であるため、ゲートドライバICの製造過程において、半導体基体上に容量素子を形成することができ、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
以下、本発明の電圧変動検出回路及び半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
[実施形態1]
1.実施形態1における電力変換回路1、及び、実施形態1に係る電圧変動検出回路10の構成
まず、実施形態1に係る電圧変動検出回路10が設けられている電力変換回路1について説明する。図1は、実施形態1における電力変換回路1を説明するために示す図である。なお、符号Rはシャント抵抗を示す。電力変換回路1は、図1に示すように、主要回路C1と、実施形態1に係る電圧変動検出回路10を有するスイッチ制御回路C2とで構成されている。
1.実施形態1における電力変換回路1、及び、実施形態1に係る電圧変動検出回路10の構成
まず、実施形態1に係る電圧変動検出回路10が設けられている電力変換回路1について説明する。図1は、実施形態1における電力変換回路1を説明するために示す図である。なお、符号Rはシャント抵抗を示す。電力変換回路1は、図1に示すように、主要回路C1と、実施形態1に係る電圧変動検出回路10を有するスイッチ制御回路C2とで構成されている。
主要回路C1は、直流入力電源Vinと接続されているハイサイドスイッチQ1と、一方端がハイサイドスイッチQ1と接続され、他方端が基準電位と接続されているローサイドスイッチQ2とを備え、ハイサイドスイッチQ1及びローサイドスイッチQ2の接続点Nと接続された出力端子OUTが設けられている。主要回路C1は、直流入力電源Vinから供給される第1電源電圧で動作する。主要回路C1のハイサイドスイッチQ1及びローサイドスイッチQ2としては適宜のスイッチ素子を用いることができ、実施形態1においては、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)を用いる。
スイッチ制御回路C2は、ハイサイドスイッチQ1及びローサイドスイッチQ2のオンオフを制御する。スイッチ制御回路C2は、発振回路2と、実施形態1に係る電圧変動検出回路10と、検出回路3と、オンオフ制御回路4とを有する。スイッチ制御回路C2においては、直流入力電源Vinとは別の電源Vcc,Vbから電力が供給され、第1電源電圧よりも低い第2電源電圧で動作する。
発振回路2は、スイッチング周波数を設定し、設定された当該スイッチング周波数に基づいて所定のタイミングでスイッチをオフにする信号をオンオフ制御回路4に送る。
実施形態1に係る電圧変動検出回路10は、主要回路C1の接続点Nの電圧変動(時間当たりの電圧変動、すなわち微分値)を検出する電圧変動検出回路である。電圧変動検出回路(微分回路)10は、電圧検出点Nの電圧変動を検出し、検出結果を検出回路3へ送る。電圧変動検出回路10の詳細については後述する。
検出回路3は、電圧変動検出回路10で検出された電圧検出点(接続点N)の電圧上昇が停止するタイミング及び電圧低下が停止するタイミングを検出し、オンオフ制御回路4へ信号を送る。
オンオフ制御回路4は、発振回路2及び検出回路3からの信号に基づいてハイサイドスイッチQ1及びローサイドスイッチQ2のオンオフを制御する。オンオフ制御回路4は、2個のRS型フリップフロップ回路RS-FF1,RS-FF2とドライバ5とを有する。RS-FF1は、セット端子(S)が検出回路3に接続され、リセット端子(R)が発振回路2に接続されており、出力端子がドライバ5の入力端子HINと接続されている。RS-FF2は、セット端子(S)が検出回路3に接続され、リセット端子(R)が発振回路2に接続されており、出力端子がドライバ5の入力端子LINと接続されている。
ドライバ5は、ハイサイドスイッチQ1のゲート電極と端子HOで接続され、入力端子HINから入力される信号に基づいてハイサイドスイッチQ1のオンオフを制御するハイサイドスイッチ制御回路6と、ローサイドスイッチQ2のゲート電極と出力端子LOを介して接続され、入力端子LINから入力される信号に基づいてローサイドスイッチQ2のオンオフを制御するローサイドスイッチ制御回路7とを有する。ドライバ5には、入力端子HIN,LIN、出力端子HO,LO、スイッチ入出力端子VS及び電源端子Vcc,Vbが設けられている。
ところで、従来の電圧変動検出回路900のように、電圧変動検出回路が容量素子のみで構成されている場合(図7参照)には、半導体基体上に、信頼性が高く、かつ、厚い絶縁膜を形成することは難しいことから、半導体基体上に高耐圧の容量素子を形成することは難しく、ゲートドライバICに内蔵することが難しい。そこで、実施形態1に係る電圧変動検出回路10においては、リサーフ構造を有するジャンクションFETを含むトランジスタTrと容量素子Cとが直列に接続された電圧変動検出回路を用いることとした。
トランジスタTrは、電圧検出点(接続点N。OUT端子)と接続され、リサーフ構造を有するジャンクションFETである(図2参照)。トランジスタTrは、ドレイン電極Dが電圧検出点(接続点N)と接続され、ソース電極Sが容量素子Cと接続されているノーマリーオン型の半導体スイッチである。ゲート電極は基準電位と接続されており、トランジスタTrは、スイッチ動作を行わない。
容量素子Cは、一方端がトランジスタTrと接続され、他方端が抵抗Rを介して基準電位と接続されている。実施形態1に係る電圧変動検出回路10は、高電圧の第1電源電圧で動作する電圧検出点Nの電圧変動を検出するが、トランジスタTrのリサーフ構造を有するジャンクションFETにおいて電圧降下が起こるため、容量素子Cに印加される電圧は比較的小さくなる(図4参照)。このため、容量素子Cの耐圧は比較的低くてもよく、数十V程度のものを用いることができる。
本発明の電圧変動検出回路としては、種々の構成の電圧変動検出回路を用いることができるが、実施形態1においては、ゲートドライバICに内蔵することを可能とするため、電圧変動検出回路10として、トランジスタTrと容量素子Cとが同一の半導体基体に形成されている実施形態1に係る半導体装置100を用いることとした。
2.実施形態1に係る半導体装置100の構成
図2は、実施形態1における半導体装置100を説明するために示す断面図である。図2中、符号SRは分離領域を示す。実施形態1に係る半導体装置100は、図2に示すように、半導体基体110と、第1電極120と、第1フィールドプレート122と、第2電極130と、素子分離膜140と、絶縁膜150と、第3電極160と、第2フィールドプレート162と、外部接続部164と、導電膜170とを備える。実施形態1に係る半導体装置100は、図示はしないが、例えば、オンオフ制御回路4のドライバ5を構成する素子の少なくとも一部とも同一の半導体基体に形成されており、ゲートドライバICに内蔵される。以下、トランジスタTrとしてのJFETを構成する領域を第1領域A1とし、容量素子Cを構成する領域を第2領域A2とする。
図2は、実施形態1における半導体装置100を説明するために示す断面図である。図2中、符号SRは分離領域を示す。実施形態1に係る半導体装置100は、図2に示すように、半導体基体110と、第1電極120と、第1フィールドプレート122と、第2電極130と、素子分離膜140と、絶縁膜150と、第3電極160と、第2フィールドプレート162と、外部接続部164と、導電膜170とを備える。実施形態1に係る半導体装置100は、図示はしないが、例えば、オンオフ制御回路4のドライバ5を構成する素子の少なくとも一部とも同一の半導体基体に形成されており、ゲートドライバICに内蔵される。以下、トランジスタTrとしてのJFETを構成する領域を第1領域A1とし、容量素子Cを構成する領域を第2領域A2とする。
半導体基体110は、p-型の基板111と、基板111上に形成されたn-型の第1半導体層112と、第1半導体層112と素子分離膜140との間に配置されたp-型の第2半導体層113と、第1電極120とコンタクトする領域に形成されたn+型の第1コンタクト領域CR1とを有する。第2半導体層113の不純物濃度は、基板111の不純物濃度とほぼ同じ濃度である。また、第1コンタクト領域CR1の不純物濃度は、第1半導体層112の不純物濃度よりも濃い。
第1電極120は、半導体基体110における第1領域A1の上方の所定の位置に配置され、半導体基体110(コンタクト領域CR1)とコンタクトされている。第1電極120は、トランジスタTrのドレイン電極を構成し、第1電源電圧で動作する第1回路に配置された電圧検出点(接続点N)に接続される。第1電極120は、金属(例えば、アルミニウム)で構成されている。
第1フィールドプレート122は、絶縁膜152の表面上から素子分離膜140の表面上にかけて絶縁膜152及び素子分離膜140を覆うように形成されており、第1電極120と接続されている。実施形態1において、第1フィールドプレート122は、ポリシリコンで構成されているが、金属(例えば、アルミニウム)やシリサイド(例えば、アルミシリサイド(AlSi)やニッケルシリサイド(NiSi)などの金属シリサイド)その他適宜の導電体で構成されていてもよい。
第2電極130は、半導体基体110の上方における第1電極120とは離隔した位置(第2領域A2の上方の所定の位置)に配置されている。第2電極130は、半導体基体110上の導電膜170と接続されており、かつ、半導体基体110とは絶縁膜150を挟んで絶縁されている。第2電極130は、第1電源電圧よりも低い第2電源電圧で動作する第2回路(検出回路3等)に接続されている。
素子分離膜140は、半導体基体110の一方の表面上における第1電極120及び第2電極130の間の所定の領域(具体的には、第1領域A1の大部分)に形成されている。素子分離膜140は、SiO2からなるLOCOS膜であり、厚みの約半分は半導体基体110に埋まっている。
絶縁膜150は、半導体基体110の表面上における第2電極130と素子分離膜140との間に配置されている。すなわち、絶縁膜150は、第1領域A1の一部及び第2領域A2の全部における半導体基体110の表面上に形成されている。絶縁膜152は、断面で見て半導体基体110の表面上における素子分離膜140の第1電極120側に配置されている。すなわち、絶縁膜152は、第1領域A1の一部における半導体基体110の表面上に形成されている。絶縁膜150,152は、熱酸化膜である。
第3電極160は、絶縁膜150上において、素子分離膜140と接する位置に配置されている膜状の部材である(以下、第3電極160を第3電極膜160ということもある)。なお、実施形態1において、第3電極160を膜状の部材としているが、膜状の部材でなくてもよい。
第2フィールドプレート162は、第3電極膜160と繋がっており、素子分離膜140の表面上にかけて素子分離膜140上に形成されている。実施形態1において、第3電極膜160及び第2フィールドプレート162は、ポリシリコンで構成されているが、金属(例えば、アルミニウム)やシリサイド(例えば、アルミシリサイド(AlSi)やニッケルシリサイド(NiSi)などの金属シリサイド)その他適宜の導電体で構成されていてもよい。
外部接続部164は、第2フィールドプレート162上に配置されており、第2フィールドプレート162と接続されている。外部接続部164は、外部と基準電位で接続されている。外部接続部164は、金属(例えば、アルミニウム)で構成されている。
第2フィールドプレート162は、第3電極膜160と繋がっており、素子分離膜140の表面上にかけて素子分離膜140上に形成されている。実施形態1において、第3電極膜160及び第2フィールドプレート162は、ポリシリコンで構成されているが、金属(例えば、アルミニウム)やシリサイド(例えば、アルミシリサイド(AlSi)やニッケルシリサイド(NiSi)などの金属シリサイド)その他適宜の導電体で構成されていてもよい。
外部接続部164は、第2フィールドプレート162上に配置されており、第2フィールドプレート162と接続されている。外部接続部164は、外部と基準電位で接続されている。外部接続部164は、金属(例えば、アルミニウム)で構成されている。
導電膜170は、絶縁膜150上において、第3電極膜160と離隔した位置に配置されている。導電膜170は、第2領域A2の所定の領域に層状に形成されたポリシリコン層であり、第2電極130と接続されている。導電膜170は、絶縁膜150を介して半導体基体110と対向している。
第1領域A1において、半導体基体110の基板111、第1半導体層112及び第2半導体層113、素子分離膜140、第1電極120、並びに、第3電極160で、トランジスタTr(JFET)が構成されている。また、第2領域A2において、半導体基体110の第1半導体層112、絶縁膜150、及び、導電膜170で容量素子Cが構成されている。なお、トランジスタTrにおいて、基板111、第1半導体層112及び第2半導体層113は、基板111と第1半導体層112との間のpn接合面から上下方向に空乏層が伸張し、かつ、第1半導体層112及び第2半導体層113との間のpn接合面から上下方向に空乏層が伸張するリサーフ構造となっている。
図3は、実施形態1における半導体装置100のリサーフ構造を説明するために示す模式的なグラフである。図3において、横軸は、トランジスタTrのドレイン電極(第1電極120)に印加される電圧を示し、縦軸は、トランジスタTrのソース電極に印加される電圧(第2電極130下方の半導体基体110の領域の電圧)を示す。
トランジスタTrにおいて、基板111、第1半導体層112及び第2半導体層113はリサーフ構造を構成していることから、後述する図4に示すように、n型の第1半導体層112においては、高電圧回路と接続される第1電極120側では横方向に延びている等電位線が第3電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第1半導体層112において等電位線ごとに電位が低下していくこととなり、第1電極120側から第3電極160側に向かうにしたがって電位が低下することになる。その結果、第1電極120(ドレイン電極)の電位よりも、ソース電極である、第3電極160近傍や第2電極130近傍の電位の方が1桁以上小さくなる。例えば、図3に示すように、第1電極120に600Vの電圧を印加した場合、第3電極160の位置での電圧は20Vまで低下する。なお、電界強度が均一になりやすくなり最大電界強度が低下することから第1領域A1では、高い耐圧を有する半導体装置となる。
トランジスタTrにおいて、基板111、第1半導体層112及び第2半導体層113はリサーフ構造を構成していることから、後述する図4に示すように、n型の第1半導体層112においては、高電圧回路と接続される第1電極120側では横方向に延びている等電位線が第3電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第1半導体層112において等電位線ごとに電位が低下していくこととなり、第1電極120側から第3電極160側に向かうにしたがって電位が低下することになる。その結果、第1電極120(ドレイン電極)の電位よりも、ソース電極である、第3電極160近傍や第2電極130近傍の電位の方が1桁以上小さくなる。例えば、図3に示すように、第1電極120に600Vの電圧を印加した場合、第3電極160の位置での電圧は20Vまで低下する。なお、電界強度が均一になりやすくなり最大電界強度が低下することから第1領域A1では、高い耐圧を有する半導体装置となる。
3.試験例について
本試験例は、リサーフ構造を有するジャンクションFETを含むトランジスタを備えることにより、第1電極に大電力が流れ込む場合でも、トランジスタTrのソース電極側(第3電極及び導電膜側)の電圧を低く抑えることができることを確かめるものである。図4は、実施例に係る半導体装置100aに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
本試験例は、リサーフ構造を有するジャンクションFETを含むトランジスタを備えることにより、第1電極に大電力が流れ込む場合でも、トランジスタTrのソース電極側(第3電極及び導電膜側)の電圧を低く抑えることができることを確かめるものである。図4は、実施例に係る半導体装置100aに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
(1)実施例
実施例に係る半導体装置100aは、(A)第2電極130a及び導電膜170aが素子分離膜140上にあり、半導体基体110と素子分離膜140を挟んで対向して容量素子を構成している点(第3電極は第2電極と兼ねている)、(B)素子分離膜140上における第1電極120と第2電極130aとの間に断面で見て複数のフィールドプレートFPが形成されている点、及び、(C)第2半導体層113aが素子分離膜140の下方における、素子分離膜140と接する領域の一部にのみ形成されている点、及び(D)第2電極130aの第1電極120側とは反対側にダミー電極Dummyが形成されている点を除いて、実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
実施例に係る半導体装置100aは、(A)第2電極130a及び導電膜170aが素子分離膜140上にあり、半導体基体110と素子分離膜140を挟んで対向して容量素子を構成している点(第3電極は第2電極と兼ねている)、(B)素子分離膜140上における第1電極120と第2電極130aとの間に断面で見て複数のフィールドプレートFPが形成されている点、及び、(C)第2半導体層113aが素子分離膜140の下方における、素子分離膜140と接する領域の一部にのみ形成されている点、及び(D)第2電極130aの第1電極120側とは反対側にダミー電極Dummyが形成されている点を除いて、実施形態1に係る半導体装置100と同様の構成を有する半導体装置である。
(2)シミュレーション手法
実施例に係る半導体装置100aの第1電極120に約600Vの電圧を印加し、基板111及び第2電極130aを0Vとして、半導体基体110内の電位をシミュレーションによって算出し、その算出結果に基づいて電位を実施例に係る半導体装置100aの断面図上にプロットし、等電位線を描画した(図4参照)。
実施例に係る半導体装置100aの第1電極120に約600Vの電圧を印加し、基板111及び第2電極130aを0Vとして、半導体基体110内の電位をシミュレーションによって算出し、その算出結果に基づいて電位を実施例に係る半導体装置100aの断面図上にプロットし、等電位線を描画した(図4参照)。
(3)評価結果
p-型の基板111とp-型の第2半導体層113との間のn-型の第1半導体層112に、高電圧回路と接続される第1電極120側では横方向に延びている等電位線が第3電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第1半導体層112において等電位線ごとに電位が低下していくこととなり、第1電極120側から第3電極160側に向かうに従って電位が低下する。そして、第3電極160の下の半導体基体110においては、100V以下(20V程度)にまで低下していることがわかった。従って、リサーフ構造を有するジャンクションFETを含むトランジスタを備えることにより、第1電極に大電力が流れ込む場合でも、ジャンクションFETによってトランジスタのソース電極側(第3電極及び第1導電膜側)の電圧を低く(例えば1桁低く)抑えることができることがわかった。このことから、本発明においては、比較的低い耐圧(例えば、100V以下)の容量素子を用いることができることがわかった。
p-型の基板111とp-型の第2半導体層113との間のn-型の第1半導体層112に、高電圧回路と接続される第1電極120側では横方向に延びている等電位線が第3電極側に向かうに従って比較的均等な間隔で縦方向に延びるようになる。従って、第1半導体層112において等電位線ごとに電位が低下していくこととなり、第1電極120側から第3電極160側に向かうに従って電位が低下する。そして、第3電極160の下の半導体基体110においては、100V以下(20V程度)にまで低下していることがわかった。従って、リサーフ構造を有するジャンクションFETを含むトランジスタを備えることにより、第1電極に大電力が流れ込む場合でも、ジャンクションFETによってトランジスタのソース電極側(第3電極及び第1導電膜側)の電圧を低く(例えば1桁低く)抑えることができることがわかった。このことから、本発明においては、比較的低い耐圧(例えば、100V以下)の容量素子を用いることができることがわかった。
4.実施形態1に係る電圧変動検出回路10及び半導体装置100の効果
実施形態1に係る電圧変動検出回路10及び半導体装置100によれば、リサーフ構造を有するジャンクションFETを含むトランジスタTrを備えるため、ハイサイドスイッチQ1を介して接続された直流入力電源Vinから大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションFETによってトランジスタTrのソース電極側(第3電極側)の電圧を低く抑えることができ、容量素子Cに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよいため、ゲートドライバICの製造過程において、半導体基体上に容量素子Cを形成することができ、その結果、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
実施形態1に係る電圧変動検出回路10及び半導体装置100によれば、リサーフ構造を有するジャンクションFETを含むトランジスタTrを備えるため、ハイサイドスイッチQ1を介して接続された直流入力電源Vinから大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションFETによってトランジスタTrのソース電極側(第3電極側)の電圧を低く抑えることができ、容量素子Cに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよいため、ゲートドライバICの製造過程において、半導体基体上に容量素子Cを形成することができ、その結果、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
また、実施形態1に係る半導体装置100によれば、第1電極120は、第1電源電圧で動作する主要回路C1(第1回路)に配置された電圧検出点(接続点N)に接続されており、第2電極130は、第1電源電圧よりも低い第2電源電圧で動作するスイッチ制御回路C2(第2回路)に接続されているため、高電圧の主要回路C1と低電圧のスイッチ制御回路C2とを同一の半導体基体上に配置した半導体装置となる。また、高電圧の主要回路C1の電圧検出点Nの電圧変動を低電圧のスイッチ制御回路C2に構成される電圧変動検出回路で検出することができる。
また、実施形態1に係る半導体装置100によれば、半導体基体110の基板111、第1半導体層112及び第2半導体層113、素子分離膜140、第1電極120、並びに、第3電極160でリサーフ構造を有するジャンクションFETを含むトランジスタTrが構成されるため、ハイサイドスイッチQ1を介して接続された直流入力電源Vinから大電力が流れ込む場合でも、基板111及び第1半導体層112で構成されるリサーフ構造で高耐圧を維持することができる。また、リサーフ構造を有するJFETによって、電圧降下が起こるため、トランジスタTrのソース電極側(第3電極側)の電位を低く抑えることができる。従って、容量素子Cに印加される電圧を低く抑えることができ、高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバICの製造過程において、半導体基体上に容量素子Cを形成することができることから、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
また、実施形態1に係る半導体装置100によれば、半導体基体110の基板111、第1半導体層112及び第2半導体層113、素子分離膜140、第1電極120、並びに、第3電極160でリサーフ構造を有するジャンクションFETを含むトランジスタTrが構成されるため、リサーフ構造において、電圧降下が起こり、ジャンクションFETによってトランジスタTrのソース電極側(第3電極側)の電位を低く抑えることができる。従って、比較的高電圧の主要回路C1の一部と比較的低電圧のスイッチ制御回路C2とを同一の半導体基体上で接続することができる。
また、実施形態1に係る半導体装置100によれば、第3電極160は、基準電位と接続されているため、入力インピーダンスが小さく、ジャンクションFETである半導体装置100に大電流を流すことができる。また、第3電極160は、基準電位と接続されているため、半導体装置100を制御しなくてもよく、半導体装置100を受動素子として用いることができる。従って、スイッチングのためのドライバ回路等が必要なく、小型化された半導体装置となる。
また、実施形態1に係る半導体装置100によれば、第2電極130は、導電膜170と接続され、かつ、半導体基体110とは絶縁膜150を挟んで離隔されているため、半導体基体110上に絶縁膜150を電極間の誘電体とした容量素子Cを形成することができる。従って、半導体基体110上に半導体基体上に容量素子Cを形成することができることから、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
[実施形態2]
図5は、実施形態2に係る半導体装置101を説明するために示す断面図である。
実施形態2に係る半導体装置101は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、容量素子Cの構成が実施形態1に係る半導体装置100の場合とは異なる。
図5は、実施形態2に係る半導体装置101を説明するために示す断面図である。
実施形態2に係る半導体装置101は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、容量素子Cの構成が実施形態1に係る半導体装置100の場合とは異なる。
半導体基体110は、図5に示すように、第1半導体層を第3電極膜160側の第1領域112aと導電膜170a側の第2領域112bとに分断するように設けられた分離領域114を有する。すなわち、第1領域A1及び第2領域A2が分離領域114によって分離されている。
実施形態2に係る半導体装置101は、第3電極膜160と導電膜170bとの間に配置された第4電極180を備える。第4電極180は、一方で半導体基体110の表面に形成されたn+型の第3コンタクト領域CR3を介して第1半導体層の第1領域112aと接続され、他方で、導電膜170bと接続されている。第4電極180は、第2領域112bと絶縁されている。第2電極130bは、第2領域112bとn+型の第2コンタクト領域CR2を介して接続され、かつ、絶縁膜150を介して導電膜170bと離隔されている。従って、導電膜170b、絶縁膜150及び半導体基体(第2領域112b)で容量素子Cを構成するが、実施形態1と異なり、導電膜170b側が高電位となる。
このように、実施形態2に係る半導体装置101は、容量素子Cの構成が実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、リサーフ構造を有するジャンクションFETを含むトランジスタTrを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションFETによってトランジスタTrのソース電極側の電位を低く抑えることができ、容量素子Cに印加される電圧を低く抑えることができる。従って、半導体基体上に高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバICの製造過程において、半導体基体110上に容量素子Cを形成することができることから、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
また、実施形態2に係る半導体装置101によれば、半導体基体110は、第1半導体層を第3電極膜160側の第1領域112aと導電膜170b側の第2領域112bとに分断するように設けられた分離領域114を有するため、トランジスタTrが形成されている領域と容量素子Cが形成されている領域とを分離することができる。従って、トランジスタTrに高電圧が印加された時の影響が容量素子Cに及ぶことを確実に防ぐことができる。
なお、実施形態2に係る半導体装置101は、容量素子Cの構成以外の点においては実施形態1に係る半導体装置100と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち該当する効果を有する。
[実施形態3]
図6は、実施形態3に係る半導体装置102を説明するために示す断面図である。
実施形態3に係る半導体装置102は、基本的には実施形態2に係る半導体装置101と同様の構成を有するが、半導体基体の第1領域A1の構成が実施形態2に係る半導体装置101の場合とは異なる。
図6は、実施形態3に係る半導体装置102を説明するために示す断面図である。
実施形態3に係る半導体装置102は、基本的には実施形態2に係る半導体装置101と同様の構成を有するが、半導体基体の第1領域A1の構成が実施形態2に係る半導体装置101の場合とは異なる。
半導体基体110は、第1領域112aの表面に形成されたp型領域115(第1導電型領域)と、p型領域115の表面の一部に第1領域112aとは離隔して形成されたn型領域116(第2導電型領域)と、p型領域115の表面に形成され、一方端で第1半導体層の第1領域112aと接続され、他方端でn型領域116と接続されているn型のチャネル領域117とを有する。第4電極180は、第3コンタクト領域CR3を介してn型領域116とコンタクトされている。すなわち、実施形態3に係る半導体装置102のトランジスタTrは、デプレッション型のMOSFETを構成する。
第3電極膜160は、絶縁膜150を介してチャネル領域117と対向しており、第3電極膜160の電圧を変化させることで、第4電極180、ひいては容量素子Cに印加される電圧を制御することができる。
このように、実施形態3に係る半導体装置102は、半導体基体の第1領域A1の構成が実施形態2に係る半導体装置101の場合とは異なるが、実施形態2に係る半導体装置101の場合と同様に、リサーフ構造を有するジャンクションFETを含むトランジスタTrを備えるため、ハイサイドスイッチを介して接続された直流入力電源から大電力が流れ込む場合でも、リサーフ構造で高耐圧を維持しつつ、ジャンクションFETによってトランジスタTrのソース電極側の電圧を低く抑えることができ、容量素子Cに印加される電圧を低く抑えることができる。従って、高耐圧の容量素子を形成しなくてもよくなる。その結果、ゲートドライバICの製造過程において、半導体基体上に容量素子Cを形成することができることから、電圧変動検出回路をゲートドライバICに内蔵することが可能となる。
また、実施形態3に係る半導体装置102は、第1領域112aの表面に形成されたp型領域115と、p型領域115の表面の一部に第1領域112aとは離隔して形成されたn型領域116と、p型領域115の表面に形成され、一方端で第1領域112aと接続され、他方端でn型領域116と接続されているn型のチャネル領域117とを有し、デプレッション型のMOSFETを構成する。このような構成とすることにより、第3電極160に印加する電圧を変化させることで、容量素子Cの充電電圧を調整することができる。その結果、容量素子に印加される電圧に対して細かな制御が可能な半導体装置となる。
なお、実施形態3に係る半導体装置102は、半導体基体の第1領域A1の構成以外の点においては実施形態2に係る半導体装置101と同様の構成を有するため、実施形態2に係る半導体装置101が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
(2)上記各実施形態において、第3電極を基準電位と接続し、半導体装置100を制御しないこととしたが、本発明はこれに限定されるものではない。第3電極に適切な電圧を印加して半導体装置100内の電位を制御してもよい。
(3)上記各実施形態において、第2半導体層113を第1半導体層112と素子分離膜140との間全体に第2半導体層113を配置したが、本発明はこれに限定されるものではない。第2半導体層113を第1半導体層112と素子分離膜140との間の一部のみに第2半導体層113を配置してもよいし、第2半導体層113を配置しなくてもよい。
(4)上記各実施形態において、電圧変動検出回路の容量素子の変位電流を電圧として検出するのにシャント抵抗を用いたが、本発明はこれに限定されるものではない。ホール素子、電流トランス等適宜の検出器を用いてもよい。
10・・・電圧変動検出回路、100,100a,101,102…半導体装置、110…半導体基体、111…基板、112…第1半導体層、112a…第1領域、112b…第2領域、113,113a……第2半導体層、114…分離領域、115…p型領域、116…n型領域、117…チャネル領域、120…第1電極、130…第2電極、130a…第2電極、140…素子分離膜、150…絶縁膜、160…第3電極(第3電極膜)、170,170a…導電膜、180…第4電極
Claims (8)
- 所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、
前記電圧検出点に接続された、リサーフ構造を有するジャンクションFETを含むトランジスタと、
一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする電圧変動検出回路。 - 前記電圧検出点は、第1電源電圧で動作する第1回路に配置されており、
前記容量素子は、前記第1電源電圧よりも低い第2電源電圧で動作する第2回路に配置されていることを特徴とする請求項1に記載の電圧変動検出回路。 - 第1導電型の基板、及び、前記基板上に形成された第2導電型の第1半導体層を有する半導体基体と、
前記半導体基体の上方に配置され、前記半導体基体とコンタクトされている第1電極と、
前記半導体基体の上方における前記第1電極とは離隔した位置に配置された第2電極と、
前記半導体基体の表面上における前記第1電極及び前記第2電極の間の所定の領域に形成された素子分離膜と、
前記半導体基体の表面上における前記第2電極と前記素子分離膜との間に配置された絶縁膜と、
前記絶縁膜上において、前記素子分離膜と接する位置に配置された第3電極と、
前記絶縁膜上において、前記第3電極と離隔した位置に配置された導電膜と、を備え、
前記半導体基体の前記基板及び前記第1半導体層、前記素子分離膜、前記第1電極、並びに、前記第3電極でリサーフ構造を有するジャンクションFETを含むトランジスタが構成され、
前記半導体基体の前記第1半導体層、前記絶縁膜、及び、前記導電膜で容量素子が構成されていることを特徴とする半導体装置。 - 前記第1電極は、第1電源電圧で動作する第1回路に配置された電圧検出点と接続されており、
前記第2電極は、前記第1電源電圧よりも低い第2電源電圧で動作する第2回路に接続されていることを特徴とする請求項3に記載の半導体装置。 - 前記第3電極は、基準電位と接続されていることを特徴とする請求項3又は4に記載の半導体装置。
- 前記第2電極は、前記導電膜と接続され、かつ、前記半導体基体とは前記絶縁膜を挟んで離隔されていることを特徴とする請求項3~5のいずれかに記載の半導体装置。
- 前記半導体基体は、前記第1半導体層を前記第3電極側の第1領域と前記導電膜側の第2領域とに分断するように設けられた分離領域をさらに有し、
前記第2電極は、前記第2領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第3電極と前記導電膜との間に、前記第2領域と絶縁され、かつ、前記第1領域とコンタクトされ、かつ、前記導電膜と接続されている第4電極をさらに備えることを特徴とする請求項3~5のいずれかに記載の半導体装置。 - 前記半導体基体は、前記第1半導体層を前記第3電極側の第1領域と前記導電膜側の第2領域とに分断するように設けられた分離領域と、前記第1領域の表面に形成された第1導電型領域と、前記第1導電型領域の表面の一部に前記第1領域とは離隔して形成された第2導電型領域と、前記第1導電型領域の表面に形成され、一方端で前記第1領域と接続され、他方端で前記第2導電型領域と接続されている第2導電型のチャネル領域とをさらに有し、
前記第2電極は、前記第2領域とコンタクトされており、かつ、前記導電膜と離隔され、
前記第3電極と前記導電膜との間に、前記第2領域と絶縁され、かつ、前記第2導電型領域とコンタクトされ、かつ、前記導電膜と接続されている第4電極をさらに備えることを特徴とする請求項3~5のいずれかに記載の半導体装置。
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