JP2022083727A - 電源制御装置 - Google Patents

Abstract

【課題】電線の軽量化及び配策性の向上を図った電源制御装置を提供する。【解決手段】第１スイッチユニット８は、メインバッテリ２及びサブバッテリ３間に接続される第１ＦＥＴＱ１と、第１ＦＥＴＱ１に流れる電流に基づいて異常を検知するとともに、第１ＦＥＴＱ１のオンオフを制御するＣＰＵ８３と、を有する。第２スイッチユニット９は、メインバッテリ２及びサブバッテリ３間において第１ＦＥＴＱ１よりもサブバッテリ３側に接続され、寄生ダイオードの向きが第１ＦＥＴＱ１の寄生ダイオードとは逆向きに配置された第２ＦＥＴＱ２と、第２ＦＥＴＱ２に流れる電流に基づいて異常を検知すると共に、第２ＦＥＴＱ２のオンオフを制御するＣＰＵ９３と、を有する。電線１０が、第１ＦＥＴＱ１及び第２ＦＥＴＱ２間を接続する。ＣＰＵ８３、９３は、ＣＰＵ８３、９３の何れか一方が異常を検知したとき第１ＦＥＴＱ１及び第２ＦＥＴＱ２をオフする。【選択図】図１

Description

本発明は、電源制御装置に関する。

近年、車両に２つの第１、第２バッテリを搭載して、負荷に第１、第２バッテリの双方から電源供給できるようにすることが考えられている。また、第１、第２バッテリ間にスイッチを設け、第１、第２バッテリ側の電源系統のうち何れかでショートまたは電圧異常が発生したときに、スイッチをオフして、第１、第２バッテリ間の接続を遮断することが考えられている。

上記第１バッテリとスイッチとの間、第２バッテリとスイッチとの間は、第１バッテリ、第２バッテリのバッテリヒューズの電流容量に適合する太い電線で接続する必要がある。ところで、上述した第１、第２バッテリを車両の前方と後方との離れた位置にそれぞれ配置する場合がある。この場合、スイッチを例えば、第１バッテリ近傍の車両前方に配置すると、車両前方から後方に太い電線を配索しなければならない。このため、車両の重量が増加し、燃料効率が悪化するという問題が生じる。また、電線が太く曲げ難いため、車両に電線配索スペースを大きく確保する必要があり、電線の配索性が悪いという問題が発生する。

また、電源系統のデッドショートを検知する技術としては特許文献１、２に記載されたものが知られている。

特開２０００－１６２０１号公報 特開２００９－２９８２６０号公報

本発明は、上述した事情に鑑みてなされたものであり、その目的は、電線の軽量化及び配策性の向上を図った電源制御装置を提供することにある。

前述した目的を達成するために、本発明に係る電源制御装置は、下記［１］～［５］を特徴としている。
［１］
第１電源及び第２電源間に接続される第１半導体スイッチと、前記第１半導体スイッチに流れる電流に基づいて異常を検知する第１異常検知部と、前記第１半導体スイッチのオンオフを制御する第１スイッチ制御部と、を有する第１スイッチユニットと、
前記第１電源及び前記第２電源間において前記第１半導体スイッチよりも前記第２電源側に接続され、寄生ダイオードの向きが前記第１半導体スイッチの寄生ダイオードとは逆向きに配置された第２半導体スイッチと、前記第２半導体スイッチに流れる電流に基づいて異常を検知する第２異常検知部と、前記第２半導体スイッチのオンオフを制御する第２スイッチ制御部と、を有する第２スイッチユニットと、
前記第１半導体スイッチ及び前記第２半導体スイッチ間を接続する電線と、を備えた電源制御装置であって、
前記第１スイッチ制御部及び前記第２スイッチ制御部は、前記第１異常検知部及び前記第２異常検知部の何れか一方が異常を検知したとき前記第１半導体スイッチ及び前記第２半導体スイッチをオフする、
電源制御装置であること。
［２］
［１］に記載の電源制御装置であって、
前記第１異常検知部は、前記第１半導体スイッチに流れる電流と、前記電流が流れている累積時間から前記電線の温度を算出し、算出した前記電線の温度が許容温度に達する前に前記異常を検知し、
前記第２異常検知部は、前記第２半導体スイッチに流れる電流と、前記電流が流れている累積時間から前記電線の温度を算出し、算出した前記電線の温度が許容温度に達する前に前記異常を検知する、
電源制御装置であること。
［３］
［１］又は［２］に記載の電源制御装置であって、
前記第１スイッチ制御部及び前記第２スイッチ制御部は、通信可能であり、
前記第１スイッチ制御部は、前記第１異常検知部が前記異常を検知したときその旨を前記第２スイッチ制御部に送信し、
前記第２スイッチ制御部は、前記第２異常検知部が前記異常を検知したときその旨を前記第１スイッチ制御部に送信する、
電源制御装置であること。
［４］
［１］～［３］何れか１項に記載の電源制御装置であって、
前記第１スイッチユニットは、第３半導体スイッチを有し、
前記第１半導体スイッチ及び前記第３半導体スイッチのソース端子同士が互いに接続され、前記第１半導体スイッチのゲート端子及び前記第３半導体スイッチのドレイン端子が接続され、
前記第２スイッチユニットは、第４半導体スイッチを有し、
前記第２半導体スイッチ及び前記第４半導体スイッチのソース端子同士が互いに接続され、前記第２半導体スイッチのゲート端子及び前記第４半導体スイッチのドレイン端子が接続され、
前記第１スイッチ制御部は、前記第３半導体スイッチをオンすることにより、前記第１半導体スイッチをオフし、
前記第２スイッチ制御部は、前記第４半導体スイッチをオンすることにより、前記第１半導体スイッチをオフする、
電源制御装置であること。
［５］
［３］項に記載の電源制御装置であって、
前記第１スイッチユニットは、前記第１半導体スイッチの両端のうち一方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチをオフする第１デッドショート検知回路と、前記第１半導体スイッチの両端のうち他方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチをオフする第２デッドショート検知回路と、を有し、
前記第２スイッチユニットは、前記第２半導体スイッチの両端のうち一方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチをオフする第３デッドショート検知回路と、前記第２半導体スイッチの両端のうち他方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチをオフする第４デッドショート検知回路と、を有し、
前記第１～第４デッドショート検知回路は各々、前記電圧の変動率を各々変化させる、時定数が互いに異なる２つのフィルタ回路と、前記２つのフィルタ回路の出力を比較する比較回路と、を有し、
前記第１スイッチ制御部及び前記第２スイッチ制御部は、通信可能であり、
前記第１スイッチ制御部は、前記第１及び前記第２デッドショート検知回路が前記デッドショートを検知したときその旨を前記第２スイッチ制御部に送信し、
前記第２スイッチ制御部は、前記第３及び前記第４デッドショート検知回路が前記デッドショートを検知したときその旨を前記第１スイッチ制御部に送信し、
前記第１スイッチ制御部は、前記第２スイッチ制御部から前記デッドショートの検知を受信したときに、前記第１半導体スイッチをオフし、
前記第２スイッチ制御部は、前記第１スイッチ制御部から前記デッドショートの検知を受信したときに、前記第２半導体スイッチをオフする、
電源制御装置であること。

上記［１］の構成の電源制御装置によれば、第１、第２スイッチユニット間を接続する電線は、第１、第２スイッチユニットによって保護することができるため、細くすることができ、電線の軽量化及び配策性の向上を図ることができる。

上記［２］の構成の電源制御装置によれば、第１、第２スイッチユニットは、熱によって溶断するヒューズのように機能し、電線の温度が許容温度を超える前に電線に流れる電流を遮断することができる。しかも、第１、第２スイッチユニットは、ヒューズのように劣化することがないため、劣化を考慮して電線径を太くする必要がなく、より一層、電線径を細くすることができる。

上記［３］の構成の電源制御装置によれば、第１スイッチ制御部と第２スイッチ制御部との間に通信線を設けるだけで、第１、第２スイッチ制御部が、第１、第２異常検知部の何れか一方が異常を検知したときに第１、第２半導体スイッチをオフすることができる。

上記［４］の構成の電源制御装置によれば、第３、第４半導体スイッチを設けることにより、確実に第１、第２半導体スイッチをオフすることができる。

上記［５］の構成の電源制御装置によれば、デッドショート発生後迅速に第１、第２半導体スイッチをオフすることができる。

本発明によれば、電線の軽量化及び配策性の向上を図った電源制御装置を提供することができる。

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

図１は、本発明の電源制御装置を組み込んだ電源装置を示す回路図である。 図２は、図１に示す第１～第４デッドショート検知回路の詳細を示す回路図である。 図３（Ａ）は、デッドショートが発生したときの図２に示す比較回路の＋入力電圧、－入力電圧のタイムチャートであり、図３（Ｂ）は、電源のリセットや電源欠陥が発生したときの図２に示す比較回路の＋入力電圧、－入力電圧のタイムチャートである。 図１は、図１に示す電源装置に流れる電流について説明するための説明図である。

本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。

図１に示すように、電源装置１は、車両に搭載された２つのメインバッテリ２、サブバッテリ３と、これらメインバッテリ２、サブバッテリ３間の電源ラインをオンオフする電源制御装置４と、を備えている。

上記メインバッテリ２、サブバッテリ３は、図示しないオルタネータに対して並列に接続されている。なお、図示しないオルタネータは、電源制御装置４よりもメインバッテリ２側に接続されている。オルタネータからの電源は、ＤＣ／ＤＣコンバータ５により例えば４８Ｖから１４Ｖに降圧されてメインバッテリ２、サブバッテリ３に供給される。

上記電源制御装置４よりもメインバッテリ２側には１次側ＡＤＡＳ負荷６が接続され、電源制御装置４よりもサブバッテリ３側には２次側ＡＤＡＳ負荷７が接続されている。なお、ＡＤＡＳ（先行運転支援システム）負荷６、７は、前方衝突警告など運転者の運転支援のための表示、警告を行なったり、運転者に代わって車両を制御したりする負荷である。

電源制御装置４により電源ラインがオンされているときは、１次側、２次側ＡＤＡＳ負荷６、７には、メインバッテリ２及びサブバッテリ３の双方から電源供給を受けることができる。また、メインバッテリ２側、サブバッテリ３側の何れか一方の電源系統にショートまたは電圧異常が発生すると、電源制御装置４が電源ラインをオフする。これにより、異常が発生していない側の１次側、２次側ＡＤＡＳ負荷６、７への電源供給を継続することができる。

第１スイッチユニット８と、メインバッテリ２と、の間にはバッテリヒューズＦ１１が設けられている。また、第１スイッチユニット８と、１次側ＡＤＡＳ負荷６と、の間にはヒューズＦ１２が設けられている。

第２スイッチユニット９と、サブバッテリ３と、の間にはバッテリヒューズＦ２１が設けられている。また、第２スイッチユニット９と、２次側ＡＤＡＳ負荷７と、の間にはヒューズＦ２２が設けられている。

電源制御装置４は、第１スイッチユニット８と、第２スイッチユニット９と、電線１０と、通信線１１と、を備えている。

第１スイッチユニット８は、第１半導体スイッチとしての第１電界効果トランジスタ（第１ＦＥＴ）Ｑ１と、第３半導体スイッチとしての第３ＦＥＴＱ３と、オンドライバ８１と、オフドライバ８２と、第１異常検知部、第１スイッチ制御部としてのＣＰＵ８３と、第１、第２デッドショート（ＤＳ）検知回路８４１、８４２と、通信インタフェース（Ｉ／Ｆ）８５と、これらを搭載する図示しない基板と、を備えている。

第１ＦＥＴＱ１は、メインバッテリ２及び１次側ＡＤＡＳ負荷６間にドレイン端子が接続され、電線１０の一端にソース端子が接続される。即ち、第１ＦＥＴＱ１の寄生ダイオードの順方向がサブバッテリ３からメインバッテリ２に向かうように配置される。第３ＦＥＴＱ３は、ソース端子が第１ＦＥＴＱ１のソース端子に接続され、ドレイン端子が第１ＦＥＴＱ１のゲート端子に接続される。

オンドライバ８１は、第１ＦＥＴＱ１のゲート端子に接続されている。オンドライバ８１が、第１ＦＥＴＱ１のゲート端子にＨｉレベルのオン信号を出力すると、第１ＦＥＴＱ１がオンする。オフドライバ８２は、第３ＦＥＴＱ３のゲート端子に接続されている。オフドライバ８２が、第３ＦＥＴＱ３のゲート端子にＨｉレベルのオフ信号を出力すると、第３ＦＥＴＱ３がオンする。第３ＦＥＴＱ３がオンすると、第１ＦＥＴＱ１がオフする。

上記オンドライバ８１及びオフドライバ８２は、ＣＰＵ８３に制御される。ＣＰＵ８３は、メモリに格納されたプログラムに従って動作するコンピュータである。ＣＰＵ８３は、第１異常検知部として機能し、電流センサＳ１により検知された第１ＦＥＴＱ１に流れる電流（第１ＦＥＴＱ１のソース端子と電線１０の一端との間に流れる電流）に基づいて異常を検知する。詳しく説明すると、ＣＰＵ８３は、熱によって溶断されるヒューズと同様の機能を有するように、第１ＦＥＴＱ１に流れる電流と電流が流れている累積時間から電線１０の温度を算出し、算出した電線１０の温度が許容温度に達する前に異常を検知する。なお、電線の温度を算出する方法の一例としては、例えば、特許第５４８０９５７号公報に記載された周知の方法を用いることができる。

第１ＤＳ検知回路８４１は、第１ＦＥＴＱ１の両端のうちメインバッテリ２側の電圧Ｖ１に基づいて、メインバッテリ２、サブバッテリ３の間の電源ラインのデッドショートを検知する回路である。第２ＤＳ検知回路８４２は、第１ＦＥＴＱ１の両端のうちサブバッテリ３側の電圧Ｖ２に基づいて、メインバッテリ２、サブバッテリ３の間の電源ラインに基づいて異常を検知する。第１、第２ＤＳ検知回路８４１、８４２については後述する。

第１、第２ＤＳ検知回路８４１、８４２は、ＣＰＵ８３に接続されている。ＣＰＵ８３は、通信Ｉ／Ｆ８５、通信線１１を介して後述する第２スイッチユニット９のＣＰＵ９３と通信可能に接続されている。ＣＰＵ８３は、第１ＦＥＴＱ１に流れる電流から異常を検知したとき、第１、第２ＤＳ検知回路８４１、８４２がデッドショートを検知したとき、その旨を第２スイッチユニット９のＣＰＵ９３に伝える。

第２スイッチユニット９は、第２半導体スイッチとしての第２ＦＥＴＱ２と、第４半導体スイッチとしての第４ＦＥＴＱ４と、オンドライバ９１と、オフドライバ９２と、第２異常検知部、第２スイッチ制御部としてのＣＰＵ９３と、第３、第４デッドショート（ＤＳ）検知回路９４１、９４２と、通信インタフェース（Ｉ／Ｆ）９５と、これらを搭載する図示しない基板と、を備えている。

第２ＦＥＴＱ２は、サブバッテリ３及び２次側ＡＤＡＳ負荷７間にドレイン端子が接続され、電線１０の他端にソース端子が接続される。即ち、第２ＦＥＴＱ２の寄生ダイオードの順方向がメインバッテリ２からサブバッテリ３に向かうように配置される。第１ＦＥＴＱ１、第２ＦＥＴＱ２は、ソース端子がバックツーバック接続され、寄生ダイオードの向きが逆向きに接続されている。第４ＦＥＴＱ４は、ソース端子が第２ＦＥＴＱ２のソース端子に接続され、ドレイン端子が第２ＦＥＴＱ２のゲート端子に接続される。

オンドライバ９１は、第２ＦＥＴＱ２のゲート端子に接続されている。オンドライバ９１が、第２ＦＥＴＱ２のゲート端子にＨｉレベルのオン信号を出力すると、第２ＦＥＴＱ２がオンする。オフドライバ９２は、第４ＦＥＴＱ４のゲート端子に接続されている。オフドライバ９２が、第４ＦＥＴＱ４のゲート端子にＨｉレベルのオフ信号を出力すると、第４ＦＥＴＱ４がオンする。第４ＦＥＴＱ４がオンすると、第２ＦＥＴＱ２がオフする。

上記オンドライバ９１及びオフドライバ９２は、ＣＰＵ９３に制御される。ＣＰＵ９３は、メモリに格納されたプログラムに従って動作するコンピュータである。ＣＰＵ９３は、第２異常検知部として機能し、電流センサＳ２により検知された第２ＦＥＴＱ２に流れる電流（第２ＦＥＴＱ２のソース端子と電線１０の他端との間に流れる電流）に基づいて異常を検知する。詳しく説明すると、ＣＰＵ９３は、熱によって溶断されるヒューズと同様の機能を有するように、第２ＦＥＴＱ２に流れる電流と電流が流れている累積時間から電線１０の温度を算出し、算出した電線１０の温度が許容温度に達する前に異常を検知する。なお、電線の温度を算出する方法の一例としては、例えば、特許第５４８０９５７号公報に記載された周知の方法を用いることができる。

第３ＤＳ検知回路９４１は、第２ＦＥＴＱ２の両端のうちメインバッテリ２側の電圧Ｖ３に基づいて、メインバッテリ２、サブバッテリ３の間の電源ラインのデッドショートを検知する回路である。第４ＤＳ検知回路９４２は、第２ＦＥＴＱ２の両端のうちサブバッテリ３側の電圧Ｖ４に基づいて、メインバッテリ２、サブバッテリ３の間の電源ラインに基づいて異常を検知する。第３、第４ＤＳ検知回路９４１、９４２については後述する。

第３、第４ＤＳ検知回路９４１、９４２は、ＣＰＵ９３に接続されている。ＣＰＵ９３は、通信Ｉ／Ｆ９５、通信線１１を介して第１スイッチユニット８のＣＰＵ８３と通信可能に接続されている。ＣＰＵ９３は、第２ＦＥＴＱ２に流れる電流から異常を検知したとき、第３、第４ＤＳ検知回路９４１、９４２がデッドショートを検知したとき、その旨を第１スイッチユニット８のＣＰＵ８３に伝える。

次に、第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２の詳細な構成について図２を参照して説明する。第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２は、本実施形態では同様の構成している。第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２は各々、２つのＣＲ回路（フィルタ回路）１２Ａ、１２Ｂと、２つのＣＲ回路１２Ａ、１２Ｂの出力を比較する比較回路１２Ｃと、を有している。

２つのＣＲ回路１２Ａ、１２Ｂは、互いに異なる時定数を有していて、電圧Ｖ１～Ｖ４の変化率を各々異なる時定数で変化させる。ＣＲ回路１２Ａは、抵抗Ｒ１１、Ｒ２１及びコンデンサＣ１から構成されている。抵抗Ｒ１１、Ｒ２１は、互いに直列接続され、抵抗Ｒ２１にコンデンサＣ１が並列接続されている。このＣＲ回路１２Ａの出力が比較回路１２Ｃの＋入力に接続される。

ＣＲ回路１２Ｂは、抵抗Ｒ１２、Ｒ２２及びコンデンサＣ２から構成されている。抵抗Ｒ１２、Ｒ２２は、互いに直列接続され、抵抗Ｒ２２にコンデンサＣ２が並列接続されている。このＣＲ回路１２Ｂの出力が比較回路１２Ｃの－入力に接続される。また、抵抗Ｒ１１及びＲ１２の一端は共通接続され、第１ＤＳ検知回路８４１の場合は電圧Ｖ１が印加され、第２ＤＳ検知回路８４２の場合は電圧Ｖ２が印加され、第３ＤＳ検知回路９４１の場合は電圧Ｖ３が印加され、第４ＤＳ検知回路９４２の場合は電圧Ｖ４が印加される。

なお、本実施形態では、電圧Ｖ１～Ｖ４が一定のとき、比較回路１２Ｃの－入力に供給される電圧が＋に供給される電圧より高くなるようにＣＲ回路１２Ａ、１２Ｂの抵抗値や容量が設定されている。また、比較回路１２Ｃの－入力に接続されるＣＲ回路１２Ｂの方が、＋入力に接続されるＣＲ回路１２Ａよりも時定数が小さくなるように設定されている。

比較回路１２Ｃは、出力がオフドライバ８２、９２に接続される。本実施形態では、オフドライバ８２、９２は、比較回路１２Ｃの－入力電圧が＋入力電圧よりも高いときに、第３、第４ＦＥＴＱ３、Ｑ４をオフして、第１、第２ＦＥＴＱ１、Ｑ２がオン状態のときは、その状態を維持する。また、オフドライバ８２、９２は、－入力電圧が＋入力電圧よりも低くなり、比較回路１２Ｃの出力が反転すると第３、第４ＦＥＴＱ３、Ｑ４をオンして、第１、第２ＦＥＴＱ１、Ｑ２をオフする。

次に、上述した構成の第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２の検知原理について図３を参照して説明する。なお、図３において、点線が比較回路１２Ｃの－入力電圧を示し、実線が比較回路１２Ｃの＋入力電圧を示す。

第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２は、電圧Ｖ１～Ｖ４の電圧変動が予め規定した電圧変動範囲内のときにデッドショートを検知する回路である。本実施形態では、デッドショート発生時に生じる電圧Ｖ１～Ｖ４の５Ｖ／５μｓ程度の電圧変動を予め規定した電圧変動範囲としている。

一方、電圧Ｖ１～Ｖ４が一定の正常時は、比較回路１２Ｃの－入力電圧の方が＋入力電圧よりも高くなる。このとき、比較回路１２Ｃの出力によりオフドライバ８２、９２は第３、第４ＦＥＴＱ３、Ｑ４をオフして、第１、第２ＦＥＴＱ１、Ｑ２がオン状態のときは、その状態を維持する。

一方、デッドショートが発生すると、電圧Ｖ１～Ｖ４は、５Ｖ／５μｓ程度で０まで変化する。このとき、時定数が小さいＣＲ回路１２Ｂが接続される－入力電圧の方が、時定数が大きいＣＲ回路１２Ａが接続される＋入力電圧に比べて電圧低下が早くなる。このため、図３（Ａ）に示すように、電圧Ｖ１～Ｖ４が０になるまでの間に、－入力電圧の方が＋入力電圧よりも低くなり、比較回路１２Ｃの出力が反転して、第３、第４ＦＥＴＱ３、Ｑ４をオンして、第１、第２ＦＥＴＱ１、Ｑ２をオフすることができる。

一方、リセットや電源欠陥などにより電圧Ｖ１～Ｖ４が５Ｖ／５μｓよりも緩やかに変動した場合、図３（Ｂ）に示すように、電圧Ｖ１～Ｖ４が０になるまでの間に、－入力電圧が＋入力電圧よりも低くなることはない。このため、比較回路１２Ｃの出力は反転せずにデッドショート以外の電圧変動で第１、第２ＦＥＴＱ１、Ｑ２がオフすることはない。

上述した予め規定した電圧変動範囲は、各ＣＲ回路１２Ａ、１２Ｂの時定数により調整することができる。

次に、上述した電源制御装置４の動作について説明する。通常時は、ＣＰＵ８３、９３は、オンドライバ８１、９１を制御してＨｉレベルのオン信号を出力し、第１、第２ＦＥＴＱ１、Ｑ２をオンする。ＣＰＵ８３は、第１ＦＥＴＱ１に流れる電流に基づいて異常を検出すると、オフドライバ８２を制御してＨｉレベルのオフ信号を出力し、第３ＦＥＴＱ３をオンし、これにより第１ＦＥＴＱ１をオフする。また、ＣＰＵ８３は、ＣＰＵ９３に対して異常を検出した旨を送信する。ＣＰＵ９３は、ＣＰＵ８３から異常を検出した旨を受信すると、オフドライバ９２を制御してＨｉレベルのオフ信号を出力し、第４ＦＥＴＱ４をオンし、これにより第２ＦＥＴＱ２をオフする。即ち、ＣＰＵ８３が、第１ＦＥＴＱ１に流れる電流に基づいて異常を検出すると第１、第２ＦＥＴＱ１、Ｑ２の双方がオフする。

一方、ＣＰＵ９３は、第２ＦＥＴＱ２に流れる電流に基づいて異常を検出すると、第２ＦＥＴＱ２をオフする。また、ＣＰＵ９３は、ＣＰＵ８３に対して異常を検出した旨を送信する。ＣＰＵ８３は、ＣＰＵ９３から異常を検出した旨を受信すると、第１ＦＥＴＱ１をオフする。即ち、ＣＰＵ９３が、第２ＦＥＴＱ２に流れる電流に基づいて異常を検出すると第１、第２ＦＥＴＱ１、Ｑ２の双方がオフする。

また、第１、第２ＤＳ検知回路８４１、８４２の何れか一方がデッドショートを検知して、第１ＦＥＴＱ１をオフする。ＣＰＵ８３は、第１、第２ＤＳ検知回路８４１、８４２の比較回路１２Ｃの出力からデッドショートが検知されたと判断すると、その旨をＣＰＵ９３に送信する。ＣＰＵ９３は、デッドショート検知を受信すると、第２ＦＥＴＱ２をオフする。即ち、第１、第２ＤＳ検知回路８４１、８４２の何れか一方がデッドショートを検知すると、第１、第２ＦＥＴＱ１、Ｑ２の双方がオフする。

また、第３、第４ＤＳ検知回路９４１、９４２の何れか一方がデッドショートを検知して、第２ＦＥＴＱ２をオフする。ＣＰＵ９３は、第３、第４ＤＳ検知回路９４１、９４２の比較回路１２Ｃの出力からデッドショートが検知されたと判断すると、その旨をＣＰＵ８３に送信する。ＣＰＵ８３は、デッドショート検知を受信すると、第１ＦＥＴＱ１をオフする。即ち、第３、第４ＤＳ検知回路９４１、９４２の何れか一方がデッドショートを検知すると、第１、第２ＦＥＴＱ１、Ｑ２の双方がオフする。

上述した実施形態によれば、第１、第２スイッチユニット８、９間を接続する電線１０は、第１、第２スイッチユニット８、９によって保護することができるため、細くすることができ、電線１０の軽量化及び配策性の向上を図ることができる。詳しく説明すると、図４に示すように、メインバッテリ２からの電流Ｉ１は、１次側ＡＤＡＳ負荷６に流れる電流Ｉ１１と、サブバッテリ３及び２次側ＡＤＡＳ負荷７に流れる電流Ｉ１２と、に分岐される。また、サブバッテリ３からの電流Ｉ２は２次側ＡＤＡＳ負荷７に流れる電流Ｉ２１と、メインバッテリ２及び１次側ＡＤＡＳ負荷６に流れる電流Ｉ２２と、に分岐される。

従来のように、第１、第２スイッチユニット８、９がない場合は、電線１０の保護はバッテリヒューズＦ１１、Ｆ２１よって行われる。バッテリヒューズＦ１１、Ｆ２１の溶断は、メインバッテリ２、サブバッテリ３に流れる電流Ｉ１、Ｉ２に応じて定められている。このため、電線１０としては、バッテリヒューズＦ１１、Ｆ２１によって保護できるような大きな電線が必要であった。これに対して、本発明では、第１、第２スイッチユニット８、９間に電線１０が設けられているため、第１、第２スイッチユニット８、９によって保護することができる。第１、第２スイッチユニット８、９の切断は、電流Ｉ１２（＜Ｉ１）、Ｉ２２（＜Ｉ２）に応じて定めることができ、電流Ｉ１１、Ｉ２１分を保護対象から外すことができ、その分電線の細線化を図ることができる。

さらに、ＣＰＵ８３、９３は、第１、第２ＦＥＴＱ１、Ｑ２に流れる電流と、電流が流れる累積時間から電線の温度を算出し、算出した電線の温度が許容温度に達する前に異常を検知する。これにより、第１、第２スイッチユニット８、９は、熱によって溶断するヒューズのように機能し、電線１０の温度が許容温度を超える前に電線１０に流れる電流を遮断することができる。このため、しかも、第１、第２スイッチユニット８、９は、ヒューズのように劣化することがないため、劣化を考慮して電線径を太くする必要がなく、より一層、電線径を細くすることができる。

また、上述した実施形態によれば、ＣＰＵ８３、９３は、通信可能であり、ＣＰＵ８３は、異常を検知したときその旨をＣＰＵ９３に送信し、ＣＰＵ９３は、異常を検知したときその旨をＣＰＵ８３に送信する。これにより、ＣＰＵ８３、９３間に通信線１１を設けるだけで、ＣＰＵ８３、９３の何れか一方が異常を検知したときに第１、第２ＦＥＴＱ１、Ｑ２の双方をオフすることができる。

また、上述した実施形態によれば、第１、第２ＦＥＴＱ１、Ｑ２のゲート端子－ソース端子間に第３、第４ＦＥＴＱ３、Ｑ４を設けることにより、確実に第１、第２ＦＥＴＱ１、Ｑ２をオフすることができる。

また、上述した実施形態によれば、第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２を設けることにより、デッドショート発生後迅速に第１、第２ＦＥＴＱ１、Ｑ２をオフすることができる。

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

上述した実施形態によれば、ＣＰＵ８３、９３を通信線で接続していたが、これに限ったものではない。ＣＰＵ８３を電流センサＳ２に接続し、ＣＰＵ８３が第２ＦＥＴＱ２に流れる電流に基づいて異常を検知できるようにしてもよい。また、ＣＰＵ９３を電流センサＳ１に接続し、ＣＰＵ９３が第１ＦＥＴＱ１に流れる電流に基づいて異常を検知できるようにしてもよい。

また、上述した実施形態によれば、第３、第４ＦＥＴＱ３、Ｑ４を設けていたが、これに限ったものではない。第１、第２ＦＥＴＱ１、Ｑ２をオンオフできる構成であればよい。

また、上述した実施形態によれば、第１～第４ＤＳ検知回路８４１、８４２、９４１、９４２を設けていたが、これに限ったものではない。第１～第４ＤＳ検知回路は必須ではなく、なくてもよい。

ここで、上述した本発明に係る電線制御装置の実施形態の特徴をそれぞれ以下［１］～［５］に簡潔に纏めて列記する。
［１］
第１電源（２）及び第２電源（３）間に接続される第１半導体スイッチ（Ｑ１）と、前記第１半導体スイッチ（Ｑ１）に流れる電流に基づいて異常を検知する第１異常検知部（８３）と、前記第１半導体スイッチ（Ｑ１）のオンオフを制御する第１スイッチ制御部（８３）と、を有する第１スイッチユニット（８）と、
前記第１電源（２）及び前記第２電源（３）間において前記第１半導体スイッチ（Ｑ１）よりも前記第２電源（３）側に接続され、寄生ダイオードの向きが前記第１半導体スイッチ（Ｑ１）の寄生ダイオードとは逆向きに配置された第２半導体スイッチ（Ｑ２）と、前記第２半導体スイッチ（Ｑ２）に流れる電流に基づいて異常を検知する第２異常検知部（９３）と、前記第２半導体スイッチ（Ｑ２）のオンオフを制御する第２スイッチ制御部（９３）と、を有する第２スイッチユニット（９）と、
前記第１半導体スイッチ（Ｑ１）及び前記第２半導体スイッチ（Ｑ２）間を接続する電線（１０）と、を備えた電源制御装置であって、
前記第１スイッチ制御部（８３）及び前記第２スイッチ制御部（９３）は、前記第１異常検知部（８３）及び前記第２異常検知部（９３）の何れか一方が異常を検知したとき前記第１半導体スイッチ（Ｑ１）及び前記第２半導体スイッチ（Ｑ２）をオフする、
電源制御装置（４）。
［２］
［１］に記載の電源制御装置（４）であって、
前記第１異常検知部（８３）は、前記第１半導体スイッチ（Ｑ１）に流れる電流と、前記電流が流れている累積時間から前記電線（１０）の温度を算出し、算出した前記電線（１０）の温度が許容温度に達する前に前記異常を検知し、
前記第２異常検知部（９３）は、前記第２半導体スイッチ（Ｑ２）に流れる電流と、前記電流が流れている累積時間から前記電線（１０）の温度を算出し、算出した前記電線（１０）の温度が許容温度に達する前に前記異常を検知する、
電源制御装置（４）。
［３］
［１］又は［２］に記載の電源制御装置（４）であって、
前記第１スイッチ制御部（８３）及び前記第２スイッチ制御部（９３）は、通信可能であり、
前記第１スイッチ制御部（８３）は、前記第１異常検知部（８３）が前記異常を検知したときその旨を前記第２スイッチ制御部（９３）に送信し、
前記第２スイッチ制御部（９３）は、前記第２異常検知部（９３）が前記異常を検知したときその旨を前記第１スイッチ制御部（８３）に送信する、
電源制御装置（４）。
［４］
［１］～［３］何れか１項に記載の電源制御装置（４）であって、
前記第１スイッチユニット（８）は、第３半導体スイッチ（Ｑ３）を有し、
前記第１半導体スイッチ（Ｑ１）及び前記第３半導体スイッチ（Ｑ３）のソース端子同士が互いに接続され、前記第１半導体スイッチ（Ｑ１）のゲート端子及び前記第３半導体スイッチ（Ｑ３）のドレイン端子が接続され、
前記第２スイッチユニット（９）は、第４半導体スイッチ（Ｑ４）を有し、
前記第２半導体スイッチ（Ｑ２）及び前記第４半導体スイッチ（Ｑ４）のソース端子同士が互いに接続され、前記第２半導体スイッチ（Ｑ２）のゲート端子及び前記第４半導体スイッチ（Ｑ４）のドレイン端子が接続され、
前記第１スイッチ制御部（８３）は、前記第３半導体スイッチ（Ｑ３）をオンすることにより、前記第１半導体スイッチ（Ｑ１）をオフし、
前記第２スイッチ制御部（９３）は、前記第４半導体スイッチ（Ｑ４）をオンすることにより、前記第１半導体スイッチ（Ｑ１）をオフする、
電源制御装置（４）。
［５］
［３］項に記載の電源制御装置（４）であって、
前記第１スイッチユニット（８）は、前記第１半導体スイッチ（Ｑ１）の両端のうち一方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチ（Ｑ１）をオフする第１デッドショート検知回路（８４１）と、前記第１半導体スイッチ（Ｑ１）の両端のうち他方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチ（Ｑ１）をオフする第２デッドショート検知回路（８４２）と、を有し、
前記第２スイッチユニット（９）は、前記第２半導体スイッチ（Ｑ２）の両端のうち一方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチ（Ｑ２）をオフする第３デッドショート検知回路（９４１）と、前記第２半導体スイッチ（Ｑ２）の両端のうち他方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチ（Ｑ２）をオフする第４デッドショート検知回路（９４２）と、を有し、
前記第１～第４デッドショート検知回路（８４１、８４２、９４１、９４２）は各々、前記電圧の変動率を各々変化させる、時定数が互いに異なる２つのフィルタ回路（１２Ａ、１２Ｂ）と、前記２つのフィルタ回路（１２Ａ、１２Ｂ）の出力を比較する比較回路（１２Ｃ）と、を有し、
前記第１スイッチ制御部（８３）及び前記第２スイッチ制御部（９３）は、通信可能であり、
前記第１スイッチ制御部（８３）は、前記第１及び前記第２デッドショート検知回路（８４１、８４２）が前記デッドショートを検知したときその旨を前記第２スイッチ制御部（９３）に送信し、
前記第２スイッチ制御部（９３）は、前記第３及び前記第４デッドショート検知回路（９４１、９４２）が前記デッドショートを検知したときその旨を前記第１スイッチ制御部（８３）に送信し、
前記第１スイッチ制御部（８３）は、前記第２スイッチ制御部（９３）から前記デッドショートの検知を受信したときに、前記第１半導体スイッチ（Ｑ１）をオフし、
前記第２スイッチ制御部（９３）は、前記第１スイッチ制御部（８３）から前記デッドショートの検知を受信したときに、前記第２半導体スイッチ（Ｑ２）をオフする、
電源制御装置（４）。

１ 電源装置
２ メインバッテリ（第１電源）
３ サブバッテリ（第２電源）
４ 電源制御装置
８ 第１スイッチユニット
９ 第２スイッチユニット
１０ 電線
１１ 通信線
１２Ａ、１２Ｂ フィルタ回路
１２Ｃ 比較回路
８３ ＣＰＵ（第１異常検知部、第１スイッチ制御部）
８５ 通信Ｉ／Ｆ
９３ ＣＰＵ（第２異常検知部、第２スイッチ制御部）
９５ 通信Ｉ／Ｆ
８４１ 第１デッドショート検知回路
８４２ 第２デッドショート検知回路
９４１ 第３デッドショート検知回路
９４２ 第４デッドショート検知回路
Ｑ１ 第１ＦＥＴ（第１半導体スイッチ）
Ｑ２ 第２ＦＥＴ（第２半導体スイッチ）
Ｑ３ 第３ＦＥＴ（第３半導体スイッチ）
Ｑ４ 第４ＦＥＴ（第４半導体スイッチ）

Claims (5)

1. 第１電源及び第２電源間に接続される第１半導体スイッチと、前記第１半導体スイッチに流れる電流に基づいて異常を検知する第１異常検知部と、前記第１半導体スイッチのオンオフを制御する第１スイッチ制御部と、を有する第１スイッチユニットと、
   前記第１電源及び前記第２電源間において前記第１半導体スイッチよりも前記第２電源側に接続され、寄生ダイオードの向きが前記第１半導体スイッチの寄生ダイオードとは逆向きに配置された第２半導体スイッチと、前記第２半導体スイッチに流れる電流に基づいて異常を検知する第２異常検知部と、前記第２半導体スイッチのオンオフを制御する第２スイッチ制御部と、を有する第２スイッチユニットと、
   前記第１半導体スイッチ及び前記第２半導体スイッチ間を接続する電線と、を備えた電源制御装置であって、
   前記第１スイッチ制御部及び前記第２スイッチ制御部は、前記第１異常検知部及び前記第２異常検知部の何れか一方が異常を検知したとき前記第１半導体スイッチ及び前記第２半導体スイッチをオフする、
   電源制御装置。
2. 請求項１に記載の電源制御装置であって、
   前記第１異常検知部は、前記第１半導体スイッチに流れる電流と、前記電流が流れている累積時間から前記電線の温度を算出し、算出した前記電線の温度が許容温度に達する前に前記異常を検知し、
   前記第２異常検知部は、前記第２半導体スイッチに流れる電流と、前記電流が流れている累積時間から前記電線の温度を算出し、算出した前記電線の温度が許容温度に達する前に前記異常を検知する、
   電源制御装置。
3. 請求項１又は２に記載の電源制御装置であって、
   前記第１スイッチ制御部及び前記第２スイッチ制御部は、通信可能であり、
   前記第１スイッチ制御部は、前記第１異常検知部が前記異常を検知したときその旨を前記第２スイッチ制御部に送信し、
   前記第２スイッチ制御部は、前記第２異常検知部が前記異常を検知したときその旨を前記第１スイッチ制御部に送信する、
   電源制御装置。
4. 請求項１～３何れか１項に記載の電源制御装置であって、
   前記第１スイッチユニットは、第３半導体スイッチを有し、
   前記第１半導体スイッチ及び前記第３半導体スイッチのソース端子同士が互いに接続され、前記第１半導体スイッチのゲート端子及び前記第３半導体スイッチのドレイン端子が接続され、
   前記第２スイッチユニットは、第４半導体スイッチを有し、
   前記第２半導体スイッチ及び前記第４半導体スイッチのソース端子同士が互いに接続され、前記第２半導体スイッチのゲート端子及び前記第４半導体スイッチのドレイン端子が接続され、
   前記第１スイッチ制御部は、前記第３半導体スイッチをオンすることにより、前記第１半導体スイッチをオフし、
   前記第２スイッチ制御部は、前記第４半導体スイッチをオンすることにより、前記第１半導体スイッチをオフする、
   電源制御装置。
5. 請求項３項に記載の電源制御装置であって、
   前記第１スイッチユニットは、前記第１半導体スイッチの両端のうち一方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチをオフする第１デッドショート検知回路と、前記第１半導体スイッチの両端のうち他方の電圧に基づいてデッドショートを検知して、前記第１半導体スイッチをオフする第２デッドショート検知回路と、を有し、
   前記第２スイッチユニットは、前記第２半導体スイッチの両端のうち一方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチをオフする第３デッドショート検知回路と、前記第２半導体スイッチの両端のうち他方の電圧に基づいてデッドショートを検知して、前記第２半導体スイッチをオフする第４デッドショート検知回路と、を有し、
   前記第１～第４デッドショート検知回路は各々、前記電圧の変動率を各々変化させる、時定数が互いに異なる２つのフィルタ回路と、前記２つのフィルタ回路の出力を比較する比較回路と、を有し、
   前記第１スイッチ制御部及び前記第２スイッチ制御部は、通信可能であり、
   前記第１スイッチ制御部は、前記第１及び前記第２デッドショート検知回路が前記デッドショートを検知したときその旨を前記第２スイッチ制御部に送信し、
   前記第２スイッチ制御部は、前記第３及び前記第４デッドショート検知回路が前記デッドショートを検知したときその旨を前記第１スイッチ制御部に送信し、
   前記第１スイッチ制御部は、前記第２スイッチ制御部から前記デッドショートの検知を受信したときに、前記第１半導体スイッチをオフし、
   前記第２スイッチ制御部は、前記第１スイッチ制御部から前記デッドショートの検知を受信したときに、前記第２半導体スイッチをオフする、
   電源制御装置。

Images