JP2022080592A

JP2022080592A - Semiconductor device and manufacturing method

Info

Publication number: JP2022080592A
Application number: JP2020191739A
Authority: JP
Inventors: 武寛加藤; Takehiro Kato
Original assignee: Denso Corp; Toyota Motor Corp; Mirise Technologies Corp
Current assignee: Denso Corp; Toyota Motor Corp; Mirise Technologies Corp
Priority date: 2020-11-18
Filing date: 2020-11-18
Publication date: 2022-05-30

Abstract

To provide a semiconductor device capable of reducing a steady loss and a switching loss.SOLUTION: A gate electrode 17 is arranged in a state of being separated in one direction in a predetermined cross section along one direction of a surface direction in a semiconductor substrate 10 and a thickness direction, and a gate insulation film 16 is a part arranged at a bottom surface of a trench 15 in the predetermined cross section and a part between gate electrodes separated in the one direction is exposed from the gate electrode 17. Then, in this predetermined cross section, an inter-layer insulation film 18 is provided which is arranged in a state of embedding a space between the gate electrodes 17 separated in the one direction while covering the gate insulation film 16 exposed from each gate electrode 17 and arranged at the bottom surface of the trench 15.SELECTED DRAWING: Figure 1

Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a trench gate structure and a method for manufacturing the same.

従来より、トレンチゲート構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、ｎ^＋型の基板上にｎ^－型のドリフト層が形成され、ドリフト層上にｐ型のベース層が形成されている。ベース層の表層部には、ｎ^＋型のソース領域が形成されている。そして、ソース領域およびベース層を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。 Conventionally, a semiconductor device having a trench gate structure has been proposed (see, for example, Patent Document 1). Specifically, in this semiconductor device, an n ^- type drift layer is formed on an n ⁺ -type substrate, and a p-type base layer is formed on the drift layer. An n ⁺ type source region is formed on the surface layer of the base layer. A plurality of trenches are formed so as to penetrate the source region and the base layer, and a gate insulating film and a gate electrode are sequentially formed in each trench. As a result, a trench gate structure is formed.

また、この半導体装置では、ベース層およびソース領域と電気的に接続されるように上部電極が形成され、ｎ^＋型の基板と接続されるように下部電極が形成されている。 Further, in this semiconductor device, the upper electrode is formed so as to be electrically connected to the base layer and the source region, and the lower electrode is formed so as to be connected to the n ⁺ type substrate.

このような半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されることにより、ベース層のうちのトレンチと接する部分にｎ型の反転層（すなわち、チャネル領域）が形成される。そして、半導体装置は、ソース領域から反転層を介して電子がドリフト層に供給されることにより、上部電極と下部電極との間に電流が流れてオン状態となる。また、この半導体装置は、ゲート電極に所定の閾値電圧以上の電圧が印加されないようにすることにより、ベース層に形成されていた反転層が消滅してオフ状態となる。 In such a semiconductor device, when a voltage equal to or higher than a predetermined threshold voltage is applied to the gate electrode, an n-type inverted layer (that is, a channel region) is formed in a portion of the base layer in contact with the trench. Then, the semiconductor device is turned on by supplying electrons from the source region to the drift layer via the inversion layer, so that a current flows between the upper electrode and the lower electrode. Further, in this semiconductor device, by preventing a voltage equal to or higher than a predetermined threshold voltage from being applied to the gate electrode, the inverting layer formed on the base layer disappears and the semiconductor device is turned off.

特開２０２０－１２３６０７号公報Japanese Unexamined Patent Publication No. 2020-123607

上記のような半導体装置において、定常損失低減およびスイッチング損失低減を図ることが望まれている。 In the above-mentioned semiconductor devices, it is desired to reduce the steady-state loss and the switching loss.

本発明は上記点に鑑み、定常損失低減およびスイッチング損失低減を図ることができる半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device capable of reducing steady-state loss and reduction of switching loss, and a method for manufacturing the same.

上記目的を達成するための請求項１に記載の発明は、トレンチゲート構造を有するスイッチング素子が形成された半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のベース層（１３）と、ベース層の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１４）と、ドリフト層のうちのベース層側と反対側に形成された第１導電型または第２導電型の第２不純物領域（１１）と、を含み、第１不純物領域側の面を一面（１０ａ）とし、第２不純物領域側の面を他面（１０ｂ）とする半導体基板（１０）と、半導体基板の一面側からベース層よりも深く形成されてドリフト層に達し、側面がベース層および第１不純物領域と接する状態で形成されたトレンチ（１５）の壁面にゲート絶縁膜（１６）が配置されると共に、ゲート絶縁膜上にゲート電極（１７）が配置されたトレンチゲート構造と、半導体基板の一面側に形成され、ベース層および第１不純物領域と電気的に接続される第１電極（１９）と、半導体基板の他面側に形成され、第２不純物領域と電気的に接続される第２電極（２０）と、を備えている。ゲート電極は、半導体基板における面方向の一方向および厚さ方向に沿った所定断面において、一方向にて分離した状態で配置されており、ゲート絶縁膜は、所定断面において、トレンチの底面に配置された部分であって、一方向に分離したゲート電極の間の部分が当該ゲート電極から露出しており、所定断面において、トレンチの底面に配置されてゲート電極から露出するゲート絶縁膜を覆いつつ、一方向に分離したゲート電極の間を埋め込んだ状態で配置されている層間絶縁膜（１８）を有している。 The invention according to claim 1 for achieving the above object is a semiconductor device in which a switching element having a trench gate structure is formed, which is formed on a first conductive type drift layer (12) and a drift layer. The second conductive type base layer (13) formed, the first conductive type first impurity region (14) formed on the surface layer of the base layer and having a higher impurity concentration than the drift layer, and the drift layer. The second impurity region (11) of the first conductive type or the second conductive type formed on the side opposite to the base layer side is included, and the surface on the first impurity region side is one surface (10a). The semiconductor substrate (10) having the surface on the impurity region side as the other surface (10b) is formed deeper than the base layer from one surface side of the semiconductor substrate to reach the drift layer, and the side surface is in contact with the base layer and the first impurity region. A trench gate structure in which a gate insulating film (16) is arranged on the wall surface of the trench (15) formed in the state and a gate electrode (17) is arranged on the gate insulating film, and formed on one side of a semiconductor substrate. A first electrode (19) that is electrically connected to the base layer and the first impurity region, and a second electrode (20) that is formed on the other surface side of the semiconductor substrate and is electrically connected to the second impurity region. ) And. The gate electrodes are arranged in a unidirectionally separated state in a predetermined cross section along the plane direction and the thickness direction of the semiconductor substrate, and the gate insulating film is arranged on the bottom surface of the trench in the predetermined cross section. The portion between the gate electrodes separated in one direction is exposed from the gate electrode, and in a predetermined cross section, the portion is arranged on the bottom surface of the trench and covers the gate insulating film exposed from the gate electrode. The interlayer insulating film (18) is arranged so as to be embedded between the gate electrodes separated in one direction.

これによれば、ゲート電極がトレンチ内で一方向にて分離した状態で配置されているため、ゲート－第２不純物領域間容量を低減することができる。したがって、帰還容量および出力容量を低減でき、定常損失を低減できると共に、スイッチング損失を低減できる。 According to this, since the gate electrodes are arranged in the trench in a state of being separated in one direction, the capacitance between the gate and the second impurity region can be reduced. Therefore, the feedback capacitance and the output capacitance can be reduced, the steady-state loss can be reduced, and the switching loss can be reduced.

また、請求項１０は、請求項１に記載の半導体装置に関する製造方法であり、ドリフト層、ベース層、ソース層が配置された半導体基板を用意することと、半導体基板の一面側からドリフト層に達するトレンチを形成することと、トレンチの壁面に沿ってゲート絶縁膜を構成する絶縁膜（１６０）を形成することと、ゲート絶縁膜上にゲート電極を構成する導電膜（１７０）を形成することと、所定断面において、導電膜のうちのトレンチの底面上に位置する部分を含む部分を除去することにより、同じトレンチ内にて一方向にて分離した状態で配置されたゲート電極を形成することと、所定断面において、トレンチの底面に配置されてゲート電極から露出するゲート絶縁膜を覆いつつ、一方向に分離したゲート電極の間を埋め込むように層間絶縁膜を形成することと、半導体基板の一面側に第１電極を形成することと、半導体基板の他面側に第２電極を形成することと、を行う。 The tenth aspect of the present invention is the manufacturing method for the semiconductor device according to the first aspect, wherein a semiconductor substrate on which the drift layer, the base layer, and the source layer are arranged is prepared, and the drift layer is formed from one side of the semiconductor substrate. Forming a trench that reaches, forming an insulating film (160) that constitutes a gate insulating film along the wall surface of the trench, and forming a conductive film (170) that constitutes a gate electrode on the gate insulating film. By removing the portion of the conductive film including the portion located on the bottom surface of the trench in the predetermined cross section, a gate electrode arranged in the same trench in a unidirectionally separated state is formed. In a predetermined cross section, an interlayer insulating film is formed so as to fill the space between the gate electrodes separated in one direction while covering the gate insulating film arranged on the bottom surface of the trench and exposed from the gate electrode. The first electrode is formed on one surface side and the second electrode is formed on the other surface side of the semiconductor substrate.

これによれば、ゲート電極をトレンチ内で一方向に分離した状態で配置するため、ゲート－第２不純物領域間容量を低減することができる半導体装置を製造できる。したがって、帰還容量および出力容量を低減でき、定常損失を低減できると共に、スイッチング損失を低減できる半導体装置を製造できる。 According to this, since the gate electrodes are arranged in the trench in a state of being separated in one direction, it is possible to manufacture a semiconductor device capable of reducing the capacitance between the gate and the second impurity region. Therefore, it is possible to manufacture a semiconductor device capable of reducing the feedback capacity and the output capacity, reducing the steady-state loss, and reducing the switching loss.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st Embodiment. 図１に示す半導体装置の平面図である。It is a top view of the semiconductor device shown in FIG. 第１実施形態における半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device in 1st Embodiment. 図３Ａに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3A. 図３Ｂに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3B. 図３Ｃに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3C. 図３Ｄに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3D. 図３Ｅに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3E. 図３Ｆに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3F. 図３Ｇに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3G. 図３Ｈに続く半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 3H. 第２実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 2nd Embodiment. 第３実施形態における半導体装置の平面図である。It is a top view of the semiconductor device in 3rd Embodiment. 第４実施形態における半導体装置の平面図である。It is a top view of the semiconductor device in 4th Embodiment. 第４実施形態の変形例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in the modification of 4th Embodiment. 第４実施形態の変形例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in the modification of 4th Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１および図２に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されている。なお、図１は、図２中のI－I線に沿った断面図である。また、図２では、後述する上部電極１９を省略して示してある。そして、図２では、理解をし易くするため、断面図ではないが、後述するゲート絶縁膜１６、ゲート電極１７、層間絶縁膜１８にハッチングが施されている。また、図２と対応する後述の各図においても、理解をし易くするため、断面図ではないが、ゲート絶縁膜１６、ゲート電極１７、層間絶縁膜１８にハッチングが施されている。 (First Embodiment)
The first embodiment will be described with reference to the drawings. As shown in FIGS. 1 and 2, the semiconductor device of the present embodiment is configured by forming a MOSFET (abbreviation of Metal Oxide Semiconductor Field Effect Transistor). Although not particularly shown, the semiconductor device has a cell region and an outer peripheral region formed so as to surround the cell region. The MOSFET is formed in the cell region of the semiconductor device. Note that FIG. 1 is a cross-sectional view taken along the line I-I in FIG. Further, in FIG. 2, the upper electrode 19 described later is omitted. In FIG. 2, for easy understanding, the gate insulating film 16, the gate electrode 17, and the interlayer insulating film 18, which will be described later, are hatched, although not a cross-sectional view. Further, also in each of the later drawings corresponding to FIG. 2, in order to make it easier to understand, the gate insulating film 16, the gate electrode 17, and the interlayer insulating film 18 are hatched, although they are not cross-sectional views.

本実施形態の半導体装置は、炭化珪素（以下では、単にＳｉＣともいう）で構成されるｎ^＋型の基板１１を有する半導体基板１０を備えている。基板１１の表面上には、ＳｉＣで構成される、ｎ^－型のドリフト層１２およびｐ^－型のベース層１３が配置されている。そして、ベース層１３の表層部には、ｎ^＋型のソース領域１４が形成されている。本実施形態では、ドリフト層１２およびベース層１３がエピタキシャル成長、またはイオン注入等によって形成されている。ソース領域１４は、エピタキシャル成長、またはイオン注入等によって形成されている。 The semiconductor device of this embodiment includes a semiconductor substrate 10 having an n ⁺ type substrate 11 made of silicon carbide (hereinafter, also simply referred to as SiC). An n ^- type drift layer 12 and a p ^- type base layer 13 made of SiC are arranged on the surface of the substrate 11. An n ⁺ type source region 14 is formed on the surface layer portion of the base layer 13. In the present embodiment, the drift layer 12 and the base layer 13 are formed by epitaxial growth, ion implantation, or the like. The source region 14 is formed by epitaxial growth, ion implantation, or the like.

なお、本実施形態では、基板１１が第２不純物領域に相当し、ソース領域１４が第１不純物領域に相当している。また、特に図示しないが、本実施形態の半導体装置は、図２とは異なる平面箇所において、ベース層１３の表層部であって半導体基板１０の一面１０ａから露出するように、ベース層１３よりも高不純物濃度とされたコンタクト領域が形成されている。 In this embodiment, the substrate 11 corresponds to the second impurity region, and the source region 14 corresponds to the first impurity region. Further, although not particularly shown, the semiconductor device of the present embodiment is more than the base layer 13 so as to be a surface layer portion of the base layer 13 and exposed from one surface 10a of the semiconductor substrate 10 at a plane portion different from that of FIG. A contact region with a high impurity concentration is formed.

基板１１は、例えば、ｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、表面が（０００１）Ｓｉ面とされている。なお、本実施形態では、基板１１がＭＯＳＦＥＴにおけるドレイン領域を構成する。ベース層１３は、チャネル領域が形成される部分である。ソース領域１４は、ドリフト層１２よりも高不純物濃度とされている。 The substrate 11 has, for example, an n-type impurity concentration of 1.0 × 10 ¹⁹ / cm ³ and a (0001) Si surface on the surface. In this embodiment, the substrate 11 constitutes a drain region in the MOSFET. The base layer 13 is a portion where a channel region is formed. The source region 14 has a higher impurity concentration than the drift layer 12.

そして、半導体基板１０には、一面１０ａ側からベース層１３およびソース領域１４を貫通してドリフト層１２に達するようにトレンチ１５が形成されている。このため、このトレンチ１５の側面と接するように、上記のベース層１３およびソース領域１４が配置される。 A trench 15 is formed in the semiconductor substrate 10 so as to pass through the base layer 13 and the source region 14 from the one surface 10a side and reach the drift layer 12. Therefore, the base layer 13 and the source region 14 are arranged so as to be in contact with the side surface of the trench 15.

本実施形態のトレンチ１５は、図１および図２に示されるように、半導体基板１０の一面１０ａの面方向のうちの一方向に沿って等間隔にストライプ状に形成されている。詳しくは、トレンチ１５は、図２中の紙面左右方向に沿って等間隔に配列され、図２中の紙面上下方向に延設されることでストライプ状に形成されている。また、本実施形態のトレンチ１５は、隣合うトレンチ１５の間隔（すなわち、ソース領域１４およびベース層１３の幅）が極めて短くなるように形成されている。具体的には、トレンチ１５は、後述するゲート電極１７に閾値電圧以上の電圧が印加された際に隣合うトレンチ１５の間に位置するベース層１３の全体にチャネル領域が構成されるように、隣合うトレンチ１５の間隔が調整されて形成されている。例えば、本実施形態では、隣合うトレンチ１５の間隔が０．１μｍ以下となるように形成されている。 As shown in FIGS. 1 and 2, the trench 15 of the present embodiment is formed in stripes at equal intervals along one of the surface directions of one surface 10a of the semiconductor substrate 10. Specifically, the trenches 15 are arranged at equal intervals along the left-right direction of the paper surface in FIG. 2, and are formed in a stripe shape by extending in the vertical direction of the paper surface in FIG. 2. Further, the trench 15 of the present embodiment is formed so that the distance between adjacent trenches 15 (that is, the width of the source region 14 and the base layer 13) is extremely short. Specifically, in the trench 15, a channel region is formed in the entire base layer 13 located between adjacent trenches 15 when a voltage equal to or higher than the threshold voltage is applied to the gate electrode 17 described later. The adjacent trenches 15 are formed by adjusting the distance between them. For example, in the present embodiment, the trenches 15 adjacent to each other are formed so that the distance between them is 0.1 μm or less.

トレンチ１５の内壁面には、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６の表面には、ドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１７が形成されている。 A gate insulating film 16 is formed on the inner wall surface of the trench 15. A gate electrode 17 made of doped Poly—Si is formed on the surface of the gate insulating film 16.

ここで、本実施形態のゲート電極１７の配置について説明する。ゲート電極１７は、半導体基板１０の面方向における一方向および厚さ方向に沿った所定断面（以下では、単に所定断面ともいう）において、トレンチ１５内で当該一方向にて分離した状態で配置されている。言い換えると、ゲート電極１７には、所定断面において、対向するトレンチ１５の側面上に形成された部分を分離するように、トレンチ１５の底面に形成されたゲート絶縁膜１６を露出させるための溝部１７ａが形成されている。また、本実施形態のゲート電極１７は、所定断面において、トレンチ１５の開口部側の部分となる上端が半導体基板１０の一面１０ａよりも凹んだ状態で配置されている。 Here, the arrangement of the gate electrode 17 of the present embodiment will be described. The gate electrode 17 is arranged in a predetermined cross section (hereinafter, also simply referred to as a predetermined cross section) along the plane direction and the thickness direction of the semiconductor substrate 10 in a state of being separated in the trench 15 in the one direction. ing. In other words, the gate electrode 17 has a groove portion 17a for exposing the gate insulating film 16 formed on the bottom surface of the trench 15 so as to separate the portions formed on the side surfaces of the facing trench 15 in a predetermined cross section. Is formed. Further, the gate electrode 17 of the present embodiment is arranged in a predetermined cross section in a state where the upper end, which is a portion on the opening side of the trench 15, is recessed from one surface 10a of the semiconductor substrate 10.

なお、本実施形態では、図１中の紙面左右方向が半導体基板１０の面方向における一方向となり、紙面上下方向が厚さ方向となり、所定断面が例えば図１に示す断面となる。また、厚さ方向とは、言い換えると、基板１１、ドリフト層１２、ベース層１３等の積層方向に沿った方向ともいえる。 In the present embodiment, the left-right direction of the paper surface in FIG. 1 is one direction in the surface direction of the semiconductor substrate 10, the vertical direction of the paper surface is the thickness direction, and the predetermined cross section is, for example, the cross section shown in FIG. In other words, the thickness direction can be said to be the direction along the stacking direction of the substrate 11, the drift layer 12, the base layer 13, and the like.

そして、トレンチ１５には、ゲート絶縁膜１６のうちのゲート電極１７から露出する部分を覆いつつ、トレンチ１５内で一方向に分離したゲート電極１７の間を埋め込むように層間絶縁膜１８が配置されている。本実施形態では、層間絶縁膜１８は、ゲート絶縁膜１６およびゲート電極１７と共にトレンチ１５を完全に埋め込むように配置されている。この場合、ゲート電極１７は、所定断面において、トレンチ１５の開口部側の部分が半導体基板１０の一面１０ａから凹んだ状態となっている。このため、所定断面では、層間絶縁膜１８は、ゲート電極１７を覆うように形成されている。そして、層間絶縁膜１８は、半導体基板１０の一面１０ａ（すなわち、ソース領域１４）を露出させつつ、ドリフト層１２側と反対側の表面１８ａが半導体基板１０の一面１０ａと同一面上に位置するように配置されている。 Then, in the trench 15, the interlayer insulating film 18 is arranged so as to cover the portion of the gate insulating film 16 exposed from the gate electrode 17 and to fill the space between the gate electrodes 17 separated in one direction in the trench 15. ing. In the present embodiment, the interlayer insulating film 18 is arranged so as to completely embed the trench 15 together with the gate insulating film 16 and the gate electrode 17. In this case, the gate electrode 17 has a predetermined cross section in which the portion on the opening side of the trench 15 is recessed from one surface 10a of the semiconductor substrate 10. Therefore, in the predetermined cross section, the interlayer insulating film 18 is formed so as to cover the gate electrode 17. The interlayer insulating film 18 exposes one surface 10a of the semiconductor substrate 10 (that is, the source region 14), and the surface 18a on the side opposite to the drift layer 12 side is located on the same surface as the one surface 10a of the semiconductor substrate 10. It is arranged like this.

半導体基板１０の一面１０ａには、ソース領域１４およびベース層１３と電気的に接続される上部電極１９が形成されている。なお、上部電極１９は、図１とは別断面において、ベース層１３の表層部に形成されたコンタクト領域と電気的に接続されることによってベース層１３と電気的に接続されている。また、本実施形態では、所定断面において、ゲート電極１７を覆うように層間絶縁膜１８が配置されており、層間絶縁膜１８は、表面１８ａが半導体基板１０の一面１０ａと同一平面上に位置している。つまり、層間絶縁膜１８は、半導体基板１０の一面１０ａ上には配置されていない。このため、層間絶縁膜１８には、ソース領域１４等を露出させるためのコンタクトホール等が形成されておらず、上部電極１９は、半導体基板１０の一面１０ａ側に直接配置されている。 An upper electrode 19 electrically connected to the source region 14 and the base layer 13 is formed on one surface 10a of the semiconductor substrate 10. The upper electrode 19 is electrically connected to the base layer 13 by being electrically connected to a contact region formed on the surface layer portion of the base layer 13 in a cross section different from that of FIG. Further, in the present embodiment, the interlayer insulating film 18 is arranged so as to cover the gate electrode 17 in a predetermined cross section, and the surface 18a of the interlayer insulating film 18 is located on the same plane as one surface 10a of the semiconductor substrate 10. ing. That is, the interlayer insulating film 18 is not arranged on one surface 10a of the semiconductor substrate 10. Therefore, the interlayer insulating film 18 is not formed with a contact hole or the like for exposing the source region 14 or the like, and the upper electrode 19 is directly arranged on one surface 10a side of the semiconductor substrate 10.

本実施形態では、上部電極１９は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。 In the present embodiment, the upper electrode 19 is made of a plurality of metals such as Ni / Al. The portion of the plurality of metals that comes into contact with the portion constituting the n-type SiC (that is, the source region 14) is made of a metal that can make ohmic contact with the n-type SiC. Further, at least the portion of the plurality of metals that comes into contact with the p-type SiC (that is, the contact region) is made of a metal that can make ohmic contact with the p-type SiC.

なお、本実施形態では，上部電極１９が第１電極に相当している。また、特に図示しないが、ゲート電極１７は、半導体基板１０の一面１０ａ上に形成されたゲートライナー等と適宜電気的に接続されている。 In this embodiment, the upper electrode 19 corresponds to the first electrode. Further, although not particularly shown, the gate electrode 17 is appropriately electrically connected to a gate liner or the like formed on one surface 10a of the semiconductor substrate 10.

基板１１の他面１０ｂ側には、基板１１と電気的に接続される下部電極２０が形成されている。なお、本実施形態では、下部電極２０が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。 A lower electrode 20 electrically connected to the substrate 11 is formed on the other surface 10b side of the substrate 11. In this embodiment, the lower electrode 20 corresponds to the second electrode. In the present embodiment, such a structure constitutes a MOSFET having a trench gate structure which is an inverted type of n-channel type. A cell area is formed by arranging a plurality of such MOSFETs.

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ^－型が第１導電型に相当しており、ｐ^－型、ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板１０は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４を含んで構成される。そして、本実施形態では、基板１１がＳｉＣで構成されると共に、ドリフト層１２やベース層１３等がＳｉＣで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。 The above is the configuration of the semiconductor device in this embodiment. In this embodiment, n-type, n ⁺ type, and n ^- type correspond to the first conductive type, and p ^- type and p ⁺ type correspond to the second conductive type. Further, in the present embodiment, the semiconductor substrate 10 is configured to include the substrate 11, the drift layer 12, the base layer 13, and the source region 14 by being configured as described above. In the present embodiment, the substrate 11 is made of SiC, and the drift layer 12, the base layer 13, and the like are made of SiC. Therefore, it can be said that the semiconductor device of this embodiment is a SiC semiconductor device.

次に、上記半導体装置における作動について説明する。上記半導体装置は、下部電極２０が上部電極１９よりも高電位とされつつ、ゲート電極１７に所定の閾値電圧以上の電圧が印加されることにより、ベース層１３のうちのトレンチ１５と接する部分にｎ型の反転層（すなわち、チャネル領域）が形成される。そして、ソース領域１４から反転層を介して電子がドリフト層１２に供給されることにより、上部電極１９と下部電極２０との間に電流が流れてオン状態となる。 Next, the operation in the semiconductor device will be described. In the semiconductor device, the lower electrode 20 has a higher potential than the upper electrode 19, and a voltage equal to or higher than a predetermined threshold voltage is applied to the gate electrode 17, so that the lower electrode 20 is in contact with the trench 15 in the base layer 13. An n-type inverted layer (that is, a channel region) is formed. Then, electrons are supplied from the source region 14 to the drift layer 12 via the inversion layer, so that a current flows between the upper electrode 19 and the lower electrode 20 and the state is turned on.

この際、本実施形態では、隣合うトレンチ１５の間隔が極めて狭い０．１μｍ以下とされている。このため、ゲート電極１７に所定の閾値電圧以上の電圧が印加された際、ベース層１３のうちの各トレンチ１５と接する部分に形成される反転層同士が繋がり易くなる。つまり、隣合うトレンチ１５の間に位置するベース層１３は、全体にチャネル領域（すなわち、バルクチャネル領域）が形成される。このため、半導体装置のオン抵抗の低減を図ることができる。 At this time, in the present embodiment, the distance between the adjacent trenches 15 is extremely narrow, 0.1 μm or less. Therefore, when a voltage equal to or higher than a predetermined threshold voltage is applied to the gate electrode 17, the inversion layers formed in the portions of the base layer 13 in contact with each trench 15 are easily connected to each other. That is, the base layer 13 located between the adjacent trenches 15 has a channel region (that is, a bulk channel region) formed as a whole. Therefore, it is possible to reduce the on-resistance of the semiconductor device.

また、上記半導体装置は、上部電極１９と下部電極２０との間に電流が流れているオン状態から当該電流が遮断されたオフ状態とする際には、ゲート電極１７にグランド電位のような閾値電圧よりも低い電圧が印加される。これにより、ベース層１３に形成されていた反転層が消滅し、半導体装置がオフ状態となる。 Further, in the semiconductor device, when the current is flowing between the upper electrode 19 and the lower electrode 20 and the current is cut off from the on state, the gate electrode 17 has a threshold voltage such as a ground potential. A voltage lower than the voltage is applied. As a result, the inversion layer formed on the base layer 13 disappears, and the semiconductor device is turned off.

ここで、本実施形態では、上記のように、ゲート電極１７がトレンチ１５内で一方向にて分離した状態で配置されている。このため、ゲート電極１７が分離されていない場合と比較して、トレンチ１５に配置されるゲート電極１７の体積が少なくなるため、ゲート－ドレイン間容量Ｃｇｄを低減することができる。なお、ゲート電極１７が分離されていない場合とは、トレンチ１５がゲート絶縁膜１６およびゲート電極１７にて埋め込まれている状態のことであり、トレンチ１５の底面に配置されたゲート絶縁膜１６上の全領域にゲート電極１７が配置されている状態のことである。 Here, in the present embodiment, as described above, the gate electrodes 17 are arranged in the trench 15 in a state of being separated in one direction. Therefore, the volume of the gate electrode 17 arranged in the trench 15 is smaller than that in the case where the gate electrode 17 is not separated, so that the gate-drain capacitance Cgd can be reduced. The case where the gate electrode 17 is not separated means that the trench 15 is embedded in the gate insulating film 16 and the gate electrode 17, and is on the gate insulating film 16 arranged on the bottom surface of the trench 15. This is a state in which the gate electrode 17 is arranged in the entire region of the above.

したがって、上記半導体装置では、ゲート－ドレイン間容量Ｃｇｄで規定される帰還容量Ｃｒｓｓを低減できる。また、ゲート－ドレイン間容量Ｃｇｄと、ドレイン－ソース間容量Ｃｄｓで規定される出力容量Ｃｏｓｓを低減できる。このため、本実施形態の半導体装置によれば、定常損失を低減できすると共に、スイッチング損失を低減できる。 Therefore, in the above semiconductor device, the feedback capacitance Crss defined by the gate-drain capacitance Cgd can be reduced. Further, the output capacity Cass defined by the gate-drain capacity Cgd and the drain-source capacity Cds can be reduced. Therefore, according to the semiconductor device of the present embodiment, the steady-state loss can be reduced and the switching loss can be reduced.

次に、上記半導体装置の製造方法について、図３Ａ～図３Ｉを参照しつつ説明する。 Next, the manufacturing method of the semiconductor device will be described with reference to FIGS. 3A to 3I.

まず、図３Ａに示されるように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４が順に積層された半導体基板１０を用意する。なお、ドリフト層１２、ベース層１３は、基板１１の表面に対するエピタキシャル成長およびイオン注入等によって形成される。ソース領域１４は、エピタキシャル成長、またはイオン注入等によって形成される。 First, as shown in FIG. 3A, a semiconductor substrate 10 in which a substrate 11, a drift layer 12, a base layer 13, and a source region 14 are laminated in this order is prepared. The drift layer 12 and the base layer 13 are formed by epitaxial growth and ion implantation on the surface of the substrate 11. The source region 14 is formed by epitaxial growth, ion implantation, or the like.

次に、図３Ｂに示されるように、図示しないマスクを用いてドライエッチング等を行い、ソース領域１４およびベース層１３を貫通してドリフト層１２に達するトレンチ１５を形成する。この際、本実施形態では、隣合うトレンチ１５の間隔が０．１μｍ以下となるようにする。 Next, as shown in FIG. 3B, dry etching or the like is performed using a mask (not shown) to form a trench 15 that penetrates the source region 14 and the base layer 13 and reaches the drift layer 12. At this time, in the present embodiment, the distance between the adjacent trenches 15 is set to 0.1 μm or less.

続いて、図３Ｃに示されるように、ＣＶＤ（chemical vapor depositionの略）法等により、トレンチ１５の壁面に沿って、ゲート絶縁膜１６を構成する絶縁膜１６０を形成する。なお、この工程では、半導体基板１０の一面１０ａ上（すなわち、ソース領域１４上）にも絶縁膜１６０が形成される。 Subsequently, as shown in FIG. 3C, an insulating film 160 constituting the gate insulating film 16 is formed along the wall surface of the trench 15 by a CVD (abbreviation of chemical vapor deposition) method or the like. In this step, the insulating film 160 is also formed on one surface 10a of the semiconductor substrate 10 (that is, on the source region 14).

その後、図３Ｄに示されるように、ＣＶＤ法等により、絶縁膜１６０上にゲート電極１７を構成する導電膜１７０を形成する。なお、この工程では、半導体基板１０の一面１０ａ上（すなわち、ソース領域１４上）に配置されている絶縁膜１６０上にも導電膜１７０が形成される。また、この工程での導電膜１７０は、所定断面において、対向するトレンチ１５の側面上に形成されている部分が、トレンチ１５の底面に形成されている部分によって繋がった状態となっている。 After that, as shown in FIG. 3D, the conductive film 170 constituting the gate electrode 17 is formed on the insulating film 160 by a CVD method or the like. In this step, the conductive film 170 is also formed on the insulating film 160 arranged on one surface 10a of the semiconductor substrate 10 (that is, on the source region 14). Further, in the conductive film 170 in this step, a portion formed on the side surface of the facing trench 15 is connected by a portion formed on the bottom surface of the trench 15 in a predetermined cross section.

次に、図３Ｅに示されるように、導電膜１７０上にフォトレジスト１８０を配置し、導電膜１７０の所定箇所が露出するように、フォトレジスト１８０をパターニングする。具体的には、半導体基板１０の一面１０ａ上に位置する導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。また、所定断面において、トレンチ１５の側面に形成された導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。さらに、所定断面において、トレンチ１５の底面の中央部に形成された導電膜１７０が露出するようにフォトレジスト１８０をパターニングする。 Next, as shown in FIG. 3E, the photoresist 180 is placed on the conductive film 170, and the photoresist 180 is patterned so that a predetermined portion of the conductive film 170 is exposed. Specifically, the photoresist 180 is patterned so that the conductive film 170 located on one surface 10a of the semiconductor substrate 10 is exposed. Further, in a predetermined cross section, the photoresist 180 is patterned so that the conductive film 170 formed on the side surface of the trench 15 is exposed. Further, in a predetermined cross section, the photoresist 180 is patterned so that the conductive film 170 formed in the central portion of the bottom surface of the trench 15 is exposed.

その後、図３Ｆに示されるように、フォトレジスト１８０をマスクとしてドライエッチングを行い、導電膜１７０のうちのフォトレジスト１８０から露出する部分を除去して上記ゲート電極１７を形成する。具体的には、この工程では、半導体基板１０の一面１０ａ上に位置する導電膜１７０が除去される。また、この工程では、所定断面において、トレンチ１５の側面に形成された導電膜１７０の一部が除去され、ゲート電極１７は、半導体基板１０の一面１０ａに対して凹んだ状態となる。さらに、この工程では、所定断面において、トレンチ１５の底面の中央部に形成された導電膜１７０を除去することで溝部１７ａが形成される。これにより、ゲート電極１７は、トレンチ１５内で一方向にて分離した状態で配置される。 Then, as shown in FIG. 3F, dry etching is performed using the photoresist 180 as a mask, and the portion of the conductive film 170 exposed from the photoresist 180 is removed to form the gate electrode 17. Specifically, in this step, the conductive film 170 located on one surface 10a of the semiconductor substrate 10 is removed. Further, in this step, a part of the conductive film 170 formed on the side surface of the trench 15 is removed in a predetermined cross section, and the gate electrode 17 is in a state of being recessed with respect to one surface 10a of the semiconductor substrate 10. Further, in this step, the groove portion 17a is formed by removing the conductive film 170 formed in the central portion of the bottom surface of the trench 15 in a predetermined cross section. As a result, the gate electrode 17 is arranged in the trench 15 in a state of being separated in one direction.

次に、図３Ｇに示されるように、ＣＶＤ法等により、溝部１７ａを埋め込みつつ、トレンチ１５を埋め込むように層間絶縁膜１８を形成する。本実施形態では、層間絶縁膜１８は、ドリフト層１２と反対側の表面１８ａが、半導体基板１０の一面１０ａから盛り上がった状態となるように形成される。 Next, as shown in FIG. 3G, the interlayer insulating film 18 is formed so as to embed the trench 15 while embedding the groove portion 17a by the CVD method or the like. In the present embodiment, the interlayer insulating film 18 is formed so that the surface 18a on the opposite side of the drift layer 12 is raised from one surface 10a of the semiconductor substrate 10.

その後、図３Ｈに示されるように、半導体基板１０の一面１０ａ側から全体的にドライエッチングを行い、半導体基板１０の一面１０ａよりもドリフト層１２と反対側に位置する層間絶縁膜１８およびゲート絶縁膜１６を除去する。具体的には、半導体基板１０の一面１０ａを露出させつつ、トレンチ１５が層間絶縁膜１８で埋め込まれ、層間絶縁膜１８の表面１８ａが半導体基板１０の一面１０ａと同一面上に位置するようにする。 After that, as shown in FIG. 3H, dry etching is performed entirely from the one side 10a of the semiconductor substrate 10, and the interlayer insulating film 18 and the gate insulation located on the side opposite to the drift layer 12 from the one side 10a of the semiconductor substrate 10 are insulated. The film 16 is removed. Specifically, the trench 15 is embedded with the interlayer insulating film 18 while exposing one surface 10a of the semiconductor substrate 10, and the surface 18a of the interlayer insulating film 18 is located on the same surface as the one surface 10a of the semiconductor substrate 10. do.

その後、図３Ｉに示されるように、ＰＶＤ法等により、半導体基板１０の一面１０ａ側に上部電極１９を形成すると共に他面１０ｂ側の下部電極２０を形成することにより、図１に示す半導体装置が製造される。なお、層間絶縁膜１８は、トレンチ１５内に配置されており、半導体基板１０の一面１０ａ上には配置されていない。このため、本実施形態では、層間絶縁膜１８にソース領域１４等を露出させるコンタクトホールを形成することなく、ソース領域１４と電気的に接続される上部電極１９が形成される。つまり、本実施形態では、ソース領域１４と上部電極１９とをセルフアライン（すなわち、自己整合）で接続できる。 After that, as shown in FIG. 3I, the semiconductor device shown in FIG. 1 is formed by forming the upper electrode 19 on one surface 10a side of the semiconductor substrate 10 and forming the lower electrode 20 on the other surface 10b side by the PVD method or the like. Is manufactured. The interlayer insulating film 18 is arranged in the trench 15 and is not arranged on one surface 10a of the semiconductor substrate 10. Therefore, in the present embodiment, the upper electrode 19 electrically connected to the source region 14 is formed without forming a contact hole in the interlayer insulating film 18 that exposes the source region 14 and the like. That is, in the present embodiment, the source region 14 and the upper electrode 19 can be connected by self-alignment (that is, self-alignment).

以上説明した本実施形態によれば、ゲート電極１７は、トレンチ１５内で一方向に分離した状態で配置されている。このため、ゲート－ドレイン間容量Ｃｇｄを低減することができ、帰還容量Ｃｒｓｓおよび出力容量Ｃｏｓｓを低減できる。したがって、本実施形態の半導体装置によれば、定常損失を低減できると共に、スイッチング損失を低減できる。 According to the present embodiment described above, the gate electrode 17 is arranged in the trench 15 in a state of being separated in one direction. Therefore, the gate-drain capacity Cgd can be reduced, and the feedback capacity Crss and the output capacity Coss can be reduced. Therefore, according to the semiconductor device of the present embodiment, the steady-state loss can be reduced and the switching loss can be reduced.

（１）また、本実施形態によれば、層間絶縁膜１８は、トレンチ１５の底面に配置されてゲート電極１７から露出するゲート絶縁膜１６を覆いつつ、トレンチ１５内で一方向に分離したゲート電極１７の間を埋め込むように配置されている。そして、上部電極１９は、半導体基板１０の一面１０ａ上および層間絶縁膜１８上に配置されている。このため、例えば、ゲート電極１７の間に上部電極１９が入り込んだ半導体装置と比較して、上部電極１９内の金属イオンがゲート絶縁膜１６に拡散してゲート絶縁膜１６の信頼性が低下することを抑制できる。 (1) Further, according to the present embodiment, the interlayer insulating film 18 is arranged on the bottom surface of the trench 15 and covers the gate insulating film 16 exposed from the gate electrode 17, while the gate is separated in one direction in the trench 15. It is arranged so as to be embedded between the electrodes 17. The upper electrode 19 is arranged on one surface 10a of the semiconductor substrate 10 and on the interlayer insulating film 18. Therefore, for example, as compared with the semiconductor device in which the upper electrode 19 is inserted between the gate electrodes 17, the metal ions in the upper electrode 19 are diffused into the gate insulating film 16 and the reliability of the gate insulating film 16 is lowered. It can be suppressed.

（２）また、本実施形態によれば、層間絶縁膜１８は、表面１８ａが半導体基板１０の一面１０ａと同一面上に位置している。そして、上部電極１９は、半導体基板１０の一面１０ａおよび層間絶縁膜１８の表面１８ａ上に配置され、ソース領域１４等とそのまま接続されている。このため、層間絶縁膜１８にソース領域１４等を露出させるコンタクトホールを形成する必要がない。したがって、製造工程の簡略化を図ることができる。また、コンタクトホールを形成する必要がないため、上部電極１９とソース領域１４との位置ずれが発生することもなく、上部電極１９とソース領域１４等との接続を好適に行うことができる。つまり、本実施形態では、ソース領域１４と上部電極１９とをセルフアライン（すなわち、自己整合）で接続できる。 (2) Further, according to the present embodiment, the surface 18a of the interlayer insulating film 18 is located on the same surface as one surface 10a of the semiconductor substrate 10. The upper electrode 19 is arranged on one surface 10a of the semiconductor substrate 10 and the surface 18a of the interlayer insulating film 18 and is directly connected to the source region 14 and the like. Therefore, it is not necessary to form a contact hole in the interlayer insulating film 18 to expose the source region 14 and the like. Therefore, the manufacturing process can be simplified. Further, since it is not necessary to form a contact hole, the position shift between the upper electrode 19 and the source region 14 does not occur, and the upper electrode 19 and the source region 14 and the like can be suitably connected. That is, in the present embodiment, the source region 14 and the upper electrode 19 can be connected by self-alignment (that is, self-alignment).

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ドリフト層１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Second Embodiment)
The second embodiment will be described. In this embodiment, the configuration of the drift layer 12 is changed from that of the first embodiment. Others are the same as those in the first embodiment, and thus description thereof will be omitted here.

本実施形態では、図４に示されるように、ドリフト層１２は、基板１１側に位置する第１領域１２ａと、ベース層１３側に配置され、第１領域１２ａよりも高不純物濃度とされた第２領域１２ｂとが積層されて構成されている。そして、トレンチ１５は、底面が第２領域１２ｂに位置するように形成されている。 In the present embodiment, as shown in FIG. 4, the drift layer 12 is arranged on the first region 12a located on the substrate 11 side and the base layer 13 side, and has a higher impurity concentration than the first region 12a. The second region 12b is laminated and configured. The trench 15 is formed so that the bottom surface is located in the second region 12b.

以上説明した本実施形態によれば、ゲート電極１７がトレンチ１５内で一方向に分離した状態で配置されているため、上記第１実施形態と同様の効果を得ることができる。 According to the present embodiment described above, since the gate electrodes 17 are arranged in the trench 15 in a state of being separated in one direction, the same effect as that of the first embodiment can be obtained.

（１）また、本実施形態では、ドリフト層１２が第１領域１２ａと、第１領域１２ａより高不純物濃度とされた第２領域１２ｂとを有する構成とされている。そして、トレンチ１５は、底面が第２領域１２ｂに位置するように形成されている。 (1) Further, in the present embodiment, the drift layer 12 has a first region 12a and a second region 12b having a higher impurity concentration than the first region 12a. The trench 15 is formed so that the bottom surface is located in the second region 12b.

このため、ドリフト層１２が第１領域１２ａのみで構成されている場合と比較して、ドリフト層１２のうちのトレンチ１５の底面と接する部分（すなわち、第２領域１２ｂ）と下部電極２０との間の電位差を小さくできる。したがって、ゲート電極１７とドリフト層１２との間に配置されているゲート絶縁膜１６に供給される電荷を低減でき、スイッチング損失をさらに低減できる。 Therefore, as compared with the case where the drift layer 12 is composed of only the first region 12a, the portion of the drift layer 12 in contact with the bottom surface of the trench 15 (that is, the second region 12b) and the lower electrode 20 The potential difference between them can be reduced. Therefore, the electric charge supplied to the gate insulating film 16 arranged between the gate electrode 17 and the drift layer 12 can be reduced, and the switching loss can be further reduced.

また、ドリフト層１２が第１領域１２ａのみで構成されている場合と比較して、第１領域１２ａより高不純物濃度とされた第２領域１２ｂにてゲート絶縁膜１６に起因する空乏層が広がることを抑制できる。 Further, as compared with the case where the drift layer 12 is composed of only the first region 12a, the depletion layer due to the gate insulating film 16 spreads in the second region 12b having a higher impurity concentration than the first region 12a. It can be suppressed.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート電極１７の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Third Embodiment)
A third embodiment will be described. In this embodiment, the configuration of the gate electrode 17 is changed from that of the first embodiment. Others are the same as those in the first embodiment, and thus description thereof will be omitted here.

本実施形態の半導体装置は、図５に示されるように、半導体基板１０の一面１０ａ側のレイアウトにおいて、ゲート電極１７が枠状に形成されている。具体的には、ゲート電極１７は、トレンチ１５の側面に沿って形成されることで枠状とされている。つまり、ゲート電極１７は、トレンチ１５の長手方向における両端（すなわち、図５中のトレンチ１５における紙面上下方向の両端）にも形成されることで枠状とされている。なお、図１は、図５中のI－I線に沿った断面にも相当する。また、半導体基板１０の一面１０ａ側のレイアウトとは、言い換えると、半導体基板１０の一面１０ａ側から視たときということもできる。 In the semiconductor device of this embodiment, as shown in FIG. 5, the gate electrode 17 is formed in a frame shape in the layout on the one side 10a side of the semiconductor substrate 10. Specifically, the gate electrode 17 is formed in a frame shape by being formed along the side surface of the trench 15. That is, the gate electrodes 17 are also formed at both ends in the longitudinal direction of the trench 15 (that is, both ends in the vertical direction of the paper surface in the trench 15 in FIG. 5) to form a frame shape. Note that FIG. 1 also corresponds to a cross section along the line I-I in FIG. Further, the layout on the one side 10a side of the semiconductor substrate 10 can be said to be, in other words, when viewed from the one side 10a side of the semiconductor substrate 10.

（１）また、本実施形態では、ゲート電極１７が枠状に形成されている。このため、トレンチ１５内で一方向に分離されたゲート電極１７同士の電位差を小さくできる。したがって、ベース層１３のうちのトレンチ１５と接する部分には、反転層が同様に形成され、所定箇所に電流集中が発生することを抑制できる。 (1) Further, in the present embodiment, the gate electrode 17 is formed in a frame shape. Therefore, the potential difference between the gate electrodes 17 separated in one direction in the trench 15 can be reduced. Therefore, an inversion layer is similarly formed in the portion of the base layer 13 in contact with the trench 15, and it is possible to suppress the occurrence of current concentration at a predetermined location.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート電極１７の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Fourth Embodiment)
A fourth embodiment will be described. In this embodiment, the configuration of the gate electrode 17 is changed from that of the first embodiment. Others are the same as those in the first embodiment, and thus description thereof will be omitted here.

本実施形態の半導体装置では、図６に示されるように、トレンチ１５は、半導体基板１０にトレンチ１５で囲まれる複数の柱領域１０ｃが点在するように構成されている。本実施形態では、トレンチ１５は、格子状に形成されており、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が矩形状とされている。そして、複数の柱領域１０ｃは、一方向に沿って配列されると共に当該一方向と直交する方向に沿って配置されている。なお、図１は、図６中のI－I線に沿った断面にも相当している。また、本実施形態では、図６中のI－I線に沿った方向が一方向となる。 In the semiconductor device of the present embodiment, as shown in FIG. 6, the trench 15 is configured such that a plurality of pillar regions 10c surrounded by the trench 15 are scattered on the semiconductor substrate 10. In the present embodiment, the trench 15 is formed in a grid pattern, and the pillar region 10c has a rectangular shape in a portion constituting one surface 10a of the semiconductor substrate 10. The plurality of pillar regions 10c are arranged along one direction and along a direction orthogonal to the one direction. Note that FIG. 1 also corresponds to a cross section along the line I-I in FIG. Further, in the present embodiment, the direction along the I-I line in FIG. 6 is one direction.

そして、ゲート電極１７は、柱領域１０ｃを囲む部分を有しつつ、それぞれの柱領域１０ｃを囲む部分がトレンチ１５内で一方向にて分離した状態で形成されている。つまり、ゲート電極１７は、柱領域１０ｃを構成するトレンチ１５の側面に沿って配置された部分を有するように形成され、所定断面では、トレンチ１５内で一方向に分離した状態で配置されている。 The gate electrode 17 has a portion surrounding the pillar region 10c, and the portion surrounding each pillar region 10c is formed in a state of being separated in one direction in the trench 15. That is, the gate electrode 17 is formed so as to have a portion arranged along the side surface of the trench 15 constituting the pillar region 10c, and is arranged in a predetermined cross section in a state of being separated in one direction in the trench 15. ..

以上説明した本実施形態によれば、ゲート電極１７が一方向に分離した状態で配置されているため、上記第１実施形態と同様の効果を得ることができる。 According to the present embodiment described above, since the gate electrodes 17 are arranged in a state of being separated in one direction, the same effect as that of the first embodiment can be obtained.

（１）また、本実施形態では、ゲート電極１７が柱領域１０ｃを囲む部分を有するように形成されている。このため、柱領域１０ｃでは、バルクチャネル領域が形成され易くなる。したがって、本実施形態の半導体装置によれば、さらにオン抵抗の低減を図ることができる。 (1) Further, in the present embodiment, the gate electrode 17 is formed so as to have a portion surrounding the pillar region 10c. Therefore, in the column region 10c, the bulk channel region is likely to be formed. Therefore, according to the semiconductor device of the present embodiment, the on-resistance can be further reduced.

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。上記第４実施形態において、図７に示されるように、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が六角形状とされ、ハニカム状に配列されていてもよい。また、図８に示されるように、柱領域１０ｃは、半導体基板１０の一面１０ａを構成する部分が円形状とされていてもよい。このような半導体装置としても、柱領域１０ｃを囲む部分を有しつつ、それぞれの柱領域１０ｃを囲む部分がトレンチ１５内で一方向にて分離した状態となるようにゲート電極１７が形成されることにより、上記第４実施形態と同様の効果を得ることができる。 (Modified example of the fourth embodiment)
A modified example of the fourth embodiment will be described. In the fourth embodiment, as shown in FIG. 7, the pillar region 10c may have a hexagonal shape in a portion constituting one surface 10a of the semiconductor substrate 10 and may be arranged in a honeycomb shape. Further, as shown in FIG. 8, in the pillar region 10c, a portion constituting one surface 10a of the semiconductor substrate 10 may be circular. Even in such a semiconductor device, the gate electrode 17 is formed so that the portion surrounding each pillar region 10c is separated in one direction in the trench 15 while having a portion surrounding the pillar region 10c. As a result, the same effect as that of the fourth embodiment can be obtained.

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Although the present disclosure has been described in accordance with embodiments, it is understood that the present disclosure is not limited to such embodiments or structures. The present disclosure also includes various variations and variations within a uniform range. In addition, various combinations and forms, as well as other combinations and forms that include only one element, more, or less, are within the scope and scope of the present disclosure.

上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型のドレイン領域（すなわち、基板１１）をｐ^＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。なお、ＩＧＢＴとする場合、ソース領域１４がエミッタ領域となる。 In each of the above embodiments, a MOSFET having an n-channel type trench gate structure in which the first conductive type is n-type and the second conductive type is p-type has been described as an example of a semiconductor switching element. However, this is only an example, and a semiconductor switching element having another structure, for example, a MOSFET having a p-channel type trench gate structure in which the conductive type of each component is inverted with respect to the n-channel type may be used. Further, the semiconductor device may have a configuration in which an IGBT having a similar structure is formed in addition to the MOSFET. In the case of the IGBT, it is the same as the vertical MOSFET described in the first embodiment except that the n ⁺ type drain region (that is, the substrate 11) in the first embodiment is changed to the p ⁺ type collector region. .. In the case of an IGBT, the source region 14 is the emitter region.

また、上記各実施形態では、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がＳｉＣで構成されるＳｉＣ半導体装置について説明した。しかしながら、上記各実施形態における半導体装置は、基板１１、ドリフト層１２、ベース層１３、ソース領域１４等がシリコン等で構成されていてもよい。 Further, in each of the above embodiments, a SiC semiconductor device in which the substrate 11, the drift layer 12, the base layer 13, the source region 14, and the like are made of SiC has been described. However, in the semiconductor device in each of the above embodiments, the substrate 11, the drift layer 12, the base layer 13, the source region 14, and the like may be made of silicon or the like.

そして、上記各実施形態を組み合わせることもできる。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、ドリフト層１２は、第１領域１２ａおよび第２領域１２ｂを有する構成とされていてもよい。 Then, each of the above embodiments can be combined. For example, the second embodiment may be combined with the third and fourth embodiments, and the drift layer 12 may have a configuration having a first region 12a and a second region 12b.

１０半導体基板
１０ａ一面
１１基板（第２不純物領域）
１２ドリフト層
１３ベース層
１４ソース領域（第１不純物領域）
１５トレンチ
１６ゲート絶縁膜
１７ゲート電極
１８層間絶縁膜
１９上部電極（第１電極）
２０下部電極（第２電極） 10 Semiconductor substrate 10a One side 11 Substrate (second impurity region)
12 Drift layer 13 Base layer 14 Source region (first impurity region)
15 Trench 16 Gate insulating film 17 Gate electrode 18 Interlayer insulating film 19 Upper electrode (first electrode)
20 Lower electrode (second electrode)

Claims

A semiconductor device in which a switching element having a trench gate structure is formed.
The first conductive type drift layer (12), the second conductive type base layer (13) formed on the drift layer, and the surface layer portion of the base layer are formed and have a higher impurity concentration than the drift layer. The first impurity region (14) of the first conductive type and the second impurity region (11) of the first conductive type or the second conductive type formed on the side of the drift layer opposite to the base layer side. ), And the surface on the first impurity region side is one surface (10a), and the surface on the second impurity region side is the other surface (10b).
A gate insulating film is formed on the wall surface of the trench (15) formed from one surface side of the semiconductor substrate deeper than the base layer to reach the drift layer, and the side surface is in contact with the base layer and the first impurity region. With the trench gate structure in which (16) is arranged and the gate electrode (17) is arranged on the gate insulating film,
A first electrode (19) formed on one side of the semiconductor substrate and electrically connected to the base layer and the first impurity region.
A second electrode (20) formed on the other surface side of the semiconductor substrate and electrically connected to the second impurity region is provided.
The gate electrodes are arranged in a predetermined cross section along the plane direction and the thickness direction of the semiconductor substrate in a state of being separated in the one direction.
The gate insulating film is a portion arranged on the bottom surface of the trench in the predetermined cross section, and a portion between the gate electrodes separated in one direction is exposed from the gate electrode.
In the predetermined cross section, an interlayer insulating film arranged on the bottom surface of the trench to cover the gate insulating film exposed from the gate electrode and embedded between the gate electrodes separated in one direction. (18) The semiconductor device.

The drift layer has a first region (12a) located on the second impurity region side and is arranged on the first region and located on the base layer side, and has a higher impurity concentration than the first region. It has a second region (12b) and
The semiconductor device according to claim 1, wherein the trench has a bottom surface located in the second region.

The semiconductor device according to claim 1 or 2, wherein the gate electrode is formed in a frame shape in a layout along the plane direction of the semiconductor substrate.

The semiconductor substrate is surrounded by the trench, has the base layer and the first impurity region, and has a plurality of pillar regions (10c) arranged along the one direction.
The one according to any one of claims 1 to 3, wherein the gate electrode has a portion surrounding the pillar region, and each portion surrounding the pillar region is formed in a state of being separated in the one direction. Semiconductor device.

In the interlayer insulating film, the surface (18a) opposite to the drift layer side is located on the same surface as one surface of the semiconductor substrate.
The semiconductor device according to any one of claims 1 to 4, wherein the first electrode is arranged on one surface of the semiconductor substrate and on the interlayer insulating film.

The distance between the adjacent trenches in the predetermined cross section is set to the length at which the bulk channel region is formed in the base layer when a predetermined voltage is applied to the gate electrode to form the channel region in the base layer. The semiconductor device according to any one of claims 1 to 5.

The semiconductor device according to any one of claims 1 to 6, wherein the second impurity region is composed of a silicon carbide substrate.

The switching element is a MOSFET and
The first impurity region is defined as a source region.
The semiconductor device according to any one of claims 1 to 7, wherein the second impurity region is a drain region of the first conductive type.

The switching element is an IGBT, and the switching element is an IGBT.
The first impurity region is defined as an emitter region.
The semiconductor device according to any one of claims 1 to 7, wherein the second impurity region is a second conductive type collector region.

The first conductive type drift layer (12), the second conductive type base layer (13) formed on the drift layer, and the surface layer portion of the base layer are formed and have a higher impurity concentration than the drift layer. The first impurity region (14) of the first conductive type and the second impurity region (11) of the first conductive type or the second conductive type formed on the side of the drift layer opposite to the base layer side. ), And the surface on the first impurity region side is one surface (10a), and the surface on the second impurity region side is the other surface (10b).
A gate insulating film is formed on the wall surface of the trench (15) formed from one surface side of the semiconductor substrate deeper than the base layer to reach the drift layer, and the side surface is in contact with the base layer and the first impurity region. A trench gate structure in which (16) is arranged and a gate electrode (17) is arranged on the gate insulating film.
A first electrode (19) formed on one side of the semiconductor substrate and electrically connected to the base layer and the first impurity region.
A second electrode (20) formed on the other surface side of the semiconductor substrate and electrically connected to the second impurity region is provided.
The gate electrodes are arranged in a predetermined cross section along the plane direction and the thickness direction of the semiconductor substrate in a state of being separated in the one direction.
The gate insulating film is a portion arranged on the bottom surface of the trench in a predetermined cross section, and a portion between the gate electrodes separated in one direction is exposed from the gate electrode.
In the predetermined cross section, an interlayer insulating film arranged on the bottom surface of the trench to cover the gate insulating film exposed from the gate electrode and embedded between the gate electrodes separated in one direction. A method for manufacturing a semiconductor device according to (18).
To prepare the semiconductor substrate in which the drift layer, the base layer, and the first impurity region are laminated in this order.
Forming a trench that reaches the drift layer from one side of the semiconductor substrate,
To form an insulating film (160) constituting the gate insulating film along the wall surface of the trench, and to form the insulating film (160).
Forming a conductive film (170) constituting the gate electrode on the gate insulating film and
By removing a portion of the conductive film including a portion located on the bottom surface of the trench in the predetermined cross section, the gate electrode arranged in a separated state in the one direction is formed.
In the predetermined cross section, the interlayer insulating film is formed so as to embed between the gate electrodes separated in one direction while covering the gate insulating film arranged on the bottom surface of the trench and exposed from the gate electrode. When,
Forming the first electrode on one side of the semiconductor substrate and
A method for manufacturing a semiconductor device, wherein the second electrode is formed on the other surface side of the semiconductor substrate.

By forming the gate electrode, the portion of the gate electrode on the opening side of the trench is recessed from one surface of the semiconductor substrate in the predetermined cross section.
By forming the interlayer insulating film, the surface (18a) on the side opposite to the drift layer side is the semiconductor substrate while covering the portion of the gate electrode on the opening side of the trench in the predetermined cross section. Make it more exciting than one side,
Before forming the first electrode, the interlayer insulating film in a portion raised from one surface of the semiconductor substrate is removed, and the surface of the interlayer insulating film is located on the same surface as one surface of the semiconductor substrate. The method for manufacturing a semiconductor device according to claim 10.