JP2022077265A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】簡単な工程で微細加工することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置であって、基板１１と、基板１１の上面に形成され、第１領域１２Ａ、および、第１領域１２Ａとは異なる構成の第２領域１２Ｂを有する下地層１２と、第１領域１２Ａを露出させ、第２領域１２Ｂを覆うように、下地層１２の上面に形成されたパターン層１３と、を備える。第２領域１２Ｂが第１領域１２Ａとは異なる構成とされているため、半導体装置の製造において、下地層１２の上部に被エッチング層を形成すると、第１領域１２Ａの上部と第２領域１２Ｂの上部とで、被エッチング層のエッチングレートが変化する。したがって、所望のパターン層１３の形状に合わせて第１領域１２Ａ、第２領域１２Ｂを形成することで、サイドエッチングが低減され、微細加工が可能になる。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものである。

半導体装置の製造で用いられるエッチングには、ウェットエッチングとドライエッチングがある。これらのうち、ウェットエッチングには、ドライエッチングに比べて加工に要する時間が短い、下地との選択エッチングが可能であるため下地へのダメージが少ないという利点がある。また、エッチングにおいては、エッチング液やエッチングガスに含まれる成分がチャンバー内に堆積するが、ウェットエッチングでは、このような設備負荷がドライエッチングに比べて小さい。これらの理由から、ＡｌＳｉ等で構成されたμｍオーダー以上の厚い配線層等のパターニングには、ウェットエッチングが用いられることが多い。

ウェットエッチングには、異方性ウェットエッチングと等方性ウェットエッチングがある。異方性ウェットエッチングでは、一方向のみにエッチングが進むため、微細加工が容易である。しかしながら、このエッチングが進む方向は結晶方位によって決まるため、異方性ウェットエッチングは多結晶の金属層のパターニングには適していない。

一方、等方性ウェットエッチングは多結晶の金属層のパターニングにも適用できるが、等方性ウェットエッチングでは厚さ方向に加えて横方向にもエッチングが進むため、所望の部位のみを選択的に除去することが難しく、微細加工が困難である。

選択的にエッチングする方法として、例えば特許文献１では、シリサイド化反応を用いる方法が提案されている。具体的には、絶縁膜で区画されたＳｉ領域の上にゲート電極とＮｉ層を形成し、熱処理によりＳｉ層とＮｉ層とが接触する部分をエッチングされにくいシリサイドに変化させ、Ｎｉ層のうちシリサイド反応していない部分のみを選択的にエッチングしている。

特開２００７－１９４２７８号公報

しかしながら、特許文献１に記載の方法では、Ｎｉ層をシリサイド化させる反応工程が必要であるため、製造工程が複雑になる。

本発明は上記点に鑑みて、簡単な工程で微細加工することが可能な半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体装置であって、基板（１１）と、基板の上面に形成され、第１領域（１２Ａ）、および、第１領域とは異なる構成の第２領域（１２Ｂ）を有する下地層（１２）と、第１領域を露出させ、第２領域を覆うように、下地層の上面に形成されたパターン層（１３）と、を備える。

このように、第２領域が第１領域とは異なる構成とされている。これにより、半導体装置の製造において、下地層の上部に被エッチング層を形成すると、第１領域の上部と第２領域の上部とで、被エッチング層のエッチングレートが変化する。したがって、所望のパターン層の形状に合わせて第１、第２領域を形成することで、サイドエッチングが低減され、微細加工が可能になる。また、下地層と被エッチング層との反応工程が不要であるため、簡単な工程で微細加工することができる。

また、請求項７に記載の発明では、半導体装置の製造方法であって、基板（１１）の上面に、第１領域（１２Ａ）、および、第１領域とは異なる構成の第２領域（１２Ｂ）を有する下地層（１２）を形成することと、下地層の上面に被エッチング層（１４）を形成することと、被エッチング層のうち第１領域を覆う部分をエッチングで除去してパターン層（１３）を形成することと、を備える。

このように、第２領域が第１領域とは異なる構成とされている。これにより、下地層の上部に被エッチング層を形成したときに、第１領域の上部と第２領域の上部とで、被エッチング層のエッチングレートが変化する。したがって、所望のパターン層の形状に合わせて第１、第２領域を形成することで、サイドエッチングが低減され、微細加工が可能になる。また、下地層と被エッチング層との反応工程が不要であるため、簡単な工程で微細加工することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる半導体装置の断面図である。 第１実施形態にかかる半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 粒界の密度とエッチングレートとの関係を示す図である。 比較例における半導体装置の製造工程を示す断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。図１に示す本実施形態の半導体装置１は、例えば縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の車載用パワー半導体素子が形成されたものであり、図１では、半導体装置１のうち配線パターンが形成された部分を図示している。図１に示すように、半導体装置１は、基板１１と、下地層１２と、パターン層１３とを備えている。基板１１は、Ｓｉ等で構成されている。

下地層１２は、パターン層１３を形成するための下地であり、基板１１の上面に形成されている。下地層１２は、２つの領域を有している。この２つの領域を、第１領域１２Ａ、第２領域１２Ｂとする。

第１領域１２Ａと第２領域１２Ｂは、互いに異なる構成とされている。具体的には、第１領域１２Ａと第２領域１２Ｂは、パターン層１３を構成する材料の層が下地層１２の上面に形成された場合に、第１領域１２Ａの上部では、第２領域１２Ｂの上部よりも、該形成された層の粒界の密度が高くなるように構成されている。あるいは、第１領域１２Ａと第２領域１２Ｂは、第１領域１２Ａの上部では、第２領域１２Ｂの上部よりも、該形成された層の粒径が小さくなるように構成されている。あるいは、第１領域１２Ａと第２領域１２Ｂは、第１領域１２Ａの上部では、第２領域１２Ｂの上部よりも、該形成された層の表面粗さが小さくなるように構成されている。

本実施形態では、下地層１２は、ＳｉＯ_２（酸化シリコン）層１２１と、ＳｉＯ_２層１２１よりも不純物濃度の高いＢＰＳＧ（Boro-phospho silicate glass）層１２２と、バリアメタル層１２３とを備えている。ＳｉＯ_２層１２１は、基板１１の上面に形成されている。第１領域１２Ａにおいて、ＳｉＯ_２層１２１には凹部１２４が形成されており、凹部１２４を埋めるようにＢＰＳＧ層１２２が形成されている。

バリアメタル層１２３は、パターン層１３に含まれるＡｌ等がＳｉＯ_２層１２１等に拡散することを抑制するためのものであり、ＳｉＯ_２層１２１のうちＢＰＳＧ層１２２から露出した部分の上面に形成されている。バリアメタル層１２３は、例えば、ＳｉＯ_２層１２１の上面に形成されたＴｉ層と、このＴｉ層に積層されたＴｉＮ層とで構成されている。

このように、第１領域１２Ａは、ＳｉＯ_２層１２１とＢＰＳＧ層１２２の２層を含む構成とされており、第２領域１２Ｂは、ＳｉＯ_２層１２１とバリアメタル層１２３とを含む構成とされている。

パターン層１３は、後述する被エッチング層１４の一部を除去することで形成されたものであり、下地層１２のうち第１領域１２ＡのＢＰＳＧ層１２２を露出させ、第２領域１２Ｂを覆うように、バリアメタル層１２３の上面に形成されている。パターン層１３は、下地層１２の構成によって膜質が変化する材料で構成されている。パターン層１３は、例えばＡｌＳｉ等で構成された配線層である。

半導体装置１の製造方法について図２～図４を用いて説明する。なお、図２～図４では、半導体装置１が形成されるウェハの一部のみを図示しており、ここでは、半導体装置１のうち図１に示す部分を製造する方法について説明する。

図２（ａ）に示す工程では、基板１１として用いられるＳｉウェハを用意する。図２（ｂ）～図３（ｄ）に示す工程では、基板１１の上面に、第１領域１２Ａ、および、第１領域１２Ａとは異なる構成の第２領域１２Ｂを有する下地層１２を形成する。図２（ｂ）に示す工程では、基板１１の上面に、熱酸化等によってＳｉＯ_２層１２１を形成する。

図２（ｃ）に示す工程では、ＳｉＯ_２層１２１の上面に、ポリイミド等の感光性樹脂材料を塗布し、フォトリソグラフィおよびエッチングによりレジスト２を形成する。ここでは、所望のパターン層１３の形状に合わせて第１領域１２Ａおよび第２領域１２Ｂを設定し、ＳｉＯ_２層１２１のうち第１領域１２Ａに含まれる部分が露出するように、レジスト２をパターニングする。図２（ｄ）に示す工程では、レジスト２をマスクとしたエッチングにより、ＳｉＯ_２層１２１の一部を除去する。これにより、第１領域１２ＡのＳｉＯ_２層１２１に凹部１２４が形成される。

図３（ａ）に示す工程では、レジスト２をアッシングにより剥離する。これにより、ＳｉＯ_２層１２１の上面全体が露出する。図３（ｂ）に示す工程では、ＣＶＤ（Chemical Vapor Deposition）により、ＳｉＯ_２層１２１の上面にＢＰＳＧ層１２２を形成し、熱処理によってＢＰＳＧ層１２２をリフローさせて、凹部１２４を埋め込む。

図３（ｃ）に示す工程では、凹部１２４の内部のＢＰＳＧ層１２２を残し、ＳｉＯ_２層１２１のうち凹部１２４の外側の部分を露出させるように、ＢＰＳＧ層１２２の一部をエッチングにより除去する。この工程では、ＳｉＯ_２層１２１の表層部も除去される。

図３（ｄ）に示す工程では、ＰＶＤ（Physical Vapor Deposition）により、ＳｉＯ_２層１２１およびＢＰＳＧ層１２２の上面にバリアメタル層１２３を形成する。これにより、第１領域１２ＡがＳｉＯ_２層１２１、ＢＰＳＧ層１２２、バリアメタル層１２３で構成され、第２領域１２ＢがＳｉＯ_２層１２１、バリアメタル層１２３で構成された下地層１２が形成される。

図４（ａ）に示す工程では、ＰＶＤによりバリアメタル層１２３の上面にＡｌＳｉ等で構成された被エッチング層１４を形成する。被エッチング層１４は、下地層１２の構成により、第１領域１２Ａの上部と第２領域１２Ｂの上部とで膜質が異なるように形成される。具体的には、下地層１２の第１領域１２ＡがＳｉＯ_２／ＢＰＳＧ／Ｔｉ／ＴｉＮで構成され、第２領域１２ＢがＳｉＯ_２／Ｔｉ／ＴｉＮで構成されているため、被エッチング層１４は、第１領域１２Ａの上部では第２領域１２Ｂの上部よりも粒界の密度が高くなる。あるいは、被エッチング層１４は、第１領域１２Ａの上部では第２領域１２Ｂの上部よりも粒径が小さくなる。あるいは、被エッチング層１４は、第１領域１２Ａの上部では第２領域１２Ｂの上部よりも表面粗さが小さくなる。

図４（ｂ）に示す工程では、被エッチング層１４の上面に、ポリイミド等の感光性樹脂材料を塗布し、フォトリソグラフィおよびエッチングによりレジスト３を形成する。ここでは、所望のパターン層１３の形状に合わせて、レジスト３をパターニングする。すなわち、第１領域１２Ａの上部の被エッチング層１４が露出し、第２領域１２Ｂの上部の被エッチング層１４が覆われるように、レジスト３を形成する。

図４（ｃ）に示す工程では、レジスト３をマスクとした等方性ウェットエッチングにより、被エッチング層１４のうち第１領域１２Ａを覆う部分を除去する。これにより、下地層１２のうち第１領域１２Ａが露出し、第２領域１２Ｂは残った被エッチング層１４によって覆われたままとなる。この残った被エッチング層１４がパターン層１３となる。被エッチング層１４をウェットエッチングで除去することで、ドライエッチングよりも加工時間が短くなるとともに、下地層１２へのオーバーエッチングを抑制することができる。

その後、レジスト３をアッシングにより剥離する。このとき、パターン層１３から露出したバリアメタル層１２３も除去される。そして、ウェハをダイシングによりチップ単位に分割する。このようにして、図１に示す半導体装置１が製造される。

下地層１２の構成と、図４（ｃ）に示す工程におけるエッチングレートとの関係について説明する。図５は、本発明者らがエッチングレートについて調べた実験結果を示すグラフである。

図５に示すように、被エッチング層のエッチングレートは、粒界の密度によって変化する。具体的には、粒界の密度が高いほど、エッチングレートが速くなる。また、被エッチング層のエッチングレートは、粒径や表面粗さによっても変化する。具体的には、粒径が小さいほど、あるいは、表面粗さが小さいほど、エッチングレートが速くなる。

被エッチング層の粒界の密度、粒径、表面粗さは、下地層の構成によって変化する。したがって、下地層の構成を変えることで、エッチングレートを変化させることができる。例えば、下地層の不純物濃度、組成、材質によってエッチングレートが変化する。

本発明者らが行った実験では、下地をＢＰＳＧ／Ｔｉ／ＴｉＮの３層構造としたときのエッチングレートは、下地をＳｉＯ_２／Ｔｉ／ＴｉＮの３層構造としたときのエッチングレートの約１．３倍となった。なお、この実験では、Ｓｉ基板の上面に下地を形成し、下地の上面にＡｌＳｉで構成された被エッチング層を形成した。また、本実施形態の第１領域１２Ａのように、下地をＳｉＯ_２／ＢＰＳＧ／Ｔｉ／ＴｉＮで構成した場合にも、下地をＳｉＯ_２／Ｔｉ／ＴｉＮで構成した場合に比べてエッチングレートが速くなった。このエッチングレートの差には、下地の不純物濃度が影響していると思われる。

このように下地の構成によってエッチングレートが変化することを利用して、サイドエッチングを低減することができる。

なお、エッチングレートを調整するために下地層１２を厚くする必要はなく、下地層１２の厚さは例えば１μｍ未満でもよい。そのため、下地層１２は、物理エッチングでも容易に加工することができ、微細加工が可能である。

図６（ａ）に示す比較例では、下地層１２が全体で同じ構成とされている。具体的には、ＢＰＳＧ層１２２がＳｉＯ_２層１２１の上面全体に形成されており、バリアメタル層１２３がＢＰＳＧ層１２２の上面に形成されている。

このように、下地層１２が全体で同じ構成とされていると、被エッチング層１４のエッチングレートが全体で同じになるため、厚さ方向と同じ速度でサイドエッチングが進む。そのため、厚い被エッチング層１４のパターニングをする場合には、図６（ｂ）に示すように、サイドエッチングで除去される分が多くなる。そのため、パターン層１３の微細加工が困難である。

これに対して本実施形態では、第１領域１２ＡがＳｉＯ_２／ＢＰＳＧ／Ｔｉ／ＴｉＮで構成され、第２領域１２ＢがＳｉＯ_２／Ｔｉ／ＴｉＮで構成されている。すなわち、被エッチング層１４を除去したい部分でのみエッチングレートが速くなるように、下地層１２が構成されている。そのため、被エッチング層１４のうち第２領域１２Ｂの上部では第１領域１２Ａの上部よりもエッチングレートが遅くなり、図４（ｃ）に示すように、サイドエッチングが比較例に比べて低減される。

以上説明したように、本実施形態では、第２領域１２Ｂの上部では第１領域１２Ａの上部よりもエッチングレートが遅くなるように、第１領域１２Ａと第２領域１２Ｂが構成されている。これによりサイドエッチングが低減されるため、微細加工が可能になる。また、所望のパターン層１３の形状に合わせて第１領域１２Ａ、第２領域１２Ｂを形成することでサイドエッチングを低減でき、下地層１２とパターン層１３との反応工程が不要であるため、簡単な工程で微細加工することができる。また、エッチングで除去される領域を上記の反応工程によって区画する必要がない。そのため、第１領域１２Ａと第２領域１２Ｂの両方が被エッチング層１４と反応しない構成の場合、および、第１領域１２Ａと第２領域１２Ｂの両方が被エッチング層１４と反応する構成の場合にも、微細加工することができる。

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

例えば、上記実施形態では、第１領域１２ＡをＳｉＯ_２／ＢＰＳＧ／Ｔｉ／ＴｉＮで構成し、第２領域１２ＢをＳｉＯ_２／Ｔｉ／ＴｉＮで構成したが、第１領域１２Ａ、第２領域１２Ｂを他の材料で構成してもよい。例えば、第１領域１２Ａを、ＢＰＳＧ／Ｔｉ／ＴｉＮの３層構造としてもよいし、Ｔｉ／ＴｉＮの２層構造としてもよいし、ＢＰＳＧ層で構成してもよい。また、例えば、第２領域１２ＢをＳｉＯ_２層で構成してもよい。

また、パターン層１３、被エッチング層１４については、下地によってエッチングレートが変わるものであれば、ＡｌＳｉ以外の材料で構成されていてもよい。

また、被エッチング層１４をドライエッチングで除去してパターン層１３を形成してもよい。等方性ドライエッチングを用いる場合にも、上記実施形態のように第１領域１２Ａと第２領域１２Ｂを構成することにより、エッチングレートを調整し、サイドエッチングを低減して微細加工することができる。

１１ 基板
１２ 下地層
１２Ａ 第１領域
１２Ｂ 第２領域
１３ パターン層

Claims (12)

1. 半導体装置であって、
   基板（１１）と、
   前記基板の上面に形成され、第１領域（１２Ａ）、および、前記第１領域とは異なる構成の第２領域（１２Ｂ）を有する下地層（１２）と、
   前記第１領域を露出させ、前記第２領域を覆うように、前記下地層の上面に形成されたパターン層（１３）と、を備える半導体装置。
2. 前記パターン層は、前記下地層の構成によって膜質が変化する材料で構成されている請求項１に記載の半導体装置。
3. 前記第１領域および前記第２領域は、前記パターン層を構成する材料の層が前記下地層の上面に形成された場合に、前記第１領域の上部では、前記第２領域の上部よりも、該形成された層の粒界の密度が高くなる構成とされている請求項１または２に記載の半導体装置。
4. 前記第１領域および前記第２領域は、前記パターン層を構成する材料の層が前記下地層の上面に形成された場合に、前記第１領域の上部では、前記第２領域の上部よりも、該形成された層の粒径が小さくなる構成とされている請求項１または２に記載の半導体装置。
5. 前記第１領域および前記第２領域は、前記パターン層を構成する材料の層が前記下地層の上面に形成された場合に、前記第１領域の上部では、前記第２領域の上部よりも、該形成された層の表面粗さが小さくなる構成とされている請求項１または２に記載の半導体装置。
6. 前記第２領域は、酸化シリコンを含む構成とされており、
   前記第１領域は、前記第２領域よりも不純物濃度の高い酸化シリコンを含む構成とされている請求項１ないし５のいずれか１つに記載の半導体装置。
7. 半導体装置の製造方法であって、
   基板（１１）の上面に、第１領域（１２Ａ）、および、前記第１領域とは異なる構成の第２領域（１２Ｂ）を有する下地層（１２）を形成することと、
   前記下地層の上面に被エッチング層（１４）を形成することと、
   前記被エッチング層のうち前記第１領域を覆う部分をエッチングで除去してパターン層（１３）を形成することと、を備える半導体装置の製造方法。
8. 前記被エッチング層は、前記第１領域の上部と前記第２領域の上部とで膜質が異なっている請求項７に記載の半導体装置。
9. 前記被エッチング層は、前記第１領域の上部では前記第２領域の上部よりも粒界の密度が高い請求項７または８に記載の半導体装置の製造方法。
10. 前記被エッチング層は、前記第１領域の上部では前記第２領域の上部よりも粒径が小さい請求項７または８に記載の半導体装置の製造方法。
11. 前記被エッチング層は、前記第１領域の上部では前記第２領域の上部よりも表面粗さが小さい請求項７または８に記載の半導体装置の製造方法。
12. 前記第２領域は、酸化シリコンを含む構成とされており、
    前記第１領域は、前記第２領域よりも不純物濃度の高い酸化シリコンを含む構成とされている請求項７ないし１１のいずれか１つに記載の半導体装置の製造方法。

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