JP2022047248A - 集積回路、半導体装置 - Google Patents

集積回路、半導体装置 Download PDF

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Abstract

【課題】複雑な構成を用いることなくスイッチの故障を検出できる集積回路を提供する。【解決手段】電源電圧が印加される第１端子にソース電極が接続された第１ＭＯＳトランジスタのドレイン電極と、負荷が接続される第２端子にソース電極が接続された第２ＭＯＳトランジスタのドレイン電極と、に接続される第１ラインと、前記電源電圧より低い第１電圧が印加される第２ラインと、前記第１ラインがフローティング状態とならないよう、前記第１ラインと、前記第２ラインとを接続する第１素子と、前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する検出回路と、を備える集積回路。【選択図】図２

Description

本発明は、集積回路、及び半導体装置に関する。
自動車のバッテリーと、モータ等の負荷との間に設けられるＥＣＵ（Electronic Control Unit）には、一般に、負荷にバッテリーからの電力を供給するためのスイッチが設けられる。また、負荷に電力を供給するスイッチとしては、例えば、直列接続された２つのＭＯＳトランジスタが用いられることがある（例えば、特許文献１）。
特開２０１９－５４３８４号公報
ところで、２つのＭＯＳトランジスタのスイッチングが繰り返されると、２つのＭＯＳトランジスタが故障してしまうことがある。特許文献１では、２つのＭＯＳトランジスタが接続された所定のノードに印加する電圧を変化させ、２つのＭＯＳトランジスタの故障を検出している。しかしながら、このような技術を用いる場合、所定のノードの電圧の変化を検出する必要があるため、検出回路が複雑になってしまうという問題があった。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、複雑な構成を用いることなくスイッチの故障を検出できる集積回路を提供することにある。
前述した課題を解決する主たる本発明の集積回路は、電源電圧が印加される第１端子にソース電極が接続された第１ＭＯＳトランジスタのドレイン電極と、負荷が接続される第２端子にソース電極が接続された第２ＭＯＳトランジスタのドレイン電極と、に接続される第１ラインと、前記電源電圧より低い第１電圧が印加される第２ラインと、前記第１ラインがフローティング状態とならないよう、前記第１ラインと、前記第２ラインとを接続する第１素子と、前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する検出回路と、を備える。
前述した課題を解決する主たる本発明の半導体装置は、電源電圧が印加される第１端子と負荷が接続される第２端子との間で互いのドレイン電極が接続された第１及び第２ＭＯＳトランジスタと、前記互いのドレイン電極に接続される第１ラインと、前記電源電圧より低い第１電圧が印加される第２ラインと、前記第１ラインがフローティング状態とならないよう、前記第１ラインと、前記第２ラインとを接続する第１素子と、前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する検出回路と、を備える。
本発明によれば、複雑な構成を用いることなくスイッチの故障を検出できる集積回路を提供することができる。
モータ制御装置１０の一例を示す図である。 ＩＰＳ２１の一例を示す図である。 電圧生成回路７０の一例を示す図である。 電圧生成回路７１の一例を示す図である。 放電回路７７の一例を示す図である。 検出回路７８の動作を説明するための図である。 ＮＭＯＳトランジスタＭ１に電源電圧Ｖｃｃの供給が停止された状態を示す図である。 ＯＵＴ端子からコイル１２が外れた場合の状態を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるモータ制御装置１０の構成を示す図である。モータ制御装置１０は、バッテリー１１からの電力を用いて、自動車に設けられたモータのコイル１２を制御するための装置であり、ＥＣＵ１３を含んで構成される。なお、バッテリー１１は、例えば、自動車用のリチウムイオン電池であり、１２Ｖの電源電圧Ｖｃｃを出力する。
ＥＣＵ１３は、コイル１２を制御する装置であり、マイコン２０、ＩＰＳ（Intelligent Power Switch）２１、及びスイッチ２２を含んで構成される。
マイコン２０は、外部から入力される指示（不図示）に基づいてＩＰＳ２１やスイッチ２２を制御する。また、マイコン２０は、ＩＰＳ２１から、ＩＰＳ２１の内部の回路等に異常であることを示す信号が出力されると、例えば、ＩＰＳ２１の動作を停止するとともに、スイッチ２２をオフする。
ＩＰＳ２１は、マイコン２０から出力される信号Ｓｉｎに基づいて、バッテリー１１の電源電圧Ｖｃｃを、コイル１２に供給するか否かを切り替える「半導体装置」である。また、ＩＰＳ２１は、内部の回路等に異常があるか否かを示す信号Ｓｏを出力する。ＩＰＳ２１は、端子ＶＣＣ，ＧＮＤ，ＩＮ，ＳＴ，ＯＵＴを含み、端子ＶＣＣには、バッテリー１１の電源電圧Ｖｃｃが印加され、端子ＧＮＤは接地される。また、端子ＩＮには、マイコン３０からの信号Ｓｉｎが入力され、端子ＳＴからは、内部の回路等に異常があるか否かを示す信号Ｓｏが出力される。さらに、端子ＯＵＴは、スイッチ２２を介して負荷であるコイル１２が接続される端子である。そして、端子ＯＵＴからは、ＩＰＳ２１内部のスイッチ（後述）がオンの際に、電圧Ｖｃｃが出力される。なお、本実施形態では、端子ＧＮＤの電圧を、接地電圧Ｖｇｎｄ（０Ｖ）とする。
また、詳細は後述するが、ＩＰＳ２１は、バッテリー１１が逆接続された際に、コイル１２やＥＣＵ１３を適切保護する。なお、以下、本実施形態では、便宜上、マイコン２０は、スイッチ２２をオンしていることとして説明する。また、本実施形態では、「接続」とは、２つのノード間を、配線や電気素子を介し、電気的に接続することを意味する。
＜＜＜ＩＰＳ２１の構成＞＞＞
図２は、ＩＰＳ２１の構成の一例を示す図である。ＩＰＳ２１は、スイッチ（後述）が形成されたＩＣ（Integrated Circuit）５０と、スイッチをオン、オフするための回路を有するＩＣ５１と、を含んで構成される。
＝＝＝ＩＣ５０＝＝＝
ＩＣ５０は、電源電圧Ｖｃｃを、端子ＯＵＴから出力させるか否かを切り替えるためのスイッチ（以下、“スイッチＸ”と称する。）を構成する２つのＭＯＳトランジスタを含む。とりわけ、本実施形態では、２つのトランジスタはＮＭＯＳトランジスタＭ１，Ｍ２である。
ＮＭＯＳトランジスタＭ１において、ソース電極Ｓ１は、電源電圧Ｖｃｃが印加される端子ＶＣＣに接続されている。また、ＮＭＯＳトランジスタＭ１のソース電極Ｓ１と、ドレイン電極Ｄ１との間には、ボディダイオードとして、ダイオード６０が形成される。
ＮＭＯＳトランジスタＭ２において、ソース電極Ｓ２は、端子ＯＵＴに接続され、ドレイン電極Ｄ２は、ＮＭＯＳトランジスタＭ１のドレイン電極Ｄ１に接続されている。また、ＮＭＯＳトランジスタＭ２のソース電極Ｓ２と、ドレイン電極Ｄ２との間には、ボディダイオードとして、ダイオード６１が形成される。
ここで、ＮＭＯＳトランジスタＭ１，Ｍ２は、互いのドレイン電極Ｄ１，Ｄ２が直列に接続されている。このため、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオンとなると、端子ＶＣＣの電源電圧Ｖｃｃは、端子ＯＵＴから出力され、コイル１２は駆動される。一方、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオフの場合、端子ＯＵＴに接続されたコイル１２への電流の供給は停止されるため、コイル１２の駆動も停止される。
また、ダイオード６０のアノードは、端子ＶＣＣに接続され、ダイオード６０のカソードは、ダイオード６１のカソードに接続されている。そして、ダイオード６１のアノードは、端子ＯＵＴに接続されている。このため、端子ＶＣＣと、端子ＯＵＴとの間に設けられたダイオード６０，６１は、それぞれのカソードが向かい合って接続されることになる。
したがって、ＮＭＯＳトランジスタＭ１，Ｍ２がともにオフの場合、例えば、端子ＶＣＣに印加される電源電圧Ｖｃｃは、ダイオード６１で遮断される。一方、例えば、バッテリー１１が逆接続され、端子ＯＵＴに電源電圧Ｖｃｃが印加された場合、端子ＯＵＴの電源電圧Ｖｃｃは、ダイオード６０で遮断される。
なお、ここで、「逆接続」とは、バッテリー１１の正極が、接地側の端子（例えば、端子ＧＮＤ）に接続され、バッテリー１１の負極が、電源側の端子（例えば、端子ＶＣＣ）に接続される状態をいう。このため、ＩＰＳ２１は、バッテリー１１が逆接続された際に、コイル１２やＥＣＵ１３を適切保護することができる。
また、本実施形態において、ＮＭＯＳトランジスタＭ１は、「第１ＭＯＳトランジスタ」に相当し、ＮＭＯＳトランジスタＭ２は、「第２ＭＯＳトランジスタ」に相当する。また、端子ＶＣＣは、「第１端子」に相当し、端子ＶＣＣは、「第２端子」に相当する。
＝＝＝ＩＣ５１＝＝＝
図２のＩＣ５１は、信号Ｓｉｎに基づいて、“スイッチＸ”をオン、オフする回路であり、電圧生成回路７０，７１、制御回路７２、チャージポンプ回路７３、抵抗７４，７５、ＮＭＯＳトランジスタ７６、及び放電回路７７を含んで構成される。
＜＜電圧生成回路７０＞＞
電圧生成回路７０は、バッテリー１１からの電源電圧Ｖｃｃに基づいて、例えば、検出回路７８内の所定の論理回路（不図示）の基準となる電圧Ｖ１を生成し、ラインＬａに印加する回路である。図３は、電圧生成回路７０の一例を示す図である。電圧生成回路７０は、ツェナーダイオード１００、ダイオード１０１，１０２、抵抗１０３、及びＰＭＯＳトランジスタ１０４を含んで構成される。なお、電圧生成回路７０は、「第１電圧生成回路」に相当し、電圧Ｖ１は、「第１電圧」に相当する。
ツェナーダイオード１００、ダイオード１０１，１０２、及び抵抗１０３は、夫々の素子が直列に接続されている。このため、ダイオード１０２及び抵抗１０３が接続されたノードには、電源電圧Ｖｃｃより、ツェナーダイオード１００の降伏電圧Ｖｚ、及びダイオード１０１，１０２順方向電圧Ｖｆだけ低下した電圧が生じる。
ここで、ツェナーダイオード１００の降伏電圧Ｖｚを、例えば、５．６Ｖとし、ダイオード１０１，１０２の順方向電圧Ｖｆを０．７Ｖとすると、電圧Ｖｂ１は、例えば、Ｖｃｃ－７Ｖ（＝５．６Ｖ＋１．４Ｖ）となる。
また、ＰＭＯＳトランジスタ１０４のドレイン電極は接地されているため、ＰＭＯＳトランジスタ１０４は、ゲート電極に印加された電圧Ｖｂ１に応じた電圧Ｖ１を、ソース電極から出力するソースフォロワとして動作する。なお、本実施形態では、例えばＰＭＯＳトランジスタ１０４の閾値電圧は、例えば１．５Ｖであるため、電圧Ｖ１は、電源電圧Ｖｃｃを基準とした電圧（Ｖｃｃ－５．５Ｖ）となる。
また、このような電圧Ｖ１を基準として、図２の検出回路７８（後述）に含まれる所定の論理回路（不図示）は動作する。このため、例えば、検出回路７８に供給される電源電圧Ｖｃｃのレベルが高くなった場合であっても、所定の論理回路は、電圧Ｖ１を基準とし、５．５Ｖの電圧に基づいて動作することができる。
なお、本実施形態において「ライン」とは、例えば、アルミニウムや銅で半導体チップに形成され、所定の２つのノード間を電気的に接続する配線である。また、「ライン」は、所定の２つのノード間を電気的に接続すれば良いため、「ライン」の途中に抵抗等の素子が設けられていても良い。
＜＜電圧生成回路７１＞＞
電圧生成回路７１は、電源電圧Ｖｃｃと、信号Ｓｂ（後述）と、に基づいて、例えば、チャージポンプ回路７３及び放電回路７７の基準となる電圧Ｖ２を生成し、ラインＬｂに印加する。具体的には、電圧生成回路７１は、チャージポンプ回路７３がスイッチＸをオンする際、電圧Ｖ２を低下させ、チャージポンプ回路７３がスイッチＸをオフする際、電圧Ｖ２を上昇させる。詳細は後述するが、これにより、チャージポンプ回路７３は、スイッチＸをより短時間でオンすることができる。
図４は、電圧生成回路７１の一例を示す図である。電圧生成回路７１は、ツェナーダイオード１１０，１１１，１１５、ダイオード１１２，１１６，１１７、抵抗１１３、スイッチ１１４、及びＰＭＯＳトランジスタ１１８を含んで構成される。なお、電圧生成回路７１は、「第２電圧生成回路」に相当し、電圧Ｖ２は、「第２電圧」に相当する。
ツェナーダイオード１１０，１１１、ダイオード１１２、及び抵抗１１３は、夫々の素子が直列に接続されている。このため、スイッチ１１４（後述）がオフの際には、ダイオード１１２及び抵抗１１３が接続されたノードには、電源電圧Ｖｃｃより、ツェナーダイオード１１０，１１１の降伏電圧Ｖｘ、及びダイオード１１２の順方向電圧Ｖｆだけ低下した電圧Ｖｂ２が生じる。ここで、ツェナーダイオード１１０，１１１の降伏電圧Ｖｚを、例えば、５．６Ｖとし、ダイオード１１２の順方向電圧Ｖｆを０．７Ｖとすると、電圧Ｖｂ２は、ほぼＶｃｃ－１２Ｖ（≒１１．２Ｖ＋０．７Ｖ）となる。
ツェナーダイオード１１５、ダイオード１１６，１１７は、電圧生成回路７０の、ツェナーダイオード１００、ダイオード１０１，１０２と同様であり、スイッチ１１４と、抵抗１１３との間に設けられている。したがって、ツェナーダイオード１１５、ダイオード１１６，１１７で生じる電圧は、７Ｖとなる。このため、スイッチ１１４がオンの際、電圧Ｖｂ２は、例えば、Ｖｃｃ－７Ｖとなる。
スイッチ１１４は、入力される信号Ｓｂがハイレベル（以下、“Ｈ”とする。）となると、オフし、信号Ｓｂがローレベル（以下、“Ｌ”とする。）となると、オンする。したがって、ソースフォロワとして動作するＰＭＯＳトランジスタ１１８からの電圧Ｖ２は、信号Ｓｂが“Ｈ”の際、Ｖｃｃ－１０．５Ｖとなり、信号Ｓｂが“Ｌ”の際、Ｖｃｃ－５．５Ｖとなる。なお、ここでは、ＰＭＯＳトランジスタ１１８の閾値電圧を１．５Ｖとしている。
＜＜制御回路７２＞＞
制御回路７２は、“スイッチＸ”のオンオフを指示する信号Ｓｉｎに基づいて、“スイッチＸ”をオンオフするための信号Ｓａと、信号Ｓａと同様に変化する信号Ｓｂと、を生成する論理回路である。ここで、信号Ｓａ，Ｓｂは、“スイッチＸ”をオンする際に、“Ｈ”となり、“スイッチＸ”をオフする際に、“Ｌ”となる。
＜＜チャージポンプ回路７３＞＞
チャージポンプ回路７３は、“Ｈ”の信号Ｓａに基づいて、“スイッチＸ”を構成するＮＭＯＳトランジスタＭ１，Ｍ２をオンするための所定の電圧Ｖｄｒ１，２を生成する回路である。具体的には、チャージポンプ回路７３は、信号Ｓａが“Ｈ”となると、ＮＭＯＳトランジスタＭ１をオンするための電圧Ｖｄｒ１を、ラインＬｃに印加し、ＮＭＯＳトランジスタＭ２をオンするための電圧Ｖｄｒ２を、ラインＬｄに印加する。一方、チャージポンプ回路７３は、信号Ｓａが“Ｌ”となると、電圧Ｖｄｒ１，Ｖｄｒ２の生成を停止する。
なお、ラインＬｃは、ＮＭＯＳトランジスタＭ１のゲート電極と、チャージポンプ回路７３の出力とを、抵抗７４を介して接続する配線である。また、ラインＬｄは、ＮＭＯＳトランジスタＭ２のゲート電極と、チャージポンプ回路７３の出力とを、抵抗７５を介して接続する配線である。また、抵抗７４，７５は、ＮＭＯＳトランジスタＭ１，Ｍ２が急激にオンすることを防ぐためのいわゆるゲート抵抗である。なお、詳細は後述するが、本実施形態のラインＬｄには、抵抗７５以外の抵抗等も接続されている。また、例えばラインＬｃには、１つの抵抗７４のみが設けられているが、複数の抵抗が設けられていても良い。
また、チャージポンプ回路７３は、電圧Ｖ２を基準として、電源電圧Ｖｃｃが供給される。そして、上述したように、電圧Ｖ２は、“スイッチＸ”がオンされる際に、例えばＶｃｃ－１０．５Ｖとなり、“スイッチＸ”がオフされる際に、例えばＶｃｃ－５．５Ｖとなる。つまり、チャージポンプ回路７３は、“スイッチＸ”をオンする際、５．５Ｖより大きい１０．５Ｖに基づいて、電圧Ｖｄｒ１，Ｖｄｒ２を生成することができる。したがって、チャージポンプ回路７３は、より短時間で電圧Ｖｄｒ１，Ｖｄｒ２を上昇させ、“スイッチＸ”をオンすることができる。
＜＜ＮＭＯＳトランジスタ７６＞＞
ＮＭＯＳトランジスタ７６は、デプレッション型のトランジスタであり、ドレイン電極は、ラインＬｅに接続されている。ここで、ラインＬｅは、ＮＭＯＳトランジスタＭ１，Ｍ２の互いのドレイン電極が接続された「ノードＦＤ」と、検出回路７８と、の間を接続する配線である。また、ＮＭＯＳトランジスタ７６のゲート電極及びソース電極は、ラインＬａに接続されている。このため、ＮＭＯＳトランジスタ７６は、常にオンし、所定の電流（例えば、数μＡの小さい電流）を流すことになる。
さらに、ＮＭＯＳトランジスタ７６は、常にオンしているため、例えば、電源端子ＶＣＣから、ノードＦＤへの電流の供給が停止されると、ラインＬｅがフローティング状態とならないよう、ラインＬｅと、ラインＬａとを接続する素子として動作する。具体的には、ＮＭＯＳトランジスタ７６は、ラインＬｅを、電圧Ｖ１が印加されたラインＬａへプルアップするプルアップ素子として動作する。なお、ＮＭＯＳトランジスタ７６は、「第１素子（第３ＭＯＳトランジスタ）」に相当し、ラインＬｅは、「第１ライン」に相当し、ラインＬａは、「第２ライン」に相当する。
＜＜放電回路７７＞＞
放電回路７７は、“スイッチＸ”を構成するＮＭＯＳトランジスタＭ１，Ｍ２をオフするための回路である。具体的には、放電回路７７は、ＮＭＯＳトランジスタＭ１のゲート容量を、ラインＬｃ，Ｌｆ、及び端子ＯＵＴを介して、コイル１２へと放電する。また、放電回路７７は、ＮＭＯＳトランジスタＭ２のゲート容量を、ラインＬｄ，Ｌｂを介する“経路Ａ”と、ラインＬｄ，Ｌｆを介する“経路Ｂ”と、の２つの経路を介して放電する。ここで、“経路Ａ”とは、ラインＬｄ，Ｌｂ、及び電圧生成回路７１を介して、端子ＧＮＤへと電流が流れる経路であり、“経路Ｂ”とは、ラインＬｄ，Ｌｆ及び端子ＯＵＴを介して、接地されたコイル１２へと電流が流れる経路である。
図５は、放電回路７７の構成の一例を示す図である。放電回路７７は、ＮＭＯＳトランジスタ１３０、第１回路１３１、及び第２回路１３２を含んで構成される。
＝＝ＮＭＯＳトランジスタ１３０＝＝
ＮＭＯＳトランジスタ１３０は、電源側のＮＭＯＳトランジスタＭ１のゲート容量を端子ＯＵＴへと放電するデプレッション型のトランジスタである。ＮＭＯＳトランジスタ１３０のドレイン電極は、ＮＭＯＳトランジスタＭ１のゲート電極からのラインＬｃに接続されている。また、ＮＭＯＳトランジスタ１３０のゲート電極及びソース電極は、端子ＯＵＴからのラインＬｆに接続されている。このため、ＮＭＯＳトランジスタ１３０は常にオンし、非常に小さい所定の電流（例えば、数μＡ）で、ＮＭＯＳトランジスタＭ１のゲート容量をラインＬｆに放電する。なお、ラインＬｆは、「第３ライン」に相当し、ラインＬｃは、「第６ライン」に相当し、ＮＭＯＳトランジスタ１３０は、「放電素子（第５ＭＯＳトランジスタ）」に相当する。
なお、上述したよう、ＮＭＯＳトランジスタ１３０に流れる電流は非常に小さい。このため、チャージポンプ回路７３が、電圧Ｖｄｒ１をラインＬｃに印加し、ＮＭＯＳトランジスタＭ１をオンする際、ＮＭＯＳトランジスタ１３０の影響は無視できる。
また、詳細は後述するが、本実施形態の放電回路７７は、“スイッチＸ”のうち、接地側のＮＭＯＳトランジスタＭ２を確実にオフするよう、設計されている。このため、“スイッチＸ”をオフする際に、仮に電源側のＮＭＯＳトランジスタＭ１がオフされなかったとしても、放電回路７７は、スイッチＸをオフすることができる。
＝＝第１回路１３１＝＝
第１回路１３１は、“スイッチＸ”がオフされる際に信号Ｓｂが“Ｌ”となると、端子ＯＵＴを介して、接地側のＮＭＯＳトランジスタＭ２のゲート容量を放電する。また、詳細は後述するが、第１回路１３１は、例えば、端子ＯＵＴに接続されたコイル１２が外れると、ラインＬｆがフローティング状態とならないよう、ラインＬｆと、ラインＬｄとを接続する。ただし、端子ＯＵＴ、及びラインＬｆがフローティング状態となるのは、異常時であるため、ここでは、まず、端子ＯＵＴにコイル１２が接続された通常の状態について説明する。
また、図２において、ラインＬｄに設けられた抵抗７５以外の素子を省略したが、ラインＬｄには、抵抗８０～８２、ダイオード８３が更に設けられている。なお、抵抗８０～８２は、抵抗７５と同様のゲート抵抗であり、ダイオード８３は、ＮＭＯＳトランジスタＭ２のゲート容量を放電する素子である。また、便宜上、ここでは、例えばラインＬｅを省略している。
第１回路１３１は、ＮＭＯＳトランジスタ２００～２０２，Ｍ１０、ＰＭＯＳトランジスタ２０３、及び抵抗２０４を含んで構成される。
ＮＭＯＳトランジスタ２００は、ＮＭＯＳトランジスタＭ２のゲート容量を放電するデプレッション型のトランジスタである。ＮＭＯＳトランジスタ２００は、ＮＭＯＳトランジスタ１３０と同様であるため、ここでは詳細な説明は省略する。なお、ＮＭＯＳトランジスタ２００は、「第４ＭＯＳトランジスタ」に相当する。
ＮＭＯＳトランジスタ２０１，２０２は、ともにゲート電極が、ソース電極に接続されたデプレッション型のトランジスタであるため、常にオンする。そして、ＮＭＯＳトランジスタ２０１，２０２と、ＰＭＯＳトランジスタ２０３とは、直列に接続されている。
このため、“スイッチＸ”をオフする際に信号Ｓｂが“Ｌ”となると、ＮＭＯＳトランジスタ２０１と、ＮＭＯＳトランジスタ２０２とが接続されたノードＸ１には、ＮＭＯＳトランジスタ２０１，２０２のサイズ比等に応じた電圧が発生する。なお、本実施形態では、ＰＭＯＳトランジスタ２０３がオンした際には、ノードＸ１の電圧が、ＮＭＯＳトランジスタＭ１０の閾値電圧より大きくなるよう、ＮＭＯＳトランジスタ２０１，２０２のサイズ比が定められている。
一方、“スイッチＸ”をオンする際に信号Ｓｂが“Ｈ”となると、ＰＭＯＳトランジスタ２０３はオフする。この結果、ノードＸ１は、ＮＭＯＳトランジスタ２０１を介し、端子ＯＵＴにプルダウンされるため、ＮＭＯＳトランジスタＭ１０はオフする。
このように、ＮＭＯＳトランジスタ２０１，２０２は、ＮＭＯＳトランジスタＭ１０をオンするための電圧を発生させる素子であるため、ＮＭＯＳトランジスタ２０１，２０２の夫々の代わりに抵抗を用いても良い。
ＮＭＯＳトランジスタＭ１０は、“スイッチＸ”をオンする際にはオフし、“スイッチＸ”をオフする際にはオンする。そして、ＮＭＯＳトランジスタＭ１０がオンすると、ＮＭＯＳトランジスタＭ２のゲート容量は、ラインＬｄ、抵抗２０４、ＮＭＯＳトランジスタＭ１０、ラインＬｆ、及び端子ＯＵＴを介し、コイル１２へと放電されることになる。なお、ＮＭＯＳトランジスタＭ１０は、「第１スイッチ」に相当する。
＝＝第２回路１３２＝＝
第２回路１３２は、“スイッチＸ”をオフする際に信号Ｓ２が“Ｌ”となると、ラインＬｂを介して、ＮＭＯＳトランジスタＭ２のゲート容量を放電する。また、詳細は後述するが、第２回路１３２は、例えば、端子ＯＵＴに接続されたコイル１２が外れた際、端子ＯＵＴに接続されたラインＬｆがフローティング状態とならないよう、ラインＬｄと、電圧Ｖ２が印加されたラインＬｂと、を接続する。
第２回路１３２は、ＮＭＯＳトランジスタ２１０，２１１，Ｍ１１、ＰＭＯＳトランジスタ２１２、及び抵抗２１３を含んで構成される。ここで、第２回路１３２のＮＭＯＳトランジスタ２１０，２１１、及びＰＭＯＳトランジスタ２１２の夫々は、第１回路１３１のＮＭＯＳトランジスタ２０１，２０２、及びＰＭＯＳトランジスタ２０３に対応する。さらに、第２回路１３２のＮＭＯＳトランジスタＭ１１、及び抵抗２１３の夫々は、第１回路１３１のＮＭＯＳＭ１０、及び抵抗２０４に対応する。
したがって、第２回路１３２は、ＮＭＯＳトランジスタ２００を除く第１回路１３１と同様に動作することになる。なお、ラインＬｄは、「第４ライン」に相当し、ラインＬｂは、「第５ライン」に相当する。また、ＮＭＯＳトランジスタＭ１１は、「第２スイッチ」に相当する。
＜＜検出回路７８＞＞
図２の検出回路７８は、信号Ｓｂ、ラインＬｅの電圧、及びラインＬｆの電圧に基づいて、スイッチＸ等に異常があるか否かを検出する回路である。図６は、ＩＰＳ２１の各種状態と、検出回路７８から出力される信号Ｓｏと、の関係を示す図である。ここで、「状態１（正常時）」は、ＩＰＳ２１が正常な状態であることを示し、状態２～状態７は、ＩＰＳ２１に含まれる回路等が異常な状態であることを示す。
具体的には、「状態２（Ｍ１オンしない）」は、“スイッチＸ”の電源側のＮＭＯＳトランジスタＭ１がオンしない状態であることを示し、「状態３（電源オープン）」は、例えば、図２の端子ＶＣＣから、ＮＭＯＳトランジスタＭ１のソース電極までの配線が断線した状態を示す。「状態４（Ｍ１ショート）」は、ＮＭＯＳトランジスタＭ１がシュートしている状態、つまり、ショート故障をしている状態を示す。
また、「状態５（Ｍ２オンしない）」は、“スイッチＸ”の接地側のＮＭＯＳトランジスタＭ２がオンしない状態であることを示し、「状態６（出力オープン）」は、例えば、端子ＯＵＴと、コイル１２とを接続する配線が断線した状態、または外れた状態を示す。「状態７（Ｍ２ショート）」は、ＮＭＯＳトランジスタＭ２がショート故障をしている状態を示す。
詳細は後述するが、本実施形態において、ＩＣ５１のラインＬｅ，Ｌｆの電圧レベルは、信号Ｓｂの論理レベルと、状態１～状態７と、に応じて変化する。このため、ラインＬｅ，Ｌｆの電圧レベルと、信号Ｓｂの論理レベルと、を参照することにより、ＩＰＳ２１の状態を判別することが可能となる。以下、“スイッチＸ”がオフ、オンの夫々の場合において、状態１～状態７ついて説明する。
＜＜＜“スイッチＸ”がオフ＞＞＞
まず、“スイッチＸ”をオフされた際に、状態１～状態７の夫々のラインＬｅ，Ｌｆの電圧について説明する。
＝＝状態１（正常時）＝＝
ＩＰＳ２１が正常な状態である状態１において、“スイッチＸ”がオフ、つまり、図２のＮＭＯＳトランジスタＭ１，Ｍ２がオフしている場合、端子ＶＣＣからの電源電圧Ｖｃｃは、ダイオード６０を介して、ノードＦＤに印加される。このため、ラインＬｅの電圧は、電源電圧Ｖｃｃを“Ｈ”とし、ダイオード６０の順方向電圧Ｖｆを“０．７Ｖ”とすると、“Ｈ－０．７Ｖ”となる。
一方、電源電圧Ｖｃｃは、ＮＭＯＳトランジスタＭ２、及びダイオード６１はともにオフしているため、端子ＯＵＴへは伝わることなない。そして、端子ＯＵＴには、図１に示したよう、一端が接地されたコイル１２の他端が接続されているため、端子ＯＵＴも接地される。このため、端子ＯＵＴに接続されたラインＬｆの電圧は、０Ｖ（接地電圧）、つまり“Ｌ”となる。
＝＝状態２（Ｍ１オンしない）＝＝
状態２は、チャージポンプ回路７３が動作し、ＮＭＯＳトランジスタＭ１を駆動したにも関わらず、ＮＭＯＳトランジスタＭ１がオンしない状態である。状態２については、“スイッチＸ”をオンする際に生じる異常であるため詳細は後述する。また、“スイッチＸ”がオフされている場合、状態２は、状態１と実質的には同じである。このため、ラインＬｅは、“Ｈ－０．７Ｖ”となり、ラインＬｆは、“Ｌ”となる。
＝＝状態３（電源オープン）＝＝
図７は、端子ＶＣＣから、ＮＭＯＳトランジスタＭ１のソース電極までの配線が断線した状態を示す図である。このような状態では、ノードＦＤへは、電源電圧Ｖｃｃが印加されることはない。このため、仮に、ＮＭＯＳトランジスタ７６が無い場合、ノードＦＤは、フローティング状態となる。
しかしながら、ノードＦＤに接続されたラインＬｅは、常にオンしているＮＭＯＳトランジスタ７６が接続されている。このため、ラインＬｅは、ＮＭＯＳトランジスタ７６を介して電圧Ｖ１が印加されたラインＬａに接続される。したがって、ラインＬｅの電圧レベルは、図６に示すように“Ｈ－５．５Ｖ”となる。一方、端子ＯＵＴに接続されたラインＬｆは、コイル１２を介して接地される。したがって、ラインＬｆの電圧レベルは、“Ｌ”となる。
＝＝状態４（Ｍ１ショート）＝＝
図２において、例えば、ＮＭＯＳトランジスタＭ１がショート状態となると、ノードＦＤの電圧は、電源電圧Ｖｃｃとなる。この結果、ラインＬｅの電圧は、“Ｈ”となる。一方、端子ＯＵＴに接続されたラインＬｆは、コイル１２を介して接地される。したがって、ラインＬｆの電圧レベルは、“Ｌ”となる。
＝＝状態５（Ｍ２オンしない）＝＝
状態５は、チャージポンプ回路７３が動作し、ＮＭＯＳトランジスタＭ２を駆動したにも関わらず、ＮＭＯＳトランジスタＭ２がオンしない状態である。状態５については、“スイッチＸ”をオンした際に発生する異常であるため詳細は後述する。また、“スイッチＸ”がオフされている場合、状態５は、状態１と実質的には同じである。このため、ラインＬｅは、“Ｈ－０．７Ｖ”となり、ラインＬｆは、“Ｌ”となる。
＝＝状態６（出力オープン）＝＝
“スイッチＸ”がオフの際、端子ＯＵＴと、コイル１２との間の配線が断線または外れた状態であっても、例えば、ＮＭＯＳトランジスタＭ１のソース電極には、電源電圧Ｖｃｃは印加される。このため、ノードＦＤの電圧、つまり、ラインＬｅの電圧は、“Ｖｃｃ－０．７Ｖ”となる。
図８は、端子ＯＵＴと、コイル１２との間の配線が断線または外れた状態を説明するための図である。ここでは、“スイッチＸ”はオフされているため、端子ＯＵＴに電源電圧Ｖｃｃが印加されることはないため、第１回路１３１等がない場合、ラインＬｆはフローティング状態となる。しかしながら、電源電圧Ｖｃｃは放電回路７７に供給されているため、一点鎖線で示すよう、電源電圧Ｖｃｃから、ラインＬｆに向かって電流が流れる。
まず、ＰＭＯＳトランジスタ２０３、及びＮＭＯＳトランジスタ２０１，２０２を介して電流が流れると、ノードＸ１の電圧は上昇し、ＮＭＯＳトランジスタＭ１０はオンする。この結果、ラインＬｆと、ラインＬｄとは、ＮＭＯＳトランジスタＭ１０及び抵抗２０４を介して接続されることになる。そして、この際、電源電圧Ｖｃｃからの電流は、ラインＬｆから、ＮＭＯＳトランジスタＭ１０及び抵抗２０４を介し、ラインＬｄへ流れる。
また、ＮＭＯＳトランジスタＭ１０と同様に、第２回路１３２のＮＭＯＳトランジスタＭ１１もオンしている。このため、ラインＬｄと、ラインＬｂとは、電気的に接続され、ラインＬｄから、抵抗２１３、ＮＭＯＳトランジスタＭ１１を介して、ラインＬｂへ電流が流れる。なお、ラインＬｂに流れ込む電流は、図４に示す、ソースフォロワとして動作するＰＭＯＳトランジスタ１１８を介して接地へと出力される。
このように、本実施形態では、端子ＯＵＴと、接地との間がオープン状態となった場合、端子ＯＵＴのラインＬｆは、ＮＭＯＳトランジスタＭ１０及び抵抗２０４を介して、ラインＬｄに接続される。また、ラインＬｄは、ＮＭＯＳトランジスタＭ１１及び抵抗２１３を介して、ラインＬｂに接続される。この結果、ラインＬｆは、電圧Ｖ２（“Ｈ－５．５Ｖ”）が印加されたラインＬｂにプルアップされることになる。
＝＝状態７（Ｍ２ショート）＝＝
図２において、例えば、ＮＭＯＳトランジスタＭ２がショート状態となると、端子ＯＵＴの電圧は、ノードＦＤの電圧となる。そして、“スイッチＸ”がオフの際、ノードＦＤの電圧は、“Ｖｃｃ－０．７Ｖ”となる。この結果、ノードＦＤに接続されたラインＬｅの電圧と、端子ＯＵＴに接続されたラインＬｆの電圧は、ともに“Ｖｃｃ－０．７Ｖ”となる。
＜＜＜“スイッチＸ”がオン＞＞＞
つぎに、“スイッチＸ”をオンされた際に、状態１～状態７の夫々のラインＬｅ，Ｌｆの電圧について説明する。
＝＝状態１（正常時）＝＝
ＩＰＳ２１が正常な状態である“状態１”において、“スイッチＸ”がオン、つまり、図２のＮＭＯＳトランジスタＭ１，Ｍ２がオンしている場合、端子ＶＣＣからの電源電圧Ｖｃｃは、ノードＦＤ、及び端子ＯＵＴに印加される。このため、ラインＬｅ，Ｌｆの電圧は、ともに“Ｈ”となる。
＝＝状態２（Ｍ１オンしない）＝＝
状態２は、チャージポンプ回路７３が動作し、ＮＭＯＳトランジスタＭ１を駆動したにも関わらず、ＮＭＯＳトランジスタＭ１がオンしない状態である。この場合であっても、ＮＭＯＳトランジスタＭ２はオンしているため、端子ＶＣＣからの電源電圧Ｖｃｃは、ダイオード６０を介して、ノードＦＤ及び端子ＯＵＴに印加される。このため、ラインＬｅ，Ｌｆの電圧は、ともに“Ｈ－０．７Ｖ”となる。
＝＝状態３（電源オープン）＝＝
図７は、端子ＶＣＣから、ＮＭＯＳトランジスタＭ１のソース電極までの配線が断線した状態を示す図である。このような状態において、“スイッチＸ”がオンされた場合、ノードＦＤ及び端子ＯＵＴは、コイル１２を介して接地にプルダウンされる。したがって、ラインＬｅ，Ｌｆの電圧は、ともに“Ｌ”となる。
＝＝状態４（Ｍ１ショート）＝＝
状態４は、“スイッチＸ”のうち、ＮＭＯＳトランジスタＭ１がショートしている状態である。このような状態は、“状態１”と実質的に同じであるため、ラインＬｅ，Ｌｆの電圧は、ともに“Ｈ”となる。
＝＝状態５（Ｍ２オンしない）＝＝
状態５は、チャージポンプ回路７３が動作し、ＮＭＯＳトランジスタＭ２を駆動したにも関わらず、ＮＭＯＳトランジスタＭ２がオンしない状態である。この場合であっても、ＮＭＯＳトランジスタＭ１はオンしているため、端子ＶＣＣからの電源電圧Ｖｃｃは、ノードＦＤに印加される。このため、ラインＬｅの電圧は、“Ｈ”となり、ラインＬｆの電圧は、“Ｌ”となる。
＝＝状態６（出力オープン）＝＝
端子ＯＵＴと、コイル１２との間の配線が断線または外れた状態であっても、“スイッチＸ”がオンの際、ノードＦＤ及び端子ＯＵＴには、電源電圧Ｖｃｃが印加される。このため、ラインＬｅ，Ｌｆの電圧は、ともに“Ｈ”となる。
＝＝状態７（Ｍ２ショート）＝＝
状態７は、“スイッチＸ”のうち、ＮＭＯＳトランジスタＭ２がショートしている状態である。このような状態は、状態１と実質的に同じであるため、ラインＬｅ，Ｌｆの電圧は、ともに“Ｈ”となる。
＜＜＜検出回路７８の出力＞＞＞
検出回路７８は、信号Ｓｂの論理レベルと、ラインＬｅの電圧レベルと、ラインＬｆの電圧レベルと、に基づいて、図６に示す論理レベルの信号Ｓｏを出力する。なお、ここでは、例えば、“スイッチＸ”がオフの際（信号Ｓｂが“Ｌ”の際）、ラインＬｅの電圧レベルとしては、“Ｈ－０．７Ｖ”、“Ｈ－５．５Ｖ”、“Ｈ”の３つのレベルを取り得る。さらに、本実施形態では、信号Ｓｂが“Ｌ”の際のラインＬｆと、信号Ｓｂが“Ｈ”の際のラインＬｅと、信号Ｓｂが“Ｈ”の際のラインＬｆと、それぞれも３つのレベルを取り得る。
したがって、検出回路７８は、まず、信号Ｓｂの２つの論理レベル毎に、ラインＬｅ，Ｌｆのそれぞれから入力される３つのレベルの電圧を、例えば、２ビットのデータに変換する。そして、検出回路７８は、変換後のデータを論理合成することにより、図６に示す論理レベルの信号Ｓｏを出力する。なお、検出回路７８は、例えば、入力される３つのレベルの電圧を２ビットのデータに変換する変換回路（不図示）と、変換回路の出力を論理合成する論理回路（不図示）とを含んで構成される。
このような検出回路７８は、信号Ｓｏが“Ｌ”において、状態１，２，５の何れかとなると、“Ｈ”の信号Ｓｏを出力し、状態３，４，６，７の何れかとなると、“Ｌ”の信号Ｓｏを出力する。また、検出回路７８は、信号Ｓｏが“Ｈ”において、状態１，４，６，７の何れかとなると、“Ｌ”の信号Ｓｏを出力し、状態２，３，５の何れかとなると、“Ｈ”の信号Ｓｏを出力する。なお、本実施形態では、信号Ｓｂが“Ｌ”の際、“Ｌ”の信号Ｓｏが“スイッチＸ”等に異常をあることを示し、信号Ｓｂが“Ｈ”の際、“Ｈ”の信号Ｓｏが“スイッチＸ”等に異常をあることを示す。
また、図１に示すマイコン２０は、ＩＰＳ２１から出力される信号の論理レベルに基づいて、“スイッチＸ”等に異常があることを検出すると、例えば、“スイッチＸ”をオフする信号Ｓｉｎを出力するとともに、スイッチ２２をオフする。この結果、モータ制御装置１０は、例えば、モータのコイル１２を安全に駆動することができる。なお、「“スイッチＸ”等の異常」とは、例えば、電源側の端子ＶＣＣから“スイッチＸ”までの経路までの異常と、“スイッチＸ”の異常と、端子ＯＵＴの異常と、を含む。
＝＝＝まとめ＝＝＝
以上、本実施形態のモータ制御装置１０について説明した。検出回路７８は、例えば、端子ＯＵＴにコイル１２が接続され、“スイッチＸ”がオフされている際、ラインＬｅの電圧が“Ｈ”となると、少なくともＮＭＯＳトランジスタＭ１がショートしたことを検出できる（図６の「オフ」の状態４）。このように、本実施形態では、ラインＬｅの電圧レベルに基づいて、ＮＭＯＳトランジスタＭ１の故障を検出できるため、例えば、ノードＦＤに印加する電圧を変動させる等、複雑な構成を用いる必要がない。
また、検出回路７８は、例えば、端子ＯＵＴにコイル１２が接続され、“スイッチＸ”がオンされている際、ラインＬｅの電圧が“Ｈ－０．７Ｖ”となると、ＮＭＯＳトランジスタＭ１がオンしないことを検出できる（図６の「オン」の状態２）。
また、検出回路７８は、例えば、端子ＯＵＴにコイル１２が接続されている際、ラインＬｅの電圧に基づいて、電源電圧Ｖｃｃが、ＮＭＯＳトランジスタＭ１に供給されているか否かを検出できる（図６の「オフ」の状態３、及び「オン」の状態３）。
また、ラインＬｅがフローティング状態とならないよう、例えば、ラインＬｅと、ラインＬａとの間に抵抗を接続しても良い。しかしながら、このような場合、抵抗の抵抗値を大きくしない限り、ラインＬｅから、ラインＬａへ流れる電流値が大きくなり、消費電力が増加する。本実施形態では、ＮＭＯＳトランジスタ７６を用いているため、面積が小さくしつつ、消費電力を抑制できる。
また、例えば、“スイッチＸ”のうち、ＮＭＯＳトランジスタＭ２がショートすると、“スイッチＸ”をオフしているにも関わらず、ラインＬｆのレベルが“Ｈ－０．７Ｖ”となる。検出回路７８は、このような場合、ラインＬｆの電圧レベルに基づいて、ＮＭＯＳトランジスタＭ２が故障していることを検出することができる（図６の「オフ」の状態７）。
また、“スイッチＸ”をオンしたにも関わらず、例えば、ＮＭＯＳトランジスタＭ２がオンしない場合、ラインＬｆのレベルは“Ｌ”となる。したがって、検出回路７８は、ＮＭＯＳトランジスタＭ２が故障していることを検出できる（図６の「オン」の状態５）。
また、例えば、コイル１２が端子ＯＵＴから外れた場合、端子ＯＵＴに接続されたラインＬｆは、第１回路１３１、及び第２回路１３２を介して、電圧Ｖ２が印加されたラインＬｂに接続される。この結果、ラインＬｆには、電圧Ｖ２が印加されることになるため、検出回路７８は、ラインＬｆの電圧レベルに基づいて、端子ＯＵＴにコイル１２が接続されていなことを検出できる（図６の「オフ」の状態６）。
また、ラインＬｆがフローティング状態にならないよう、例えば、第１回路１３１のＮＭＯＳトランジスタＭ１０及び抵抗２０４の代わりに、抵抗のみを用いても良い。しかしながら、このような場合、ＮＭＯＳトランジスタＭ２をオンする際に、抵抗を介して大きな電流が端子ＯＵＴへ流れることを防ぐため、抵抗値を大きくする必要がある。本実施形態では、“スイッチＸ”と相補的にオンオフするＮＭＯＳトランジスタＭ１０を用いているため、例えば、電流を制限する抵抗２０４の抵抗値を小さくすることができる。
また、第１回路１３１には、ＮＭＯＳトランジスタＭ２のゲート容量を、ラインＬｄを介して放電するＮＭＯＳトランジスタ２００が設けられている。このため、第１回路１３１は、より短時間でＮＭＯＳトランジスタＭ２をオフすることができる。
また、ラインＬｄがフローティング状態にならないよう、例えば、第２回路１３２のＮＭＯＳトランジスタＭ１１及び抵抗２１３の代わりに、抵抗のみを用いても良い。しかしながら、このような場合、ＮＭＯＳトランジスタＭ２をオンする際に、抵抗を介して大きな電流がラインＬｂへ流れることを防ぐため、抵抗値を大きくする必要がある。本実施形態では、“スイッチＸ”と相補的にオンオフするＮＭＯＳトランジスタＭ１１を用いているため、例えば、電流を制限する抵抗２１３の抵抗値を小さくすることができる。
また、本実施形態では、ＮＭＯＳトランジスタＭ１のゲート容量を放電するＮＭＯＳトランジスタ１３０が設けられているため、チャージポンプ回路７３の動作が停止した際、誤ってＮＭＯＳトランジスタＭ１がオンすることを防ぐことができる。
また、ＮＭＯＳトランジスタＭ１のゲート容量を放電する素子として、抵抗ではなく、ＮＭＯＳトランジスタ１３０を用いることにより、小さな面積で放電電流を小さくすることができる。
また、電圧生成回路７１は、チャージポンプ回路７３が“スイッチＸ”をオンする際に、チャージポンプ回路７３の基準となる電圧Ｖ２のレベルを、“Ｖｃｃ－５．５Ｖ”から、低い“Ｖｃｃ－１０．５Ｖ”へと変化させている。これにより、チャージポンプ回路７３は、ＮＭＯＳトランジスタＭ１，Ｍ２をオンする電圧を短時間で生成することができる。なお、“Ｖｃｃ－５．５Ｖ”は、「第１レベル」であり、“Ｖｃｃ－１０．５Ｖ”は、「第２レベル」に相当する。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
例えば、本実施形態では、ＥＣＵ１３のスイッチ２２を介して、ＩＰＳ２１の出力電圧が、負荷であるコイル１２に印加されることとしたが、これに限られない。例えば、ＩＰＳ２１の出力電圧が、コイル１２に直接印加されることとしても良い。
１０ モータ制御装置
１１ バッテリー
１２ コイル
１３ ＥＣＵ
２０ マイコン
２１ ＩＰＳ
５０，５１ ＩＣ
６０，６１，８３，１０１，１０２，１１２，１１６，１１７ ダイオード
７０，７１ 電圧生成回路
７２ 制御回路
７３ チャージポンプ回路
７４，７５，８０～８２，１０３，１１３，２０４，２１３ 抵抗
７６，１３０，２０１，２０２，２１０，２１１，Ｍ１，Ｍ２、Ｍ１０，Ｍ１１ ＮＭＯＳトランジスタ
７７ 放電回路
１００，１１０，１１１，１１５ ツェナーダイオード
１０４，１１８，２０３，２１２ ＰＭＯＳトランジスタ
１１４ スイッチ
１３１ 第１回路
１３２ 第２回路
Ｌａ～Ｌｆ ライン
ＩＮ，ＳＴ，ＶＣＣ，ＯＵＴ，ＧＮＤ 端子

Claims (14)

  1. 電源電圧が印加される第１端子にソース電極が接続された第１ＭＯＳトランジスタのドレイン電極と、負荷が接続される第２端子にソース電極が接続された第２ＭＯＳトランジスタのドレイン電極と、に接続される第１ラインと、
    前記電源電圧より低い第１電圧が印加される第２ラインと、
    前記第１ラインがフローティング状態とならないよう、前記第１ラインと、前記第２ラインとを接続する第１素子と、
    前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する検出回路と、
    を備える集積回路。
  2. 請求項１に記載の集積回路であって、
    前記検出回路は、
    前記第１及び第２ＭＯＳトランジスタがオンされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する、
    集積回路。
  3. 請求項１または請求項２に記載の集積回路であって、
    前記検出回路は、
    前記第１ＭＯＳトランジスタに前記電源電圧が供給されているか否かを検出する、
    集積回路。
  4. 請求項１～３の何れか一項に記載の集積回路であって、
    前記第１素子は、ゲート電極及びソース電極が接続されたデプレッション型の第３ＭＯＳトランジスタである、
    集積回路。
  5. 請求項１～４の何れか一項に記載の集積回路であって、
    前記第２端子に接続される第３ラインと、
    前記第２ＭＯＳトランジスタのゲート電極に接続される第４ラインと、
    前記電源電圧より低い第２電圧が印加される第５ラインと、
    前記第３ラインがフローティング状態とならないよう、前記第３ラインと、前記第４ラインとを接続する第１回路と、
    前記第４ラインがフローティング状態とならないよう、前記第４ラインと、前記第５ラインとを接続する第２回路と、
    を含み、
    前記検出回路は、
    前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第３ラインの電圧レベルに基づいて、少なくとも前記第２ＭＯＳトランジスタに異常があるか否かを検出する、
    集積回路。
  6. 請求項５に記載の集積回路であって、
    前記検出回路は、
    前記第１及び第２ＭＯＳトランジスタがオンされている際、前記第３ラインの電圧レベルに基づいて、少なくとも前記第２ＭＯＳトランジスタに異常があるか否かを検出する、
    集積回路。
  7. 請求項５または請求項６に記載の集積回路であって、
    前記検出回路は、
    前記第３ラインに前記第２端子を介して前記負荷が接続されているか否かを検出する、
    集積回路。
  8. 請求項５～７の何れか一項に記載の集積回路であって、
    前記第１回路は、
    前記第１及び第２ＭＯＳトランジスタと相補的にオンオフする第１スイッチを含む、
    集積回路。
  9. 請求項８に記載の集積回路であって、
    前記第１回路は、
    ゲート電極及びソース電極が接続されたデプレッション型の第４ＭＯＳトランジスタを更に含む、
    集積回路。
  10. 請求項８または請求項９に記載の集積回路であって、
    前記第２回路は、
    前記第１及び第２ＭＯＳトランジスタと相補的にオンオフする第２スイッチを含む、
    集積回路。
  11. 請求項５～１０の何れか一項に記載の集積回路であって、
    前記第１ＭＯＳトランジスタのゲート電極に接続される第６ラインと、
    前記第６ラインと、前記第３ラインとを接続する放電素子と、
    を備える集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記放電素子は、ゲート電極及びソース電極が接続されたデプレッション型の第５ＭＯＳトランジスタである、
    集積回路。
  13. 請求項５～１２の何れか一項に記載の集積回路であって、
    前記電源電圧が供給され、前記第２電圧を基準として前記第１及び第２ＭＯＳトランジスタをオンするチャージポンプ回路と、
    前記第１電圧を前記第２ラインに印加する第１電圧生成回路と、
    前記チャージポンプ回路が前記第１及び第２ＭＯＳトランジスタをオフする際に、第１レベルの前記第２電圧を前記第５ラインに印加し、前記チャージポンプ回路が前記第１及び第２ＭＯＳトランジスタをオンする際に、前記第１レベルより低い第２レベルの前記第２電圧を前記第５ラインに印加する第２電圧生成回路と、
    を備える、
    集積回路。
  14. 電源電圧が印加される第１端子と負荷が接続される第２端子との間で互いのドレイン電極が接続された第１及び第２ＭＯＳトランジスタと、
    前記互いのドレイン電極に接続される第１ラインと、
    前記電源電圧より低い第１電圧が印加される第２ラインと、
    前記第１ラインがフローティング状態とならないよう、前記第１ラインと、前記第２ラインとを接続する第１素子と、
    前記第１及び第２ＭＯＳトランジスタがオフされている際、前記第１ラインの電圧レベルに基づいて、少なくとも前記第１ＭＯＳトランジスタに異常があるか否かを検出する検出回路と、
    を備える半導体装置。
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