JP2022039806A - 増幅装置 - Google Patents

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勝利 徳田
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和亮 出口
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孝透 河野
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Abstract

【課題】温度変化に対する特性の変化が不安定となることを抑制できる増幅装置を提供する。【解決手段】増幅装置１は、縦続接続された複数段のパワーアンプＰＡ１～ＰＡ３を含む増幅器１０と、増幅器１０にバイアス電流を供給するバイアス回路２０と、を備える。複数段のパワーアンプＰＡ１～ＰＡ３のうち、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１は、正の温度特性を有し、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３は、負の温度特性を有する。【選択図】図６

Description

本発明は、増幅器とバイアス回路とを備える増幅装置に関する。
従来、パワーアンプを有する増幅器と、パワーアンプにバイアス電流を供給するバイアス回路とを備える増幅装置が知られている。この種の増幅装置におけるバイアス回路の一例として、特許文献１には、カレントミラー回路と、カレントミラー回路に電流を供給する電流供給回路とを備えるバイアス回路が開示されている。電流供給回路は、温度補償回路を有している。このバイアス回路では、例えば温度上昇時において、温度補償回路を用いてバイアス電流を増加させ、バイアス回路の利得が極端に低下することを抑制している。
特開２０１３－９８９０４号公報
例えば増幅器が、縦続接続された複数のパワーアンプによって構成されている場合、上記のようなバイアス回路から複数のパワーアンプのそれぞれにバイアス電流が供給される。しかし、複数のパワーアンプの仕様はそれぞれ異なることが多く、各パワーアンプに同じ温度特性を有するバイアス電流が供給されると、複数のパワーアンプを有する増幅器において、温度変化に対する特性の変化が不安定となることがある。
そこで本発明は、温度変化に対する特性の変化が不安定となることを抑制できる増幅装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る増幅装置は、縦続接続された複数段のパワーアンプを含む増幅器と、前記増幅器にバイアス電流を供給するバイアス回路と、を備える増幅装置であって、前記複数段のパワーアンプのうち、初段のパワーアンプに供給されるバイアス電流は、正の温度特性を有し、最終段のパワーアンプに供給されるバイアス電流は、負の温度特性を有する。
増幅装置において、温度変化に対する特性の変化が不安定となることを抑制できる。
比較例における増幅装置の回路構成図である。 実施の形態に係る増幅装置の概略的なブロック構成図である。 実施の形態に係る増幅装置の増幅器に供給されるバイアス電流の一例を示す図である。 実施の形態に係る増幅装置の増幅器に供給されるコレクタ電流の一例を示す図である。 実施の形態の増幅装置における増幅器のＥＶＭ（Ｅｒｒｏｒ Ｖｅｃｔｏｒ Ｍａｇｎｉｔｕｄｅ）を示す図である。 実施の形態に係る増幅装置のバイアス回路の機能構成を示すブロック構成図である。 実施の形態に係る増幅装置のバイアス回路の回路図である。
（本発明に至る経緯）
まず、本発明に至る経緯について比較例の増幅装置１０１を例に挙げながら説明する。
図１は、比較例における増幅装置１０１の回路構成図である。
比較例の増幅装置１０１は、増幅器１１０と、増幅器１１０にバイアス電流を供給するバイアス回路１２０とを備えている。
増幅器１１０は、ＲＦ入力端子Ｐｉｎから入力された高周波信号を増幅してＲＦ出力端子Ｐｏｕｔから出力する回路である。増幅器１１０は、増幅用トランジスタ１１１と、ＤＣカットコンデンサ１１２および１１３とを有している。増幅用トランジスタ１１１のベースは、ＤＣカットコンデンサ１１２を介してＲＦ入力端子Ｐｉｎに接続され、コレクタは、ＤＣカットコンデンサ１１３を介してＲＦ出力端子Ｐｏｕｔに接続され、エミッタは、グランドに接続されている。コレクタとＤＣカットコンデンサ１１３との間のノードｎ１０２には、インダクタを介して高電位側電源ラインが接続されている。
バイアス回路１２０は、増幅用トランジスタ１１１のベースとＤＣカットコンデンサ１１２との間のノードｎ１０１に、抵抗素子を介して接続されている。バイアス回路１２０は、温度補償回路１２１を有している。バイアス回路１２０は、抵抗素子およびノードｎ１０１を介して増幅用トランジスタ１１１に、所望の温度特性を有するバイアス電流を供給する。
比較例の増幅器１１０は１つの増幅用トランジスタ１１１によって構成されているが、例えば増幅器が、縦続接続された複数の増幅用トランジスタ１１１によって構成されている場合、上記のようなバイアス回路１２０から複数の増幅用トランジスタ１１１のそれぞれにバイアス電流が供給される。しかし、複数の増幅用トランジスタ１１１の仕様はそれぞれ異なることが多く、各増幅用トランジスタ１１１に同じ温度特性を有するバイアス電流が供給されると、複数の増幅用トランジスタ１１１を有する増幅器において、温度変化に対する特性の変化が不安定となることがある。
それに対し、本発明の増幅装置は、複数の増幅用トランジスタの全てに同じ温度特性を有するバイアス電流を供給するのでなく、少なくとも一部の増幅用トランジスタに対して、上記同じ温度特性とは異なる温度特性を有するバイアス電流を供給する。これにより、増幅装置において、温度変化に対する特性の変化が不安定となることを抑制することが可能となる。
以下、本発明の実施の形態について、実施の形態および図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態）
［１．増幅装置の概略構成］
実施の形態に係る増幅装置の概略構成について、図２～図５を参照しながら説明する。
図２は、実施の形態に係る増幅装置１の概略的なブロック構成図である。
増幅装置１は、高周波信号を増幅する増幅器１０と、増幅器１０にバイアス電流を供給するバイアス回路２０とを備える。増幅器１０は、第１のＩＣチップによって構成され、バイアス回路２０は、第１のＩＣチップと異なる第２のＩＣチップによって構成されている。なお、第１のＩＣチップには、後述するバイアス分岐部ＢＢが設けられている。
増幅装置１は、例えば、高周波信号を送受信する通信装置に内蔵される。増幅装置１に入力される高周波信号としては、例えば、ＩＥＥＥ８０２．１１規格における２．４ＧＨｚ帯または５ＧＨｚ帯の高周波信号が挙げられる。増幅装置１は、高周波信号を増幅器１０に入力するためのＲＦ入力端子Ｐｉｎと、増幅器１０で増幅された高周波信号を出力するためのＲＦ出力端子Ｐｏｕｔと、を有している。
増幅器１０は、ＲＦ入力端子ＰｉｎとＲＦ出力端子Ｐｏｕｔとを結ぶ経路上に設けられている。増幅器１０は、縦続接続された複数段のパワーアンプを有している。本実施の形態の増幅器１０は、初段のパワーアンプＰＡ１と、２段目のパワーアンプＰＡ２と、３段目のパワーアンプＰＡ３とを有しており、３段目のパワーアンプＰＡ３が最終段のパワーアンプＰＡｎとなっている。各パワーアンプＰＡ１～ＰＡ３は、増幅用のトランジスタを有している。増幅用のトランジスタは、例えば、ＧａＡｓのバイポーラトランジスタまたはＳｉＧｅのバイポーラトランジスタである。
パワーアンプＰＡ１の入力端子は、整合回路ＭＮ１を介してＲＦ入力端子Ｐｉｎに接続され、パワーアンプＰＡ１の出力端子は、整合回路ＭＮ２を介してパワーアンプＰＡ２の入力端子に接続されている。パワーアンプＰＡ２の出力端子は、整合回路ＭＮ３を介してパワーアンプＰＡ３の入力端子に接続されている。パワーアンプＰＡ３の出力端子は、整合回路ＭＮ４を介してＲＦ出力端子Ｐｏｕｔに接続されている。各整合回路ＭＮ１～ＭＮ４は、ＲＦ入力端子とパワーアンプとの間、パワーアンプ同士の間、パワーアンプとＲＦ出力端子との間におけるインピーダンスを整合するための回路であり、例えば、インダクタおよびコンデンサなどの受動素子で構成される。
なお、パワーアンプＰＡ１には、高電位側電源ラインＶｃｃからコレクタ電流Ｉｃ１が供給され、パワーアンプＰＡ２には、高電位側電源ラインＶｃｃからコレクタ電流Ｉｃ２が供給され、パワーアンプＰＡ３には、高電位側電源ラインＶｃｃからコレクタ電流Ｉｃ３が供給される。増幅器１０では、初段のパワーアンプＰＡ１の利得が最も高くてかつ出力電力が小さく、最終段である３段目のパワーアンプＰＡ３の利得が最も低くてかつ出力電力が大きい。
本実施の形態では、増幅器１０が３段のパワーアンプＰＡ１～ＰＡ３で構成されているが、パワーアンプの段数はこれに限られない。例えば、増幅器１０がｎ段（ｎは２以上の整数）のパワーアンプで構成され、ｎ段目のパワーアンプが最終段のパワーアンプＰＡｎとなっていてもよい。
バイアス回路２０は、増幅器１０にバイアス電流を供給する回路である。バイアス回路２０は、温度補償機能を有しており、環境温度または特定部位の温度に対応して所定のバイアス電流を供給できるように電圧を制御する。
バイアス回路２０は、第１バイアス電源部４０と、第２バイアス電源部６０と、共通定電流源３０とを備えている。
共通定電流源３０は、第１バイアス電源部４０および第２バイアス電源部６０のそれぞれに電流を供給する共通の電流源である。
第１バイアス電源部４０は、整合回路ＭＮ１とパワーアンプＰＡ１の入力端子との間のノードｎ１に接続されている。第１バイアス電源部４０は、ノードｎ１を介して初段のパワーアンプＰＡ１に初段用のバイアス電流Ｉｂ１を供給する。
第２バイアス電源部６０は、バイアス分岐部ＢＢを介して、整合回路ＭＮ２とパワーアンプＰＡ２の入力端子との間のノードｎ２、および、整合回路ＭＮ３とパワーアンプＰＡ３の入力端子との間のノードｎ３に接続されている。第２バイアス電源部６０は、バイアス分岐部ＢＢおよびノードｎ２を介して２段目のパワーアンプＰＡ２に２段目用のバイアス電流Ｉｂ２を供給する。また、第２バイアス電源部６０は、バイアス分岐部ＢＢおよびノードｎ３を介して３段目のパワーアンプＰＡ３に３段目用のバイアス電流Ｉｂ３を供給する。本実施の形態では、３段目用のバイアス電流Ｉｂ３が、最終段のパワーアンプＰＡｎに供給される最終段用のバイアス電流Ｉｂｎになっている。
バイアス分岐部ＢＢは、例えば、抵抗およびカレントミラー回路を有している。バイアス分岐部ＢＢは、第２バイアス電源部６０の出力電流に対して適切な分流および電流増幅を行った後、パワーアンプＰＡ２にバイアス電流Ｉｂ２を出力し、また、パワーアンプＰＡ３にバイアス電流Ｉｂ３を出力する。
第１バイアス電源部４０および第２バイアス電源部６０は、互いに異なる温度特性を有する電源部である。第１バイアス電源部４０は、温度上昇によって増加するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）特性を有している。第２バイアス電源部６０は、温度上昇によって減少するＣＴＡＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）特性を有している。すなわち、第１バイアス電源部４０は、温度上昇とともに、初段のパワーアンプＰＡ１に供給するバイアス電流Ｉｂ１を増加させ、第２バイアス電源部６０は、温度上昇とともに、２段目および３段目のパワーアンプＰＡ２、ＰＡ３に供給するバイアス電流Ｉｂ２、Ｉｂ３を減少させる。
図３は、増幅装置１の増幅器１０に供給されるバイアス電流Ｉｂ１、Ｉｂ２、Ｉｂ３の一例を示す図である。図４は、増幅装置１の増幅器１０に供給されるコレクタ電流Ｉｃ１、Ｉｃ２、Ｉｃ３の一例を示す図である。
図３には、第１バイアス電源部４０からパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１がＰＴＡＴ特性を有し、第２バイアス電源部６０からパワーアンプＰＡ２、ＰＡ３に供給されるバイアス電流Ｉｂ２、Ｉｂ３がＣＴＡＴ特性を有していることが示されている。各パワーアンプＰＡ１～ＰＡ３に各バイアス電流Ｉｂ１～Ｉｂ３が供給されると、各パワーアンプＰＡ１～ＰＡ３では、各コレクタ電流Ｉｃ１～Ｉｃ３が消費される。図４には、パワーアンプＰＡ１にて消費されるコレクタ電流Ｉｃ１がＰＴＡＴ特性を有し、パワーアンプＰＡ２、ＰＡ３にて消費されるコレクタ電流Ｉｃ２、Ｉｃ３のそれぞれがＣＴＡＴ特性を有していることが示されている。
このように増幅装置１では、複数段のパワーアンプＰＡ１～ＰＡ３のうち、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１が、正の温度特性を有し、最終段のパワーアンプである３段目のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３が、負の温度特性を有する。
また、増幅装置１では、複数段のパワーアンプＰＡ１～ＰＡ３のうち、所定の段のパワーアンプに供給されるバイアス電流は、上記所定の段よりも前段のパワーアンプに供給されるバイアス電流よりも、負の傾向を示す温度特性を有している。具体的には、２段目のパワーアンプＰＡ２に供給されるバイアス電流は、初段のパワーアンプＰＡ１に供給されるバイアス電流よりも、負の傾向を示す温度特性を有している。また、３段目のパワーアンプＰＡ３に供給されるバイアス電流は、２段目のパワーアンプＰＡ２に供給されるバイアス電流よりも、負の傾向を示す温度特性を有している。なお、負の傾向を示すとは、温度特性の傾きを示す正接が、ｔａｎ（－９０°）に近いことを意味する。
このように、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１を正の温度特性とし、最終段のパワーアンプである３段目のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３を負の温度特性とすることで、ＥＶＭ（Ｅｒｒｏｒ Ｖｅｃｔｏｒ Ｍａｇｎｉｔｕｄｅ）を小さくし、温度変化に対する特性の変化が不安定となることを抑制することが可能となる。以下、増幅装置１の増幅器１０のＥＶＭについて説明する。
図５は、増幅装置１における増幅器１０のＥＶＭを示す図である。ＥＶＭは、デバイスの線形性を評価するための指標である。図５には、２５℃および８５℃のときのＥＶＭが示されている。
図５の破線は、比較例の増幅装置における増幅器のＥＶＭである。比較例の増幅装置では、全段のパワーアンプに供給されるバイアス電流の温度特性が同じである。
図５の実線は、実施の形態の増幅装置１における増幅器１０のＥＶＭである。実施の形態の増幅装置１では、各段のパワーアンプに供給されるバイアス電流の温度特性が、各段のパワーアンプごとに異なっている。図５に示すように、出力電力Ｐの１４ｄＢｍ以上２０ｄＢｍ以下の範囲では、比較例よりも実施の形態のほうが、ＥＶＭの値が小さくなっている。すなわち実施の形態の増幅装置１では、バイアス電流の温度特性が、ＥＶＭの値が小さくなるように、各段のパワーアンプごとに最適化されている。
最適化の例として、例えば、初段のパワーアンプＰＡ１に対しては、ＰＴＡＴ特性を有するバイアス電流Ｉｂ１を供給し、温度上昇時におけるパワーアンプＰＡ１の利得低下を補償する。また、３段目のパワーアンプＰＡ３に対しては、歪を一定以下に保ちながら取り扱い可能な電力の範囲でＣＴＡＴ特性を有するバイアス電流Ｉｂ３を供給し、温度上昇時におけるパワーアンプＰＡ３の消費電流を減らす。２段目のパワーアンプＰＡ２に対しては、温度上昇時におけるパワーアンプＰＡ２の利得や上記取り扱い可能な電力に余裕があればＣＴＡＴ特性を有するバイアス電流Ｉｂ２を供給する。一方、増幅器１０の全体の利得が不足していれば、ＰＴＡＴ特性を有するバイアス電流を供給する。なお、図５の例では２段目のパワーアンプＰＡ２には、ＣＴＡＴ特性を有するバイアス電流Ｉｂ２が供給されている。
このように、ＥＶＭの値が小さくなるように各段のパワーアンプごとに温度特性を最適化することで、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
なお、増幅装置１では、２段目のパワーアンプＰＡ２に対して正の温度特性または負の温度特性を有するバイアス電流Ｉｂ２を供給したが、２段目のパワーアンプＰＡ２に対しては、温度特性を持たない固定のバイアス電流を供給してもよい。すなわち、増幅装置１のように３段のパワーアンプからなる増幅装置においては、初段のパワーアンプに対して正の温度特性を有するバイアス電流を供給し、最終段のパワーアンプに対して負の温度特性を有するバイアス電流を供給すればよく、初段のパワーアンプと最終段のパワーアンプとの間にある中間段のパワーアンプ（２段目のパワーアンプ）に供給するバイアス電流の温度特性はいかなる温度特性であってもよい。
また、例えば、初段のパワーアンプと２段目のパワーアンプとの両方に、正の温度特性を有するバイアス電流を供給した場合、２段目のパワーアンプに供給されるバイアス電流の温度特性は、初段のパワーアンプに供給されるバイアス電流の温度特性とまったく同じ傾向を示していてもよいし、より負の傾向、または、より正の傾向を示していてもよい。また、例えば、２段目のパワーアンプと最終段のパワーアンプとの両方に、負の温度特性を有するバイアス電流を供給した場合、２段目のパワーアンプに供給されるバイアス電流の温度特性は、最終段のパワーアンプに供給されるバイアス電流の温度特性とまったく同じ傾向を示していてもよいし、より負の傾向、または、より正の傾向をしめしていてもよい。
なお、初段のパワーアンプと最終段のパワーアンプとの間に２段以上のパワーアンプが設けられた増幅装置、すなわち、４段以上のパワーアンプを含む増幅装置においては、正の温度特性を有するバイアス電流または温度特性を有さないバイアス電流が供給されるパワーアンプが、負の温度特性を有するバイアス電流が供給されるパワーアンプに比べて、最終段のパワーアンプに近い段に設けられていないことが好ましい。
例えば、４段のパワーアンプからなる増幅装置において、初段及び３段目のパワーアンプに正の温度特性を有するバイアス電流が供給され、２段目及び最終段のパワーアンプに負の温度特性を有するバイアス電流が供給される構成に比べて、１）初段、２段目、及び、３段目のパワーアンプに正の温度特性を有するバイアス電流が供給され、最終段のパワーアンプに負の温度特性を有するバイアス電流が供給される構成や、２）初段及び２段目に正の温度特性を有するバイアス電流が供給され、３段目のパワーアンプに温度特性を有さないバイアス電流が供給され、最終段のパワーアンプに負の温度特性を有するバイアス電流が供給される構成、あるいは、３）初段に正の温度特性を有するバイアス電流が供給され、２段目、３段目、及び、最終段のパワーアンプに負の温度特性を有するバイアス電流が供給される構成などのほうが、より確実に温度変化に対する特性の変化が不安定となることを抑制できる。なお、この場合、１）における初段、２段目、３段目のパワーアンプに供給されるバイアス電流のように、同じ温度特性を有するバイアス電流同士については、所定の段のパワーアンプに供給されるバイアス電流に比べて、当該所定の段より最終段に近いパワーアンプに供給されるバイアス電流が、より正の傾向を示していてもよいし、より負の傾向を示していてもよい。また、まったく同じ傾向を示していてもよい。
［２．バイアス回路の機能構成］
次に、バイアス回路２０の機能構成について説明する。
図６は、増幅装置１のバイアス回路２０の機能構成を示すブロック構成図である。
前述したように、バイアス回路２０は、第１バイアス電源部４０と、第２バイアス電源部６０と、共通定電流源３０と、を備えている。
共通定電流源３０は、正の温度特性を有する電流源である。共通定電流源３０は、第１バイアス電源部４０および第２バイアス電源部６０のそれぞれに電流を供給する。なお、共通定電流源３０には、バイアス回路２０を起動するための起動用トランジスタ３４が設けられている。
第１バイアス電源部４０は、第１電流増幅回路４１と、第１定電流源４５と、加算側電流増幅部５０とを有している。
加算側電流増幅部５０は、一方側のノード５０ａがノードｎ４を介して第１電流増幅回路４１および第１定電流源４５のそれぞれに接続され、他方側のノード５０ｂが増幅器１０に接続されている。なお、ノードｎ４は、第１電流増幅回路４１、第１定電流源４５および加算側電流増幅部５０のそれぞれの間に位置する共通のノードである。
第１電流増幅回路４１は、共通定電流源３０に接続されている。第１電流増幅回路４１は、共通定電流源３０から供給された第１供給電流ｉｓ１を増幅して第１増幅電流ｉａ１を生成する。
第１定電流源４５は、温度補償機能を有しないまたは温度依存性が低い定電流源である。第１定電流源４５は、加算側電流増幅部５０の一方側のノード５０ａから定電流である第１引き込み電流ｉｄ１を引き込む。
第１バイアス電源部４０のノードｎ４では、第１定電流源４５によって引き込まれた第１引き込み電流ｉｄ１に対して、第１増幅電流ｉａ１が加算される。これにより、加算側電流増幅部５０の一方側のノード５０ａにて、第１引き込み電流ｉｄ１と第１増幅電流ｉａ１とが加算された第１合算電流ｉｔ１（ｉｔ１＝ｉｄ１＋ｉａ１）が流れ、また、一方側において第１合算電流ｉｔ１を流すために必要な第１電圧が形成される。
加算側電流増幅部５０の一方側で第１電圧が形成されると、他方側にも同様に第１電圧が形成され、さらに、他方側のノード５０ｂからは第１電圧に基づく増幅電流が出力される。加算側電流増幅部５０から出力された増幅電流は、正の温度特性を有し、バイアス電流Ｉｂ１となってパワーアンプＰＡ１に供給される。
第２バイアス電源部６０は、第２電流増幅回路６１と、第２定電流源６５と、減算側電流増幅部７０とを有している。
減算側電流増幅部７０は、一方側のノード７０ａがノードｎ５を介して第２電流増幅回路６１および第２定電流源６５のそれぞれに接続され、他方側のノード７０ｂが増幅器１０に接続されている。なお、ノードｎ５は、第２電流増幅回路６１、第２定電流源６５および減算側電流増幅部７０のそれぞれの間に位置する共通のノードである。
第２電流増幅回路６１は、共通定電流源３０に接続されている。第２電流増幅回路６１は、共通定電流源３０から供給された第２供給電流ｉｓ２を増幅して第２増幅電流ｉａ２を生成する。
第２定電流源６５は、温度補償機能を有しないまたは温度依存性が低い定電流源である。第２定電流源６５は、減算側電流増幅部７０の一方側のノード７０ａから定電流である第２引き込み電流ｉｄ２を引き込む。
第２バイアス電源部６０のノードｎ５では、第２定電流源６５によって引き込まれた第２引き込み電流ｉｄ２に対して、第２増幅電流ｉａ２が減算される。これにより、減算側電流増幅部７０の一方側のノード７０ａにて、第２引き込み電流ｉｄ２から第２増幅電流ｉａ２が減算された第２合算電流ｉｔ２（ｉｔ２＝ｉｄ２－ｉａ２）が流れ、また、一方側において第２合算電流ｉｔ２を流すために必要な第２電圧が形成される。
減算側電流増幅部７０の一方側で第２電圧が形成されると、他方側にも同様に第２電圧が形成され、さらに、他方側のノード７０ｂからは第２電圧に基づく増幅電流が出力される。減算側電流増幅部７０から出力された増幅電流は、負の温度特性を有し、バイアス電流Ｉｂ２となってパワーアンプＰＡ２に供給され、また、バイアス電流Ｉｂ３となってパワーアンプＰＡ３に供給される。
［３．バイアス回路の回路構成］
次に、バイアス回路２０の上記機能を実現するための回路構成について説明する。
図７は、実施の形態に係る増幅装置１のバイアス回路２０の回路図である。
バイアス回路２０は、前述したように、第１バイアス電源部４０と、第２バイアス電源部６０と、共通定電流源３０と、を備えている。
共通定電流源３０は、高電位側電源ラインＶｃｃに接続された第１のカレントミラー回路３１と、第１のカレントミラー回路３１に縦続接続された第２のカレントミラー回路３２と、第２のカレントミラー回路３２と低電位側電源ラインＶｓｓとの間に直列接続された抵抗素子３３と、を有している。第１のカレントミラー回路３１は、一対のｐＭＯＳトランジスタ素子（トランジスタ３１ａ、３１ｂ）によって構成され、第２のカレントミラー回路３２は、一対のｎＭＯＳトランジスタ素子（トランジスタ３２ａ、３２ｂ）によって構成されている（ＭＯＳ：Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）。共通定電流源３０における抵抗素子３３は、１つであり、第１のカレントミラー回路３１と第２のカレントミラー回路３２とで共用されている。抵抗素子３３は、負の温度特性を有している。そのため、共通定電流源３０から出力される電流は、正の温度特性を有する。
第２のカレントミラー回路３２の出力側は、第１電流増幅回路４１に接続され、第１電流増幅回路４１に第１供給電流ｉｓ１を出力する。第１のカレントミラー回路３１の出力側は、第２電流増幅回路６１に接続され、第２電流増幅回路６１に第２供給電流ｉｓ２を出力する。
前述したように、第１バイアス電源部４０は、第１電流増幅回路４１と、第１定電流源４５と、加算側電流増幅部５０とによって構成されている。
第１電流増幅回路４１は、ｎＭＯＳトランジスタ素子である電流増幅素子４１ａを有している。電流増幅素子４１ａのゲートは、第２のカレントミラー回路３２の出力側に接続され、ソースは、低電位側電源ラインＶｓｓに接続され、ドレインは、ノードｎ４に接続されている。第１電流増幅回路４１は、第２のカレントミラー回路３２から出力された第１供給電流ｉｓ１を増幅して第１増幅電流ｉａ１を生成する。
第１定電流源４５は、第１オペアンプ４６と、第１引き込みトランジスタ４７と、第１可変抵抗４８とを有している。
第１引き込みトランジスタ４７は、例えば、ｎＭＯＳトランジスタ素子である。第１引き込みトランジスタ４７の制御端子（ゲート）は、第１オペアンプ４６の出力側に接続され、入出力端子の一端（ソース）は、第１可変抵抗４８を介して低電位側電源ラインＶｓｓに接続され、入出力端子の他端（ドレイン）は、ノードｎ４に接続されている。第１可変抵抗４８は、第１引き込みトランジスタ４７の入出力端子の一端と低電位側電源ラインＶｓｓとの間に直列接続されている。第１オペアンプ４６の一方の入力端子は、基準電圧ＶＢＧに接続され、他方の入力端子は、第１引き込みトランジスタ４７の入出力端子の一端に接続されている。
なお、増幅装置１では、増幅器１０の温度を検出するための温度検出素子ＴＤが、増幅器１０の第１のＩＣチップに内蔵されている。また、第１バイアス電源部４０には、温度検出素子ＴＤに接続されたリモート温度補償器ＲＴが設けられている。リモート温度補償器ＲＴは、温度検出素子ＴＤの検出結果に基づいて能動素子および可変素子のリモート操作を行うことが可能である。
加算側電流増幅部５０は、比較器である加算側オペアンプ５５と、比較用の第１の検出抵抗５１および第２の検出抵抗５２と、バイアス出力トランジスタ５６とを有している。比較用の第１の検出抵抗５１および第２の検出抵抗５２は、抵抗値が互いに異なる。バイアス出力トランジスタ５６は、例えば、ｐＭＯＳトランジスタ素子である。
加算側オペアンプ５５の第１入力端子には、第１の検出抵抗５１が接続され、第２入力端子には、第２の検出抵抗５２が接続されている。加算側オペアンプ５５の出力側にはバイアス出力トランジスタ５６が接続されている。
第１の検出抵抗５１は、加算側電流増幅部５０の一方側のノード５０ａと、高電位側電源ラインＶｃｃとの間に直列接続されている。また、第１の検出抵抗５１は、一方側のノード５０ａを介してノードｎ４に接続されている。第２の検出抵抗５２は、加算側電流増幅部５０の他方側のノード５０ｂと、高電位側電源ラインＶｃｃとの間に直列接続されている。また、第２の検出抵抗５２は、他方側のノード５０ｂを介して、バイアス出力トランジスタ５６のドレインに接続されている。
バイアス出力トランジスタ５６のゲートは、加算側オペアンプ５５の出力側に接続され、ドレインは、他方側のノード５０ｂを介して第２の検出抵抗５２に接続され、ソースは増幅器１０のパワーアンプＰＡ１に接続されている。
第１バイアス電源部４０のノードｎ４では、第１定電流源４５によって引き込まれた第１引き込み電流ｉｄ１に対して、第１増幅電流ｉａ１が加算される。これにより、加算側電流増幅部５０の一方側のノード５０ａにて、第１引き込み電流ｉｄ１と第１増幅電流ｉａ１とが加算された第１合算電流ｉｔ１が流れ、また、一方側において第１合算電流ｉｔ１を流すために必要な第１電圧が形成される。
加算側電流増幅部５０の一方側で第１電圧が形成されると、加算側オペアンプ５５およびバイアス出力トランジスタ５６によって、他方側にも同様に第１電圧が形成され、さらに、他方側のノード５０ｂからは第１電圧に基づく増幅電流が出力される。増幅電流の増幅率は、第１の検出抵抗５１および第２の検出抵抗５２のそれぞれの抵抗値によって決定される。例えば、第２の検出抵抗５２の抵抗値は、第１の検出抵抗５１の抵抗値よりも小さい。加算側電流増幅部５０から出力された増幅電流は、正の温度特性を有し、バイアス電流Ｉｂ１となってパワーアンプＰＡ１に供給される。
一方、第２バイアス電源部６０は、第２電流増幅回路６１と、第２定電流源６５と、減算側電流増幅部７０とを有している。
第２電流増幅回路６１は、ｐＭＯＳトランジスタ素子である電流増幅素子６１ａを有している。電流増幅素子６１ａのゲートは、第１のカレントミラー回路３１の出力側に接続され、ソースは、ノードｎ５に接続され、ドレインは、高電位側電源ラインＶｃｃに接続されている。第２電流増幅回路６１は、第１のカレントミラー回路３１から出力された第２供給電流ｉｓ２を増幅して第２増幅電流ｉａ２を生成する。
第２定電流源６５は、第２オペアンプ６６と、第２引き込みトランジスタ６７と、第２可変抵抗６８とを有している。
第２引き込みトランジスタ６７は、例えば、ｎＭＯＳトランジスタ素子である。第２引き込みトランジスタ６７の制御端子（ゲート）は、第２オペアンプ６６の出力側に接続され、入出力端子の一端（ソース）は、第２可変抵抗６８を介して低電位側電源ラインＶｓｓに接続され、入出力端子の他端（ドレイン）は、ノードｎ５に接続されている。第２可変抵抗６８は、第２引き込みトランジスタ６７の入出力端子の一端と低電位側電源ラインＶｓｓとの間に直列接続されている。第２オペアンプ６６の一方の入力端子は、基準電圧ＶＢＧに接続され、他方の入力端子は、第２引き込みトランジスタ６７の入出力端子の一端に接続されている。
減算側電流増幅部７０は、比較器である減算側オペアンプ７５と、比較用の第３の検出抵抗７３および第４の検出抵抗７４と、バイアス出力トランジスタ７６とを有している。比較用の第３の検出抵抗７３および第４の検出抵抗７４は、抵抗値が互いに異なる。バイアス出力トランジスタ７６は、例えば、ｐＭＯＳトランジスタ素子である。
減算側オペアンプ７５の第１入力端子には、第３の検出抵抗７３が接続され、第２入力端子には、第４の検出抵抗７４が接続されている。減算側オペアンプ７５の出力側にはバイアス出力トランジスタ７６が接続されている。
第３の検出抵抗７３は、減算側電流増幅部７０の一方側のノード７０ａと、高電位側電源ラインＶｃｃとの間に直列接続されている。また、第３の検出抵抗７３は、一方側のノード７０ａを介してノードｎ５に接続されている。第４の検出抵抗７４は、減算側電流増幅部７０の他方側のノード７０ｂと、高電位側電源ラインＶｃｃとの間に直列接続されている。また、第４の検出抵抗７４は、他方側のノード７０ｂを介して、バイアス出力トランジスタ７６のドレインに接続されている。
バイアス出力トランジスタ７６のゲートは、減算側オペアンプ７５の出力側に接続され、ドレインは、他方側のノード７０ｂを介して第４の検出抵抗７４に接続され、ソースはバイアス分岐部ＢＢを介して増幅器１０のパワーアンプＰＡ２およびＰＡ３に接続されている。
第２バイアス電源部６０のノードｎ５では、第２定電流源６５によって引き込まれた第２引き込み電流ｉｄ２に対して、第２増幅電流ｉａ２が減算される。これにより、減算側電流増幅部７０の一方側のノード７０ａにて、第２引き込み電流ｉｄ２から第２増幅電流ｉａ２が減算された第２合算電流ｉｔ２が流れ、また、一方側において第２合算電流ｉｔ２を流すために必要な第２電圧が形成される。
減算側電流増幅部７０の一方側で第２電圧が形成されると、減算側オペアンプ７５およびバイアス出力トランジスタ７６によって、他方側にも同様に第２電圧が形成され、さらに、他方側のノード７０ｂからは第２電圧に基づく増幅電流が出力される。増幅電流の増幅率は、第３の検出抵抗７３および第４の検出抵抗７４のそれぞれの抵抗値によって決定される。例えば、第４の検出抵抗７４の抵抗値は、第３の検出抵抗７３の抵抗値よりも小さい。減算側電流増幅部７０から出力された増幅電流は、負の温度特性を有し、バイアス電流Ｉｂ２となってパワーアンプＰＡ２に供給され、また、バイアス電流Ｉｂ３となってパワーアンプＰＡ３に供給される。
［４．効果等］
本実施の形態に係る増幅装置１は、縦続接続された複数段のパワーアンプＰＡ１、ＰＡ２、ＰＡ３を含む増幅器１０と、増幅器１０にバイアス電流を供給するバイアス回路２０と、を備える。複数段のパワーアンプＰＡ１～ＰＡ３のうち、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１は、正の温度特性を有し、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３は、負の温度特性を有する。
このように、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１を正の温度特性とし、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３を負の温度特性とすることで、増幅器１０のＥＶＭの値を小さくすることが可能となる。これにより、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
また、複数段のパワーアンプＰＡ１～ＰＡ３のうち、所定の段のパワーアンプに供給されるバイアス電流は、所定の段よりも前段のパワーアンプに供給されるバイアス電流よりも、負の傾向を示す温度特性を有していてもよい。
これにより、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
また、バイアス回路２０は、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１を出力する第１バイアス電源部４０と、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３を出力する第２バイアス電源部６０と、第１バイアス電源部４０および第２バイアス電源部６０のそれぞれに電流を供給する共通定電流源３０と、を備える。
このように、共通の電流源である共通定電流源３０を用いて第１バイアス電源部４０および第２バイアス電源部６０に電流を供給することで、バイアス回路２０を有する増幅装置１を小型化することができる。
また、第１バイアス電源部４０は、共通定電流源３０から供給された第１供給電流ｉｓ１を増幅して第１増幅電流ｉａ１を生成する第１電流増幅回路４１と、第１定電流源４５と、を有し、第２バイアス電源部６０は、共通定電流源３０から供給された第２供給電流ｉｓ２を増幅して第２増幅電流ｉａ２を生成する第２電流増幅回路６１と、第２定電流源６５と、を有し、第１バイアス電源部４０では、第１定電流源４５によって引き込まれる第１引き込み電流ｉｄ１に対して第１増幅電流ｉａ１が加算され、第２バイアス電源部６０では、第２定電流源６５によって引き込まれる第２引き込み電流ｉｄ２に対して第２増幅電流ｉａ２が減算されてもよい。
これによれば、上記加算によって第１バイアス電源部４０を正の温度特性とし、上記減算によって第２バイアス電源部６０を負の温度特性とすることができる。そのため、例えば、第１バイアス電源部４０の正の温度特性を有する電流に基づいてバイアス電流Ｉｂ１を供給し、また、第２バイアス電源部６０の負の温度特性を有する電流に基づいてバイアス電流Ｉｂ３を供給することができ、増幅器１０のＥＶＭの値を小さくすることが可能となる。これにより、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
また、共通定電流源３０は、高電位側電源ラインＶｃｃに接続された第１のカレントミラー回路３１と、第１のカレントミラー回路３１に縦続接続された第２のカレントミラー回路３２と、第２のカレントミラー回路３２と低電位側電源ラインＶｓｓとの間に直列接続された正の温度係数を有する抵抗素子３３と、を有していてもよい。
これによれば、共通定電流源３０の回路構成をシンプル化することができ、共通定電流源３０を有する増幅装置１を小型化することができる。
また、第１電流増幅回路４１は、ｎＭＯＳトランジスタ素子を有し、第２電流増幅回路６１は、ｐＭＯＳトランジスタ素子を有し、また、第１のカレントミラー回路３１は、ｐＭＯＳトランジスタ素子を有し、第２のカレントミラー回路３２は、ｎＭＯＳトランジスタ素子を有し、第２のカレントミラー回路３２の出力側は、第１電流増幅回路４１に接続され、第１のカレントミラー回路３１の出力側は、第２電流増幅回路６１に接続されていてもよい。
これによれば、第２のカレントミラー回路３２から出力した電流（第１供給電流ｉｓ１）を第１電流増幅回路４１で増幅して第１増幅電流ｉａ１を生成し、第１のカレントミラー回路３１から出力した電流（第２供給電流ｉｓ２）を第２電流増幅回路６１で増幅して第２増幅電流ｉａ２を生成することができる。これにより、第１増幅電流ｉａ１を用いて電流の加算を行って正の温度特性を有する電流を生成し、正の温度特性を有する電流に基づいてバイアス電流Ｉｂ１を供給することができる。また、第２増幅電流ｉａ２を用いて電流の減算を行って負の温度特性を有する電流を生成し、負の温度特性を有する電流に基づいてバイアス電流Ｉｂ３を供給することができる。これにより、増幅器１０のＥＶＭの値を小さくすることが可能となり、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
また、第１定電流源４５は、第１オペアンプ４６と、第１オペアンプ４６の出力側に制御端子が接続された第１引き込みトランジスタ４７と、第１引き込みトランジスタ４７の入出力端子の一端と低電位側電源ラインＶｓｓとの間に直列接続された第１可変抵抗４８と、を有していてもよい。
これによれば、例えば第１可変抵抗４８の抵抗値を変えることで、第１引き込み電流ｉｄ１の値を変えることができ、第１バイアス電源部４０から出力されるバイアス電流Ｉｂ１の正の温度特性を変えることができる。これにより、増幅器１０のＥＶＭの値を小さくするように調整することが可能となり、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。また、第１オペアンプ４６および第１引き込みトランジスタ４７によって第１引き込み電流ｉｄ１を生成することで、安定した第１引き込み電流ｉｄ１を短時間で出力することができる。
また、第２定電流源６５は、第２オペアンプ６６と、第２オペアンプ６６の出力側に制御端子が接続された第２引き込みトランジスタ６７と、第２引き込みトランジスタ６７の入出力端子の一端と低電位側電源ラインＶｓｓとの間に直列接続された第２可変抵抗６８と、を有していてもよい。
これによれば、例えば第２可変抵抗６８の抵抗値を変えることで、第２引き込み電流ｉｄ２の値を変えることができ、第２バイアス電源部６０から出力されるバイアス電流Ｉｂ３の負の温度特性を変えることができる。これにより、増幅器１０のＥＶＭの値を小さくするように調整することが可能となり、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。また、第２オペアンプ６６および第２引き込みトランジスタ６７によって第２引き込み電流ｉｄ２を生成することで、安定した第２引き込み電流ｉｄ２を短時間で出力することができる。これにより、増幅装置１において、特性が不安定となることを抑制できる。
また、第１引き込みトランジスタ４７および第２引き込みトランジスタ６７のそれぞれは、ｎＭＯＳトランジスタ素子であってもよい。
これによれば、安定した第１引き込み電流ｉｄ１および安定した第２引き込み電流ｉｄ２を、ＭＯＳトランジスタ以外の素子を用いて引き込む場合に比べて、短時間で出力することができる。
また、第１バイアス電源部４０は、第１引き込み電流ｉｄ１と第１増幅電流ｉａ１とが加算された第１合算電流ｉｔ１に基づいて、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１を生成する加算側電流増幅部５０を有し、第２バイアス電源部６０は、第２引き込み電流ｉｄ２から第２増幅電流ｉａ２が減算された第２合算電流ｉｔ２に基づいて、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３を生成する減算側電流増幅部７０を有していてもよい。
このような加算側電流増幅部５０および減算側電流増幅部７０を有することで、初段のパワーアンプＰＡ１に供給されるバイアス電流Ｉｂ１を正の温度特性とし、最終段のパワーアンプＰＡ３に供給されるバイアス電流Ｉｂ３を負の温度特性とすることができる。これにより、増幅器１０のＥＶＭの値を小さくすることが可能となり、増幅装置１において、温度変化に対する特性の変化が不安定となることを抑制できる。
また、加算側電流増幅部５０は、加算側オペアンプ５５と、加算側オペアンプ５５の第１入力端子と高電位側電源ラインＶｃｃとの間に直列接続された第１の検出抵抗５１と、加算側オペアンプ５５の第２入力端子と高電位側電源ラインＶｃｃとの間に直列接続された第２の検出抵抗５２と、を有し、第１の検出抵抗５１および第２の検出抵抗５２は、抵抗値が互いに異なっていてもよい。
このように、第１の検出抵抗５１および第２の検出抵抗５２を異なる抵抗値とすることで、加算側電流増幅部５０の電流の増幅率を簡易に変えることができる。これにより、増幅装置１において、温度変化に対する特性の変化が不安定となることを簡易に抑制できる。
また、減算側電流増幅部７０は、減算側オペアンプ７５と、減算側オペアンプ７５の第１入力端子と高電位側電源ラインＶｃｃとの間に直列接続された第３の検出抵抗７３と、減算側オペアンプ７５の第２入力端子と高電位側電源ラインＶｃｃとの間に直列接続された第４の検出抵抗７４と、を有し、第３の検出抵抗７３および第４の検出抵抗７４は、抵抗値が互いに異なっていてもよい。
このように、第３の検出抵抗７３および第４の検出抵抗７４を異なる抵抗値とすることで、減算側電流増幅部７０の電流の増幅率を簡易に変えることができる。これにより、増幅装置１において、温度変化に対する特性の変化が不安定となることを簡易に抑制できる。
（その他の形態など）
以上、本発明の実施の形態に係る増幅装置について説明したが、本発明は、上記実施の形態には限定されない。例えば上記実施の形態に次のような変形を施した態様も、本発明に含まれ得る。
例えば、実施の形態では、バイアス回路２０が、第１バイアス電源部４０および第２バイアス電源部６０という２つのバイアス電源部を有している例を示したが、それに限られない。例えばバイアス回路２０は、パワーアンプの数に対応した複数のバイアス電源部を有していてもよい。ただし、実施の形態のように、複数のパワーアンプＰＡ２、ＰＡ３にバイアス電流を供給するためのバイアス電源部を１つの電源部で構成することで、共用可能な電流源および電圧源などの回路を共有化でき、バイアス回路を小型化することができる。
例えば、増幅装置は、ＩＥＥＥ８０２．１１規格以外の規格（例えば、ＬＴＥ規格、または、Ｗ－ＣＤＭＡ規格）の高周波信号を増幅するように構成されていてもよい。
本発明は、温度変化に対して安定した特性を有する増幅装置として、通信機器に広く利用できる。
１ 増幅装置
１０ 増幅器
２０ バイアス回路
３０ 共通定電流源
３１ 第１のカレントミラー回路
３１ａ、３１ｂ トランジスタ
３２ 第２のカレントミラー回路
３２ａ、３２ｂ トランジスタ
３３ 抵抗素子
３４ 起動用トランジスタ
４０ 第１バイアス電源部
４１ 第１電流増幅回路
４１ａ 電流増幅素子
４５ 第１定電流源
４６ 第１オペアンプ
４７ 第１引き込みトランジスタ
４８ 第１可変抵抗
５０ 加算側電流増幅部
５０ａ 一方側のノード
５０ｂ 他方側のノード
５１ 第１の検出抵抗
５２ 第２の検出抵抗
５５ 加算側オペアンプ
５６ バイアス出力トランジスタ
６０ 第２バイアス電源部
６１ 第２電流増幅回路
６１ａ 電流増幅素子
６５ 第２定電流源
６６ 第２オペアンプ
６７ 第２引き込みトランジスタ
６８ 第２可変抵抗
７０ 減算側電流増幅部
７０ａ 一方側のノード
７０ｂ 他方側のノード
７３ 第３の検出抵抗
７４ 第４の検出抵抗
７５ 減算側オペアンプ
７６ バイアス出力トランジスタ
ＢＢ バイアス分岐部
ｉａ１ 第１増幅電流
ｉａ２ 第２増幅電流
Ｉｂ１、Ｉｂ２、Ｉｂ３ バイアス電流
Ｉｃ１、Ｉｃ２、Iｃ３ コレクタ電流
ｉｄ１ 第１引き込み電流
ｉｄ２ 第２引き込み電流
ｉｓ１ 第１供給電流
ｉｓ２ 第２供給電流
ｉｔ１ 第１合算電流
ｉｔ２ 第２合算電流
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ 整合回路
ｎ１、ｎ２、ｎ３、ｎ４、ｎ５ ノード
ＰＡ１、ＰＡ２、ＰＡ３、ＰＡｎ パワーアンプ
Ｐｉｎ ＲＦ入力端子
Ｐｏｕｔ ＲＦ出力端子
ＲＴ リモート温度補償器
ＴＤ 温度検出素子
ＶＢＧ 基準電圧
Ｖｃｃ 高電位側電源ライン
Ｖｓｓ 低電位側電源ライン

Claims (12)

  1. 縦続接続された複数段のパワーアンプを含む増幅器と、
    前記増幅器にバイアス電流を供給するバイアス回路と、
    を備える増幅装置であって、
    前記複数段のパワーアンプのうち、初段のパワーアンプに供給されるバイアス電流は、正の温度特性を有し、最終段のパワーアンプに供給されるバイアス電流は、負の温度特性を有する
    増幅装置。
  2. 前記複数段のパワーアンプのうち、所定の段のパワーアンプに供給されるバイアス電流は、前記所定の段よりも前段のパワーアンプに供給されるバイアス電流よりも、負の傾向を示す温度特性を有している
    請求項１に記載の増幅装置
  3. 前記バイアス回路は、前記初段のパワーアンプに供給されるバイアス電流を出力する第１バイアス電源部と、前記最終段のパワーアンプに供給されるバイアス電流を出力する第２バイアス電源部と、前記第１バイアス電源部および前記第２バイアス電源部のそれぞれに電流を供給する共通定電流源と、を備える
    請求項１または２に記載の増幅装置。
  4. 前記第１バイアス電源部は、前記共通定電流源から供給された第１供給電流を増幅して第１増幅電流を生成する第１電流増幅回路と、第１定電流源と、を有し、
    前記第２バイアス電源部は、前記共通定電流源から供給された第２供給電流を増幅して第２増幅電流を生成する第２電流増幅回路と、第２定電流源と、を有し、
    前記第１バイアス電源部では、前記第１定電流源によって引き込まれる第１引き込み電流に対して前記第１増幅電流が加算され、
    前記第２バイアス電源部では、前記第２定電流源によって引き込まれる第２引き込み電流に対して前記第２増幅電流が減算される
    請求項３に記載の増幅装置。
  5. 前記共通定電流源は、高電位側電源ラインに接続された第１のカレントミラー回路と、前記第１のカレントミラー回路に縦続接続された第２のカレントミラー回路と、前記第２のカレントミラー回路と低電位側電源ラインとの間に直列接続された正の温度係数を有する抵抗素子と、を有する
    請求項４に記載の増幅装置。
  6. 前記第１電流増幅回路は、ｎＭＯＳトランジスタ素子を有し、
    前記第２電流増幅回路は、ｐＭＯＳトランジスタ素子を有し、
    前記第１のカレントミラー回路は、ｐＭＯＳトランジスタ素子を有し、
    前記第２のカレントミラー回路は、ｎＭＯＳトランジスタ素子を有し、
    前記第２のカレントミラー回路の出力側は、前記第１電流増幅回路に接続され、
    前記第１のカレントミラー回路の出力側は、前記第２電流増幅回路に接続されている
    請求項５に記載の増幅装置。
  7. 前記第１定電流源は、第１オペアンプと、前記第１オペアンプの出力側に制御端子が接続された第１引き込みトランジスタと、前記第１引き込みトランジスタの入出力端子の一端と低電位側電源ラインとの間に直列接続された第１可変抵抗と、を有する
    請求項４～６のいずれか１項に記載の増幅装置。
  8. 前記第２定電流源は、第２オペアンプと、前記第２オペアンプの出力側に制御端子が接続された第２引き込みトランジスタと、前記第２引き込みトランジスタの入出力端子の一端と低電位側電源ラインとの間に直列接続された第２可変抵抗と、を有する
    請求項７に記載の増幅装置。
  9. 前記第１引き込みトランジスタおよび前記第２引き込みトランジスタのそれぞれは、ｎＭＯＳトランジスタ素子である
    請求項８に記載の増幅装置。
  10. 前記第１バイアス電源部は、前記第１引き込み電流と前記第１増幅電流とが加算された第１合算電流に基づいて、前記初段のパワーアンプに供給されるバイアス電流を生成する加算側電流増幅部を有し、
    前記第２バイアス電源部は、前記第２引き込み電流から前記第２増幅電流が減算された第２合算電流に基づいて、前記最終段のパワーアンプに供給されるバイアス電流を生成する減算側電流増幅部を有する
    請求項４～９のいずれか１項に記載の増幅装置。
  11. 前記加算側電流増幅部は、加算側オペアンプと、前記加算側オペアンプの第１入力端子と高電位側電源ラインとの間に直列接続された第１の検出抵抗と、前記加算側オペアンプの第２入力端子と高電位側電源ラインとの間に直列接続された第２の検出抵抗と、を有し、
    前記第１の検出抵抗および前記第２の検出抵抗は、抵抗値が互いに異なる
    請求項１０に記載の増幅装置。
  12. 前記減算側電流増幅部は、減算側オペアンプと、前記減算側オペアンプの第１入力端子と高電位側電源ラインとの間に直列接続された第３の検出抵抗と、前記減算側オペアンプの第２入力端子と高電位側電源ラインとの間に直列接続された第４の検出抵抗と、を有し、
    前記第３の検出抵抗および前記第４の検出抵抗は、抵抗値が互いに異なる
    請求項１０または１１に記載の増幅装置。

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