JP2022034335A - Wiring board - Google Patents

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大介 池田
Daisuke Ikeda
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Ibiden Co Ltd
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Abstract

To provide a wiring board which allows efficient heat dissipation.SOLUTION: A wiring board 10 in an embodiment has: a first surface 10F having a component mounting region A on which an electronic component EC is mounted, and a second surface 10S which is on the opposite side to the first surface 10F; a plurality of insulation layers 11 and conductor layers 12 which are alternately laminated between the first surface 10F and the second surface 10S; and a Peltier element 100 which is disposed between the first surface 10F and the second surface 10S. The Peltier element 100 has: an endothermic surface 101 facing the first surface 10F side; and an exothermic surface 102 facing the second surface 10S side. A distance D2 between the exothermic surface 102 and the second surface 10S is shorter than a distance D1 between the endothermic surface 101 and the first surface 10F.SELECTED DRAWING: Figure 1

Description

本発明は配線基板に関する。 The present invention relates to a wiring board.

特許文献1には、放熱基板が開示されている。放熱基板の厚さ方向における中央部分には、コア基板を貫通するキャビティ内に収容されたペルチェ素子モジュールが配置されている。コア基板の両面側には、絶縁層及び導体層が積層されている。 Patent Document 1 discloses a heat dissipation substrate. A Pelche element module housed in a cavity penetrating the core substrate is arranged in the central portion in the thickness direction of the heat radiating substrate. An insulating layer and a conductor layer are laminated on both sides of the core substrate.

特開2019-201066号公報Japanese Unexamined Patent Publication No. 2019-201066

特許文献1の放熱基板では、ペルチェ素子モジュールは、基板の厚さ方向における中央に配置されている。ペルチェ素子モジュールの発熱面側では熱が滞留しやすいと考えられる。発熱面側での熱の滞留は吸熱面側での吸熱量の低下を引き起こし、吸熱面側での望ましい冷却効果が得られにくいと考えられる。 In the heat dissipation substrate of Patent Document 1, the Pelche element module is arranged at the center in the thickness direction of the substrate. It is considered that heat tends to stay on the heat generating surface side of the Pelche element module. It is considered that the retention of heat on the heat absorbing surface side causes a decrease in the endothermic amount on the endothermic surface side, and it is difficult to obtain the desired cooling effect on the endothermic surface side.

本発明の配線基板は、電子部品が搭載される部品搭載領域を有する第1面及び前記第1面と反対側の第2面と、前記第1面及び前記第2面の間で交互に積層される複数の絶縁層及び導体層と、前記第1面及び前記第2面の間に配置されるペルチェ素子と、を有している。前記ペルチェ素子は、前記第1面側に面する吸熱面、及び、前記第2面側に面する発熱面を有し、前記発熱面と前記第2面との距離は、前記吸熱面と前記第1面との距離よりも小さい。 The wiring board of the present invention is alternately laminated between the first surface having a component mounting area on which electronic components are mounted and the second surface opposite to the first surface, and the first surface and the second surface. It has a plurality of insulating layers and conductor layers to be formed, and a Pelche element arranged between the first surface and the second surface. The Pelche element has an endothermic surface facing the first surface side and a heat generating surface facing the second surface side, and the distance between the heat generating surface and the second surface is the endothermic surface and the above. It is smaller than the distance to the first surface.

本発明の実施形態によれば、部品搭載領域に搭載される電子部品などから発生する熱を、効率よく外部へ放熱することが可能な配線基板が提供され得る。 According to the embodiment of the present invention, it is possible to provide a wiring board capable of efficiently dissipating heat generated from an electronic component or the like mounted in a component mounting area to the outside.

本発明の一実施形態の配線基板の一例を示す断面図。The cross-sectional view which shows an example of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の他の例を示す断面図。The cross-sectional view which shows the other example of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板のさらに他の例を示す断面図。FIG. 6 is a cross-sectional view showing still another example of the wiring board according to the embodiment of the present invention. 本発明の一実施形態の配線基板のさらに他の例を示す断面図。FIG. 6 is a cross-sectional view showing still another example of the wiring board according to the embodiment of the present invention. 本発明の一実施形態の配線基板のさらに他の例を示す断面図。FIG. 6 is a cross-sectional view showing still another example of the wiring board according to the embodiment of the present invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention. 本発明の一実施形態の配線基板の製造方法を示す断面図。The cross-sectional view which shows the manufacturing method of the wiring board of one Embodiment of this invention.

つぎに、本発明の一実施形態の配線基板が図面を参照しながら説明される。図1は、実施形態の一例である配線基板10の断面図である。図1に示されるように、本実施形態の配線基板10は、第1面10F及び第1面10Fと反対側の第2面10Sを有している。配線基板10は、複数の交互に積層される絶縁層11及び導体層12を含む。複数の絶縁層11のうち絶縁層11pはその内部にペルチェ素子100を有している。このペルチェ素子100を内蔵する絶縁層11pは素子内蔵層11pとも称される。ペルチェ素子100は、その吸熱面101を第1面10F側に、発熱面102を第2面10S側に向けて、素子内蔵層11pに設けられる収容口11pc内に配置されている。このペルチェ素子100は配線基板10内の、第2面10S寄りの位置に配置されている。 Next, a wiring board according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a wiring board 10 which is an example of an embodiment. As shown in FIG. 1, the wiring board 10 of the present embodiment has a first surface 10F and a second surface 10S opposite to the first surface 10F. The wiring board 10 includes a plurality of alternately laminated insulating layers 11 and conductor layers 12. Of the plurality of insulating layers 11, the insulating layer 11p has a Pelche element 100 inside thereof. The insulating layer 11p containing the Pelche element 100 is also referred to as an element built-in layer 11p. The endothermic element 100 is arranged in a storage port 11pc provided in the element built-in layer 11p with its endothermic surface 101 facing the first surface 10F side and the heat generating surface 102 facing the second surface 10S side. The Pelche element 100 is arranged in the wiring board 10 at a position closer to the second surface 10S.

複数の導体層12のそれぞれは、所望の導体パターンを有するように適宜パターニングされている。そして、導体層12が接する絶縁層11は、絶縁層11に接する導体層12を接続する接続用の導体を含んでいる。具体的には、素子内蔵層11pは、その両側に接する導体層12p同士を接続するスルーホール導体14pを含み、その他の絶縁層11はビア導体14vを含んでいる。 Each of the plurality of conductor layers 12 is appropriately patterned so as to have a desired conductor pattern. The insulating layer 11 in contact with the conductor layer 12 includes a connecting conductor for connecting the conductor layer 12 in contact with the insulating layer 11. Specifically, the element built-in layer 11p includes a through-hole conductor 14p that connects the conductor layers 12p that are in contact with each other on both sides thereof, and the other insulating layer 11 contains a via conductor 14v.

図示の例において、素子内蔵層11p、及び、素子内蔵層11pの両側に接する導体層12pは、配線基板10のコア基板3を構成する。コア基板3の両面側にはビルドアップ層が形成されている。具体的には、コア基板3の一方の面(ペルチェ素子100の吸熱面101)側には、第1面10Fを有する第1ビルドアップ部1が積層され、他方の面(ペルチェ素子100の発熱面102)には、第2面10Sを有する第2ビルドアップ部2が積層されている。第2ビルドアップ部2が有する絶縁層11及び導体層12の層数は、第1ビルドアップ部1が有する絶縁層11及び導体層12の層数よりも小さい。 In the illustrated example, the element built-in layer 11p and the conductor layers 12p in contact with both sides of the element built-in layer 11p constitute the core substrate 3 of the wiring board 10. Build-up layers are formed on both sides of the core substrate 3. Specifically, the first build-up portion 1 having the first surface 10F is laminated on one surface (heat absorbing surface 101 of the Pelche element 100) of the core substrate 3, and the other surface (heat generation of the Pelche element 100) is generated. A second build-up portion 2 having a second surface 10S is laminated on the surface 102). The number of layers of the insulating layer 11 and the conductor layer 12 of the second build-up unit 2 is smaller than the number of layers of the insulating layer 11 and the conductor layer 12 of the first build-up unit 1.

なお、本実施形態の配線基板10の説明では、配線基板10の厚さ方向において、素子内蔵層11pを基準にして第1面10F又は第2面10Sに近い側は「上側」もしくは「外側」、又は単に「上」もしくは「外」とも称され、素子内蔵層11pに近い側は「下側」もしくは「内側」、又は単に「下」もしくは「内」とも称される。 In the description of the wiring board 10 of the present embodiment, in the thickness direction of the wiring board 10, the side closer to the first surface 10F or the second surface 10S is "upper" or "outer" with respect to the element built-in layer 11p. , Or simply "upper" or "outer", and the side closer to the element built-in layer 11p is also referred to as "lower side" or "inside", or simply "lower" or "inside".

図示の例においては、配線基板10は、その第1面10F側及び第2面10S側の最外層の導体層12及び絶縁層11上に被覆層13を備えている。被覆層13には、最外の導体層12が有する導体パッド12cを露出させる開口13aが形成されている。被覆層13はソルダーレジスト層であり得る。 In the illustrated example, the wiring board 10 includes a coating layer 13 on the conductor layer 12 and the insulating layer 11 of the outermost layers on the first surface 10F side and the second surface 10S side. The covering layer 13 is formed with an opening 13a that exposes the conductor pad 12c of the outermost conductor layer 12. The coating layer 13 can be a solder resist layer.

配線基板10の第1面10Fは外部の電子部品などが搭載され得る部品搭載領域Aを有しており、部品搭載面として機能し得る。部品搭載領域Aには、例えば、メモリ、マイコン、CPU、等の半導体集積回路装置、又はLED、PD(フォトダイオード)等の光半導体デバイスである電子部品ECが搭載され得る。図示の例では、第1面10Fの部品搭載領域Aに対応する部分は配線基板10の内側に窪む凹部10FRを構成している。図示の例では、凹部10FRの底面は、導体層12が有する導体パターンとして部品実装領域Aの全域に亘って形成される部品実装パッド120により構成されている。凹部10FRの側壁(底面以外の部分)は、絶縁層11及び被覆層13の露出面から構成されている。そして、第1面10Fの凹部10FR以外の部分は、被覆層13及び被覆層13に設けられている開口13aから露出する導体層12(導体パッド12c)によって構成されている。 The first surface 10F of the wiring board 10 has a component mounting area A on which external electronic components and the like can be mounted, and can function as a component mounting surface. In the component mounting area A, for example, a semiconductor integrated circuit device such as a memory, a microcomputer, a CPU, or an electronic component EC which is an optical semiconductor device such as an LED or a PD (photodiode) may be mounted. In the illustrated example, the portion of the first surface 10F corresponding to the component mounting area A constitutes a recess 10FR recessed inside the wiring board 10. In the illustrated example, the bottom surface of the recess 10FR is composed of a component mounting pad 120 formed over the entire area of the component mounting region A as a conductor pattern of the conductor layer 12. The side wall (portion other than the bottom surface) of the recess 10FR is composed of an exposed surface of the insulating layer 11 and the covering layer 13. The portion of the first surface 10F other than the recess 10FR is composed of the coating layer 13 and the conductor layer 12 (conductor pad 12c) exposed from the opening 13a provided in the coating layer 13.

配線基板10の、導体層12及び被覆層13で構成されている第2面10Sは、配線基板10の熱を外部へ放出させる放熱面として機能する。第1面10Fの部品搭載領域Aに搭載され得る電子部品ECから発生する熱は、ペルチェ素子100を介して第2面10Sに伝えられ、配線基板10の外部へと放熱される。図示の例では、第2面10Sは、導体層12の導体パターンの一部として形成される放熱用パターン12ceを有している。第2面10Sには、配線基板10内部の熱を効率よく外部へと放出させるために、例えば高熱伝導性の接着部材などを介してヒートシンク(図示せず)が接続されてもよい。 The second surface 10S of the wiring board 10, which is composed of the conductor layer 12 and the coating layer 13, functions as a heat dissipation surface for releasing the heat of the wiring board 10 to the outside. The heat generated from the electronic component EC that can be mounted in the component mounting area A on the first surface 10F is transferred to the second surface 10S via the Pelche element 100 and dissipated to the outside of the wiring board 10. In the illustrated example, the second surface 10S has a heat dissipation pattern 12ce formed as a part of the conductor pattern of the conductor layer 12. A heat sink (not shown) may be connected to the second surface 10S via, for example, an adhesive member having high thermal conductivity in order to efficiently release the heat inside the wiring board 10 to the outside.

配線基板10に配置されているペルチェ素子100は、一方に第1の面101を有し、第1の面101と反対側に第2の面102を有している。本実施形態においては第1の面101は冷却面(吸熱面)として機能し、第2の面102は加熱面(発熱面)として機能する。ペルチェ素子100は、第1面10Fの部品搭載領域A側に第1の面101を向け、第2面10S側に第2の面102を向けて配置される。ペルチェ素子100は、部品搭載領域Aに配置される電子部品ECから発せられる熱を第1の面101から吸熱し第2の面102から放熱する、ヒートポンプとして機能する。 The Pelche element 100 arranged on the wiring board 10 has a first surface 101 on one side and a second surface 102 on the opposite side to the first surface 101. In the present embodiment, the first surface 101 functions as a cooling surface (endothermic surface), and the second surface 102 functions as a heating surface (heating surface). The Pelche element 100 is arranged so that the first surface 101 faces the component mounting region A side of the first surface 10F and the second surface 102 faces the second surface 10S side. The Pelche element 100 functions as a heat pump that absorbs heat generated from the electronic component EC arranged in the component mounting region A from the first surface 101 and dissipates heat from the second surface 102.

配線基板10の部品搭載領域Aに配置される電子部品ECが発する熱は、配線基板10内に留まると電子部品ECの誤動作等の原因になり得る。また、配線基板10の各構成要素の熱膨張による層間剥離の原因ともなり得る。従って、電子部品ECが発する熱は配線基板10の外部へ放熱される必要がある。ペルチェ素子100は、この電子部品ECが発する熱を、第2面10Sから配線基板10の外側へと効率よく放熱するために設けられている。 If the heat generated by the electronic component EC arranged in the component mounting area A of the wiring board 10 stays in the wiring board 10, it may cause a malfunction of the electronic component EC or the like. In addition, it may cause delamination due to thermal expansion of each component of the wiring board 10. Therefore, the heat generated by the electronic component EC needs to be dissipated to the outside of the wiring board 10. The Pelche element 100 is provided to efficiently dissipate the heat generated by the electronic component EC from the second surface 10S to the outside of the wiring board 10.

本実施形態における配線基板10において、ペルチェ素子100は配線基板10の厚さ方向における第2面10S寄りの位置に配置される。具体的には、ペルチェ素子100の発熱面102と第2面10Sとの距離D2が、ペルチェ素子100の吸熱面101と第1面10Fとの距離D1よりも小さくなる位置にペルチェ素子100が配置される。このような構成とすることで、第1面10Fに搭載される電子部品ECなどの熱源から発生する熱を、効率的に第2面10Sから放熱することが可能となる。 In the wiring board 10 of the present embodiment, the Pelche element 100 is arranged at a position closer to the second surface 10S in the thickness direction of the wiring board 10. Specifically, the Pelche element 100 is arranged at a position where the distance D2 between the heat generating surface 102 and the second surface 10S of the Pelche element 100 is smaller than the distance D1 between the endothermic surface 101 and the first surface 10F of the Pelche element 100. Will be done. With such a configuration, heat generated from a heat source such as an electronic component EC mounted on the first surface 10F can be efficiently dissipated from the second surface 10S.

前述したように、基板の厚さ方向における中央部分にペルチェ素子モジュールが配置される構成では、ペルチェ素子の発熱面から発せられる熱が基板内に滞留しやすく、吸熱面側で効果的な冷却が実現され難いと考えられる。電子部品などの熱源から発生する熱を効果的に基板の外へ放熱し難く、従って、基板に接続される電子部品の過熱に起因する動作不良を引き起こす虞もあると考えられる。これに対し、本実施形態のように、発熱面102から第2面10Sまでの距離D2が吸熱面101から第1面10Fまでの距離D1よりも小であると、配線基板10外への効果的な放熱が実現され得る。吸熱面101において効果的な冷却が実現され、配線基板10に搭載される電子部品の誤動作などの不良が抑制され得る。発熱面102から発せられる熱を効果的に放熱させる観点から、発熱面102から第2面10Sまでの距離D2の、吸熱面101から第1面10Fまでの距離D1に対する比率は0.5以下であることが好ましく、発熱面102から第2面10Sまでの距離D2は、400μm以下であることが好ましい。 As described above, in the configuration in which the Pelche element module is arranged in the central portion in the thickness direction of the substrate, the heat generated from the heat generation surface of the Pelche element tends to stay in the substrate, and effective cooling is performed on the endothermic surface side. It is considered difficult to realize. It is difficult to effectively dissipate heat generated from a heat source such as an electronic component to the outside of the substrate, and therefore, it is considered that there is a possibility of causing a malfunction due to overheating of the electronic component connected to the substrate. On the other hand, when the distance D2 from the heat generating surface 102 to the second surface 10S is smaller than the distance D1 from the endothermic surface 101 to the first surface 10F as in the present embodiment, the effect on the outside of the wiring board 10 is achieved. Heat dissipation can be realized. Effective cooling can be realized on the endothermic surface 101, and defects such as malfunction of electronic components mounted on the wiring board 10 can be suppressed. From the viewpoint of effectively dissipating the heat generated from the heat generating surface 102, the ratio of the distance D2 from the heat generating surface 102 to the second surface 10S to the distance D1 from the endothermic surface 101 to the first surface 10F is 0.5 or less. The distance D2 from the heat generating surface 102 to the second surface 10S is preferably 400 μm or less.

熱源である電子部品ECが発する熱を、効率的に吸熱面101に伝熱させてペルチェ素子100を介して第2面10Sから放熱させるためには、図示のように、ペルチェ素子100は第1面10Fの部品搭載領域Aを第2面10S側に垂直投影した領域に配置されていることが好ましい。また、ペルチェ素子100の吸熱面101は、配線基板10を構成する導体(ビア導体14v、導体層12)を介して部品実装パッド120と接続されていることが好ましい。そして、ペルチェ素子100の発熱面102は、配線基板10を構成する導体を介して、第2面10Sを構成する導体層12の、導体パターンの一部として形成される放熱用パターン12ceに接続されていることが好ましい。熱源から吸熱面101への熱伝導、及び、発熱面102から放熱面(第2面10S)までの熱伝導が効率よく行われ得る。 As shown in the figure, in order to efficiently transfer the heat generated by the electronic component EC, which is a heat source, to the endothermic surface 101 and dissipate heat from the second surface 10S via the Pelche element 100, the Pelche element 100 is the first. It is preferable that the component mounting area A on the surface 10F is arranged in an area vertically projected on the second surface 10S side. Further, it is preferable that the endothermic surface 101 of the Pelche element 100 is connected to the component mounting pad 120 via a conductor (via conductor 14v, conductor layer 12) constituting the wiring board 10. Then, the heat generating surface 102 of the Pelche element 100 is connected to the heat dissipation pattern 12ce formed as a part of the conductor pattern of the conductor layer 12 constituting the second surface 10S via the conductor constituting the wiring board 10. Is preferable. Heat conduction from the heat source to the endothermic surface 101 and heat conduction from the heat generating surface 102 to the heat radiating surface (second surface 10S) can be efficiently performed.

導体層12、12p、ビア導体14v、及びスルーホール導体14pは、銅やニッケルなど、適切な導電性を有する任意の材料を用いて形成され得る。導体層12、12p、ビア導体14v、及びスルーホール導体14pは、例えば金属箔(好ましくは銅箔)、金属膜層(好ましくは無電解銅めっき膜層)、電解めっき膜層(好ましくは電解銅めっき膜層)によって、又はこれらの組み合わせによって構成される。図1に示される例では、ペルチェ素子100を内蔵する絶縁層11pに接する導体層12pは、金属箔、金属膜層、及び電解めっき膜層を含む3層構造を有している。そして、配線基板10を構成するその他の導体層12、ビア導体14v、及びスルーホール導体14pは、金属膜層及び電解めっき膜層を含む2層構造を有している。しかし、配線基板10を構成する各導体層12の構成は、図1に例示される多層構造に限定されない。例えば、導体層12p以外の導体層12も、金属箔層、金属膜層、及び電解めっき膜層の3層構造で構成されてよい。 The conductor layers 12, 12p, via conductor 14v, and through-hole conductor 14p can be formed using any material having appropriate conductivity, such as copper or nickel. The conductor layers 12 and 12p, the via conductor 14v, and the through-hole conductor 14p are, for example, a metal foil (preferably copper foil), a metal film layer (preferably a non-electrolytic copper plating film layer), and an electrolytic plating film layer (preferably electrolytic copper). It is composed of a plating film layer) or a combination thereof. In the example shown in FIG. 1, the conductor layer 12p in contact with the insulating layer 11p containing the Pelche element 100 has a three-layer structure including a metal foil, a metal film layer, and an electrolytic plating film layer. The other conductor layer 12, the via conductor 14v, and the through-hole conductor 14p constituting the wiring board 10 have a two-layer structure including a metal film layer and an electrolytic plating film layer. However, the configuration of each conductor layer 12 constituting the wiring board 10 is not limited to the multilayer structure exemplified in FIG. 1. For example, the conductor layer 12 other than the conductor layer 12p may also be composed of a three-layer structure of a metal foil layer, a metal film layer, and an electrolytic plating film layer.

絶縁層11、11pは、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)又はフェノール樹脂などの絶縁性樹脂を用いて形成され得る。各絶縁層11、11pは、ガラス繊維などの補強材及び/又はシリカなどの無機フィラーを含み得る。図1に示される例では、絶縁層11pはガラス繊維を含む補強材を含んでいる。一方、絶縁層11p以外の絶縁層11は補強材を含んでいないものが図示されている。被覆層13は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを用いて形成される。 The insulating layers 11 and 11p can be formed by using an insulating resin such as an epoxy resin, a bismaleimide triazine resin (BT resin) or a phenol resin. Each insulating layer 11, 11p may contain a reinforcing material such as glass fiber and / or an inorganic filler such as silica. In the example shown in FIG. 1, the insulating layer 11p contains a reinforcing material containing glass fiber. On the other hand, the insulating layer 11 other than the insulating layer 11p does not contain a reinforcing material. The coating layer 13 is formed by using, for example, a photosensitive epoxy resin or a polyimide resin.

配線基板10の第1面10F側に形成されている凹部10FRは、その底面の全域に亘って、電子部品ECが載置されるべき部品実装パッド120を露出している。この部品実装パッド120は、配線基板10を構成する導体層12のうち一つの層の一部が凹部10FRの底面に露出したものである。部品実装パッド120には、エポキシ樹脂などで形成される絶縁性の接着剤、又は、導電性粒子を含む導電性接着剤などの実装用部材を介して電子部品ECが実装され得る。電子部品ECの上側には、例えば電子部品ECを制御するコントローラーなどの電子部品(図示せず)が接続されてよい。 The recess 10FR formed on the first surface 10F side of the wiring board 10 exposes the component mounting pad 120 on which the electronic component EC should be mounted over the entire bottom surface thereof. In this component mounting pad 120, a part of one of the conductor layers 12 constituting the wiring board 10 is exposed on the bottom surface of the recess 10FR. The electronic component EC may be mounted on the component mounting pad 120 via a mounting member such as an insulating adhesive formed of an epoxy resin or a conductive adhesive containing conductive particles. An electronic component (not shown) such as a controller for controlling the electronic component EC may be connected to the upper side of the electronic component EC.

絶縁層11pは、内部にペルチェ素子100を収容するための貫通孔(収容口)11pcを有している。収容口11pcはペルチェ素子100の寸法よりも僅かに大きく形成される。収容口11pcの内面とペルチェ素子100との間の隙間は、配線基板10を構成する絶縁層11のうち、絶縁層11pに最も近い絶縁層11を構成する樹脂で埋められている。 The insulating layer 11p has a through hole (accommodation port) 11pc for accommodating the Pelche element 100 inside. The accommodation port 11pc is formed to be slightly larger than the size of the Pelche element 100. The gap between the inner surface of the accommodating port 11pc and the Pelche element 100 is filled with the resin constituting the insulating layer 11 closest to the insulating layer 11p among the insulating layers 11 constituting the wiring board 10.

ペルチェ素子100は、一定の間隔をあけて交互に配置されている複数の直方体形状のP型熱電半導体素子100pとN型熱電半導体素子100nとを有している。ペルチェ素子100は、この複数の交互に配置されているP型及びN型熱電半導体素子100p、100nのうち、隣接するP型及びN型熱電半導体素子100p、100nの端部を、電極板100eで互い違いに接続することで構成されている。複数の交互に配置されているP型及びN型熱電半導体素子100p、100nのうち、末端のP型又はN型熱電半導体素子100p、100nにおける電極板100eと反対側の端部には電極100A、100Bが設けられている。電極板100e及び電極100A、100Bは、例えばCuなどの適切な導電性を有する金属で構成されている。ペルチェ素子100は、この電極板100e及び電極100A、100Bが設けられた複数のP型及びN型熱電半導体素子100p、100nを、2枚の絶縁板(第1絶縁板100c、第2絶縁板100h)で挟むことで形成されている。 The Pelche element 100 has a plurality of rectangular parallelepiped P-type thermoelectric semiconductor elements 100p and N-type thermoelectric semiconductor elements 100n which are alternately arranged at regular intervals. In the Pelche element 100, among the plurality of alternately arranged P-type and N-type thermoelectric semiconductor elements 100p and 100n, the end portions of the adjacent P-type and N-type thermoelectric semiconductor elements 100p and 100n are attached to the electrode plate 100e. It consists of connecting in a staggered manner. Of the plurality of alternately arranged P-type and N-type thermoelectric semiconductor elements 100p and 100n, the terminal P-type or N-type thermoelectric semiconductor element 100p and 100n have electrodes 100A at the end opposite to the electrode plate 100e. 100B is provided. The electrode plate 100e and the electrodes 100A and 100B are made of a metal having appropriate conductivity such as Cu. In the Pelche element 100, a plurality of P-type and N-type thermoelectric semiconductor elements 100p and 100n provided with the electrode plate 100e and the electrodes 100A and 100B are provided with two insulating plates (first insulating plate 100c and second insulating plate 100h). ) Is sandwiched between them.

P型熱電半導体素子100pとN型熱電半導体素子100nとは略同形で同サイズに形成されている。P型熱電半導体素子100pとしては、例えば、ビスマス-テルル化合物にアンチモンを添加したものが用いられ、N型熱電半導体素子100nとしては、ビスマス-テルル化合物にセレンを添加したものが用いられ得る。ペルチェ素子100の各熱電半導体素子100p、100nの間の空間には、絶縁性樹脂などの封止剤が充填されている。封止剤には、例えば、エポキシ系樹脂などの絶縁性の樹脂が使用され得る。 The P-type thermoelectric semiconductor element 100p and the N-type thermoelectric semiconductor element 100n have substantially the same shape and are formed to have the same size. As the P-type thermoelectric semiconductor device 100p, for example, a bismuth-tellu compound to which antimony is added can be used, and as the N-type thermoelectric semiconductor element 100n, a bismuth-tellu compound to which selenium is added can be used. The space between the thermoelectric semiconductor elements 100p and 100n of the Pelche element 100 is filled with a sealing agent such as an insulating resin. As the sealing agent, for example, an insulating resin such as an epoxy resin can be used.

ペルチェ素子100の両面を構成する第1及び第2絶縁板100c、100hは、例えば、セラミック板などの高い熱伝導性及び電気絶縁性を有する材料を用いて構成される。第1及び第2絶縁板100c、100hには例えば、アルミナ(Al23)、窒化アルミニウム(AlN)などが使用され得る。第1絶縁板100cの、P型及びN型熱電半導体素子100p、100nと反対側の表面は、第1の面(吸熱面)101を構成する。第2絶縁板100hの、P型及びN型熱電半導体素子100p、100nと反対側の表面は、第2の面(発熱面)102を構成する。 The first and second insulating plates 100c and 100h constituting both sides of the Pelche element 100 are configured by using a material having high thermal conductivity and electrical insulation such as a ceramic plate. For the first and second insulating plates 100c and 100h, for example, alumina (Al 2 O 3 ), aluminum nitride (AlN) and the like can be used. The surface of the first insulating plate 100c opposite to the P-type and N-type thermoelectric semiconductor elements 100p and 100n constitutes the first surface (endothermic surface) 101. The surface of the second insulating plate 100h opposite to the P-type and N-type thermoelectric semiconductor elements 100p and 100n constitutes the second surface (heating surface) 102.

図示される例のペルチェ素子100においては、電極100A及び電極100Bが第1の面101側に設けられ、第1絶縁板100cの電極100A、100Bと重なる部分には、電極100A、100Bの一部が露出する開口が形成されている。しかし、ペルチェ素子100における電極100A、100Bが設けられる位置はこれに限定されない。電極100A、100Bの両方が第2の面102側に設けられてもよく、電極100A、100Bのうち一方が第1の面101側に設けられ、他方が第2の面102側に設けられる構成とされてもよい。ペルチェ素子100の電極100A、100Bは、外部からの電力供給を受けるために、ビア導体14v及び導体層12を介して、配線基板10の表面に形成される導体パッド12cに電気的に接続される。 In the Pelche element 100 of the illustrated example, the electrodes 100A and 100B are provided on the first surface 101 side, and the portion of the first insulating plate 100c that overlaps with the electrodes 100A and 100B is a part of the electrodes 100A and 100B. An opening is formed to expose. However, the positions of the electrodes 100A and 100B in the Pelche element 100 are not limited to this. Both the electrodes 100A and 100B may be provided on the second surface 102 side, and one of the electrodes 100A and 100B is provided on the first surface 101 side and the other is provided on the second surface 102 side. May be. The electrodes 100A and 100B of the Pelche element 100 are electrically connected to the conductor pad 12c formed on the surface of the wiring board 10 via the via conductor 14v and the conductor layer 12 in order to receive power supply from the outside. ..

ペルチェ素子100に電力が供給されると、ペルチェ素子100の第1絶縁板100c側では温度が低くなり、反対側の第2絶縁板100h側で温度が高くなる温度勾配が形成される。すなわち、第1絶縁板100c側で吸熱現象、第2絶縁板100h側で発熱現象が発生する。これにより、配線基板10内における、ペルチェ素子100の第1の面101側の熱は、ペルチェ素子100を介して第2の面102側に運搬される。 When electric power is supplied to the Pelche element 100, a temperature gradient is formed in which the temperature is low on the first insulating plate 100c side of the Pelche element 100 and the temperature is high on the second insulating plate 100h side on the opposite side. That is, an endothermic phenomenon occurs on the first insulating plate 100c side, and a heat generation phenomenon occurs on the second insulating plate 100h side. As a result, the heat on the first surface 101 side of the Pelche element 100 in the wiring board 10 is transferred to the second surface 102 side via the Pelche element 100.

図1の配線基板10は、部品実装パッド120と電子部品ECとは電気的に絶縁されている例として示されている。電子部品ECへの電力は、例えば電子部品ECの上部に設けられる接続パッドを介して電子部品ECの上に接続され得る他の電子部品等から供給され得る。しかし、電子部品ECへの電力供給は、部品搭載領域Aに設けられる部品実装パッド120を介して行われてもよい。図2に示される配線基板10aでは、電子部品ECがフリップチップ実装で部品実装パッド120に電気的に接続されている例が示されている。 The wiring board 10 of FIG. 1 is shown as an example in which the component mounting pad 120 and the electronic component EC are electrically insulated from each other. The electric power to the electronic component EC may be supplied from another electronic component or the like that can be connected on the electronic component EC via, for example, a connection pad provided on the upper portion of the electronic component EC. However, the power supply to the electronic component EC may be performed via the component mounting pad 120 provided in the component mounting area A. In the wiring board 10a shown in FIG. 2, an example is shown in which the electronic component EC is electrically connected to the component mounting pad 120 by flip-chip mounting.

配線基板10aにおいて、電子部品ECは、例えば、その直下に設けられる被覆層(ソルダーレジスト層)13rの開口から露出する部品実装パッド120に、半田などのバンプを介して接続され得る。図示の例では、ペルチェ素子100の電極100A、100Bに接続されている、ペルチェ素子100への電力供給のための導電経路は、電子部品ECへの導電経路と部分的に重なっている。この実施形態における配線基板10aでも、配線基板10と同様に、部品実装パッド120とペルチェ素子100が導体を介して接続されている。これにより、電子部品ECとペルチェ素子100に共通の導電経路で電力供給をしながらも、電子部品ECで発生した熱を効率よくペルチェ素子100に伝熱し得る。 In the wiring board 10a, the electronic component EC may be connected to, for example, a component mounting pad 120 exposed from an opening of a coating layer (solder resist layer) 13r provided immediately below the electronic component EC via a bump such as solder. In the illustrated example, the conductive path for supplying power to the Pelche element 100, which is connected to the electrodes 100A and 100B of the Pelche element 100, partially overlaps with the conductive path to the electronic component EC. Also in the wiring board 10a in this embodiment, the component mounting pad 120 and the Pelche element 100 are connected to each other via a conductor, similarly to the wiring board 10. As a result, the heat generated by the electronic component EC can be efficiently transferred to the Pelche element 100 while the electric power is supplied by the conductive path common to the electronic component EC and the Pelche element 100.

本実施形態の配線基板は、図3に示される配線基板10bのように、第2面10Sにペルチェ素子100の発熱面102が露出する構成を有してもよい。ペルチェ素子100の発熱面102が露出することで、発熱面102から発せられる熱は直接、配線基板10bの外部へ放出されることとなり、放熱効率が向上し得る。この露出する発熱面102には、高熱伝導率を有する接着剤などを介して外部のヒートシンク(図示せず)と結合させることも可能である。 The wiring board of the present embodiment may have a configuration in which the heat generating surface 102 of the Pelche element 100 is exposed on the second surface 10S, as in the wiring board 10b shown in FIG. By exposing the heat generating surface 102 of the Pelche element 100, the heat generated from the heat generating surface 102 is directly discharged to the outside of the wiring board 10b, and the heat dissipation efficiency can be improved. The exposed heat generating surface 102 can be coupled to an external heat sink (not shown) via an adhesive having high thermal conductivity or the like.

また、本実施形態の配線基板は、図4に示される配線基板10cのように、第1面10Fが部品実装領域Aにおいて窪む凹部を有さずともよい。図示される例では、部品実装パッド120は第1面10Fに露出する導体パッド12cと同一の面に形成され、電子部品ECは部品実装パッド120を介して第1面10F上に搭載される。配線基板10cにおいても、ペルチェ素子100の発熱面102から配線基板の表面までの距離D2は、吸熱面101から第1面10Fまでの距離D1よりも小とされており、配線基板10c外への効果的な放熱が実現され得る。 Further, the wiring board of the present embodiment does not have to have a recess in which the first surface 10F is recessed in the component mounting area A, as in the wiring board 10c shown in FIG. In the illustrated example, the component mounting pad 120 is formed on the same surface as the conductor pad 12c exposed on the first surface 10F, and the electronic component EC is mounted on the first surface 10F via the component mounting pad 120. Also in the wiring board 10c, the distance D2 from the heat generating surface 102 of the Pelche element 100 to the surface of the wiring board is smaller than the distance D1 from the heat absorbing surface 101 to the first surface 10F, and the distance D2 to the outside of the wiring board 10c. Effective heat dissipation can be achieved.

図1~図4に示された配線基板10、10a、10b、10cでは、コア基板3内にペルチェ素子100が配置され、第2ビルドアップ部2が有する絶縁層11及び導体層12の層数が、第1ビルドアップ部1が有する絶縁層11及び導体層12の層数よりも小さい例が示された。しかしながら、本実施形態の配線基板は、ペルチェ素子100がコア基板3内に配置される構成に限定されない。コア基板3の表面に積層されるビルドアップ層内にペルチェ素子100が配置される構成をも有し得る。図5には、ペルチェ素子100が第2ビルドアップ部2内に配置されている例が、配線基板10dとして示されている。 In the wiring boards 10, 10a, 10b, and 10c shown in FIGS. 1 to 4, the Pelche element 100 is arranged in the core substrate 3, and the number of layers of the insulating layer 11 and the conductor layer 12 included in the second build-up portion 2 However, an example is shown in which the number of layers of the insulating layer 11 and the conductor layer 12 of the first build-up unit 1 is smaller than the number of layers. However, the wiring board of the present embodiment is not limited to the configuration in which the Pelche element 100 is arranged in the core board 3. It may also have a configuration in which the Pelche element 100 is arranged in the build-up layer laminated on the surface of the core substrate 3. FIG. 5 shows an example in which the Pelche element 100 is arranged in the second build-up unit 2 as the wiring board 10d.

図5に示される配線基板10dは、コア基板3の両面側に積層される第1ビルドアップ部1と第2ビルドアップ部2は対称の層構造を有している。すなわち、第1ビルドアップ部1と第2ビルドアップ部2とは、同じ層数の絶縁層11及び導体層12を有している。ペルチェ素子100は第2ビルドアップ部2を構成する絶縁層11が有する開口内に収容される。配線基板10dにおいても、ペルチェ素子100の発熱面102と第2面10Sとの距離D2が、ペルチェ素子100の吸熱面101と第1面10Fとの距離D1よりも小である構成が実現され、配線基板10dから、第2面10S側への効率的な放熱が実現され得る。 In the wiring board 10d shown in FIG. 5, the first build-up portion 1 and the second build-up portion 2 laminated on both side surfaces of the core substrate 3 have a symmetrical layer structure. That is, the first build-up unit 1 and the second build-up unit 2 have an insulating layer 11 and a conductor layer 12 having the same number of layers. The Pelche element 100 is housed in the opening of the insulating layer 11 constituting the second build-up portion 2. Also in the wiring board 10d, a configuration is realized in which the distance D2 between the heat generating surface 102 of the Pelche element 100 and the second surface 10S is smaller than the distance D1 between the endothermic surface 101 of the Pelche element 100 and the first surface 10F. Efficient heat dissipation from the wiring board 10d to the second surface 10S side can be realized.

以下、図1に示される配線基板10の製造方法が説明される。先ず、図6Aに示されるように、例えば、エポキシ樹脂又はBT(ビスマレイミドトリアジン)樹脂とガラスクロスなどの補強材からなる絶縁層11pの両面に、銅箔12fがラミネートされている両面銅張積層板が用意される。次に、図6Bに示されるように、両面銅張積層板の両面側から例えば炭酸ガスレーザー光が照射されて、絶縁層11pの厚さ方向における中心部付近へ向かって両面側からテーパー状に縮径する貫通孔14phが形成される。 Hereinafter, a method for manufacturing the wiring board 10 shown in FIG. 1 will be described. First, as shown in FIG. 6A, a double-sided copper-clad laminate in which a copper foil 12f is laminated on both sides of an insulating layer 11p made of, for example, an epoxy resin or BT (bismaleimide triazine) resin and a reinforcing material such as glass cloth. A board is prepared. Next, as shown in FIG. 6B, carbon dioxide laser light is irradiated from both sides of the double-sided copper-clad laminate to taper from both sides toward the center in the thickness direction of the insulating layer 11p. A through hole 14ph with a reduced diameter is formed.

次いで、図6Cに示されるように、スルーホール導体14p及び導体層12pが形成される。貫通孔14ph内及び銅箔12f上に無電解めっき処理が行われ、銅箔12f上と貫通孔14phの内面に無電解めっき膜12nが形成される。そして、銅箔12f上の無電解めっき膜12n上に、所定パターンのめっきレジストが形成された後に電解めっき処理が行われ、電解めっき膜12eが貫通孔14ph内に充填されてスルーホール導体14pが形成される。同時に銅箔12f上の無電解めっき膜12nのめっきレジストから露出している部分に電解めっき膜12eが形成される。続いて、めっきレジストが剥離され、さらにめっきレジストの下方の無電解めっき膜12n及び銅箔12fがエッチングにより除去される。残された電解めっき膜12e、無電解めっき膜12n及び銅箔12fにより、絶縁層11pの両面に導体層12pが形成されると共に、導体層12pがスルーホール導体14pによって接続された状態になる。 Next, as shown in FIG. 6C, a through-hole conductor 14p and a conductor layer 12p are formed. The electroless plating treatment is performed in the through hole 14ph and on the copper foil 12f, and an electroless plating film 12n is formed on the copper foil 12f and on the inner surface of the through hole 14ph. Then, after the plating resist of a predetermined pattern is formed on the electrolytic plating film 12n on the copper foil 12f, the electrolytic plating treatment is performed, the electrolytic plating film 12e is filled in the through hole 14ph, and the through hole conductor 14p is formed. It is formed. At the same time, the electrolytic plating film 12e is formed on the portion of the copper foil 12f exposed from the plating resist of the electroless plating film 12n. Subsequently, the plating resist is peeled off, and the electroless plating film 12n and the copper foil 12f below the plating resist are removed by etching. The remaining electrolytic plating film 12e, electroless plating film 12n, and copper foil 12f form conductor layers 12p on both sides of the insulating layer 11p, and the conductor layer 12p is connected by the through-hole conductor 14p.

次いで、図6Dに示されるように、絶縁層11pにルーター加工又はレーザー光の照射によって、収容口11pcが形成される。 Next, as shown in FIG. 6D, the accommodation port 11pc is formed in the insulating layer 11p by router processing or laser light irradiation.

次いで、図6Eに示されるように、収容口11pcの開口の一方を塞ぐように、例えばPETフィルムからなるテープTPが導体層12p上に張り付けられる。そして、ペルチェ素子100がマウンター(図示せず)によって収容口11pcの内部に収められ、ペルチェ素子100の第2絶縁板100hがテープTPに固定される。 Then, as shown in FIG. 6E, a tape TP made of, for example, a PET film is attached onto the conductor layer 12p so as to close one of the openings of the accommodation port 11pc. Then, the Pelche element 100 is housed inside the accommodating port 11pc by a mounter (not shown), and the second insulating plate 100h of the Pelche element 100 is fixed to the tape TP.

続いて、図6Fに示されるように、テープTPが貼り付けられている導体層12pと反対側の導体層12p上に樹脂フィルム11fが積層される。樹脂フィルム11fはプレスされることで、導体層12pの導体パターンの間、及び、ペルチェ素子100と収容口11pcの内壁との隙間に入り込む。樹脂フィルム11fは、例えば、芯材を含まず無機フィラーを含有する樹脂フィルムである。 Subsequently, as shown in FIG. 6F, the resin film 11f is laminated on the conductor layer 12p opposite to the conductor layer 12p to which the tape TP is attached. When the resin film 11f is pressed, it enters between the conductor patterns of the conductor layer 12p and the gap between the Pelche element 100 and the inner wall of the accommodating port 11pc. The resin film 11f is, for example, a resin film containing an inorganic filler without containing a core material.

次に、図6Gに示されるように、テープTPが導体層12p及びペルチェ素子100から取り外されて除去される。 Next, as shown in FIG. 6G, the tape TP is removed from the conductor layer 12p and the Pelche element 100.

次いで、図6Hに示されるように、導体層12p及びペルチェ素子100の第2の面102の上に、樹脂フィルム11fが積層されてプレスされる。その際、樹脂フィルム11fが、導体層12pの導体パターンの間、及び、収容口11pcの内面とペルチェ素子100との隙間に充填され、隙間は完全に樹脂によって充填される。以上により、両面に導体層12pを有する絶縁層(素子内蔵層)11p内へペルチェ素子100が配置され、コア基板3の形成が完了する。同時に、コア基板3の両面に接する絶縁層11の形成が完了する。 Next, as shown in FIG. 6H, the resin film 11f is laminated and pressed on the conductor layer 12p and the second surface 102 of the Pelche element 100. At that time, the resin film 11f is filled between the conductor patterns of the conductor layer 12p and the gap between the inner surface of the accommodating port 11pc and the Pelche element 100, and the gap is completely filled with the resin. As described above, the Pelche element 100 is arranged in the insulating layer (element built-in layer) 11p having the conductor layer 12p on both sides, and the formation of the core substrate 3 is completed. At the same time, the formation of the insulating layer 11 in contact with both sides of the core substrate 3 is completed.

続いて、図6Iに示されるように、ペルチェ素子100の第1の面101に接する絶縁層11にビア導体14vが形成されると共に、絶縁層11に接する導体層12が形成される。同時に、ペルチェ素子100の第2の面102に接する絶縁層11にもビア導体14vが形成されると共に、導体層12が形成される。絶縁層11にビア導体14v用の貫通孔がレーザー加工によって形成され、セミアディティブ法を用いて、無電解めっき膜及び電解めっき膜の2層で構成される所望の導体パターンを有する導体層12及びビア導体14vが形成される。ペルチェ素子100の第2の面102側に形成される導体層12は、放熱用パターン12ceを含む導体パターンを有するように形成される。この際、ペルチェ素子100の第1の面101側では、ペルチェ素子100の第1絶縁板100cの開口から露出する電極100A、100B上にビア導体14vが形成され、導体層12と電極100A、100Bとが接続される。 Subsequently, as shown in FIG. 6I, the via conductor 14v is formed on the insulating layer 11 in contact with the first surface 101 of the Pelche element 100, and the conductor layer 12 in contact with the insulating layer 11 is formed. At the same time, the via conductor 14v is also formed on the insulating layer 11 in contact with the second surface 102 of the Pelche element 100, and the conductor layer 12 is also formed. A through hole for the via conductor 14v is formed in the insulating layer 11 by laser processing, and the conductor layer 12 having a desired conductor pattern composed of two layers, an electrolytic plating film and an electrolytic plating film, using a semi-additive method and The via conductor 14v is formed. The conductor layer 12 formed on the second surface 102 side of the Pelche element 100 is formed so as to have a conductor pattern including a heat dissipation pattern 12ce. At this time, on the first surface 101 side of the Pelche element 100, a via conductor 14v is formed on the electrodes 100A and 100B exposed from the opening of the first insulating plate 100c of the Pelche element 100, and the conductor layer 12 and the electrodes 100A and 100B are formed. And are connected.

なお、ペルチェ素子100に接する絶縁層11には芯材を有しない樹脂フィルムの代わりに、芯材を有するプリプレグが用いられ、プリプレグ上に金属箔が積層されてもよい。この場合、ペルチェ素子100に最も近い絶縁層11に形成されるビア導体14vの形成、及び、絶縁層11に接して形成される導体層12の形成においては、サブトラクティブ法、又は、金属箔を用いるセミアディティブ法が用いられ得る。 A prepreg having a core material may be used for the insulating layer 11 in contact with the Pelche element 100 instead of the resin film having no core material, and a metal foil may be laminated on the prepreg. In this case, in the formation of the via conductor 14v formed on the insulating layer 11 closest to the Pelche element 100 and the formation of the conductor layer 12 formed in contact with the insulating layer 11, a subtractive method or a metal foil is used. The semi-additive method used can be used.

続いて、ペルチェ素子100の第1の面101の上側に、ビルドアップ工法により、絶縁層11及び導体層12の積層が繰り返される。なお、図6Iに示される状態の形成が完了した後、ペルチェ素子100の第1の面101の上側へさらに絶縁層11及び導体層12が積層される際に、第2の面102側の導体層12の表面は、例えばPETフィルムなどをベースフィルムに用いて適宜保護される。図6Jに示されるように、第1の面101側において部品実装パッド120を含む導体層12までが形成される。次いで、部品実装パッド120の上に剥離層15が形成され、剥離層15の平面形状に基づく開口を有する樹脂フィルムが、部品実装パッド120を有する導体層12上に積層され、剥離層15をその開口内に収容する絶縁層11が形成される。図6Jに示される例において、剥離層15は、粘着層15aと粘着層15aに積層された接合層15bとを有している。粘着層15aは、導体層12(部品実装パッド120)と強固には接着せず、しかし、導体層12と密着し得る材料を用いて形成される。粘着層15aと導体層12とは、比較的弱い力で容易に分離され得る。粘着層15aには、例えばアクリル樹脂が用いられる。一方、接合層15bは、銅などの金属及びエポキシ樹脂などに対して十分な接着性を発現し得る材料で形成される。接合層15bの材料としてはポリイミド樹脂が例示される。 Subsequently, the insulating layer 11 and the conductor layer 12 are repeatedly laminated on the upper side of the first surface 101 of the Pelche element 100 by the build-up method. After the formation of the state shown in FIG. 6I is completed, when the insulating layer 11 and the conductor layer 12 are further laminated on the upper side of the first surface 101 of the Pelche element 100, the conductor on the second surface 102 side. The surface of the layer 12 is appropriately protected by using, for example, a PET film as a base film. As shown in FIG. 6J, up to the conductor layer 12 including the component mounting pad 120 is formed on the first surface 101 side. Next, a release layer 15 is formed on the component mounting pad 120, and a resin film having an opening based on the planar shape of the release layer 15 is laminated on the conductor layer 12 having the component mounting pad 120, and the release layer 15 is formed. The insulating layer 11 to be accommodated in the opening is formed. In the example shown in FIG. 6J, the release layer 15 has an adhesive layer 15a and a bonding layer 15b laminated on the adhesive layer 15a. The adhesive layer 15a is formed by using a material that does not firmly adhere to the conductor layer 12 (component mounting pad 120) but can adhere to the conductor layer 12. The adhesive layer 15a and the conductor layer 12 can be easily separated with a relatively weak force. For the adhesive layer 15a, for example, an acrylic resin is used. On the other hand, the bonding layer 15b is formed of a material capable of exhibiting sufficient adhesiveness to metals such as copper and epoxy resins. As the material of the bonding layer 15b, a polyimide resin is exemplified.

次いで、図6Kに示されるように、剥離層15が設けられる層の上側に、さらに絶縁層11及び導体層12が形成される。図示されるように、凹部10FRの形成領域内の、剥離層15より上側に形成される各導体層12には、ダミーパターン12dが設けられ得る。ダミーパターン12dが設けられていることによって、後述の凹部10FRを形成する工程における、絶縁層11及び導体層12の部分的な除去が安定して行われ得る。 Next, as shown in FIG. 6K, the insulating layer 11 and the conductor layer 12 are further formed on the upper side of the layer provided with the release layer 15. As shown, a dummy pattern 12d may be provided on each conductor layer 12 formed above the release layer 15 in the region where the recess 10FR is formed. By providing the dummy pattern 12d, the partial removal of the insulating layer 11 and the conductor layer 12 in the step of forming the recess 10FR described later can be stably performed.

最外の絶縁層11及び導体層12の上には被覆層13が形成される。被覆層13は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを用いて形成され、被覆層13には、露光及び現像によって開口13aが形成される。開口13aからは最外の導体層12に含まれる導体パッド12cが露出する。 A coating layer 13 is formed on the outermost insulating layer 11 and the conductor layer 12. The coating layer 13 is formed by using, for example, a photosensitive epoxy resin or a polyimide resin, and an opening 13a is formed in the coating layer 13 by exposure and development. The conductor pad 12c included in the outermost conductor layer 12 is exposed from the opening 13a.

続いて、図6Lに示されるように、剥離層15の縁部に沿って部品実装パッド120に達する溝Gが形成される。溝Gは、例えば、炭酸ガスレーザー又はYAGレーザーなどのレーザー光(図示せず)を、剥離層15の縁部に沿った経路で照射することによって形成される。導体層12が含む部品実装パッド120は、平面視で凹部10FRの底面となる領域全体を含むように形成されている。従って、部品実装パッド120は、溝Gの形成時のレーザー光のストッパとして機能し得る。 Subsequently, as shown in FIG. 6L, a groove G that reaches the component mounting pad 120 is formed along the edge of the release layer 15. The groove G is formed by irradiating a laser beam (not shown) such as a carbon dioxide laser or a YAG laser along a path along the edge of the release layer 15. The component mounting pad 120 included in the conductor layer 12 is formed so as to include the entire region which is the bottom surface of the recess 10FR in a plan view. Therefore, the component mounting pad 120 can function as a stopper for the laser beam when the groove G is formed.

その後、溝Gに囲まれた部分である除去部分Rが剥離層15と共に除去される。その結果、図6Mに示されるように凹部10FRが形成される。前述したように、剥離層15の粘着層15aは、部品実装パッド120と強固に接着されておらず、その粘着性によって単に付着しているだけである。従って、除去部分Rは、例えば、治工具などに吸着されて引き上げられるなどの任意の方法で容易に除去され得る。凹部10FRの形成に伴って、部品実装パッド120が凹部10FRの底面に露出する。 After that, the removed portion R, which is a portion surrounded by the groove G, is removed together with the release layer 15. As a result, the recess 10FR is formed as shown in FIG. 6M. As described above, the adhesive layer 15a of the release layer 15 is not firmly adhered to the component mounting pad 120, but is merely adhered due to its adhesiveness. Therefore, the removed portion R can be easily removed by any method such as being adsorbed by a jig or the like and pulled up. With the formation of the recess 10FR, the component mounting pad 120 is exposed on the bottom surface of the recess 10FR.

凹部10FRは、例えば、第1面10F側から凹部10FRの形成領域全体に渡ってレーザー光をピッチ送りしながら照射することによって形成されてもよい。凹部10FRを形成する方法は、レーザー光の照射を利用する方法に限定されず、例えば、ドリル加工によって凹部10FRが形成されてもよい。凹部10FRの形成後、凹部10FR内に残存する樹脂残渣(スミア)が、例えば、過マンガン酸塩などを含む薬液を用いた処理によって除去(デスミア処理)され得る。 The recess 10FR may be formed, for example, by irradiating the recess 10FR from the first surface 10F side over the entire forming region of the recess 10FR while feeding a laser beam at a pitch. The method of forming the concave portion 10FR is not limited to the method of utilizing the irradiation of laser light, and for example, the concave portion 10FR may be formed by drilling. After the formation of the recess 10FR, the resin residue (smear) remaining in the recess 10FR can be removed (desmear treatment) by treatment with a chemical solution containing, for example, permanganate.

以上の工程を経ることによって、配線基板10が完成する。凹部10FRの形成後、凹部10FRの底面に露出する部品実装パッド120、並びに、被覆層13の開口13a内に露出する導体パッド12cの表面に保護膜(図示せず)が形成されてもよい。例えば、Ni/Au、Ni/Pd/Au、又はSnなどからなる保護膜がめっき法により形成され得る。 By going through the above steps, the wiring board 10 is completed. After forming the recess 10FR, a protective film (not shown) may be formed on the surface of the component mounting pad 120 exposed on the bottom surface of the recess 10FR and the conductor pad 12c exposed in the opening 13a of the coating layer 13. For example, a protective film made of Ni / Au, Ni / Pd / Au, Sn, or the like can be formed by a plating method.

実施形態の配線基板は、各図面に例示される構造や、本明細書において例示された構造及び材料を備えるものに限定されない。例えば、配線基板10は任意の数の導体層12及び絶縁層11を有し得る。スルーホール導体14p及び各ビア導体14vは、必ずしもテーパー形状を有していなくてもよい。凹部10FRは、例えば、電子部品ECの厚さ、及び、配線基板10内の電気回路の構成などに応じて、任意のパターンを有する導体層12及び絶縁層11が底面を構成するように形成され得る。凹部10FRの底面には複数の部品実装領域が設けられてもよい。 The wiring board of the embodiment is not limited to the structure exemplified in each drawing and the one provided with the structure and materials exemplified in the present specification. For example, the wiring board 10 may have any number of conductor layers 12 and insulating layers 11. The through-hole conductor 14p and each via conductor 14v do not necessarily have to have a tapered shape. The recess 10FR is formed so that the conductor layer 12 and the insulating layer 11 having an arbitrary pattern form the bottom surface, depending on, for example, the thickness of the electronic component EC and the configuration of the electric circuit in the wiring board 10. obtain. A plurality of component mounting areas may be provided on the bottom surface of the recess 10FR.

また、実施形態の配線基板の製造方法に関して説明された条件や順序などは適宜変更されてよく、現に製造される配線基板の構造に応じて、一部の工程が省略されてもよく、別の工程が追加されてもよい。素子内蔵層11pの両面側への絶縁層11及び導体層12の積層においては、必ずしもビルドアップ工法が用いられなくてもよい。例えば、絶縁層11及び導体層12、を事前に積層することによって形成された複数の配線板が一括してプリプレグを介して積層される一括積層法も用いられ得る。また、各導体層の導体パターンの形成では、セミアディティブ法、サブトラクティブ法、又はフルアディティブ法などが、適宜用いられ得る。 Further, the conditions and order described with respect to the method for manufacturing the wiring board of the embodiment may be appropriately changed, and some steps may be omitted depending on the structure of the wiring board actually manufactured. Steps may be added. The build-up method may not necessarily be used in laminating the insulating layer 11 and the conductor layer 12 on both sides of the element built-in layer 11p. For example, a batch laminating method in which a plurality of wiring boards formed by preliminarily laminating the insulating layer 11 and the conductor layer 12 are laminated via a prepreg can also be used. Further, in forming the conductor pattern of each conductor layer, a semi-additive method, a subtractive method, a full additive method, or the like can be appropriately used.

10 配線基板
1 第1ビルドアップ部
2 第2ビルドアップ部
3 コア基板
10FR 凹部
11 絶縁層
11p 絶縁層(素子内蔵層)
12、12p 導体層
12c 導体パッド
13 被覆層
13a 開口
14v ビア導体
14p スルーホール導体
100 ペルチェ素子
101 第1の面
102 第2の面
100A、100B 電極
100c 第1絶縁板
100h 第2絶縁板
100n N型熱電半導体素子
100p P型熱電半導体素子
120 部品実装パッド
D1、D2 距離
10 Wiring board 1 1st build-up part 2 2nd build-up part 3 Core board 10FR Recess 11 Insulation layer 11p Insulation layer (layer with built-in element)
12, 12p Conductor layer 12c Conductor pad 13 Coating layer 13a Opening 14v Via conductor 14p Through-hole conductor 100 Pelche element 101 First surface 102 First surface 102 Second surface 100A, 100B Electrode 100c First insulation plate 100h Second insulation plate 100n N type Thermoelectric semiconductor element 100p P-type thermoelectric semiconductor element 120 Component mounting pad D1, D2 Distance

Claims (11)

電子部品が搭載される部品搭載領域を有する第1面及び前記第1面と反対側の第2面と、前記第1面及び前記第2面の間で交互に積層される複数の絶縁層及び導体層と、前記第1面及び前記第2面の間に配置されるペルチェ素子と、を有する配線基板であって、
前記ペルチェ素子は、前記第1面側に面する吸熱面、及び、前記第2面側に面する発熱面を有し、
前記発熱面と前記第2面との距離は、前記吸熱面と前記第1面との距離よりも小さい。
A plurality of insulating layers alternately laminated between a first surface having a component mounting area on which electronic components are mounted, a second surface opposite to the first surface, and the first surface and the second surface. A wiring board having a conductor layer and a Pelche element arranged between the first surface and the second surface.
The Pelche element has an endothermic surface facing the first surface side and a heat generating surface facing the second surface side.
The distance between the heat generating surface and the second surface is smaller than the distance between the endothermic surface and the first surface.
請求項1記載の配線基板であって、前記ペルチェ素子を内蔵するコア基板をさらに有し、
前記コア基板の、前記ペルチェ素子の前記吸熱面側には、交互に積層される絶縁層及び導体層によって第1ビルドアップ部が形成されており、
前記コア基板の、前記ペルチェ素子の前記発熱面側には、交互に積層される絶縁層及び導体層によって第2ビルドアップ部が形成されており、
前記第2ビルドアップ部が有する導体層の数は、前記第1ビルドアップ部が有する導体層の数よりも小さい。
The wiring board according to claim 1, further comprising a core board containing the Pelche element.
On the endothermic surface side of the Pelche element of the core substrate, a first build-up portion is formed by alternately laminated insulating layers and conductor layers.
A second build-up portion is formed on the heat generating surface side of the Pelche element of the core substrate by alternately laminated insulating layers and conductor layers.
The number of conductor layers possessed by the second build-up portion is smaller than the number of conductor layers possessed by the first build-up portion.
請求項1記載の配線基板であって、コア基板をさらに有し、
前記コア基板の一方の面上には、交互に積層される絶縁層及び導体層によって、前記第1面を有する第1ビルドアップ部が形成されており、
前記コア基板の前記一方の面と反対側の他方の面上には、交互に積層される絶縁層及び導体層によって、前記第2面を有する第2ビルドアップ部が形成されており、
前記ペルチェ素子は、前記第2ビルドアップ部に内蔵されている。
The wiring board according to claim 1, further comprising a core board.
On one surface of the core substrate, a first build-up portion having the first surface is formed by alternately laminated insulating layers and conductor layers.
A second build-up portion having the second surface is formed on the other surface of the core substrate opposite to the one surface by the insulating layer and the conductor layer alternately laminated.
The Pelche element is built in the second build-up unit.
請求項3記載の配線基板であって、前記第1ビルドアップ部が有する導体層の数と、前記第2ビルドアップ部が有する導体層の数とは等しい。 In the wiring board according to claim 3, the number of conductor layers possessed by the first build-up portion is equal to the number of conductor layers possessed by the second build-up portion. 請求項1記載の配線基板であって、前記ペルチェ素子は前記部品搭載領域を前記第2面側に垂直投影した領域に配置されている。 The wiring board according to claim 1, wherein the Pelche element is arranged in a region in which the component mounting region is vertically projected onto the second surface side. 請求項1記載の配線基板であって、前記第1面は前記部品搭載領域に部品実装パッドを備え、前記部品実装パッドは前記ペルチェ素子の前記吸熱面と導体を介して接続されている。 The wiring board according to claim 1, wherein the first surface includes a component mounting pad in the component mounting region, and the component mounting pad is connected to the endothermic surface of the Pelche element via a conductor. 請求項1記載の配線基板であって、前記配線基板は前記第1面が部分的に窪む凹部を有し、前記凹部の底面は前記部品搭載領域を有している。 The wiring board according to claim 1, wherein the wiring board has a recess in which the first surface is partially recessed, and the bottom surface of the recess has the component mounting area. 請求項1記載の配線基板であって、前記第2面を構成する導体層は、前記ペルチェ素子の前記発熱面と導体を介して接続される放熱用パターンを有している。 The wiring board according to claim 1, wherein the conductor layer constituting the second surface has a heat dissipation pattern connected to the heat generating surface of the Pelche element via a conductor. 請求項1記載の配線基板であって、前記ペルチェ素子の前記発熱面が前記第2面の一部を構成している。 The wiring board according to claim 1, wherein the heat generating surface of the Pelche element constitutes a part of the second surface. 請求項1記載の配線基板であって、前記発熱面から前記第2面までの距離の、前記吸熱面から前記第1面までの距離に対する比率は0.5以下である。 In the wiring board according to claim 1, the ratio of the distance from the heat generating surface to the second surface to the distance from the endothermic surface to the first surface is 0.5 or less. 請求項1記載の配線基板であって、前記発熱面と前記第2面との距離は400μm以下である。 The wiring board according to claim 1, wherein the distance between the heat generating surface and the second surface is 400 μm or less.
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* Cited by examiner, † Cited by third party
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WO2024100994A1 (en) * 2022-11-08 2024-05-16 ソニーセミコンダクタソリューションズ株式会社 Peltier element and semiconductor package

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Publication number Priority date Publication date Assignee Title
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