JP2022032408A - 定電圧回路 - Google Patents

Abstract

【課題】テストの信頼性を向上する。【解決手段】実施形態によれば、定電圧回路は、出力電圧ＶＯＵＴを分割した分割電圧ＶＦＢと、参照電圧ＶＲＥＦとの差分を増幅した第１電圧を出力する第１利得段１０と、第１電圧を増幅した第２電圧を出力する第２利得段２０と、一端が入力電圧端子Ｔ１に接続され、他端が出力電圧端子Ｔ３に接続され、ゲートに印加された第２電圧に応じて、出力電圧を一定に制御する第２トランジスタＰｐと、第１動作モード（テストモード）または第２動作モード（通常モード）を選択する第１回路と、を含む。第１動作モードが選択されている場合、第２利得段には、第１電流Ｉ２ａが流れ、第２動作モードが選択されている場合、第２利得段には、第１電流よりも大きい第２電流（Ｉ２ａ＋Ｉ２ｂ）が流れる。【選択図】図１

Description

本発明の実施形態は、定電圧回路に関する。

定電圧回路の１つとして、リニアレギュレータが知られている。

特許第３７０５８４２号公報 特開平１１－４１０４１号公報 特開２００７－２８００２５号公報 特開２００４－７０８１３号公報

テストの信頼性を向上できる定電圧回路を提供する。

実施形態に係る定電圧回路は、出力電圧を分割した分割電圧と、参照電圧との差分を増幅した第１電圧を出力する第１利得段と、ゲートに第１電圧が印加され、一端が入力電圧端子に接続され、他端が第１ノードに接続された第１トランジスタを含み、第１ノードから第１電圧を増幅した第２電圧を出力する第２利得段と、一端が入力電圧端子に接続され、他端が出力電圧端子に接続され、ゲートに印加された第２電圧に応じて、出力電圧を一定に制御する第２トランジスタと、第１動作モードまたは第２動作モードを選択する第１回路とを含む。第１動作モードが選択されている場合、第２利得段の第１ノードには、第１電流が流れ、第２動作モードが選択されている場合、第２利得段の第１ノードには、第１電流よりも大きい第２電流が流れる。

図１は、第１実施形態に係る定電圧回路の回路図である。 図２は、第１実施形態に係る定電圧回路における動作モードの選択動作のフローチャートである。 図３は、定電圧回路をテストする際のテスト回路の一例を示す概念図である。 図４は、第１実施形態に係る定電圧回路において、テストモードと通常モードとにおける利得と位相の周波数依存性を示すグラフである。 図５は、第２実施形態の第１例に係る定電圧回路の回路図である。 図６は、第２実施形態の第２例に係る定電圧回路の回路図である。 図７は、第３実施形態の第１例に係る定電圧回路が搭載されたパッケージの斜視図である。 図８は、第３実施形態の第１例に係る定電圧回路の半導体チップの斜視図である。 図９は、第４実施形態の第１例に係る定電圧回路の備えるモード選択回路のブロック図である。 図１０は、第４実施形態の第１例に係る定電圧回路の備えるモード選択回路の入力信号と動作モードとの関係の一例を示すテーブルである。 図１１は、第４実施形態の第１例に係る定電圧回路の備えるモード選択回路の入力信号と動作モードとの関係の一例を示すテーブルである。 図１２は、第４実施形態の第２例に係る定電圧回路の備えるモード選択回路のブロック図である。 図１３は、第４実施形態の第２例に係る定電圧回路の備えるモード選択回路における入力信号のタイミングチャートある。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

１．第１実施形態
第１実施形態に係る定電圧回路について説明する。本実施形態では、定電圧回路としてリニアレギュレータを例に説明する。

本実施形態の定電圧回路は、動作モードとして、テストモードと通常モードとを有する。テストモードは、量産テスト（出荷検査）等における定電圧回路１のテスト時に選択される。通常モードは、定電圧回路として通常使用される際に選択される。例えば、通常モードは、テストモードよりも、電源変動除去比（ＰＳＲＲ：Power Supply Ripple Rejection)、あるいは負荷（Ｌｏａｄ）が急変したときの出力過渡応答性（以下、「応答性」とも表記する）といった点で優れている。他方で、テストモードは、通常モードよりも寄生インダクタンス等の影響に対する安定性、すなわち発振耐性に優れている。

１．１ 構成
まず、定電圧回路の回路構成について、図１を用いて説明する。図１は、定電圧回路の回路構成の一例を示す回路図である。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。

図１に示すように、定電圧回路１は、入力電圧端子Ｔ１、基準電圧端子Ｔ２、出力電圧端子Ｔ３、信号端子Ｔ４、第１利得段１０、第２利得段２０、出力段３０、モード選択回路４０、並びに抵抗素子ＲＡ及びＲＢを含む。

定電圧回路１は、第１利得段１０、第２利得段２０、及び出力段３０を有する増幅器として機能する。

入力電圧端子Ｔ１には、ノードＮＤ１（以下、「電源電圧配線」とも表記する）が接続され、外部から入力電圧ＶＩＮが印加される。

基準電圧端子Ｔ２にはノードＮＤ２（以下、「接地電圧配線」とも表記する）が接続される。基準電圧端子Ｔ２は、例えば、接地されていてもよいし、接地電圧（ＶＳＳ）が印加されていてもよい。

出力電圧端子Ｔ３にはノードＮＤ７が接続される。出力電圧端子Ｔ３から出力電圧ＶＯＵＴが出力される。例えば、定電圧回路１を使用する際には、出力電圧端子Ｔ３と定電圧回路１の外部に接続された負荷（Ｌｏａｄ）との間に、容量素子ＣＯＵＴが接続される。容量素子ＣＯＵＴは、出力コンデンサとして機能する。容量素子ＣＯＵＴは、例えば、出力電圧端子Ｔ３に接続された負荷（Ｌｏａｄ）の変動、定電圧回路１と負荷との間に生じる寄生インダクタンス等の影響による出力電圧ＶＯＵＴの揺らぎ、発振等を抑制する。例えば、容量素子ＣＯＵＴの一方の電極は、出力電圧端子Ｔ３に接続され、他方の電極は、接地される（接地電圧配線に接続される）。

信号端子Ｔ４は、外部から受信するテストモード選択信号の信号端子として機能する。例えば、テストモード選択信号がＨｉｇｈ（“Ｈ”）レベルの場合、すなわち、信号端子Ｔ４に“Ｈ”レベルの電圧が印加されている場合、定電圧回路１はテストモードを選択する。また、テストモード選択信号がＬｏｗ（“Ｌ”）レベルの場合、すなわち、信号端子Ｔ４に“Ｌ”レベルの電圧が印加されている場合、定電圧回路１は通常モードを選択する。

抵抗素子ＲＡ及びＲＢは、出力電圧ＶＯＵＴの分圧回路として機能する。抵抗素子ＲＡの一端は、ノードＮＤ７に接続され、他端はノードＮＤ８に接続される。抵抗素子ＲＢの一端は、ノードＮＤ８に接続され、他端は、ノードＮＤ２に接続される。ノードＮＤ８に印加される電圧をＶＦＢとし、抵抗素子ＲＡの抵抗値をｒＡとし、抵抗素子ＲＢの抵抗値をｒＢとする。すると、出力電圧ＶＯＵＴと電圧ＶＦＢとは、ＶＯＵＴ＝ＶＦＢ×（１＋ｒＡ／ｒＢ）の関係にある。すなわち、電圧ＶＦＢは、出力電圧ＶＯＵＴを分割した分割電圧である。

第１利得段１０は、差動増幅回路である。第１利得段１０は、参照電圧ＶＲＥＦと電圧ＶＦＢとを比較し、その差分に応じた（増幅した）電圧を第２利得段２０に出力する。第１利得段１０は、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＰＭＯＳトランジスタ」とも表記する）Ｐ１及びＰ２、ｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」とも表記する）Ｎ１及びＮ２、電流源１１及び１２、並びにスイッチ回路ＳＷ１を含む。

ＰＭＯＳトランジスタＰ１の一端は、ノードＮＤ１に接続され、他端及びゲートは、ノードＮＤ３に接続される。

ＰＭＯＳトランジスタＰ２の一端は、ノードＮＤ１に接続され、他端は、ノードＮＤ４に接続され、ゲートはノードＮＤ３に接続される。すなわち、ＰＭＯＳトランジスタＰ１とＰ２とは、カレントミラーを構成している。

ＮＭＯＳトランジスタＮ１の一端は、ノードＮＤ３に接続され、他端は、ノードＮＤ５に接続される。ＮＭＯＳトランジスタＮ１のゲートには、参照電圧ＶＲＥＦが印加される。参照電圧ＶＲＥＦは、温度あるいは入力電圧ＶＩＮに依存しない、一定の基準電圧である。

ＮＭＯＳトランジスタＮ２の一端は、ノードＮＤ４に接続され、他端は、ノードＮＤ５に接続される。ＮＭＯＳトランジスタＮ２のゲートには、電圧ＶＦＢが印加される。

電流源１１の一端は、ノードＮＤ５に接続され、他端は、ノードＮＤ２に接続される。電流源１１からノードＮＤ２に電流Ｉ１ａが流れる。

スイッチ回路ＳＷ１の一端は、ノードＮＤ５に接続され、他端は、電流源１２の一端に接続される。スイッチ回路ＳＷ１は、モード選択回路４０から受信するモード信号ＭＳに応じて、動作する。例えば、モード信号ＭＳは、通常モードの場合に、“Ｈ”レベルとされ、テストモードの場合に、“Ｌ”レベルとされる。例えば、スイッチ回路ＳＷ１は、モード信号ＭＳが“Ｈ”レベルの場合、オン状態（接続状態）とされ、モード信号ＭＳが“Ｌ”レベルの場合、オフ状態（非接続状態）とされる。

電流源１２の他端は、ノードＮＤ２に接続される。電流源１２からノードＮＤ２に電流Ｉ１ｂが流れる。従って、テストモードの場合、第１利得段１０（差動増幅回路）には動作電流Ｉ１ａが流れ、通常モードの場合、第１利得段１０には動作電流（Ｉ１ａ＋Ｉ１ｂ）が流れる。動作電流Ｉ１ａよりも動作電流（Ｉ１ａ＋Ｉ１ｂ）の方が大きい。このため、テストモードよりも通常モードの方が、次段の第２利得段２０を高速に駆動させることができる。

第２利得段２０は、第１利得段１０の出力電圧を増幅して、出力段３０に出力する。第２利得段２０は、ＰＭＯＳトランジスタＰ３、電流源２１及び２２、並びにスイッチ回路ＳＷ２を含む。

ＰＭＯＳトランジスタＰ３の一端は、ノードＮＤ１に接続され、他端は、ノードＮＤ６に接続される。ＰＭＯＳトランジスタＰ３のゲートには、ノードＮＤ４が接続される。換言すれば、ＰＭＯＳトランジスタＰ３のゲートには、第１利得段１０の出力電圧Ｖ１が印加される。

電流源２１の一端は、ノードＮＤ６に接続され、他端は、ノードＮＤ２に接続される。電流源２１からノードＮＤ２に電流Ｉ２ａが流れる。

スイッチ回路ＳＷ２の一端は、ノードＮＤ６に接続され、他端は、電流源２２の一端に接続される。スイッチ回路ＳＷ２は、モード選択回路４０から受信するモード信号ＭＳに応じて、動作する。例えば、スイッチ回路ＳＷ２は、モード信号ＭＳが“Ｈ”レベルの場合、オン状態とされ、モード信号ＭＳが“Ｌ”レベルの場合、オフ状態とされる。

電流源２２の他端は、ノードＮＤ２に接続される。電流源２２からノードＮＤ２に電流Ｉ２ｂが流れる。従って、テストモードの場合、第２利得段２０には動作電流Ｉ２ａが流れ、通常モードの場合、第２利得段２０には動作電流（Ｉ２ａ＋Ｉ２ｂ）が流れる。動作電流Ｉ２ａよりも動作電流（Ｉ２ａ＋Ｉ２ｂ）の方が大きい。このため、テストモードよりも通常モードの方が、次段の出力段３０を高速に駆動させることができる。

出力段３０は、定電圧回路１の出力電圧ＶＯＵＴを制御する。出力段３０は、ＰＭＯＳトランジスタＰｐを含む。

ＰＭＯＳトランジスタＰｐの一端は、ノードＮＤ１に接続され、他端は、ノードＮＤ７に接続される。ＰＭＯＳトランジスタＰｐのゲートには、ノードＮＤ６が接続される。換言すれば、ＰＭＯＳトランジスタＰｐのゲートには、第２利得段２０の出力電圧Ｖ２が印加される。ＰＭＯＳトランジスタＰｐは、定電圧回路１の出力ドライバとして機能する。出力電圧ＶＯＵＴを一定にするために、出力電圧ＶＯＵＴの変動に応じてＰＭＯＳトランジスタＰｐのゲート電圧が変動し、ＰＭＯＳトランジスタＰｐのオン抵抗が調整される。

例えば、参照電圧ＶＲＥＦと電圧ＶＦＢとの電圧差が無い場合、すなわち、ＶＦＢ＝ＶＲＥＦの場合、出力電圧ＶＯＵＴは、ＶＯＵＴ＝ＶＲＥＦ×（１＋ｒＡ／ｒＢ）となる。出力電圧ＶＯＵＴを表す式には、入力電圧ＶＩＮあるいは負荷に流れる負荷電流の項が含まれていない。従って、出力電圧ＶＯＵＴは、入力電圧ＶＩＮ及び負荷が変動しても、一定電圧を維持できる。

モード選択回路４０は、比較器４１を含む。

比較器４１の反転入力端子は、信号端子Ｔ４に接続される。比較器４１の非反転入力端子には、閾値電圧Ｖｔｈが入力される。閾値電圧Ｖｔｈは、信号端子Ｔ４の電圧（テストモード選択信号）が“Ｈ”レベルであるか“Ｌ”レベルであるかを判別するために設定される電圧である。例えば、閾値電圧Ｖｔｈは、“Ｌ”レベルの電圧と“Ｈ”レベルの電圧との中間の電圧に設定される。比較器４１の出力端子からモード信号ＭＳが出力される。例えば、信号端子Ｔ４の電圧が“Ｈ”レベルの場合、すなわち、テストモードを選択する場合、比較器４１は、“Ｌ”レベルのモード信号ＭＳを出力する。また、信号端子Ｔ４の電圧が“Ｌ”レベルの場合、すなわち、通常モードを選択する場合、比較器４１は、“Ｈ”レベルのモード信号ＭＳを出力する。

１．２ モード選択動作
次に、モード選択動作について、図２を用いて説明する。図２は、モード選択動作を示すフローチャートである。

図２に示すように、モード選択回路４０は、信号端子Ｔ４の電圧（テストモード選択信号）が“Ｈ”レベルである場合（ステップＳ１＿Ｙｅｓ）、モード信号ＭＳを“Ｌ”レベルとする（ステップＳ２）。換言すると、比較器４１において、反転入力端子の電圧が、非反転入力端子の閾値電圧Ｖｔｈ以上である場合、比較器４１は、“Ｌ”レベルの電圧を出力する。

スイッチ回路ＳＷ１及びＳＷ２は、“Ｌ”レベルのモード信号ＭＳを受信すると、オフ状態とされる（ステップＳ３）、この結果、定電圧回路１では、テストモードが実行される（ステップＳ４）。

他方で、モード選択回路４０は、信号端子Ｔ４の電圧が“Ｌ”レベルである場合（ステップＳ１＿Ｎｏ）、モード信号ＭＳを“Ｈ”レベルとする（ステップＳ５）。換言すると、比較器４１において、反転入力端子の電圧が、非反転入力端子の閾値電圧Ｖｔｈ未満である場合、比較器４１は、“Ｈ”レベルの電圧を出力する。

スイッチ回路ＳＷ１及びＳＷ２は、“Ｈ”レベルのモード信号ＭＳを受信すると、オン状態とされる（ステップＳ６）、この結果、定電圧回路１では、通常モードが実行される（ステップＳ７）。

１．３ テスト環境における寄生インダクタンスの影響
次に、定電圧回路１のテスト環境における寄生インダクタンスの影響について、図３を用いて説明する。図３は、定電圧回路１をテストする際のテスト回路の一例を示す概念図である。例えば、量産テスト（出荷検査）では、１つまたは複数の定電圧回路１が、治具（テストボード）に搭載される。そして、その治具がテスタに設置されて、テストが実行される。

図３に示すように、治具には、例えば、定電圧回路１、容量素子ＣＩＮ及びＣＯＵＴ、負荷（Ｌｏａｄ）、並びに複数のリレー回路２０１～２０３が搭載される。

テスタ電源のＶＩＮ端子は、ノードＮＤ１０１に接続される。テスタ電源のＧＮＤ端子は、ノードＮＤ１０２に接続される。

定電圧回路１の入力電圧端子Ｔ１は、ノードＮＤ１０１に接続される。定電圧回路１の基準電圧端子Ｔ２は、ノードＮＤ１０２に接続される。定電圧回路１の出力電圧端子Ｔ３は、ノードＮＤ１０３に接続される。定電圧回路１の信号端子Ｔ４には、テスト時に“Ｈ”レベルの電圧が印加される。

容量素子ＣＩＮ及びＣＯＵＴは、入力電圧ＶＩＮと基準電圧（ＧＮＤ）との間のインピーダンスを下げて、出力電圧ＶＯＵＴを安定させたり、低い周波数域で極（Ｐｏｌｅ）を作って帰還経路を安定化させたりするといった役割を持ち、定電圧回路１の帰還動作の不安定化を抑制する。

容量素子ＣＩＮの一方の電極は、リレー回路２０１を介して、ノードＮＤ１０１に接続される。容量素子ＣＩＮの他方の電極は、ノードＮＤ１０２に接続される。

容量素子ＣＯＵＴの一方の電極は、ノードＮＤ１０３に接続される。容量素子ＣＯＵＴの他方の電極は、リレー回路２０２を介して、ノードＮＤ１０２に接続される。

負荷の一端は、ノードＮＤ１０３に接続され、他端は、リレー回路２０３を介して、ノードＮＤ１０２に接続される。

リレー回路２０１～２０３は、それぞれ、容量素子ＣＩＮ、容量素子ＣＯＵＴ、及び負荷の接続を切り替える。テストの項目によっては、容量素子ＣＩＮ、容量素子ＣＯＵＴ、及び負荷を定電圧回路１から切り離す場合がある。例えば、定電圧回路１の消費電流を測定する場合、容量素子ＣＩＮ及びＣＯＵＴの充放電によるテスト時間の遅延を抑制するため、及び消費電流と充放電の電流とを切り分けるため、容量素子ＣＩＮ及びＣＯＵＴのリレー回路２０１及び２０２をオフにして測定が行われる。

例えば、量産テストでは、テスト時間を短縮するため、複数の定電圧回路１を一括して処理（測定）する場合がある。このような場合、治具には、複数の定電圧回路１並びにこれらに対応する複数の容量素子ＣＩＮ及びＣＯＵＴが搭載される。すると、レイアウトの都合により、定電圧回路１の近くに対応する容量素子ＣＩＮ及びＣＯＵＴを配置できない場合がある。また、テストでは、容量素子ＣＩＮ及びＣＯＵＴあるいは負荷を切り離して測定をすることもある。このため、定電圧回路１と各素子との間にリレー回路が設けられる場合がある。この結果、定電圧回路１と各素子とを結ぶ配線が比較的長くなってしまうことがある。定電圧回路１とテスタ電源あるいは負荷を結ぶ配線長も同様に長くなる場合がある。このため、各配線（ノード）には、比較的大きな寄生インダクタンス（以下、「寄生Ｌ」とも表記する）が生じ得る。例えば、テスタ電源のＶＩＮ端子と定電圧回路１の入力電圧端子Ｔ１との間、定電圧回路１の基準電圧端子Ｔ２とテスタ電源のＧＮＤ端子との間、容量素子ＣＩＮとテスタ電源のＧＮＤ端子との間、定電圧回路１の出力電圧端子Ｔ３と容量素子ＣＯＵＴとの間、及び定電圧回路１の出力電圧端子Ｔ３と負荷（Ｌｏａｄ）との間に寄生インダクタンスが生じ得る。定電圧回路１と各素子を結ぶ配線長が長くなると、その分、寄生インダクタンスは大きくなる。

１．４ 位相特性
次に、定電圧回路１の位相特性について、図４を用いて説明する。図４は、テストモードと通常モードとにおける利得と位相の周波数依存性を示すグラフ（ボード線図）である。

図４に示すように、テストモードでは、図１で説明した第１利得段１０及び第２利得段２０において加算電流、すなわち電流Ｉ１ｂ及びＩ２ｂが流れない。このため、通常モードと比較して、テストモードの第１の極（Ｐｏｌｅ）は、低い周波数側に位置する。その結果、テストモードの場合、利得が通常モードよりも低い周波数で下がり始める。このため、利得が０ｄＢ（１倍）になる周波数（ユニティーゲイン）は、通常モードよりもテストモードの方が低くなる。テストモードと通常モードとの位相余裕（利得が０ｄＢとなる周波数での位相１８０°からの残り位相）を比較すると、通常モードよりもテストモードの方が位相余裕は大きい。すなわち、テストモードの方が安定性（発振耐性）は高い。従って、テストモードの方が、寄生インダクタンスの影響を受けにくい。

１．５ 本実施形態に係る効果
本実施形態に係る構成であれば、定電圧回路のテストの信頼性を向上できる。以下、本効果につき、詳述する。

近年スマートフォンやドライブレコーダーなどカメラを搭載する機器が増加している。これに伴いカメラに使われるイメージセンサーに電圧を供給するリニアレギュレータには、高いＰＳＲＲ特性や高速応答性が求められている。リニアレギュレータに接続された配線の寄生インダクタンスの影響によるリニアレギュレータの発振を抑制するためには、容量素子ＣＩＮ及びＣＯＵＴをリニアレギュレータの直近に接続する方が好ましい。しかし、量産テスト（出荷検査）の際には、治具の制約などから容量素子ＣＩＮ及びＣＯＵＴをリニアレギュレータの近くに接続できない場合がある。寄生インダクタンスに対するリニアレギュレータの安定性（ロバスト性）、すなわち発振耐性は、高ＰＳＲＲ特性及び高速応答性とは相反する関係にある。すなわち、リニアレギュレータのＰＳＲＲ特性及び応答性が向上すると、発振耐性は低下する。このため、リニアレギュレータのテストの信頼性が低下する。

これに対し、本実施形態に係る構成であれば、定電圧回路は、テストモードと通常モードの２つの動作モードを有し、モード選択回路を含む。テストモードの場合、第１利得段及び第２利得段の動作電流を、通常モードよりも少なくできる。この結果、例えば、定電圧回路は、出荷テスト時に高い安定性（発振耐性）を有するテストモードを使用できる。また、定電圧回路は、通常使用時には、高ＰＳＲＲ特性や高速応答性を有する通常モードを使用できる。従って、高ＰＳＲＲ特性及び高速応答性を有する定電圧回路において、テストの信頼性を向上できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる定電圧回路１の構成について２つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。

２．１ 第１例
まず、第１例の定電圧回路１の構成について、図５を用いて説明する。図５は、定電圧回路１の回路構成の一例を示す回路図である。

図５に示すように、本実施例の定電圧回路１は、第１利得段１０において、電流源１２及びスイッチ回路ＳＷ１が廃されている。その他の構成は、第１実施形態の図１と同様である。

電流源１１からノードＮＤ２に電流Ｉ１ｃが流れる。電流Ｉ１ｃは、第１実施形態で説明した電流Ｉ１ａまたはＩ１ｂと同じでもよく、異なっていてもよい。従って、動作モードによらず、第１利得段１０（差動増幅回路）には動作電流Ｉ１ｃが流れる。

２．２ 第２例
次に、第２例の定電圧回路１の構成について、図６を用いて説明する。図６は、定電圧回路１の回路構成の一例を示す回路図である。

図６に示すように、本実施例の定電圧回路１では、第１利得段１０の入力端子にＰＭＯＳトランジスタが用いられ、第２利得段２０にＮＭＯＳトランジスタが用いられている。

第１利得段１０は、ＰＭＯＳトランジスタＰ１及びＰ２、ＮＭＯＳトランジスタＮ１及びＮ２、及び電流源１１を含む。

電流源１１の一端は、ノードＮＤ１に接続され、他端は、ノードＮＤ１０に接続される。電流源１１からノードＮＤ１０に電流Ｉ１ｃが流れる。

ＰＭＯＳトランジスタＰ１の一端は、ノードＮＤ１０に接続され、他端は、ノードＮＤ１１に接続される。ＰＭＯＳトランジスタＰ１のゲートには、参照電圧ＶＲＥＦが印加される。

ＰＭＯＳトランジスタＰ２の一端は、ノードＮＤ１０に接続され、他端は、ノードＮＤ１２に接続される。ＰＭＯＳトランジスタＰ２のゲートには、電圧ＶＦＢが印加される。

ＮＭＯＳトランジスタＮ１の一端及びゲートは、ノードＮＤ１１に接続され、他端は、ノードＮＤ２に接続される。

ＮＭＯＳトランジスタＮ２の一端は、ノードＮＤ１２に接続され、他端は、ノードＮＤ２に接続され、ゲートはノードＮＤ１１に接続される。ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とは、カレントミラーを構成している。

第２利得段２０は、ＮＭＯＳトランジスタＮ３、電流源２１及び２２、並びにスイッチ回路ＳＷ２を含む。

電流源２１の一端は、ノードＮＤ１に接続され、他端は、ノードＮＤ１３に接続される。電流源２１からノードＮＤ１３に電流Ｉ２ａが流れる。

電流源２２の一端は、ノードＮＤ１に接続され、他端は、スイッチ回路ＳＷ２の一端に接続される。電流源２２からスイッチ回路ＳＷ２に電流Ｉ２ｂが流れる。

スイッチ回路ＳＷ２の他端は、ノードＮＤ１３に接続される。スイッチ回路ＳＷ２は、モード選択回路４０から受信するモード信号ＭＳに応じて、動作する。例えば、スイッチ回路ＳＷ２は、モード信号ＭＳが“Ｈ”レベルの場合、オン状態とされ、モード信号ＭＳが“Ｌ”レベルの場合、オフ状態とされる。

ＮＭＯＳトランジスタＮ３の一端は、ノードＮＤ１３に接続され、他端は、ノードＮＤ２に接続される。ＮＭＯＳトランジスタＮ３のゲートには、ノードＮＤ１２が接続される。換言すれば、ＮＭＯＳトランジスタＮ３のゲートには、第１利得段１０の出力電圧Ｖ１が印加される。

出力段３０のＰＭＯＳトランジスタＰｐのゲートには、ノードＮＤ１３が接続される。換言すれば、ＰＭＯＳトランジスタＰｐのゲートには、第２利得段２０の出力電圧Ｖ２が印加される。

他の構成は、第１実施形態の図１と同様である。

２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

なお、第２例において、第１実施形態と同様に、第１利得段１０において、電流源１１と並列に電流源１２及びスイッチ回路ＳＷ１が設けられてもよい。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、信号端子Ｔ４について２つの例を説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。

３．１ 第１例
まず、第１例について、図７を用いて説明する。図７は、定電圧回路１が搭載されたパッケージの斜視図である。

図７に示すように、パッケージ（外囲器）には、信号端子Ｔ４に接続されたテストピンが設けられている。テストピンから信号端子Ｔ４に電圧が印加される。例えば、出荷検査の場合、最終形態（出荷形態）でテストが実行される。なお、パッケージの形態は、任意に設計可能である。外部から電圧印加可能なピンの１つが信号端子Ｔ４に対応していればよい。

３．２ 第２例
まず、第２例について、図８を用いて説明する。図８は、定電圧回路１の半導体チップの斜視図である。

図８に示すように、例えば、定電圧回路１の製造工程において、組み立て前にテストが実行されてもよい。この場合、チップ表面に、信号端子Ｔ４に対応するテストパッドが設けられる。なお、テストパッドは、組み立て工程において、ボンディングされなくてもよい。

３．本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

４．第４実施形態
次に第４実施形態について説明する。第４実施形態では、第１実施形態と異なるモード選択回路４０の構成について２つの例を説明する。

４．１ 第１例
まず、第１例について、図９～図１１を用いて説明する。図９は、モード選択回路４０のブロック図である。図１０及び図１１は、それぞれモード選択回路４０の入力信号と動作モードとの関係の一例を示すテーブルである。

図９に示すように、本例のモード選択回路４０は、ＶＩＮ入力端子Ｔ５、イネーブル信号入力端子Ｔ６、及びＶＯＵＴ入力端子Ｔ７を含む。本例のモード選択回路４０は、３つの入力信号（電圧）の組み合わせに応じて、動作モードを選択する。

ＶＩＮ入力端子Ｔ５には、入力電圧端子Ｔ１と同様に、入力電圧ＶＩＮが印加される。

イネーブル信号入力端子Ｔ６には、外部から受信したイネーブル信号（ＥＮＡＢＬＥ）が入力される。例えば、イネーブル信号は、定電圧回路１をイネーブル状態にするための信号である。例えば、イネーブル信号が“Ｈ”レベルの場合、定電圧回路１は、動作状態（オン状態）とされる。

ＶＯＵＴ入力端子Ｔ７には、出力電圧ＶＯＵＴが印加される。

まず、イネーブル信号、並びに電圧ＶＩＮ及びＶＯＵＴの組み合わせの１つ目の例について説明する。

図１０に示すように、モード選択回路４０は、例えば、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差に応じてモード信号ＭＳのレベルを選択してもよい。

より具体的には、例えば、イネーブル信号が“Ｌ”レベルの場合、定電圧回路１はオフ状態とされる。

イネーブル信号が“Ｈ”レベルの状態において、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差が予め設定された電圧ＶＡ以上である場合、モード選択回路４０は、テストモードに対応する“Ｌ”レベルのモード信号ＭＳを出力する。換言すれば、出力電圧ＶＯＵＴは一定であるため、入力電圧ＶＩＮが、定電圧回路１の動作保証範囲において、（ＶＯＵＴ－ＶＡ）以下の電圧値である場合、テストモードが選択される。

他方で、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電圧差が予め設定された電圧ＶＡ未満である場合、モード選択回路４０は、通常モードに対応する“Ｈ”レベルのモード信号ＭＳを出力する。換言すれば、入力電圧ＶＩＮが、定電圧回路１の動作保証範囲において、（ＶＯＵＴ－ＶＡ）より高い電圧値である場合、通常モードが選択される。

次に、イネーブル信号ＥＮＡＢＬＥ、並びに電圧ＶＩＮ及びＶＯＵＴの組み合わせの２つ目の例について説明する。

図１１に示すように、モード選択回路４０は、例えば、入力電圧ＶＩＮと“Ｈ”レベルのイネーブル信号との電圧差に応じてモード信号ＭＳのレベルを選択してもよい。

より具体的には、例えば、イネーブル信号が“Ｌ”レベルの場合、定電圧回路１はオフ状態とされる。

イネーブル信号が“Ｈ”レベルの状態において、入力電圧ＶＩＮと“Ｈ”レベルのイネーブル信号との電圧差が予め設定された電圧ＶＢ以上である場合、モード選択回路４０は、テストモードに対応する“Ｌ”レベルのモード信号ＭＳを出力する。従って、例えば、イネーブル信号の“Ｈ”レベルの電圧が一定である場合、入力電圧ＶＩＮが、定電圧回路１の動作保証範囲において、（（“Ｈ”レベルのイネーブル信号）－ＶＢ）以下の電圧値となると、テストモードが選択される。あるいは、例えば、入力電圧ＶＩＮが一定である場合、イネーブル信号の“Ｈ”レベルの電圧が、“Ｈ”レベルと判定される電圧範囲において、（ＶＩＮ＋ＶＢ）以上の電圧値となると、テストモードが選択される。

他方で、入力電圧ＶＩＮと“Ｈ”レベルのイネーブル信号との電圧差が予め設定された電圧ＶＢ未満である場合、モード選択回路４０は、通常モードに対応する“Ｈ”レベルのモード信号ＭＳを出力する。従って、例えば、イネーブル信号の“Ｈ”レベルの電圧が一定である場合、入力電圧ＶＩＮが、定電圧回路１の動作保証範囲において、（（“Ｈ”レベルのイネーブル信号）－ＶＢ）より高い電圧値である場合、通常モードが選択される。あるいは、例えば、入力電圧ＶＩＮが一定である場合、イネーブル信号の“Ｈ”レベルの電圧が、“Ｈ”レベルと判定される電圧範囲において、（ＶＩＮ＋ＶＢ）未満の電圧値となると、通常モードが選択される。

４．２ 第２例
次に、第２例について、図１２及び図１３を用いて説明する。図１２は、モード選択回路４０のブロック図である。図１３は、それぞれモード選択回路４０の入力信号と動作モードとの関係の一例を示すタイミングチャートである。

第２例では、定電圧回路１が、ＳＰＩ（Serial Peripheral Interface）あるいはＩ２Ｃ（Inter-Integrated Circuit）といった通信フォーマットに対応している場合について説明する。定電圧回路１は、任意の規格に準拠するデジタル通信インタフェース回路を有している。そして、外部からの通信によって、定電圧回路１をテストモードへ移行させることができる。

図１２に示すように、本例のモード選択回路４０は、クロック入力端子Ｔ８、イネーブル信号入力端子Ｔ９、及びＤＡＴＡ入力端子Ｔ１０を含む。本例のモード選択回路４０は、３つの入力信号（電圧）の組み合わせに応じて、動作モードを選択する。

クロック入力端子Ｔ８には、外部から受信したクロック信号ＣＬＯＣＫが入力される。

イネーブル信号入力端子Ｔ９には、外部から受信したイネーブル信号（ＥＮＡＢＬＥ）が入力される。本例におけるイネーブル信号は、例えば、データ入力をイネーブルにするための信号である。例えば、イネーブル信号が“Ｈ”レベルの場合、モード選択回路４０は、データＤＡＴＡを受信可能状態とされる。

ＤＡＴＡ入力端子Ｔ１０には、外部から受信したデータＤＡＴＡが入力される。

次に、クロック信号ＣＬＯＣＫ、イネーブル信号、及びデータＤＡＴＡの組み合わせの一例について説明する。

図１３に示すように、例えば、イネーブル信号ＥＮＡＢＬＥが“Ｈ”レベルの期間、クロック信号ＣＬＯＣＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで、データＤＡＴＡがモード選択回路４０に取り込まれる。このとき、例えば、データＤＡＴＡが“ＬＬＬＨＬＬＬＨ”であれば、モード信号ＭＳは、“Ｌ”レベルとされる。すなわち、定電圧回路１は、テストモードを選択する。また、データＤＡＴＡが“ＬＬＬＨＬＬＬＨ”以外の場合、モード信号ＭＳは、“Ｈ”レベルとされる。すなわち、定電圧回路１は、通常モードを選択する。

４．３ 本実施形態に係る効果
本実施形態を第１～第３実施形態に適用できる。

５．変形例等
実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…定電圧回路、１０…第１利得段、１１、１２、２１、２２…電流源、２０…第２利得段、３０…出力段、４０…モード選択回路、４１…比較器、２０１～２０３…リレー回路、Ｎ１～Ｎ３、Ｐ１～Ｐ３、Ｐｐ…トランジスタ、ＳＷ１、ＳＷ２…スイッチ回路。

Claims (7)

1. 出力電圧を分割した分割電圧と、参照電圧との差分を増幅した第１電圧を出力する第１利得段と、
   ゲートに前記第１電圧が印加され、一端が入力電圧端子に接続され、他端が第１ノードに接続された第１トランジスタを含み、前記第１ノードから前記第１電圧を増幅した第２電圧を出力する第２利得段と、
   一端が前記入力電圧端子に接続され、他端が出力電圧端子に接続され、ゲートに印加された前記第２電圧に応じて、前記出力電圧を一定に制御する第２トランジスタと、
   第１動作モードまたは第２動作モードを選択する第１回路と
   を備え、
   前記第１動作モードが選択されている場合、前記第２利得段の前記第１ノードには、第１電流が流れ、前記第２動作モードが選択されている場合、前記第２利得段の前記第１ノードには、前記第１電流よりも大きい第２電流が流れる、
   定電圧回路。
2. 前記第１動作モードが選択されている場合、前記第１利得段には、第３電流が流れ、前記第２動作モードが選択されている場合、前記第１利得段には、前記第３電流よりも大きい第４電流が流れる、
   請求項１に記載の定電圧回路。
3. 前記第１回路は、第１端子を含み、
   前記第１端子に印加された第３電圧が閾値電圧以上の場合、前記第１回路は、前記第２動作モードを選択する、
   請求項１または２に記載の定電圧回路。
4. 前記第１回路は、第２端子、前記第２端子と異なる第３端子、及び前記第２及び第３端子と異なる第４端子を含み、
   前記第１回路は、前記第２端子に印加された入力電圧、前記第３端子に印加された第１信号、及び前記第４端子に印加された前記出力電圧に基づいて前記第１動作モードまたは前記第２動作モードを選択する、
   請求項１または２に記載の定電圧回路。
5. 前記第１回路は、前記第１信号が第１論理レベルにある場合、前記出力電圧と前記入力電圧との差分が予め設定された電圧差以上であれば、前記第１動作モードを選択し、前記差分が前記電圧差未満であれば、前記第２動作モードを選択する、
   請求項４に記載の定電圧回路。
6. 前記第１回路は、前記第１信号が第１論理レベルにある場合、前記入力電圧が、前記第１信号が前記第１論理レベルのときの第４電圧と、予め設定された電圧値との差分以下であれば、前記第１動作モードを選択し、前記入力電圧が前記差分より高ければ、前記第２動作モードを選択する、
   請求項４に記載の定電圧回路。
7. 通信インタフェース回路を更に備え、
   前記第１回路は、前記通信インタフェース回路を介して受信した信号に応じて、前記第１動作モードまたは前記第２動作モードを選択する、
   請求項１または２に記載の定電圧回路。
   

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