JP2022031885A

JP2022031885A - Clock changeover device

Info

Publication number: JP2022031885A
Application number: JP2021199376A
Authority: JP
Inventors: 薫小林; Kaoru Kobayashi
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2018-01-05
Filing date: 2021-12-08
Publication date: 2022-02-22
Anticipated expiration: 2038-01-05
Also published as: JP7198335B2

Abstract

PROBLEM TO BE SOLVED: To suppress fluctuation in output frequency of a PLL circuit having used a clock, when changing over to a second clock due to the interruption of input of a first clock.

SOLUTION: A clock changeover device has a first multiplying circuit 1, a second multiplying circuit 2, a clock detection circuit 4, a selection circuit 5, and a frequency divider circuit 6. The first multiplying circuit 1 and the second multiplying circuit 2 respectively multiply the first clock and the second clock by n. The selection circuit 5 changes over from the output of the first multiplying circuit 1 to the output of the second multiplying circuit 2 when the clock detection circuit 4 detects that the first clock is interrupted. The first multiplying circuit 1 freely runs even after a first clock that is an input signal is interrupted, and changes over the first clock to a second clock during the free running. The frequency divider circuit 6 divides a clock output from the selection circuit 5 into 1/n on the basis of a counted counter value.

SELECTED DRAWING: Figure 1

Description

本発明は、第１のクロック及び第２のクロックの一方が断になったときに他方に切り替える装置に関する。 The present invention relates to a device that switches to the other when one of the first clock and the second clock is cut off.

例えば放送電波を発する基地局では、クロック（クロック信号）により例えばＤＤＳ（Direct Digital Synthesizer）を介して搬送波を生成し、例えばＯＦＤＭ（Orthogonal Frequency Division Multiplexing）などのベースバンド信号により変調を行って情報を送信している。このシステムに用いられるクロックとしては、基地局内の上位システムに設けられている、例えばＶＣＸＯ（Voltage Controlled Crystal Oscillator：電圧制御発振器）から配信されるクロックを参照クロックとするＰＬＬ（Phase Locked Loop）回路の出力信号が用いられる。 For example, in a base station that emits broadcast radio waves, a carrier wave is generated by a clock (clock signal) via, for example, DDS (Direct Digital Synthesizer), and information is transmitted by modulation with a baseband signal such as OFDM (Orthogonal Frequency Division Multiplexing). I'm sending. The clock used in this system is a PLL (Phase Locked Loop) circuit whose reference clock is a clock distributed from, for example, a VCXO (Voltage Controlled Crystal Oscillator) installed in an upper system in a base station. The output signal is used.

またＶＣＸＯの出力周波数が環境温度により変化すると、送信する映像や音声が歪むなどの不具合が生じるため、基地局の外から配信される極めて周波数が安定しているクロック、例えばＲｂ（ルビジウム）発振器から出力されるクロック（高安定クロック）の周波数とＶＣＸＯから出力されるクロックの周波数とを比較し、その周波数差をベースバンド変調部に送信している。ベースバンド変調部では、前記周波数差によりＤＤＳの読み出しクロックを補正し、ＶＣＸＯの出力周波数の変動の影響を抑えるようにしている。
そしてＶＣＸＯから配信される第１のクロックと既述の高安定クロックである第２のクロックとをセレクタ（選択回路）に入力し、第１のクロックが途絶えたとき（断の状態になったとき）には、セレクタにより第２のクロックに切り替えて運用が停止しないようにしている。 In addition, if the output frequency of the VCXO changes due to the ambient temperature, problems such as distortion of the transmitted video and audio will occur. Therefore, a clock distributed from outside the base station with an extremely stable frequency, for example, an Rb (rubidium) oscillator The frequency of the output clock (highly stable clock) is compared with the frequency of the clock output from the VCXO, and the frequency difference is transmitted to the baseband modulator. In the baseband modulation unit, the read clock of the DDS is corrected by the frequency difference so as to suppress the influence of the fluctuation of the output frequency of the VCXO.
Then, the first clock delivered from the VCXO and the second clock, which is the above-mentioned highly stable clock, are input to the selector (selection circuit), and when the first clock is interrupted (when the state is cut off). ) Is switched to the second clock by the selector so that the operation does not stop.

また前記ＰＬＬ回路やセレクタなどを含むユニットには、第１のクロック供給用の信号ケーブル及び第２のクロック供給用の信号ケーブルを介して夫々第１のクロック及び第２のクロックが供給される。このためユニットの設置場所を変更するときなどにおいて例えば両ケーブルが抜かれることがあり、その場合には、ＰＬＬ回路中のＶＣＸＯの制御電圧を所定値に固定して、クロックが途絶えないようにしている。なお、ユニットの位置を変更しない場合であっても、オペレータが誤って例えば第１のクロック供給用の信号ケーブルをユニットから抜くと、第１のクロックが途絶えた状態になる。 Further, the unit including the PLL circuit, the selector, and the like is supplied with the first clock and the second clock, respectively, via the signal cable for supplying the first clock and the signal cable for supplying the second clock. For this reason, for example, both cables may be disconnected when changing the installation location of the unit. In that case, the control voltage of the VCXO in the PLL circuit is fixed to a predetermined value so that the clock is not interrupted. There is. Even if the position of the unit is not changed, if the operator mistakenly disconnects the signal cable for supplying the first clock from the unit, for example, the first clock is cut off.

以上述べたシステムにおいては、次のような課題がある。
第１のクロックが途絶えて第２のクロックに切り替わるまでの一瞬の間、ＰＬＬ回路への参照クロックの供給が停止し、このためＰＬＬ回路の位相比較回路において位相の不一致が発生し、ＶＣＸＯへ供給する周波数制御信号が大きく変動してしまう。この結果、ＰＬＬ回路の出力信号である、ベースバンド変調部に供給する動作クロックの周波数も大きく変動し、画像信号や音声信号が著しく劣化してしまう。
また両クロックが途絶えたときに、ＰＬＬ回路を固定値制御として動作させた場合、どちらかのクロックが復帰してＰＬＬ回路がオープンループからクローズループに戻ったときに、固定値とされている電圧値から再度周波数の引き込みが始まる。このためＰＬＬ回路の出力周波数が一時的に大きく変動し、同様の問題が起こる。 The system described above has the following problems.
The supply of the reference clock to the PLL circuit is stopped for a moment until the first clock is interrupted and switched to the second clock, which causes a phase mismatch in the phase comparison circuit of the PLL circuit and supplies it to the VCXO. The frequency control signal to be used fluctuates greatly. As a result, the frequency of the operating clock supplied to the baseband modulation unit, which is the output signal of the PLL circuit, also fluctuates greatly, and the image signal and the audio signal are significantly deteriorated.
If the PLL circuit is operated as a fixed value control when both clocks are interrupted, the voltage that is set as a fixed value when either clock returns and the PLL circuit returns from the open loop to the closed loop. Frequency pulling starts again from the value. Therefore, the output frequency of the PLL circuit fluctuates greatly temporarily, and the same problem occurs.

特許文献１には、ＰＬＬ回路の参照クロックである基準クロックが断になったときに、予備の発振器からのクロック信号ＢＣをＭ分周したクロック信号ＭＣに切り替える技術が記載されている。この技術においては、クロック信号ＭＣは、ＰＬＬ回路のＮ分周回路によってＮ分周されたクロック信号ＮＣに位相制御されている。
しかしながら特許文献１の技術においては、基準クロック信号ＲＣが断になったときに位相比較回路１５へのクロック信号の入力が一瞬途絶えるため、Ｎ分周されたパルス信号の位相が本来の位相とずれ、結局ＰＬＬ回路の出力信号の周波数が大きく変動する。 Patent Document 1 describes a technique for switching a clock signal BC from a spare oscillator to a clock signal MC divided by M when the reference clock, which is the reference clock of the PLL circuit, is cut off. In this technique, the clock signal MC is phase-controlled by the N-divided clock signal NC by the N-divided circuit of the PLL circuit.
However, in the technique of Patent Document 1, when the reference clock signal RC is cut off, the input of the clock signal to the phase comparison circuit 15 is interrupted for a moment, so that the phase of the N-divided pulse signal deviates from the original phase. After all, the frequency of the output signal of the PLL circuit fluctuates greatly.

特開平６－１７７７５４号公報Japanese Unexamined Patent Publication No. 6-177754

本発明はこのような事情に基づいてなされたものであり、その目的は、第１のクロックの入力が途絶えたことにより第２のクロックに切替えるときに、クロックの変動を抑えることのできる技術を提供することにある。 The present invention has been made based on such circumstances, and an object of the present invention is to provide a technique capable of suppressing clock fluctuations when switching to a second clock due to a interruption in the input of the first clock. To provide.

本発明のクロック切替え装置は、第１のクロックをｎ（ｎは偶数）逓倍する第１の逓倍回路と、
前記第１のクロックが途絶えたときに切り替えて使用される第２のクロックを逓倍する第２の逓倍回路と、
前記ｎ逓倍される前の第１のクロックの周波数の２倍以上の周波数である検出用のクロックを動作クロックとして、前記第１のクロックの有無を検出する検出回路と、
前記検出回路により第１のクロックが途絶えたことを検出したときに出力される検出信号により、第１のクロックが途絶えた後も自走する前記第１の逓倍回路の出力から第２の逓倍回路の出力に切り替える選択回路と、
前記選択回路の後段に配置され、当該選択回路から出力されるパルスをカウントするカウンタを含み、カウントしたカウンタ値に基づいて、前記選択回路から出力されるクロックを１／ｎに分周する分周回路と、を備え、
前記第１の逓倍回路から出力される第１のクロックの周波数と第２の逓倍回路から出力される第２のクロックの周波数とが同じであり、
前記検出回路は、前記第１のクロックの有無を検出することに加えて、前記第２のクロックの有無を検出するように構成され、
前記検出用のクロックは、前記選択回路に入力され、
前記選択回路は、前記検出回路が前記第１のクロック及び第２のクロックが途絶えていることを検出したときに出力される検出信号により、前記検出用のクロックを選択して前記分周回路に出力することを特徴とする。 The clock switching device of the present invention includes a first multiplication circuit that multiplies the first clock by n (n is an even number) and a first multiplication circuit.
A second multiplication circuit that multiplies the second clock that is switched and used when the first clock is interrupted.
A detection circuit that detects the presence or absence of the first clock by using a detection clock having a frequency that is at least twice the frequency of the first clock before being multiplied by n as an operating clock.
The second multiplication circuit from the output of the first multiplication circuit that runs by itself even after the first clock is interrupted by the detection signal output when the detection circuit detects that the first clock is interrupted. Selection circuit to switch to the output of
It is arranged after the selection circuit and includes a counter that counts the pulse output from the selection circuit. Based on the counted counter value, the clock output from the selection circuit is divided by 1 / n. With a circuit ,
The frequency of the first clock output from the first multiplication circuit and the frequency of the second clock output from the second multiplication circuit are the same.
The detection circuit is configured to detect the presence or absence of the second clock in addition to detecting the presence or absence of the first clock.
The clock for detection is input to the selection circuit and is input to the selection circuit.
In the selection circuit, the clock for detection is selected by the detection signal output when the detection circuit detects that the first clock and the second clock are interrupted, and the frequency division circuit is used. It is characterized by outputting .

本発明は、第１のクロックをｎ逓倍する第１の逓倍回路及び第２のクロックを逓倍する第２の逓倍回路を設け、検出回路が第１のクロックの断を検出したときに選択回路により第１の逓倍回路の出力から第２の逓倍回路の出力に切替えるようにしている。第１の逓倍回路は、入力信号である第１のクロックが途絶えた後も自走する（逓倍されたクロックがしばらくの間出力される）ため、自走している間に第２のクロックに切替えることで、クロックが消失することがない。そして選択回路の後段に、カウンタを含むと共にカウントしたカウンタ値に基づいて、選択回路から出力されるクロックを１／ｎに分周する分周回路を設けているため、クロックの切替え前後のクロックの位相差は、ｎ逓倍されたクロックの１周期分よりも小さく抑えられる。従って第１のクロックが途絶えてクロックが切り替わるときのクロックの変動を抑えることができる。 In the present invention, a first multiplication circuit for multiplying the first clock by n and a second multiplication circuit for multiplying the second clock are provided, and when the detection circuit detects a disconnection of the first clock, the selection circuit is used. The output of the first multiplication circuit is switched to the output of the second multiplication circuit. Since the first multiplication circuit self-propells even after the first clock, which is an input signal, is interrupted (the multiplied clock is output for a while), it becomes the second clock while self-propelling. By switching, the clock will not be lost. Since a frequency dividing circuit that divides the clock output from the selection circuit by 1 / n based on the counter value counted together with the counter is provided in the subsequent stage of the selection circuit, the clock before and after the clock switching is provided. The phase difference is suppressed to be smaller than one cycle of the clock multiplied by n. Therefore, it is possible to suppress the fluctuation of the clock when the first clock is interrupted and the clock is switched.

本発明のクロック切替え装置の実施形態の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of embodiment of the clock switching apparatus of this invention. セレクタに入力されるクロックの有無とセレクタにより選択されるクロックとの関係を示す説明図である。It is explanatory drawing which shows the relationship between the presence / absence of a clock input to a selector, and the clock selected by a selector. 図１に示すクロック切替え装置の各部のタイムチャートである。It is a time chart of each part of the clock switching apparatus shown in FIG. 図３に示すタイムチャートの一部を拡大して示すタイムチャートである。It is a time chart which shows by enlarging a part of the time chart shown in FIG.

図１は、本発明の実施形態に係るクロック切替え装置を含む放送機器を示すブロック図であり、放送機器は例えば放送用の基地局に設けられている。クロック切替え装置は、第１のクロックをｎ（ｎは偶数）逓倍する逓倍器を構成する第１の逓倍回路１と、前記第１のクロックが途絶えたときに切り替えて使用される第２のクロックをｎ逓倍する逓倍器を構成する第２の逓倍回路２と、を備えている。この実施形態においては各逓倍回路１、２はクロックを８逓倍するように構成されている。
第１のクロックは、放送機器の上位装置に設けられているＶＣＸＯから出力される信号であり、信号ケーブルを介して放送機器に送られる。第２のクロックは、第１のクロックよりも周波数安定性が高いクロック、例えば基地局の外部に設けられているＲｂ発振器から配信される信号であり、信号ケーブルを介して放送機器に送られる。なお、第１のクロックは以後の説明では、従属同期クロックと呼ぶ場合もある。 FIG. 1 is a block diagram showing a broadcasting device including a clock switching device according to an embodiment of the present invention, and the broadcasting device is provided in, for example, a base station for broadcasting. The clock switching device is a second clock used by switching between a first multiplying circuit 1 constituting a multiplier that multiplies the first clock by n (n is an even number) and the first clock being interrupted. A second multiplication circuit 2 constituting a multiplier for multiplying n is provided. In this embodiment, each multiplication circuit 1 and 2 are configured to multiply the clock by 8.
The first clock is a signal output from the VCXO provided in the host device of the broadcasting device, and is sent to the broadcasting device via the signal cable. The second clock is a clock having higher frequency stability than the first clock, for example, a signal distributed from an Rb oscillator provided outside the base station, and is sent to a broadcasting device via a signal cable. In the following description, the first clock may be referred to as a dependent synchronous clock.

図１中の３１はＴＣＸＯであり、第１のクロック及び第２のクロックが途絶えたことを検出する、即ちクロックの断を検出するための検出用のクロックを出力する。この例では、第１のクロック及び第２のクロックのいずれもが途絶えたときにＴＣＸＯ３１のクロックを後述のＰＬＬ回路の参照クロックとして使用することから、ＴＣＸＯ３１のクロックは第２のクロックと同じ周波数に設定されている。またこの例では、ＴＣＸＯ３１のクロックの環境温度に対する周波数安定性は、第１のクロックの周波数安定性よりも劣っている。
３は、逓倍器を構成する第３の逓倍回路であり、検出用のクロックの周波数を少なくとも第１のクロックの周波数の２倍以上の周波数とするためのものである。この例では、第３の逓倍回路３は、検出用のクロックを８逓倍するように構成されている。なおＴＣＸＯ３１から出力されたクロックは、逓倍前後のいずれにおいても検出用のクロックと呼ぶものとする。 Reference numeral 31 in FIG. 1 is a TCXO, which outputs a detection clock for detecting that the first clock and the second clock are interrupted, that is, detecting a clock break. In this example, when both the first clock and the second clock are interrupted, the TCXO31 clock is used as the reference clock of the PLL circuit described later, so that the TCXO31 clock has the same frequency as the second clock. It is set. Further, in this example, the frequency stability of the TCXO31 clock with respect to the environmental temperature is inferior to the frequency stability of the first clock.
Reference numeral 3 denotes a third multiplying circuit constituting the multiplier, for setting the frequency of the detection clock to at least twice the frequency of the first clock. In this example, the third multiplication circuit 3 is configured to multiply the detection clock by eight. The clock output from the TCXO 31 is referred to as a detection clock before and after multiplication.

４は、クロック断検出回路であり、第１の逓倍回路１に入力される第１のクロック及び第２の逓倍回路２に入力される第２のクロックを取り込み、これらのクロックの断を検出する（クロックが途絶えているか否かを判定する）ために設けられている。クロック断検出回路４は、第３の逓倍回路３により８逓倍された検出用のクロックを動作クロックとし、第１のクロック及び第２のクロックの断の有無を判定している。具体的には、動作クロックの５クロック以上の間、第１のクロック（第２のクロック）の「Ｌ」レベルが続いた場合、あるいは第１のクロック（第２のクロック）が「Ｌ」レベルから「Ｈ」レベルに移行した後、動作クロックの４クロック以内に、第１のクロック（第２のクロック）が「Ｈ」レベルから「Ｌ」レベルに移行した場合にクロック断と判定する。 Reference numeral 4 denotes a clock disconnection detection circuit, which captures the first clock input to the first multiplication circuit 1 and the second clock input to the second multiplication circuit 2 to detect the interruption of these clocks. It is provided for (determining whether or not the clock is interrupted). The clock disconnection detection circuit 4 uses the detection clock multiplied by 8 by the third multiplication circuit 3 as the operating clock, and determines whether or not the first clock and the second clock are interrupted. Specifically, when the "L" level of the first clock (second clock) continues for five or more clocks of the operating clock, or the first clock (second clock) is the "L" level. If the first clock (second clock) shifts from the "H" level to the "L" level within 4 clocks of the operating clock after shifting from the "H" level to the "H" level, it is determined that the clock is cut off.

クロック断検出回路４は、例えば各々ロジック回路からなる第１のクロックの断検出部、第２のクロックの断検出部を備えており、各断検出部はクロックが有るときには「０」がクロック切替え信号として出力され、クロックが無いとき（断であるとき）には「１」がクロック切替え信号として出力されるように構成されている。従ってクロック断検出回路４からは２ビットの信号線をなす２本のビット線を介して「０、０」（第１のクロック及び第２のクロックのいずれもが入力されているとき）、「１、０」（第１のクロックが断であるとき）、「０、１」（第２のクロックが断であるとき）、「１、１」（第１のクロック及び第２のクロックのいずれもが入力されているとき）のいずれかの信号がクロック切替え信号として出力される。 The clock disconnection detection circuit 4 includes, for example, a first clock disconnection detection unit and a second clock disconnection detection unit, each of which is composed of a logic circuit, and each disconnection detection unit is clock-switched by "0" when there is a clock. It is output as a signal, and when there is no clock (when it is disconnected), "1" is output as a clock switching signal. Therefore, from the clock disconnection detection circuit 4, "0, 0" (when both the first clock and the second clock are input) via the two bit lines forming the two-bit signal line, " 1,0 "(when the first clock is disconnected)," 0,1 "(when the second clock is disconnected)," 1,1 "(when the first clock or the second clock is disconnected) One of the signals (when is input) is output as a clock switching signal.

５は選択回路（セレクタ）、６は分周回路である。選択回路５は、第１の逓倍回路１～第３の逓倍回路３の各出力信号路の中から一つを選択して分周回路６の入力端に接続するように、言い換えれば各逓倍回路１～３から送られる、逓倍された各クロック（第１のクロック、第２のクロック、ＴＣＸＯ３１からのクロック）のいずれかを選択して分周回路６に送るように構成されている。選択回路５における前記出力信号路の選択は、クロック断検出回路４から出力される既述のクロック切替え信号に基づいて行われる。 5 is a selection circuit (selector), and 6 is a frequency dividing circuit. The selection circuit 5 selects one from the output signal paths of the first multiplication circuit 1 to the third multiplication circuit 3 and connects it to the input end of the frequency dividing circuit 6, in other words, each multiplication circuit. It is configured to select one of the multiplied clocks (first clock, second clock, clock from TCXO31) sent from 1 to 3 and send them to the frequency dividing circuit 6. The selection of the output signal path in the selection circuit 5 is performed based on the above-mentioned clock switching signal output from the clock disconnection detection circuit 4.

選択回路５は、第１のクロックが第１の逓倍回路１に入力されている場合、即ちクロック切替え信号が「０、０」あるいは「０、１」であるときには、第１の逓倍回路１の出力端が選択され、第１のクロックが断かつ第２のクロックが第２の逓倍回路２に入力されている場合、即ちクロック切替え信号が「１、０」であるときには、第２の逓倍回路２が選択され、両クロックが断である場合、即ちクロック切替え信号が「１、１」であるときには、第３の逓倍回路３が選択されるように構成されている。
図２は、第１のクロック及び第２のクロックの有無と選択回路５で選択されたクロックとの関係を示している。 The selection circuit 5 is the first multiplication circuit 1 when the first clock is input to the first multiplication circuit 1, that is, when the clock switching signal is "0, 0" or "0, 1". When the output end is selected, the first clock is cut off, and the second clock is input to the second multiplication circuit 2, that is, when the clock switching signal is "1, 0", the second multiplication circuit When 2 is selected and both clocks are disconnected, that is, when the clock switching signal is "1, 1", the third multiplication circuit 3 is configured to be selected.
FIG. 2 shows the relationship between the presence / absence of the first clock and the second clock and the clock selected by the selection circuit 5.

分周回路６は、この例では選択回路５により選択されたクロックをカウントする３ビットのカウンタを備えており、カウンタのカウンタ値のＭＳＢ（最上位ビット）を出力するように構成されている。カウンタは、十進法で０から７までの値を出力することから、ＭＳＢはカウント値が０～３までは「０」、カウント値が４～７までは「１」であり、従ってＭＳＢは、分周回路６に入力されたクロックを１／８に分周されたクロックに相当する。なお、分周回路６においては、カウンタ値のＭＳＢをそのまま出力させてもよいが、反転させて出力させてもよい。反転の有無については、本実施形態の作用、効果に何ら影響を与えるものではないが、後述の図３のタイムチャートでは、ＭＳＢを反転させた信号をＰＬＬ回路の参照クロックとしている。
分周回路６は、このような構成に限られるものではなく、選択回路５から出力されるクロックの周波数を逓倍前の周波数に、即ち１／ｎ（この例では１／８）に分周する構成であれば、上述の構成に限られるものではない。 In this example, the frequency dividing circuit 6 includes a 3-bit counter that counts the clock selected by the selection circuit 5, and is configured to output the MSB (most significant bit) of the counter value of the counter. Since the counter outputs a value from 0 to 7 in decimal notation, the MSB is "0" for count values 0 to 3 and "1" for count values 4 to 7, so the MSB is minutes. This corresponds to a clock obtained by dividing the clock input to the peripheral circuit 6 by 1/8. In the frequency dividing circuit 6, the MSB of the counter value may be output as it is, or it may be inverted and output. The presence or absence of inversion does not affect the operation and effect of the present embodiment at all, but in the time chart of FIG. 3 described later, the signal in which the MSB is inverted is used as the reference clock of the PLL circuit.
The frequency dividing circuit 6 is not limited to such a configuration, and divides the frequency of the clock output from the selection circuit 5 to the frequency before multiplication, that is, 1 / n (1/8 in this example). The configuration is not limited to the above configuration.

分周回路６の後段には、ＰＬＬ回路７が設けられている。ＰＬＬ回路７は、分周回路６から出力されるクロックを参照クロックとして、ＶＣＸＯ７１の出力信号の周波数を分周回路７２にて１／Ｎに分周した信号と参照クロック（参照信号）との位相を位相比較部７３にて比較し、その比較量に応じた制御電圧によりＶＣＸＯ７１の出力周波数を制御するように構成されている。 A PLL circuit 7 is provided after the frequency dividing circuit 6. The PLL circuit 7 uses the clock output from the frequency dividing circuit 6 as a reference clock, and divides the frequency of the output signal of the VCXO 71 into 1 / N by the frequency dividing circuit 72, and the phase of the reference clock (reference signal). Is compared by the phase comparison unit 73, and the output frequency of the VCXO 71 is controlled by a control voltage according to the comparison amount.

８１は、ベースバンド変調部であり、ＰＬＬ回路７から出力される出力信号をクロックとして、このクロックに対応する搬送波にベースバンド送信信号を載せて高周波変調部８２を介して送信するための回路部である。ベースバンド変調部８１には、クロックをアナログ波として出力するために例えば「背景技術」の項目にて述べたようにＤＤＳが設けられている。
第１のクロックに説明を戻すと、第１のクロックは第２のクロックに比べて周波数の安定性が低いことから、例えば環境温度により周波数が変動することから、補正値算出回路８３にて第１のクロックと第２のクロックとの周波数差を検出し、検出した周波数差を用いてＤＤＳの動作を補正している。具体的には、ＰＬＬ回路７から出力されたクロックの周波数を前記周波数差に対応する補正値により補正して、即ち第１のクロックの周波数が第２のクロックの周波数よりも高い場合（低い場合）には補正値だけ差し引いて（加算して）、ＤＤＳの動作を安定化させ、送信信号の劣化を抑えている。
またこの例では、第１のクロック及び第２のクロックが断になったときに（途絶えたときに）、ＴＣＸＯ３１の出力信号をクロックとして使用することから、ＴＣＸＯ３１の出力信号を第１のクロックに同期させるための周波数同期回路３２が設けられている。周波数同期回路３２は、例えばＴＣＸＯ３１と共にＰＬＬ回路を構成するように、ＴＣＸＯ３１の出力を分周する分周器、当該分周器からの周波数信号と第１のクロックとの位相を比較する位相比較器などを備えている。なお、周波数同期回路３２は、設けなくともよい。 Reference numeral 81 denotes a baseband modulation unit, which uses an output signal output from the PLL circuit 7 as a clock, mounts a baseband transmission signal on a carrier wave corresponding to this clock, and transmits the baseband transmission signal via the high frequency modulation unit 82. Is. The baseband modulation unit 81 is provided with a DDS, for example, as described in the item of "Background Technique" in order to output the clock as an analog wave.
Returning to the explanation to the first clock, since the frequency stability of the first clock is lower than that of the second clock, for example, the frequency fluctuates depending on the ambient temperature, the correction value calculation circuit 83 is used for the first clock. The frequency difference between the first clock and the second clock is detected, and the operation of the DDS is corrected by using the detected frequency difference. Specifically, when the frequency of the clock output from the PLL circuit 7 is corrected by the correction value corresponding to the frequency difference, that is, when the frequency of the first clock is higher (lower) than the frequency of the second clock. ) Is subtracted (added) only by the correction value to stabilize the operation of the DDS and suppress the deterioration of the transmission signal.
Further, in this example, when the first clock and the second clock are interrupted (when the second clock is interrupted), the output signal of the TCXO31 is used as a clock, so that the output signal of the TCXO31 is used as the first clock. A frequency synchronization circuit 32 for synchronization is provided. The frequency synchronization circuit 32 is a frequency divider that divides the output of the TCXO 31 so as to form a PLL circuit together with the TCXO 31, and a phase comparator that compares the phase of the frequency signal from the divider with the first clock. And so on. The frequency synchronization circuit 32 does not have to be provided.

次に上述の実施形態の作用について説明する。今、例えば基地局内の上位装置に設けられたＶＣＸＯから送られる第１のクロック（従属同期クロック）、Ｒｂ発振器から送られる第２のクロック、及び図１に示す放送機器の近くに設置されているＴＣＸＯ３１から送られる第３のクロックが夫々逓倍回路１～３に入力されているものとする。この場合には、クロック断検出回路４の２ビットのクロック切替え信号は、「０、０」であることから、選択回路５では、第１の逓倍回路１にて８逓倍された第１のクロックが選択されている。そして第１のクロックが分周回路６に送られ、８分周されて逓倍前の元の周波数に戻り、ＰＬＬ回路７の位相比較器７３に参照クロックとして入力される。
そしてＰＬＬ回路７から出力された周波数信号がクロックとしてベースバンド変調部８１に入力され、このクロックの周波数が補正値算出回路８３から得られる補正値により補正され、補正後のクロックに基づいて生成された搬送波にベースバンド送信信号が載せられて送信される。 Next, the operation of the above-described embodiment will be described. Now, for example, it is installed near the first clock (dependent synchronous clock) sent from the VCXO provided in the host device in the base station, the second clock sent from the Rb oscillator, and the broadcasting equipment shown in FIG. It is assumed that the third clock sent from the TCXO 31 is input to the multiplication circuits 1 to 3, respectively. In this case, since the 2-bit clock switching signal of the clock disconnection detection circuit 4 is "0, 0", in the selection circuit 5, the first clock multiplied by 8 by the first multiplication circuit 1 Is selected. Then, the first clock is sent to the frequency dividing circuit 6, divided by 8 and returned to the original frequency before multiplication, and is input to the phase comparator 73 of the PLL circuit 7 as a reference clock.
Then, the frequency signal output from the PLL circuit 7 is input to the baseband modulation unit 81 as a clock, the frequency of this clock is corrected by the correction value obtained from the correction value calculation circuit 83, and the clock is generated based on the corrected clock. The baseband transmission signal is carried on the carrier wave and transmitted.

続いて第１のクロックが断になったときのクロックの切替えの様子を図３及び図４を参照しながら説明する。図３において、各信号のタイムチャートごとに付した符号（ａ）、（ｂ）等は、図１に示した符号（ａ）、（ｂ）等に対応しており、また図３の下部に信号の説明を記載している。図４は、クロックの切替わりのタイミング付近を拡大して示したタイムチャートである。
時刻ｔ０にて第１のクロックが断になったとすると、クロック断検出回路４では、例えば第１のクロックを８逓倍した周波数に相当する第３の逓倍回路３からの検出用クロックの５個分に対応する時間以上の間、第１のクロックの信号ラインのレベルが「Ｌ」レベルとなっているため、第１のクロックが断になったと判断する。なお、図３の例では、クロック断の検出に対してマージンをとっており、検出用クロックが９個入力される間、第１のクロックの信号ラインのレベルが「Ｌ」レベルとなっていることにより、時刻ｔ１にてクロック切替え信号が「１、０」に切り替わる。なお、図３の（ｅ）では便宜上、切り替え前を「Ｌ」レベル、切り替え後を「Ｈ」レベルで表している。
一方、第１の逓倍回路１はクロックの入力が途絶えた後、しばらく自走しており（８逓倍のクロックが出力され）、従ってクロック切替え信号が「１、０」に切り替わるタイミング（時刻ｔ１）の直前においても、選択回路５には、第１の逓倍回路１にて８逓倍された第１のクロックが入力されている。既述のように分周回路６内のカウンタのカウンタ値が「０」または「７」になったときに分周回路６の出力信号のレベルが「Ｌ」レベルから「Ｈ」レベルに変わるため、図３の例において、カウンタ値が「５」のときに、クロック切替え信号が「１、０」に切り替わったとすると、このタイミングでは、（ｉ）に示すようにＰＬＬ回路７に入力される参照クロックのレベルは「Ｌ」である。
そして時刻ｔ１にて選択回路５にて選択されるクロックは、第１のクロックから第２のクロックに切り替わり、時刻ｔ１以降に初めて分周回路６に入力されたクロックにより、分周回路６内のカウンタのカウンタ値が「５」から「６」にカウントアップされ、続く第２のクロックによりカウンタ値が、「７」になって、分周回路６の出力信号のレベルが「Ｌ」レベルから「Ｈ」レベルに変わる。 Subsequently, the state of clock switching when the first clock is cut off will be described with reference to FIGS. 3 and 4. In FIG. 3, the reference numerals (a), (b) and the like attached to each signal time chart correspond to the reference numerals (a), (b) and the like shown in FIG. 1, and are also shown in the lower part of FIG. Describes the signal. FIG. 4 is an enlarged time chart showing the vicinity of the timing of switching the clock.
Assuming that the first clock is interrupted at time t0, in the clock disconnection detection circuit 4, for example, five detection clocks from the third multiplication circuit 3 corresponding to the frequency obtained by multiplying the first clock by eight Since the level of the signal line of the first clock is the "L" level for the time corresponding to or more than the time corresponding to, it is determined that the first clock is cut off. In the example of FIG. 3, a margin is taken for the detection of the clock disconnection, and the level of the signal line of the first clock is the “L” level while nine detection clocks are input. As a result, the clock switching signal is switched to "1, 0" at time t1. In FIG. 3 (e), for convenience, the level before switching is represented by the “L” level and the level after switching is represented by the “H” level.
On the other hand, the first multiplication circuit 1 is self-propelled for a while after the clock input is cut off (the clock of 8 multiplications is output), and therefore the timing at which the clock switching signal is switched to "1, 0" (time t1). Even immediately before, the first clock multiplied by 8 in the first multiplication circuit 1 is input to the selection circuit 5. As described above, when the counter value of the counter in the frequency dividing circuit 6 becomes "0" or "7", the level of the output signal of the frequency dividing circuit 6 changes from the "L" level to the "H" level. , In the example of FIG. 3, if the clock switching signal is switched to “1, 0” when the counter value is “5”, at this timing, the reference input to the PLL circuit 7 as shown in (i). The clock level is "L".
Then, the clock selected by the selection circuit 5 at the time t1 is switched from the first clock to the second clock, and the clock input to the frequency dividing circuit 6 for the first time after the time t1 causes the clock in the frequency dividing circuit 6 to be input. The counter value of the counter is counted up from "5" to "6", the counter value is changed to "7" by the subsequent second clock, and the level of the output signal of the frequency dividing circuit 6 is changed from "L" level to "6". Change to "H" level.

従って、各々８逓倍された第１のクロックと第２のクロックとの位相差の分だけ、カウント値が「５」を維持する時間がこの例では短くなる。このため本来の参照クロック（第１のクロックの断がない場合の参照クロック）と実際の参照クロック（第１のクロックの断が発生して第２のクロックに切り替わった場合の参照クロック）との間で位相差Δｔが生じる。しかしながらこの位相差Δｔは、逓倍前の第２のクロックの１／８の位相差以内に抑えられ、従ってＰＬＬ回路７の出力周波数の変動が抑えられる。 Therefore, in this example, the time for maintaining the count value of "5" is shortened by the phase difference between the first clock and the second clock, which are each multiplied by eight. Therefore, the original reference clock (reference clock when the first clock is not interrupted) and the actual reference clock (reference clock when the first clock is interrupted and switched to the second clock) A phase difference Δt is generated between them. However, this phase difference Δt is suppressed to within 1/8 of the phase difference of the second clock before multiplication, and therefore the fluctuation of the output frequency of the PLL circuit 7 is suppressed.

また、第２のクロックに切り替わって運用している間であって、第１のクロックが未だ復帰していないときに、第２のクロックの断が発生すると、クロック断検出回路４から出力されるクロック切替え信号は「１、１」となるので、選択回路５は、ＴＣＸＯ３１から出力される検出用クロックであって、第３の逓倍回路３にて８逓倍されたクロックが選択される。この場合においても第２のクロックが断になった後も第２の逓倍回路２が自走することから、同様にして分配回路６のカウントの対象となるクロックが第２のクロックから検出用のクロックに切り替わり、分周回路６の出力レベルがカウンタ値に応じて「Ｈ」レベルまたは「Ｌ」となる。従って同様にＰＬＬ回路７の出力周波数の変動が抑えられ、第１のクロック及び第２のクロックのいずれもが断になったときにＰＬＬ回路７を「背景技術」の項目にて述べた固定電圧制御モードとする場合に比べて、格段に有利である。
なお第３の逓倍回路３はの逓倍数は「８」に限られるものではなく、２倍以上の周波数に逓倍するものであればよい。 Further, if the second clock is interrupted while the second clock is switched to the operation and the first clock has not been restored yet, the clock disconnection detection circuit 4 outputs the output. Since the clock switching signal is "1, 1", the selection circuit 5 is the detection clock output from the TCXO 31, and the clock multiplied by 8 is selected by the third multiplication circuit 3. In this case as well, since the second multiplication circuit 2 runs on its own even after the second clock is cut off, the clock to be counted by the distribution circuit 6 is similarly detected from the second clock. The clock is switched, and the output level of the frequency dividing circuit 6 becomes "H" level or "L" depending on the counter value. Therefore, similarly, the fluctuation of the output frequency of the PLL circuit 7 is suppressed, and when both the first clock and the second clock are cut off, the PLL circuit 7 is subjected to the fixed voltage described in the item of "Background Technique". This is significantly more advantageous than the control mode.
The multiplication factor of the third multiplication circuit 3 is not limited to "8", and may be a multiplication factor of a frequency of 2 times or more.

以上述べたように上述実施の形態によれば、第１のクロック及び第２のクロックを夫々ｎ逓倍すると共に、逓倍回路１（２）の入力が途絶えた後も自走することを利用し、分周回路６のカウンタ値に基づいて選択回路５から出力されるクロックを１／ｎに分周しているため、クロックの切替え前後のクロックの位相差を小さく抑えられる。クロックが切り替わるときのクロックの変動を極力抑えることが要請されている、例えば放送電波を発する基地局におけるベースバンド変調を行う場合に使用するクロックの切替えにあたって本発明を適用することは極めて有用である。 As described above, according to the above-described embodiment, the first clock and the second clock are multiplied by n, respectively, and the clock is self-propelled even after the input of the multiplication circuit 1 (2) is interrupted. Since the clock output from the selection circuit 5 is divided by 1 / n based on the counter value of the frequency dividing circuit 6, the phase difference between the clocks before and after the clock switching can be suppressed to a small value. It is extremely useful to apply the present invention in switching the clock used when performing baseband modulation in a base station that emits broadcast radio waves, for example, which is required to suppress the fluctuation of the clock when the clock is switched as much as possible. ..

１～３逓倍回路
３１ＴＣＸＯ
４クロック断検出回路
５選択回路
６分周回路
７ＰＬＬ回路
７１ＶＣＸＯ
７３位相比較器
８１ベースバンド変調部 1-3 multiplication circuit 31 TCXO
4 Clock disconnection detection circuit 5 Selection circuit 6 Dividing circuit 7 PLL circuit 71 VCXO
73 Phase comparator 81 Baseband modulator

本発明のクロック切替え装置は、第１のクロックをｎ（ｎは偶数）逓倍する第１の逓倍回路と、
前記第１のクロックが途絶えたときに切り替えて使用される第２のクロックを逓倍する第２の逓倍回路と、
前記ｎ逓倍された後の第１のクロックの周波数と同じ周波数である検出用のクロックを動作クロックとして、前記第１のクロックの有無を検出する検出回路と、
前記検出回路により第１のクロックが途絶えたことを検出したときに出力される検出信号により、第１のクロックが途絶えた後も自走する前記第１の逓倍回路の出力から第２の逓倍回路の出力に切り替える選択回路と、
前記選択回路の後段に配置され、当該選択回路から出力されるパルスをカウントするカウンタを含み、カウントしたカウンタ値に基づいて、前記選択回路から出力されるクロックを１／ｎに分周する分周回路と、を備え、
前記第１の逓倍回路から出力される第１のクロックの周波数と第２の逓倍回路から出力される第２のクロックの周波数とが同じであり、
前記検出回路は、前記第１のクロックの有無を検出することに加えて、前記第２のクロックの有無を検出するように構成され、
前記検出用のクロックは、前記選択回路に入力され、
前記選択回路は、前記検出回路が前記第１のクロック及び第２のクロックが途絶えていることを検出したときに出力される検出信号により、前記検出用のクロックを選択して前記分周回路に出力することを特徴とする。 The clock switching device of the present invention includes a first multiplication circuit that multiplies the first clock by n (n is an even number) and a first multiplication circuit.
A second multiplication circuit that multiplies the second clock that is switched and used when the first clock is interrupted.
A detection circuit that detects the presence or absence of the first clock, using the detection clock, which has the same frequency as the frequency of the first clock after n multiplication, as the operating clock.
The second multiplication circuit from the output of the first multiplication circuit that runs by itself even after the first clock is interrupted by the detection signal output when the detection circuit detects that the first clock is interrupted. Selection circuit to switch to the output of
It is arranged after the selection circuit and includes a counter that counts the pulse output from the selection circuit. Based on the counted counter value, the clock output from the selection circuit is divided by 1 / n. With a circuit ,
The frequency of the first clock output from the first multiplication circuit and the frequency of the second clock output from the second multiplication circuit are the same.
The detection circuit is configured to detect the presence or absence of the second clock in addition to detecting the presence or absence of the first clock.
The clock for detection is input to the selection circuit and is input to the selection circuit.
In the selection circuit, the clock for detection is selected by the detection signal output when the detection circuit detects that the first clock and the second clock are interrupted, and the frequency division circuit is used. It is characterized by outputting .

本発明は、第１のクロックをｎ逓倍する第１の逓倍回路及び第２のクロックを逓倍する第２の逓倍回路を設け、検出回路が第１のクロックの断を検出したときに選択回路により第１の逓倍回路の出力から第２の逓倍回路の出力に切替えるようにしている。第１の逓倍回路は、入力信号である第１のクロックが途絶えた後も自走する（逓倍されたクロックがしばらくの間出力される）ため、自走している間に第２のクロックに切替えることで、クロックが消失することがない。そして選択回路の後段に、カウンタを含むと共にカウントしたカウンタ値に基づいて、選択回路から出力されるクロックを１／ｎに分周する分周回路を設けているため、クロックの切替え前後のクロックの位相差は、選択回路に入力されたクロックの１周期分よりも小さく抑えられる。従って第１のクロックが途絶えてクロックが切り替わるときのクロックの変動を抑えることができる。

In the present invention, a first multiplication circuit for multiplying the first clock by n and a second multiplication circuit for multiplying the second clock are provided, and when the detection circuit detects a disconnection of the first clock, the selection circuit is used. The output of the first multiplication circuit is switched to the output of the second multiplication circuit. Since the first multiplication circuit self-propells even after the first clock, which is an input signal, is interrupted (the multiplied clock is output for a while), it becomes the second clock while self-propelling. By switching, the clock will not be lost. Since a frequency dividing circuit that divides the clock output from the selection circuit by 1 / n based on the counter value counted together with the counter is provided in the subsequent stage of the selection circuit, the clock before and after the clock switching is provided. The phase difference is suppressed to be smaller than one cycle of the clock input to the selection circuit . Therefore, it is possible to suppress the fluctuation of the clock when the first clock is interrupted and the clock is switched.

Claims

A first multiplication circuit that multiplies the first clock by n (n is an even number),
A second multiplication circuit that multiplies the second clock that is switched and used when the first clock is interrupted.
A detection circuit that detects the presence or absence of the first clock by using a detection clock having a frequency that is at least twice the frequency of the first clock before being multiplied by n as an operating clock.
The second multiplication circuit from the output of the first multiplication circuit that runs by itself even after the first clock is interrupted by the detection signal output when the detection circuit detects that the first clock is interrupted. Selection circuit to switch to the output of
It is arranged after the selection circuit and includes a counter that counts the pulse output from the selection circuit. Based on the counted counter value, the clock output from the selection circuit is divided by 1 / n. With a circuit ,
The frequency of the first clock output from the first multiplication circuit and the frequency of the second clock output from the second multiplication circuit are the same.
The detection circuit is configured to detect the presence or absence of the second clock in addition to detecting the presence or absence of the first clock.
The clock for detection is input to the selection circuit and is input to the selection circuit.
In the selection circuit, the clock for detection is selected by the detection signal output when the detection circuit detects that the first clock and the second clock are interrupted, and the frequency division circuit is used. A clock switching device characterized by outputting .