JP2022022172A - 裏面パワーレールを備えた半導体デバイス及びその製造方法 - Google Patents
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- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/772—Field effect transistors
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
Abstract
【課題】裏面ソース／ドレインコンタクトを有する半導体デバイス及びその製造方法を提供する。【解決手段】半導体デバイスは、上面及び底面を有するエピタキシャルソース／ドレイン特徴部６６と、該ソース／ドレイン特徴部の上面に接して形成された第１のシリサイド層９０と、第１のシリサイド層９０上に形成された第１の導電性特徴部９２と、該ソース／ドレイン特徴部の底面よりも下方にある本体部と第１の導電性特徴部９２に接する、本体部から延びる第１の側壁部とを有する第２の導電性構造体と、を備える。【選択図】図２８Ｃ
Description
半導体業界は、様々な電子部品の集積密度における絶え間ない向上のため、継続的かつ急速な成長を遂げてきた。ほとんどの場合、この集積密度の向上は、最小加工寸法の縮小が繰り返されることによるものであり、より多くの部品を所定のチップ面積に集積することを可能にする。最小加工寸法が小さいほど、金属間接続層における金属層のルーティングも複雑になる。したがって、上記問題を解決する必要がある。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々な特徴部が一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
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本開示の実施形態に係る半導体デバイスの製造工程の各段階を模式的に示す。
本開示の実施形態に係る半導体デバイスの製造工程の各段階を模式的に示す。
以下の開示は、提供された主題の異なる特徴部を実施するための多くの異なる実施形態又は実施例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、簡略さと明瞭性を目的として、それ自体では、説明した様々な実施形態及び／又は構成の関係を示すものではない。
さらに、本明細書では、説明を容易にするために、「下方」、「下」、「下側」、「上」、「上方」、「上面」、「上側」などのような空間的に相対的な用語を使用して、図面に示すように、ある要素又は特徴部と別の要素又は特徴部との関係について説明し得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
前述は、本開示に記載される実施形態のいくつかの態様を大まかに概説する。本明細書に記載のいくつかの実施形態は、ナノシートチャネルＦＥＴｓの文脈で説明されているが、本開示のいくつかの態様の実装は、他のプロセス及び／又は他のデバイス、例えば、プレーナ型ＦＥＴ、Ｆｉｎ－ＦＥＴｓ、水平型ゲートオールアラウンド（ＨＧＡＡ）、ＦＥＴｓ、垂直型ゲートオールアラウンド（ＶＧＡＡ）ＦＥＴ、及びその他の適切なデバイスに使用され得る。当業者は、本開示の範囲内で行われる可能性のある他の修正を容易に理解する。また、各方法実施形態は、具体的な順序で記述されてもよいが、他の様々な方法実施形態は、任意の論理的順序で実行されてもよく、又は本明細書に記載されたものよりも少ない又は多い工程を含んでもよい。本開示において、ソース／ドレインとは、ソース及び／又はドレインを指す。ソースとドレインは交換可能に使用される。
ゲートオールアラウンド（Ｇａｔｅ Ａｌｌａｒｏｕｎｄ）トランジスタ構造は、任意の適切な方法でパターニングされ得る。例えば、該構造は、ダブルパターニング又はマルチパターニングプロセスを含む、１つ以上のフォトリソグラフィプロセスを使用してパターニングされ得る。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層が除去され、残りのスペーサを使用してＧＡＡ構造をパターニングし得る。
集積回路（ＩＣ）は、典型的には、半導体基板上に形成された電界効果トランジスタと金属配線層などの複数の半導体デバイスを含む。半導体デバイスを電源、入出力信号および相互に接続するように設計される配線層は、信号線と、正電圧レール（ＶＤＤ）、グランドレール（ＧＮＤ）等のパワーレールとを含んでもよい。半導体デバイスの小型化に伴い、金属パワーレール及び信号線用のスペースが小さくなる。
本開示の実施形態は、基板の裏側に形成されたパワーレールに接続するための金属接点を有する半導体デバイス、及びそのような半導体デバイスを製造するための方法を提供する。パワーレールが基板の裏側に形成される場合、配線工程（ＢＥＯＬ）の金属層は、性能が向上したマスクの数を減らして製造されてもよく、電界効果トランジスタ（ＦＥＴｓ）のゲート幅を広くすることができ、また、パワーレールの幅も広げることができる。裏面及び裏面パワーレール上の金属接点は、ＢＥＯＬ工程を完了して基板を反転させた後に行われる裏面工程によって形成される。その結果、裏面工程は、ＢＥＯＬ構造の完全性を維持するための条件内で実行される。例えば、ソース／ドレイン領域等の活性半導体領域と裏面金属接点との間にシリサイド層を形成することが困難である。本開示の実施形態は、裏面工程中に形成され、基板の前面に形成されたシリサイド層を介してソース／ドレイン特徴部と接続する導電性特徴部を有する半導体デバイスを提供する。
図１－２８Ｃは、本開示の一実施形態に係るナノシートＦＥＴデバイスを製造する様々な段階を示す。この方法の追加の実施形態について、追加の動作を図１－２８Ｃに示すプロセスの前、その間、及びその後に提供することができ、以下に説明する動作の一部を置き換えたり、削除したりすることができる。動作／プロセスの順序は交換可能である。
図１において、基板１０は、その上に半導体デバイスを形成するために提供される。基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ及びＩｎＰなどの単結晶半導体材料を含み得るが、これらに限定されない。基板１０は、回路設計に応じて様々なドーピング構成を含み得る。 例えば、Ｎ型電界効果トランジスタ（ＮＦＥＴ）やＰ型電界効果トランジスタ（ＰＦＥＴ）などの様々なデバイスタイプのために設計された領域の基板１０に、ｎウェル、ｐウェルなどの異なるドーピング分布を形成し得る。いくつかの実施形態では、基板１０は、強化用の絶縁体構造１２を含むシリコンオンインシュレータ（ＳＯＩ）基板であり得る。
基板１０は、表面１０ｆと裏面１０ｂとを有する。基板１０の表面１０ｆ上の領域にバッファ層１４が形成される。バッファ層１４は、格子定数を基板１０の格子定数から基板１０上に形成されたソース／ドレイン領域の格子定数に徐々に変化させるように機能する。バッファ層１４は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅ、ＳｉＧｅＢ、ＳｉＰ、ＳｉＡｓ等の単結晶半導体材料をエピタキシャル成長させて形成され得る。いくつかの実施形態では、バッファ層１４は、約５ｎｍから約５０ｎｍの間の厚さを有する。
バッファ層１４上に半導体積層体２０が形成される。半導体積層体２０は、ナノシートチャネルＦＥＴ等のマルチゲートデバイスにおけるナノシートチャネルの形成を容易にするために、異なる材料からなる交互の半導体層を含む。いくつかの実施形態では、半導体積層体２０は、第２の半導体層２４に挟まれた第１の半導体層２２を含む。第１の半導体層２２と第２の半導体層２４とは、酸化速度及び／又はエッチング選択性が異なる。
後の製造段階では、半導体層２４の一部がマルチゲートデバイスにおけるナノシートチャネルを形成する。３つの第１の半導体層２２および３つの第２の半導体層２４は、例として図１に示されるように交互に配置される。多かれ少なかれ半導体層２２および２４は、形成される半導体デバイス内の所望のチャネル数に応じて、半導体積層体２０に含まれ得る。いくつかの実施形態では、半導体層２４の数は、１－１０である。
半導体層２２、２４は、分子線エピタキシー（ＭＢＥ）法、有機金属気相成長（ＭＯＣＶＤ）法、及び／又は他の適切なエピタキシャル成長法により形成され得る。いくつかの実施形態では、半導体層２４は、基板１０と同じ材料を含む。いくつかの実施形態では、半導体層２２及び２４は、基板１０と異なる材料を含む。いくつかの実施形態では、半導体層２２、２４は、格子定数の異なる材料で構成される。いくつかの実施形態では、第１の半導体層２２は、エピタキシャル成長されたシリコンゲルマニウム（ＳｉＧｅ）層を含み、第２の半導体層２４は、エピタキシャル成長されたシリコン（Ｓｉ）層を含む。代替的に、いくつかの実施形態では、半導体層２２及び２４のいずれかは、Ｇｅなどの他の材料、ＳｉＣ、ＧｅＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ及び／又はＩｎＳｂ等の化合物半導体、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰ等の合金半導体、又はこれらの組み合わせを含み得る。
いくつかの実施形態では、各第２の半導体層２４は、約５ｎｍから約３０ｎｍの範囲の厚さを有する。他の実施形態では、各第２の半導体層２４は、約１０ｎｍから約２０ｎｍの範囲の厚さを有する。いくつかの実施形態では、各第２の半導体層２４は、約６ｎｍから約１２ｎｍの範囲の厚さを有する。いくつかの実施形態では、半導体積層体２０内の第２の半導体層２４は、厚さが均一である。チャネル領域内の第１の半導体層２２は、最終的に除去され得、その後に形成されるマルチゲートデバイス用の隣接するチャネル領域間の垂直距離を定義するのに役立つ。いくつかの実施形態では、第１の半導体層２２の厚さは、第２の半導体層２４の厚さ以上である。いくつかの実施形態では、各第１の半導体層２２は、約５ｎｍから約５０ｎｍの範囲の厚さを有する。他の実施形態では、各第１の半導体層２２は、約１０ｎｍから約３０ｎｍの範囲の厚さを有する。
図２では、半導体積層体２０、バッファ層１４及び基板１０の一部から半導体フィン３０が形成される。半導体フィン３０は、半導体積層体２０上に形成されたハードマスク（図示せず）をパターン化すること、および１つ以上のエッチングプロセスによって形成され得る。各半導体フィン３０は、半導体層２２、２４を含む上部と、基板１０から形成されたウェル部分３２とを有する。図２において、半導体フィン３０はＸ方向に沿って形成される。半導体フィン３０のＹ方向に沿った幅Ｗ１は、約１０ｎｍから約４０ｎｍの範囲にある。いくつかの実施形態では、半導体フィン３０のＹ方向に沿った幅Ｗ１は、約２０ｎｍから約３０ｎｍの範囲にある。
図３において、基板１０上に分離層３６が形成され、隣接する半導体フィン３０間の分離層３６にハイブリッドフィン３４が形成される。分離層３６は、高密度プラズマ化学気相堆積法（ＨＤＰ－ＣＶＤ法）、流動性ＣＶＤ法（ＦＣＶＤ法）、又は他の適切な堆積プロセスにより形成され得る。いくつかの実施形態では、分離層３６は、原子層堆積（ＡＬＤ）などの適切な堆積プロセスによって半導体フィン３０を覆うように共形に形成される。いくつかの実施形態では、分離層３６は、酸化ケイ素、窒化ケイ素、酸窒化シリコン、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、Ｌｏｗ－ｋ誘電体、それらの組み合わせを含み得る。
いくつかの実施形態では、分離層３６のコンフォーマル堆積は、隣接する半導体フィン３０の間の分離層３６に形成されたトレンチをもたらす。続いて、トレンチは、１つ以上の誘電体層で充填されて、その中にハイブリッドフィン３４を形成する。ハイブリッドフィン３４の形成後、化学機械研磨（ＣＭＰ）プロセスなどの平坦化プロセスが実行されて、半導体フィン３０が露出するまで、過剰な分離層３６およびハイブリッドフィン３４が除去される。
いくつかの実施形態では、ダミーフィン又は誘電体フィンともいうハイブリッドフィン３４は、ｈｉｇｈ－ｋ誘電体材料層、ｌｏｗ－ｋ誘電体材料層、又はｈｉｇｈ－ｋ上部とｌｏｗ－ｋ下部を含む２層誘電体材料を含む。 いくつかの実施形態では、ハイブリッドフィン３４は、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ａｌ２Ｏ３等のＨｉｇｈ－ｋ金属酸化物、ＳｉＮＨ、ＳｉＣＮ、ＳｉＯＣ等のＬｏｗ－ｋ材料、又は他の誘電体材料を含む。
いくつかの実施形態では、Ｙ方向に沿ったハイブリッドフィン３４の幅Ｗ２は、約３ｎｍから約５０ｎｍの範囲にある。いくつかの実施形態では、ハイブリッドフィン３４は、バッファ層１４ののレベルまで延びてもよい。 例えば、ハイブリッドフィン３４の底部は、Ｚ方向に沿ってバッファ層１４の上面よりも低い高さＨ１にあり得る。 いくつかの実施形態では、高さＨ１は、約５ｎｍ～約８ｎｍの範囲にある。
図４において、分離層３６は、半導体フィン３０及びハイブリッドフィン３４を露出させるために、適切な異方性エッチングプロセスを使用してエッチングした凹部である。いくつかの実施形態では、分離層３６をエッチングして、半導体フィン３０内のバッファ層１４の少なくとも一部を露出させる。
図５Ａ－５Ｄ～図１８Ａ－１８Ｄにおいて、図５Ｂ－図１８Ｂは、図５ＡのＹ１－Ｙ１線に対応する断面図である。図５Ｃ－図１８Ｃは、図５ＡのＹ２－Ｙ２線に対応する断面図である。図５Ｄ－図１８Ｄは、図５ＡのＸ－Ｘ線に対応する断面図である。
図５Ａ－５Ｄにおいて、半導体フィン３０及びハイブリッドフィン３４の上方に犠牲ゲート構造４０が形成される。続いて、各犠牲ゲート構造４０の側壁に側壁スペーサ５０が形成される。犠牲ゲート構造４０は、チャネル領域となる半導体フィン３０の一部の上方に形成される。犠牲ゲート構造４０は、犠牲ゲート誘電体層４２と、犠牲ゲート電極層４４と、パッド層４６と、マスク層４８とを含み得る。
犠牲ゲート誘電体層４２は、半導体フィン３０およびハイブリッドフィン３４の上方のブランケット堆積によって形成される。犠牲ゲート誘電体層４２は、酸化ケイ素ベースの材料などの絶縁材料の１つ以上の層を含む。いくつかの実施形態では、ＣＶＤによって形成された酸化ケイ素が用いられる。いくつかの実施形態では、犠牲ゲート誘電体層４２の厚さは、１ｎｍ～５ｎｍの範囲にある。
次に、犠牲ゲート電極層４４は犠牲ゲート誘電体層４２上、及び半導体フィン３０及びハイブリッドフィン３４の上方にブランケット堆積され、それにより、フィン構造が犠牲ゲート電極層に完全に埋め込まれる。犠牲ゲート電極層４４は、多結晶シリコン又はアモルファスシリコンなどのシリコンを含む。犠牲ゲート電極層の厚さは、約１００ｎｍ～約２００ｎｍの範囲にある。いくつかの実施形態では、犠牲ゲート電極層４４に平坦化動作が施される。犠牲ゲート電極層４４は、ＬＰＣＶＤ及びＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、又は他の適切なプロセスを含むＣＶＤを用いて堆積される。
続いて、犠牲ゲート電極層４４の上方にパッド層４６及びマスク層４８が形成される。パッド層４６は、窒化ケイ素を含み得る。マスク層４８は、酸化ケイ素を含み得る。次に、マスク層４８、パッド層４６、犠牲ゲート電極層４４及び犠牲ゲート誘電体層４２をパターニングして、犠牲ゲート構造４０を形成する。
犠牲ゲート構造４０を形成した後、絶縁材料をブランケット堆積した後、異方性エッチングを行って絶縁材料を水平面から除去することにより、側壁スペーサ５０を形成する。側壁スペーサ５０の厚さは、約２ｎｍ～約１０ｎｍの範囲にあり得る。いくつかの実施形態では、側壁スペーサ５０の絶縁材料は、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣＮ等の窒化ケイ素系材料及びこれらの組み合わせである。
図６Ａ－６Ｄにおいて、犠牲ゲート構造４０の反対側にある半導体フィン３０は、エッチングされた凹部であり、犠牲ゲート構造４０のいずれかの側にある隣接するハイブリッドフィン３４間にソース／ドレインスペース５２及び５４を形成する。半導体フィン３０内の第１の半導体層２２及び第２の半導体層２４は、１つ以上のリソグラフィ及びエッチング動作を使用して、犠牲ゲート構造４０の両側で下向きにエッチングされる。いくつかの実施形態では、半導体フィン３０の半導体積層体２０の全ての層をエッチングして、半導体フィン３０のウェル部３２を露出させる。いくつかの実施形態では、適切なドライエッチング及び／又はウェットエッチングを使用して、第１の半導体層２２、第２の半導体層２４、及びバッファ層１４を一緒に又は別々に除去してもよい。
図６Ａ及び図６Ｂに示すように、ハイブリッドフィン３４は、犠牲ゲート構造４０の一側で隣接するソース／ドレインスペース５２を分離している。同様に、ハイブリッドフィン３４も、犠牲ゲート構造４０の反対側で隣接するソース／ドレインスペース５４を分離している。
図７Ａ－７Ｄにおいて、その下のパワーレールに接続されるソース／ドレインスペース５２、５４の下にある領域に対応する半導体フィン３０の残りの部分は、さらにエッチングされて、位置合わせ凹部５８を形成する。フォトレジスト層とハードマスク層とを含むパターン化スタック等のパターニングされた保護層５６は、位置合わせ凹部５８を形成する領域を露出させ、位置合わせ凹部５８を形成しない領域を保護するために用いられる。半導体フィン３０のウェル部３２の少なくとも一部を除去して位置合わせ凹部５８を形成するために、適宜のドライエッチング及び／又はウェットエッチングが用いられる。各位置合わせ凹部５８の高さは、バッファ層１４の上部から位置合わせ凹部５８の底部までの距離である「Ｈ２」である。高さＨ２は、約１０ｎｍ～約３０ｎｍの範囲にあることが好ましい。
図８Ａ－８Ｄにおいて、位置合わせ凹部５８には、ＣＶＤ、ＣＶＤエピタキシー、分子線エピタキシー（ＭＢＥ）、又は任意の適切な堆積技術等により、裏面コンタクト位置合わせ部６０が形成される。いくつかの実施形態では、裏面コンタクト位置合わせ部６０は、選択的堆積プロセスにより形成される。裏面コンタクト位置合わせ部６０は、後の段階で基板１０に裏面コンタクトホールを形成するために除去される。
裏面コンタクト位置合わせ部６０は、基板１０の材料、半導体フィン３０のウェル部３２の材料、及び分離層３６の絶縁材料に対してエッチング選択性を有する材料で形成される。裏面工程において、裏面コンタクト位置合わせ部６０の材料は、チャネル領域及び反対側のソース／ドレイン領域における半導体フィン３０の一部を選択的に裏面コンタクト位置合わせ部６０から除去することができる。また、分離層３６内の誘電体材料をエッチングすることなく、裏面コンタクト位置合わせ部６０を選択的に除去することができる。
いくつかの実施形態では、裏面コンタクト位置合わせ部６０は、単結晶ＳｉＧｅ材料等のＳｉＧｅを含み得る。いくつかの実施形態では、裏面コンタクト位置合わせ部６０は、ゲルマニウム組成比が５０％～９５％程度のＳｉＧｅで形成される。代替的に、裏面コンタクト位置合わせ部６０は、Ｓｉ、Ｇｅなどの他の材料、ＳｉＣ、ＧｅＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ及び／又はＩｎＳｂ等の化合物半導体、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰ等の合金半導体、又はこれらの組み合わせを含み得る。犠牲ゲート構造４０の一側に裏面コンタクト位置合わせ部６０を形成した後、犠牲ゲート構造４０の反対側に形成されたパターニングされた保護層５６を除去する。
図９Ａ－９Ｄにおいて、犠牲ゲート構造４０の下にある第１の半導体層２２の露出端には、内部スペーサ６２が形成される。まず、ソース／ドレインスペース５２、５４に露出した第１の半導体層２２をＸ方向に沿って横方向にエッチングして空洞を形成する。いくつかの実施形態では、第１の半導体層２２は、例えば、限定されないが、水酸化アンモニウム（ＮＨ４ＯＨ）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、水酸化カリウム（ＫＯＨ）溶液等のウェットエッチング液を用いて選択的にエッチングすることができる。第１の半導体層２２のエッチング量は、Ｘ方向に沿って約２ｎｍ～約１０ｎｍの範囲であることが好ましい。第１の半導体層２２の結晶方位とエッチング液とを適切に選択することにより、第１の半導体層２２の端部にある空洞の形状を、図９Ｄに示すような矩形状や、図示しない白抜き三角形状などの異なる形状とすることができる。
内部スペーサ６２は、第１の半導体層２２に空洞を形成した後、絶縁層をコンフォーマルに堆積してから部分的に除去することにより、空洞内に形成することができる。絶縁層は、ＡＬＤ又は他の適切な方法で形成することができる。いくつかの実施形態では、絶縁層は、窒化ケイ素（ＳｉＮ）又は酸化ケイ素（ＳｉＯ２）のいずれかを含み、その厚さは、約０．５ｎｍ～約３．０ｎｍの範囲である。その後のエッチング処理により、空洞内以外の絶縁層の大部分が除去され、内部スペーサ６２が形成される。
図１０Ａ－１０Ｄにおいて、ソース／ドレインスペース５２、５４には、エピタキシャルソース／ドレイン特徴部６６が形成される。いくつかの実施形態では、ソース／ドレインスペース５２、５４内の半導体材料をエピタキシャル成長させる前に、前洗浄プロセスを行ってもよい。図１０Ｂに示すように、分離層３６の露出領域は、前洗浄プロセス中に凹み得る。
ソース／ドレインスペース５２における裏面コンタクト位置合わせ部６０の露出面や、ソース／ドレインスペース５４における半導体フィン３０の露出面などの露出面に、まず、遷移エピタキシャル層６４を形成し得る。遷移エピタキシャル層６４は、裏面コンタクト位置合わせ部６０や半導体フィン３０の残りの部分などの既存の半導体特徴部と、形成されるエピタキシャルソース／ドレイン特徴部６６との間に格子構造のブリッジを形成する機能を有する。遷移エピタキシャル層６４は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＢ、ＳｉＰ、ＳｉＡｓ、及びその他のシリコン関連エピタキシャル材料から形成されることが好ましい。
遷移エピタキシャル層６４の材料は、基板１０の材料、バッファ層１４の材料、及び裏面コンタクト位置合わせ部６０に対して、エッチング及び／又は酸化速度が異なるように選択されることが好ましい。遷移エピタキシャル層６４は、裏面コンタクト位置合わせ部６０がＳｉＧｅから形成される場合には、ＳｉＧｅＢから形成されることが好ましい。
本開示の実施形態によれば、図１０Ｂに示すように、遷移エピタキシャル層６４は、遷移エピタキシャル層６４とハイブリッドフィン３４との間に隙間６８が形成されるように、Ｙ１－Ｙ１に沿って略矩形断面を有する棒状に成長される。いくつかの実施形態では、遷移エピタキシャル層６４のＺ方向に沿った高さＨ３は、約５ｎｍ～約５０ｎｍの範囲である。
エピタキシャルソース／ドレイン特徴部６６は、ソース／ドレインスペース５２、５４内において、遷移エピタキシャル層６４上に形成される。エピタキシャルソース／ドレイン特徴部６６は、ＣＶＤ、ＡＬＤ、又は分子線エピタキシー（ＭＢＥ）を用いたエピタキシャル成長法により形成される。 エピタキシャルソース／ドレイン特徴部６６は、ＮＦＥＴ用のＳｉ、ＳｉＰ、ＳｉＣ、ＳｉＣＰ又はＰＦＥＴ用のＳｉ、ＳｉＧｅ、Ｇｅの１つ以上の層を含み得る。ＰＦＥＴの場合には、ホウ素（Ｂ）などのｐ型ドーパントもエピタキシャルソース／ドレイン特徴部６６に含まれ得る。図１０Ｄに示すように、エピタキシャルソース／ドレイン特徴部６６は、犠牲ゲート構造４０の下の第２の半導体層２４に、遷移領域６３を介して接して形成される。
本開示の実施形態によれば、図１０Ｂに示すように、エピタキシャルソース／ドレイン特徴部６６は、Ｙ１－Ｙ１に沿って略矩形断面を有する棒状に成長される。棒状は、エピタキシャル成長のための適切な結晶方位を選択することにより実現することができる。いくつかの実施形態では、棒状は、エピタキシャル成長のための＜１１０＞結晶方位を選択することにより実現される。図１０Ｂに示す断面図において、各エピタキシャルソース／ドレイン特徴部６６は、上面６６ｔと、底面６６ｂと、２つの側面６６ｓとを有する。底面６６ｂは、遷移エピタキシャル層６４に接している。各側面６６ｓは、ハイブリッドフィン３４に対向している。エピタキシャルソース／ドレイン特徴部６６の形成後、エピタキシャルソース／ドレイン特徴部６６とハイブリッドフィン３４との間の隙間６８は、Ｚ方向に沿って延びる。
いくつかの実施形態では、エピタキシャルソース／ドレイン特徴部６６のＺ方向に沿った高さＨ４は、約１０ｎｍ～約７０ｎｍの範囲である。エピタキシャルソース／ドレイン特徴部６６は、Ｙ方向に沿って幅Ｗ３を有する。幅Ｗ３は、図２に示すチャネル幅Ｗ１よりも小さく、大きく、同じであってもよい。エピタキシャルソース／ドレイン特徴部６６は、Ｘ方向に沿った長さＬ１を有する。長さＬ１は、約１０ｎｍ～約５０ｎｍの範囲であることが好ましい。
各間隙６８のＹ方向に沿った幅Ｗ４は、約１ｎｍ～約１５ｎｍの範囲である。後述するように、各隙間６８は、誘電体材料で充填された後、導電性材料で置換される。隙間６８の幅Ｗ４は、導電性材料の形成及び機能を可能にするために選択される。幅Ｗ４が１ｎｍ未満である場合、その中に連続した導電材料を形成することが困難となり、導電材料の抵抗が大きく、エピタキシャルソース／ドレイン特徴部６６のコンタクトとして適さない場合がある。幅Ｗ４が１５ｎｍよりも大きい場合、重要な追加の利点なしに、エピタキシャルソース／ドレイン特徴部６６のサイズを小さくする場合がある。
図１１Ａ－１１Ｄにおいて、基板１０上には、隙間充填誘電体層７０が形成される。いくつかの実施形態では、隙間充填誘電体層７０は、原子層堆積（ＡＬＤ）法等の適宜の堆積法により、基板１０上の露出面を覆うようにコンフォーマルに形成される。堆積時には、隙間充填誘電体層７０の厚さが厚くなるにつれて、エピタキシャルソース／ドレイン特徴部６６の側面６６ｓに堆積した材料と、隣接するハイブリッドフィン３４への膜堆積とが、隙間６８を埋めるように収束する。
いくつかの実施形態では、隙間充填誘電体層７０は、例えば、ＳｉＮＣ、ＳｉＣＮ、ＳｉＯＣ等のＬｏｗ－ｋ材料、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ａｌ２Ｏ３等のＨｉｇｈ－ｋ金属酸化物、又は他の誘電体材料を含み得る。隙間充填誘電体層７０の材料は、エピタキシャルソース／ドレイン特徴部６６の材料及びハイブリッドフィン３４の材料に対してエッチング選択性を有するように選択される。いくつかの実施形態では、隙間充填誘電体層７０は、Ａｌ２Ｏ３等のＨｉｇｈ－ｋ金属酸化物である。裏面工程中において、エピタキシャルソース／ドレイン特徴部６６をエッチングすることなく、隙間充填誘電体層７０の材料を選択的に除去することができる。
図１２Ａ－１２Ｄにおいて、等方性エッチングにより、基板上の水平面及び垂直面から隙間充填誘電体層７０を除去して隙間充填誘電体層７０で充填された隙間６８を残す。任意の適切なエッチング方法を使用することができ、例えば、適切なエッチング液を用いたウェットエッチングプロセスを使用して、隙間充填誘電体層７０の一部を除去することができる。
図１３Ａ－１３Ｄにおいて、基板１０上には、コンタクトエッチストップ層（ＣＥＳＬ）７６が形成される。ＣＥＳＬ７６は、エピタキシャルソース／ドレイン特徴部６６及び隙間充填誘電体層７０上に形成される。ＣＥＳＬ７６の厚さは、約１ｎｍ～約１５ｎｍの範囲であることが好ましい。ＣＥＳＬ７６は、Ｓｉ３Ｎ４、ＳｉＯＮ、ＳｉＣＮ、又は他の適切な材料等を含み得、ＣＶＤ、ＰＶＤ、又はＡＬＤ等により形成され得る。
図１４Ａ－１４Ｄにおいて、基板１０上には層間誘電体（ＩＬＤ）層７８が形成される。ＩＬＤ層７８の材料は、酸化ケイ素、ＳｉＣＯＨ及びＳｉＯＣなどのＳｉ、Ｏ、Ｃ及び／又はＨを含む化合物を含む。ポリマーなどの有機材料はＩＬＤ層７８に用いられる。ＩＬＤ層７８を形成した後、ＣＭＰ等の平坦化処理を行って、犠牲ゲート電極層４４を露出させ、その後の犠牲ゲート構造４０の除去を行う。ＩＬＤ層７８は、犠牲ゲート構造４０の除去中に、エピタキシャルソース／ドレイン特徴部６６を保護する。
図１５Ａ－１５Ｄにおいて、犠牲ゲート電極層４４及び犠牲ゲート誘電体層４２が除去される。犠牲ゲート構造４０は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去することができる。犠牲ゲート電極層４４がポリシリコンであり、ＩＬＤ層７８が酸化ケイ素である場合、ＩＬＤ層７８、ＣＥＳＬ７６及び側壁スペーサ５０の誘電体材料を除去することなく、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）溶液等のウェットエッチング液を用いて犠牲ゲート電極層４４を選択的に除去することができる。その後、犠牲ゲート誘電体層４２は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去される。
図１５Ｃに示すように、犠牲ゲート電極層４４及び犠牲ゲート誘電体層４２を除去した後、第１の半導体層２２及び第２の半導体層２４を露出させる。第１の半導体層２２を選択的に除去することにより、第２の半導体層２４のナノシートを形成することができる。
第１の半導体層２２は、第２の半導体層２４に対して第１の半導体層２２を選択的にエッチングできるエッチング液を用いて除去することができる。第１の半導体層２２がＧｅ又はＳｉＧｅであり、第２の半導体層２４がＳｉである場合、第１の半導体層２２は、例えば、限定されないが、水酸化アンモニウム（ＮＨ４ＯＨ）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、水酸化カリウム（ＫＯＨ）溶液等のウェットエッチング液を用いて選択的に除去することができる。
図１６Ａ－１６Ｄに示すように、第２の半導体層２４のナノシートを形成した後、第２の半導体層２４の各ナノシートの周囲にゲート誘電体層８２を形成し、ゲート誘電体層８２上にゲート電極層８４を形成する。ゲート誘電体層８２及びゲート電極層８４は、ゲートスタックと呼ばれ得る。
ゲート誘電体層８２は、ＣＶＤ、ＡＬＤ、又は任意の適切な方法で形成され得る。一実施形態では、各第２の半導体層２４の周囲に均一な厚さを有するゲート誘電体層８２の形成を確保するために、ＡＬＤ等の高コンフォーマルな堆積プロセスを用いてゲート誘電体層８２を形成する。ゲート誘電体層８２の厚さは、約１ｎｍ～約６ｎｍの範囲であることが好ましい。
ゲート誘電体層８２は、酸化ケイ素、窒化ケイ素、又はｈｉｇｈ－ｋ誘電体材料、他の適切な誘電体材料、及び／又はそれらの組み合わせなどの誘電体材料の１つ以上の層を含む。ｈｉｇｈ－ｋ誘電体材料としては、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、酸化ジルコニウム、酸化アルミニウム、酸化チタン、二酸化ハフニウムアルミナ（ＨｆＯ２－Ａｌ２Ｏ３）合金、他の適切なｈｉｇｈ－ｋ誘電体材料、及び／又はそれらの組み合わせが挙げられている。
いくつかの実施形態では、第２の半導体層２４とゲート誘電体層８２との間に界面層（図示せず）が形成される。いくつかの実施形態では、１つ以上の仕事関数調整層（図示せず）は、ゲート誘電体層８２とゲート電極層８４との間に挿入される。
ゲート電極層８４は、ゲート誘電体層８２上に、各第２の半導体層２４（例えば、各チャネル）及びゲート誘電体層８２をそれぞれ囲むように形成される。ゲート電極層８４は、ポリシリコン、アルミニウム、銅、チタン、タンタル、タングステン、コバルト、モリブデン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、ＴｉＮ、ＷＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣＮ、ＴａＣ、ＴａＳｉＮ、金属合金、他の適切な材料、及び／又ははそれらの組み合わせなどの導電性材料の１つ以上の層を含む。
ゲート電極層８４は、ＣＶＤ、ＡＬＤ、電気めっき、又は他の適切な方法で形成され得る。ゲート電極層８４の形成後、ゲート電極材料の余分な堆積を除去し、ＩＬＤ層７８の上面を露出させるために、ＣＭＰ処理等の平坦化処理を行う。
平坦化動作後、ゲート電極層８４が凹んでおり、凹んだゲート電極層８４上にキャップ絶縁層８６が形成される。キャップ絶縁層８６は、ＳｉＮなどの窒化ケイ素系材料の１つ以上の層を含む。キャップ絶縁層８６は、絶縁材料の堆積後、平坦化動作を行うことにより形成され得る。いくつかの実施形態では、キャップ絶縁層８６は省略されてもよい。
図１７Ａ－１７Ｄにおいて、ＩＬＤ層７８には、前面ソース／ドレインコンタクト９２、９４が形成される。前面ソース／ドレインコンタクト９２、９４を形成する前に、コンタクトホールを形成する。適切なフォトリソグラフィー及びエッチング技術を使用して、ＩＬＤ層７８及びＣＥＳＬ７６を含む様々な層を通るコンタクトホールを形成して、エピタキシャルソース／ドレイン特徴部６６を露出させる。いくつかの実施形態では、前面ソース／ドレインコンタクト９２、９４用のコンタクトホールは、エピタキシャルソース／ドレイン特徴部６６の一側又は両側において、隙間充填誘電体層７０の上面を露出するように形成される。
コンタクトホールを形成した後、エピタキシャルソース／ドレイン特徴部６６の露出した上面６６ｔ上に、シリサイド層９０を選択的に形成する。シリサイド層９０は、エピタキシャルソース／ドレイン特徴部６６を、後に形成される前面ソース／ドレインコンタクト９２、９４に導電的に結合する。シリサイド層９０は、基板１０上に金属ソース層を堆積してエピタキシャルソース／ドレイン特徴部６６を覆い、急速熱アニールプロセスを実行することにより形成され得る。いくつかの実施形態では、金属ソース層は、Ｗ、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａから選択される金属層、又は窒化タングステン、窒化コバルト、窒化ニッケル、窒化チタン、窒化モリブデン、窒化タンタルから選択される金属窒化物層を含む。金属ソース層を形成した後、急速熱アニールプロセス、例えば、約８０℃での急速アニールが実行される。急速熱アニールプロセスにおいて、エピタキシャルソース／ドレイン特徴部６６上の金属ソース層の部分は、エピタキシャルソース／ドレイン特徴部６６内のシリコンと反応して、シリサイド層９０を形成する。その後、未反応の金属ソース層を除去する。いくつかの実施形態では、シリサイド層９０は、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＴａＳｉのうちの１つ以上を含む。いくつかの実施形態では、シリサイド層９０は、約４ｎｍ～約１０ｎｍの範囲、例えば５ｎｍ～６ｎｍの厚さを有する。
シリサイド層９０を形成した後、ＣＶＤ、ＡＬＤ、電解めっき、又はその他の適切な方法により、コンタクトホール内に前面ソース／ドレインコンタクト９２、９４を形成する。前面ソース／ドレインコンタクト９２、９４は、シリサイド層９０及び隙間充填誘電体層７０の露出面に接してもよい。前面ソース／ドレインコンタクト９２、９４は、Ｃｏ、Ｎｉ、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ａｌ、ＴｉＮ、ＴａＮの１つ以上を含み得る。いくつかの実施形態では、前面ソース／ドレインコンタクト９２、９４を形成する前に、コンタクトホールの側壁にバリア層８８を形成してもよい。コンタクトホールを充填するように堆積した後、ＣＭＰ等の平坦化処理を行って、コンタクト材料の過剰な堆積を除去し、キャップ絶縁層８６の上面を露出させる。
前面ソース／ドレインコンタクト９２は、その下方に配置されたＶＤＤやＧＮＤなどのパワーレールに接続されるエピタキシャルソース／ドレイン特徴部６６に関連する導電性特徴部を示す。いくつかの実施形態では、前面ソース／ドレインコンタクト９２は、それよりも上層の配線層に形成された信号線に接続されていない。図１７Ｂに示すように、この製造の段階では、前面ソース／ドレインコンタクト９２（９２ａ、９２ｂ）は、対応するエピタキシャルソース／ドレイン特徴部６６の隣の隙間充填誘電体層７０と接している。図１７Ｂに示すように、隙間充填誘電体層７０（７０ａ、７０ｂ）は、エピタキシャルソース／ドレイン特徴部６６の両側に位置する。図１７Ｂの例では、前面ソース／ドレインコンタクト９２ａは、隙間充填誘電体層７０ａのみに接している。前面ソース／ドレインコンタクト９２ｂは、隙間充填誘電体層７０ａ、７０ｂに接している。
前面ソース／ドレインコンタクト９４は、その後に形成される配線層の信号線又は基板１０上の他のデバイスに接続されるエピタキシャルソース／ドレイン特徴部６６に関連する導電性特徴部を示す。
図１８Ａ－１８Ｄにおいて、基板１０上には、第２のＩＬＤ層９６が形成される。第２のＩＬＤ層９６には、エピタキシャルソース／ドレイン特徴部６６及び／又はゲート電極層８４と電気的に接続するための導電性特徴部が形成される。図１８Ａ－１８Ｄの例では、第２のＩＬＤ層９６の導電性特徴部９８が前面ソース／ドレインコンタクト９４に接続される。いくつかの実施形態では、導電性特徴部９８は、信号線であるか又は信号線に接続される。第２のＩＬＤ層９６には、ゲート電極層８４を信号線又は他のデバイス等に接続するためのゲートコンタクト９９が形成される。いくつかの実施形態では、前面ソース／ドレインコンタクト９２は、第２のＩＬＤ層９６の導電性特徴部にさらに接続されていない。
図１９Ａに示すように、第２のＩＬＤ層９６に導電性特徴部を形成した後、金属線及びビア（図示せず）が形成された複数の誘電体層を含む配線構造１００が、第２のＩＬＤ層９６上に形成され、基板１０上のアクティブ半導体デバイスに電気的に接続される。配線構造１００における金属配線及びビアは、銅又は銅合金で形成されてもよく、１つ以上のダマシンプロセスを用いて形成されてもよい。配線構造１００は、複数組の層間誘電体（ＩＬＤ）層及び金属間誘電体（ＩＭＤ）層を含み得る。
いくつかの実施形態では、配線構造１００は、パワーレールではなく信号線のみを接続するか又はパワーレールに接続するための金属線及びビアを含む。他の実施形態では、配線構造１００は、パワーレールの一部を含む。パワーレールは、エピタキシャルソース／ドレイン特徴部６６とＶＤＤ、ＶＳＳ（ＧＮＤ）等の電源とを接続する導電線を示す。
配線構造１００を形成した後、配線構造１００の上面にキャリアウェハ１１０を仮接合する。キャリアウェハ１１０は、基板１０上に形成された配線構造１００及びデバイスを機械的に支持するためのものである。
図１９Ｂにおいて、図２０Ａ－２０Ｄ～図２５Ａ－２５Ｄ、図２６Ａ－２６Ｇ、図２７Ａ－２７Ｄに示すように、基板１０の裏面（例えば、裏面１０ｂ）が裏面処理のために上向きになるように、基板１０とともにキャリアウェハ１１０を反転させる。図２０Ｂ－２７Ｂは、図２０ＡのＹ１－Ｙ１線に対応する断面図である。図２０Ｃ－２７Ｃは、図２０ＡのＹ２－Ｙ２線に対応する断面図である。図２０Ｄ－２７Ｄは、図２０ＡのＸ－Ｘ線に対応する断面図である。
図２０Ａ－２０Ｄにおいて、分離層３６、半導体フィン３０のウェル部３２及び裏面コンタクト位置合わせ部６０が露出するように裏面研削を行う。図２１Ａ－２１Ｄにおいて、半導体フィン３０の露出したウェル部３２及びゲート誘電体層８２に接するバッファ層１４は、１つ以上のエッチングプロセスにより裏面から除去される。続いて、ウェル部３２及びバッファ層１４によって空けられたスペースに、ライナー層１２２及び誘電体層１２４を形成する。
半導体フィン３０のウェル部３２は、裏面コンタクト位置合わせ部６０及び遷移エピタキシャル層６４の材料よりも、半導体フィン３０のウェル部３２の材料に対してエッチング選択性を有するエッチングプロセスを用いて除去することができる。いくつかの実施形態では、半導体フィン３０のウェル部３２は、例えば、限定されないが、水酸化アンモニウム（ＮＨ４ＯＨ）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、水酸化カリウム（ＫＯＨ）溶液等のウェットエッチング液を用いて選択的にエッチングすることができる。 犠牲ゲート誘電体層４２に隣接するバッファ層１４は、同じ又は異なるエッチングプロセスを使用して除去することができる。
半導体フィン３０のウェル部３２及びバッファ層１４を除去した後、露出した表面にライナー層１２２を堆積する。いくつかの実施形態では、ライナー層１２２は、コンフォーマル堆積により堆積される。ライナー層１２２は、窒化ケイ素、酸窒化ケイ素（ＳｉＯＮ）、炭窒化ケイ素（ＳｉＣＮ）、酸窒化ケイ素（ＳＩＣＯＮ）、又はそれらの任意の組み合わせ等の窒化物材料、酸化ケイ素、酸炭化ケイ素（ＳｉＯＣ）、炭化ケイ素（ＳｉＣ）等を含むことができる。ライナー層１２２は、例えば、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、リモートプラズマＣＶＤ等により形成することができる。
誘電体層１２４は、ライナー層１２２上に堆積されて、半導体フィン３０のウェル部３２及びバッファ層１４によって空けられた空洞を充填する。いくつかの実施形態では、誘電体層１２４は、酸化ケイ素、酸化ケイ素に変換可能な材料、ケイ酸ガラス（ＵＳＧ）、アルコキシシラン化合物（例えば、テトラエトキシシラン（ＴＥＯＳ）、テトラメトキシシラン（ＴＭＯＳ））、熱酸化物、又は任意の適切な誘電体材料、又はそれらの任意の組み合わせを含み、また、ＦＣＶＤ、スピンオンコーティングプロセス、又は任意の適切な堆積技術によって形成することができる。
誘電体層１２４を形成した後、ＣＭＰ等の平坦化処理を行って、裏面コンタクト位置合わせ部６０を露出させる。続いて、裏面コンタクト位置合わせ特徴部６０を除去してコンタクトホール１２６を形成し、最終的に、その下にある金属形成用のエピタキシャルソース／ドレイン特徴部６６を露出させる。
図２２Ａ－２２Ｄにおいて、裏面コンタクト位置合わせ部６０を除去して、遷移エピタキシャル層６４を露出させる。裏面コンタクト位置合わせ部６０の除去には、任意の適切なエッチング処理を用いることができる。裏面コンタクト位置合わせ部６０上には、遷移エピタキシャル層６４が形成され、遷移エピタキシャル層６４上には、エピタキシャルソース／ドレイン特徴部６６が形成されるので、裏面コンタクト位置合わせ部６０は、対応するエピタキシャルソース／ドレイン特徴部６６に位置合わせされる裏面コンタクト位置合わせ部６０によって空けられたコンタクトホール１２６は、フォトリソグラフィ及びパターニングプロセスを用いることなく、エピタキシャルソース／ドレイン特徴部６６に位置合わせされる。
図２３Ａ－２３Ｄにおいて、コンタクトホール１２６を拡張するために、エッチングプロセスが分離層３６上で実行される。いくつかの実施形態では、等方性エッチング処理を行って分離層３６をトリミングする。このプロセスにおいて、誘電体層１２４もトリミングされる。いくつかの実施形態では、フルオロカーボンを含むエッチング液を用いた等方性プラズマエッチングを用いる。他の実施形態では、適切なウェットエッチングを用いることができる。いくつかの実施形態では、コンタクトホール１２６は、エピタキシャルソース／ドレイン特徴部６６に隣接する隙間充填誘電体層７０を露出させるように拡張される。
図２４Ａ－２４Ｄにおいて、適切なエッチングプロセスにより、隙間充填誘電体層７０が除去される。いくつかの実施形態では、隙間充填誘電体層７０は、ウェットエッチング法を用いて除去される。例えば、ＮＨ４ＯＨとＨ２Ｏ２とを含むウェットエッチング液を用いて、隙間充填誘電体層７０を除去することができる。除去プロセスは、隙間充填誘電体層７０を除去するための選択的な除去プロセスであるが、遷移エピタキシャル層６４と誘電体層１２４などの露出した他の材料が除去されない。
図２５Ａ－２５Ｄにおいて、適切なエッチングプロセスにより、遷移エピタキシャル層６４を除去して、エピタキシャルソース／ドレイン特徴部６６の上面を露出させる。いくつかの実施形態では、遷移エピタキシャル層６４は、ドライエッチング法により除去される。例えば、遷移エピタキシャル層６４は、ＣＦ４、ＮＦ３、ＳＦ６等のフッ素系エッチング液を用いたドライエッチングプロセスにより除去することができる。いくつかの実施形態では、遷移エピタキシャル層６４は、隙間充填誘電体層７０の除去に先立って除去され得る。
図２５Ａ－２５Ｄに示すように、遷移エピタキシャル層６４及び隙間充填誘電体層７０が除去された後、コンタクトホール１２６は、さらに、隙間６８の間から前面ソース／ドレインコンタクト９２まで延び、前面ソース／ドレインコンタクト９２の一部と、エピタキシャルソース／ドレイン特徴部６６の底面６６ｂ及び側面６６ｓが露出する。
図２６Ａ－２６Ｄにおいて、コンタクトホール１２６内に導電材料を充填することにより、裏面ソース／ドレインコンタクト１２８が形成される。いくつかの実施形態では、遷移エピタキシャル層６４及び隙間充填誘電体層７０の除去後に残った残留物を除去するために、裏面ソース／ドレインコンタクト１２８を堆積する前に、前洗浄プロセスが実行される。前洗浄プロセスは、プラズマプロセスを用いて行うことができる。いくつかの実施形態では、前面ソース／ドレインコンタクト９２の露出面は、前洗浄時に１ｎｍ～３ｎｍの範囲で凹んでもよい。
前洗浄後、コンタクトホール１２６内に導電材料を充填して裏面ソース／ドレインコンタクト１２８を形成する。導電性材料は、Ｃｏ、Ｗ、Ｍｏ、Ｒｕ、Ａｌ又はこれらの化合物のうちの１つ以上であってもよい。いくつかの実施形態では、導電性材料は、ＣＶＤ、ＡＬＤ、電気めっき、又はその他の適切な方法により、コンタクトホール１２６に充填される。いくつかの実施形態では、コンタクトホール１２６を充填して裏面ソース／ドレインコンタクト１２８を形成した後、ＣＭＰ等の平坦化処理を行ってもよい。
図２６Ａ－２６Ｄに示すように、各裏面ソース／ドレインコンタクト１２８は、本体部１２８ｍと、本体部１２８ｍから延びる２つの側壁部１２８ｗとを有する。本体部１２８ｍは、エピタキシャルソース／ドレイン特徴部６６の底面６６ｂに接している。２つの側壁部１２８ｗは、本体部１２８ｍからエピタキシャルソース／ドレイン特徴部６６の側面６６ｓに沿って前面ソース／ドレインコンタクト９２まで延びる。 いくつかの実施形態では、側壁部１２８ｗは、エピタキシャルソース／ドレイン特徴部６６の底面６６ｂから上面６６ｔまで延びる。裏面ソース／ドレインコンタクト１２８の側壁部１２８ｗは、エピタキシャルソース／ドレイン特徴部６６とハイブリッドフィン３４との間の隙間６８を充填する。裏面ソース／ドレインコンタクト１２８の断面は、本体部１２８ｍと側壁部１２８ｗとでトレンチ１２８ｔを形成するＵ字状である。エピタキシャルソース／ドレイン特徴部６６は、トレンチ１２８ｔに囲まれる。
いくつかの実施形態では、本体部１２８ｍは、本体部１２８ｍの底面１２８ｂからエピタキシャルソース／ドレイン特徴部６６の底面６６ｂまで測定された高さＨ５を有する。高さＨ５は、約１０ｎｍ～約３０ｎｍの範囲にあることが好ましい。いくつかの実施形態では、側壁部１２８ｗは、エピタキシャルソース／ドレイン特徴部６６の底面６６ｂから前面ソース／ドレインコンタクト９２の表面まで測定された高さＨ６を有する。高さＨ６は、約１０ｎｍ～約７０ｎｍの範囲にあることが好ましい。代替的に、高さＨ６は、エピタキシャルソース／ドレイン特徴部６６の高さＨ４（図１０Ｂに示す）と同様である。
裏面ソース／ドレインコンタクト１２８は、隙間充填誘電体層７０ａ、７０ｂを置き換え、前面ソース／ドレインコンタクト９２に直接接触している。 各裏面ソース／ドレインコンタクト１２８は、対応する前面ソース／ドレインコンタクトの位置に応じて、エピタキシャルソース／ドレイン特徴部６６の一側又は両側で前面ソース／ドレインコンタクト９２に接触することができる。図２６Ｂの例では、前面ソース／ドレインコンタクト９２ａは、エピタキシャルソース／ドレイン特徴部６６の一側で、対応する裏面ソース／ドレインコンタクト１２８に接触しているが、前面ソース／ドレインコンタクト９２ｂは、ピタキシャルソース／ドレイン特徴部６６の両側で、対応する裏面ソース／ドレインコンタクト１２８に接触している。
前面ソース／ドレインコンタクト９２は、シリサイド層９０を介してエピタキシャルソース／ドレイン特徴部６６と電気的に接続されるため、裏面ソース／ドレインコンタクト１２８と前面ソース／ドレインコンタクト９２とが直接接触することにより、裏面ソース／ドレインコンタクト１２８とエピタキシャルソース／ドレイン特徴部６６とが電気的に接続される。このため、裏面処理時に形成されるシリサイド層、例えば、裏面ソース／ドレインコンタクト１２８とエピタキシャルソース／ドレイン特徴部６６との間のシリサイド層に依存することなく、裏面ソース／ドレインコンタクト１２８とエピタキシャルソース／ドレイン特徴部６６との間の電気的接続が確立される。
図２６Ｂ－２６Ｄに示すように、エピタキシャルソース／ドレイン特徴部６６の底面６６ｂ及び側面６６ｓにシリサイド層を形成することなく、コンタクトホール１２６内に裏面ソース／ドレインコンタクト１２８の導電材料を堆積する。これにより、裏面ソース／ドレインコンタクト１２８は、エピタキシャルソース／ドレイン特徴部６６の側面６６ｓと底面６６ｂなどの１つ以上の面において、エピタキシャルソース／ドレイン特徴部６６に直接接触している。裏面ソース／ドレインコンタクト１２８の形成時にシリサイドプロセスを省略することで、本開示の実施形態において、配線構造１００内の金属構造などの、基板１０の前面に形成された金属構造がシリサイドプロセスの高温に曝されることを回避することができる。これにより、金属構造の完全性が維持される。前面処理時に形成されたシリサイド層９０を、裏面ソース／ドレインコンタクトの導電経路の一部として利用することにより、本開示の実施形態によるデバイスは、ソース／ドレイン特徴部と、基板の裏面に形成されたソース／ドレインコンタクトとの間の高い界面抵抗を効果的に低減する。
図２６Ｅ－２６Ｇは、図２６Ｂ－２６Ｄに示した実施形態の変形例を示す。本実施形態では、シリサイドプロセスを省略する代わりに、低温シリサイドプロセスを行って、エピタキシャルソース／ドレイン特徴部６６の露出面にシリサイド層を形成する。図２６Ｅ－２６Ｇに示すように、エピタキシャルソース／ドレイン特徴部６６と裏面ソース／ドレインコンタクト１２８との間には、シリサイド層１３０が形成される。シリサイド層１３０は、基板上に、エピタキシャルソース／ドレイン特徴部６６を覆うように金属ソース層を堆積した後、低温アニールを行ってエピタキシャルソース／ドレイン特徴部６６上にシリサイド層１３０を形成することにより形成され得る。
いくつかの実施形態では、金属ソース層は、Ｗ、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａから選択される金属層、又は窒化タングステン、窒化コバルト、窒化ニッケル、窒化チタン、窒化モリブデン、窒化タンタルから選択される金属窒化物層を含むか又は金属窒化物層であり得る。 低温アニールは、４００℃未満の温度、例えば３００－４００℃程度の温度範囲で行うことができる。低温アニール時に、２６Ｅ－２６Ｇに示すように、エピタキシャルソース／ドレイン特徴部６６上の金属ソース層の部分は、エピタキシャルソース／ドレイン特徴部６６内のシリコンと反応して、シリサイド層１３０を形成する。 その後、未反応の金属ソース層を除去する。いくつかの実施形態では、シリサイド層１３０は、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＴａＳｉのうちの１つ以上を含む。いくつかの実施形態では、シリサイド層１３０の厚さは、０ｎｍ超え３ｎｍ未満の範囲内である。シリサイド層１３０は、シリサイド層９０よりも薄い。いくつかの実施形態では、シリサイド層１３０は、シリサイド層９０の０％～５０％の厚さの範囲にある厚さを有する。
図２６Ｅ－２６Ｇに示すデバイスでは、裏面ソース／ドレインコンタクト１２８は、シリサイド層１３０と、前面ソース／ドレインコンタクト９２及びシリサイド層９０を含む電流経路との両方を介して、エピタキシャルソース／ドレイン特徴部６６と電気的に接続される。シリサイド層１３０を介した追加の接続により、デバイスの性能を向上させる。本発明の実施形態は、低温シリサイドプロセスを行うことにより、基板１０の前面に形成された金属構造体、例えば、配線構造１００内の金属構造体が露出することを回避し、それにより界面抵抗の低減と金属構造の完全性の維持とを両立させる。
図２７Ａ－２７Ｄにおいて、基板上にＩＬＤ層１３２が形成される。ＩＬＤ層１３２には、１つ以上の導電性特徴部１３４（１つのみ示す）が形成され得る。導電性特徴部１３４は、裏面ソース／ドレインコンタクト１２８に接している。いくつかの実施形態では、導電性特徴部１３４は、パワーレールの一部であるか又は電源に接続されるパワーレールに接続される。他の実施形態では、導電性特徴部１３４は、パワーレール以外の配線構造に接続されてもよい。
図２８Ａは、図２０Ａに示すＹ３－Ｙ３に沿った図２７Ａの断面図である。図２８Ａに示すように、エピタキシャルソース／ドレイン特徴部６６が裏面ソース／ドレインコンタクトに接続されていない場合には、エピタキシャルソース／ドレイン特徴部６６とハイブリッドフィン３４との間の位置合わせ凹部５８内には、隙間充填誘電体層７０が残存する。
図２８Ｂは、断面図において２つの誘電体特徴部、例えば、ハイブリッドフィン３４を含む図２７Ｂの拡大断面図である。図２８Ｂに示すように、裏面ソース／ドレインコンタクト１２８の側壁部１２８ｗは、エピタキシャルソース／ドレイン特徴部６６の側面６６ｓと、隣接する誘電体特徴部、例えば、ハイブリッドフィン３４との間に位置する。
図２８Ｃは、Ｘ方向に沿った裏面ソース／ドレインコンタクト１２８の長さＬ２を示す２つのゲートスタックを含む図２７Ｄの拡大断面図である。長さＬ２は、約１０ｎｍ～約５０ｎｍの範囲であることが好ましい。
本明細書に記載の様々な実施形態又は実施例は、最先端の技術に勝る複数の利点を提供する。いくつかの実施形態は、前面に形成されたシリサイド層を使用して裏面ソース／ドレインコンタクトを有する半導体デバイスを提供し、それにより、裏面ソース／ドレインコンタクトとソース／ドレイン特徴部との間の界面抵抗を低減する。いくつかの実施形態では、低温アニールを用いて裏面処理中にシリサイド層を形成することにより、界面抵抗をより低減すると同時に、金属構造の完全性を維持することができる。本開示の実施形態はさらに、裏面ソース／ドレインコンタクトを形成する際の自己位置合わせ特徴部を使用して、裏面コンタクトと前面トランジスタとの間の位置合わせを改善する。
すべての利点が必ずしも本明細書で論じられるわけではなく、すべての実施形態又は実施例に特定の利点が必要ではなく、他の実施形態又は実施例は異なる利点を提供し得ることが理解される。
本開示のいくつかの実施形態は、半導体デバイスを提供する。半導体デバイスは、上面及び底面を有するソース／ドレイン特徴部と、前記ソース／ドレイン特徴部の上面に接して形成された第１のシリサイド層と、前記第１のシリサイド層上に形成された第１の導電性特徴部と、前記ソース／ドレイン特徴部の底面よりも下方にある本体部と前記第１の導電性特徴部に接する、前記本体部から延びる第１の側壁部とを有する第２の導電性構造体と、を備える。
本開示のいくつかの実施形態は、半導体デバイスを提供する。半導体デバイスは、第１及び第２の誘電体特徴部と、前記第１及び第２の誘電体特徴部の間に形成された第１のエピタキシャルソース／ドレイン特徴部と、第１の部分と第２の部分とを有する導電性特徴部と、を備え、前記導電性特徴部の第１の部分は、前記第１の誘電体特徴部と前記第１のエピタキシャルソース／ドレイン特徴部との間に配置され、前記導電性特徴部の第２の部分は、前記第２の誘電体特徴部と前記第１のエピタキシャルソース／ドレイン特徴部との間に配置される。
本開示のいくつかの実施形態は、半導体デバイスの形成方法を提供する。この方法は、基板上の第１の誘電体特徴部と第２の誘電体特徴部との間にエピタキシャルソース／ドレイン特徴部を形成する工程であって、第１の隙間がエピタキシャルソース／ドレイン特徴部と第１の誘電体特徴部との間に形成され、第２の隙間がエピタキシャルソース／ドレイン特徴部と第２の誘電体特徴部との間に形成される；前記第１及び第２の隙間を隙間充填誘電体材料で充填する工程と、前記エピタキシャルソース／ドレイン特徴部と前記隙間充填誘電体材料上にある前記基板の前面にソース／ドレインコンタクトを形成する工程と、前記基板の裏面から前記隙間充填誘電体材料を除去する工程と、前記隙間充填誘電体材料を除去した後、前記第１及び第２の隙間を導電性材料で充填する工程と、を備える。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解すべきである。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解すべきである。
Claims (20)
- 上面及び底面を有するソース／ドレイン特徴部と、
前記ソース／ドレイン特徴部の上面に接して形成された第１のシリサイド層と、
前記第１のシリサイド層上に形成された第１の導電性特徴部と、
前記ソース／ドレイン特徴部の底面よりも下方にある本体部と前記第１の導電性特徴部に接する、前記本体部から延びる第１の側壁部とを有する第２の導電性構造体と、を備える半導体デバイス。 - 前記第２の導電性特徴部は、前記ソース／ドレイン特徴部の底面及び側面に接触する、請求項１に記載の半導体デバイス。
- 前記第２の導電性特徴部と前記ソース／ドレイン特徴部との間に形成された第２のシリサイド層をさらに備える、請求項１に記載の半導体デバイス。
- 前記第２の導電性特徴部は、前記本体部から延びる第２の側壁部を含み、前記ソース／ドレイン特徴部は、前記第２の導電性特徴部の第１及び第２の側壁部との間に配置された棒状のエピタキシャル特徴部である、請求項１に記載の半導体デバイス。
- 前記第２の導電性特徴部の前記第２の側壁部は、前記第１の導電性特徴部に接触する、請求項４に記載の半導体デバイス。
- 前記第２の導電性特徴部は、パワーレールに接続される、請求項１に記載の半導体デバイス。
- 半導体デバイスであって、
第１の誘電体特徴部及び第２の誘電体特徴部と、
前記第１及び第２の誘電体特徴部の間に形成された第１のエピタキシャルソース／ドレイン特徴部と、
第１の部分と第２の部分とを有する導電性特徴部と、を備え、前記導電性特徴部の第１の部分は、前記第１の誘電体特徴部と前記第１のエピタキシャルソース／ドレイン特徴部との間に配置され、前記導電性特徴部の第２の部分は、前記第２の誘電体特徴部と前記第１のエピタキシャルソース／ドレイン特徴部との間に配置される半導体デバイス。 - 前記第１のエピタキシャルソース／ドレイン特徴部の上面上のシリサイド層と、
前記シリサイド層上に配置され、前記導電性特徴部の前記第１の部分及び前記第２の部分の少なくとも一方に接触する前面ソース／ドレインコンタクトと、をさらに備える請求項７に記載の半導体デバイス。 - 前記導電性特徴部は、前記第１のエピタキシャルソース／ドレイン特徴部の底面に隣接して配置された第３の部分を含む、請求項８に記載の半導体デバイス。
- パワーレールに接続される前記導電性特徴部の前記第３の部分の底部の下に形成された前記パワーレールをさらに備える、請求項９に記載の半導体デバイス。
- 前記導電性特徴部は、前記第１のエピタキシャルソース／ドレイン特徴部に直接接触する、請求項７に記載の半導体デバイス。
- 前記第１及び前記第２の誘電体特徴部の間に形成された第２のエピタキシャルソース／ドレイン特徴部と、
前記第１の誘電体特徴部と前記第２のエピタキシャルソース／ドレイン特徴部の間、及び、前記第２の誘電体特徴部と前記第２のエピタキシャルソース／ドレイン特徴部との間に配置された隙間充填誘電体材料と、をさらに備える、請求項７に記載の半導体デバイス。 - 前記第１及び第２のエピタキシャルソース／ドレイン特徴部の間に形成されたゲートスタックと、
前記ゲートスタック内に形成された１つ以上のナノシートチャネルと、をさらに備える、請求項１２に記載の半導体デバイス。 - 前記隙間充填誘電体材料は、金属酸化物を含む、請求項１２に記載の半導体デバイス。
- 基板上の第１の誘電体特徴部と第２の誘電体特徴部との間にエピタキシャルソース／ドレイン特徴部を形成する工程であって、第１の隙間がエピタキシャルソース／ドレイン特徴部と第１の誘電体特徴部との間に形成され、第２の隙間がエピタキシャルソース／ドレイン特徴部と第２の誘電体特徴部との間に形成される工程と、
前記第１及び第２の隙間を隙間充填誘電体材料で充填する工程と、
前記エピタキシャルソース／ドレイン特徴部と前記隙間充填誘電体材料上にある前記基板の前面にソース／ドレインコンタクトを形成する工程と、
前記基板の裏面から前記隙間充填誘電体材料を除去する工程と、
前記隙間充填誘電体材料を除去した後、前記第１及び第２の隙間を導電性材料で充填する工程と、を備える半導体デバイスの形成方法。 - 前記基板の前面に位置合わせ特徴部を形成する工程と、
前記位置合わせ特徴部上に、前記エピタキシャルソース／ドレイン特徴部を構成する遷移エピタキシャル層を形成する工程と、をさらに備える、請求項１５に記載の方法。 - 前記基板の裏面から前記位置合わせ特徴部を除去してコンタクトホールを形成する工程と、
前記コンタクトホールを拡張して前記誘電体材料を露出させる工程と、をさらに備える、請求項１６に記載の方法。 - 前記エピタキシャルソース／ドレイン特徴部を形成する工程は、棒状の特徴部をエピタキシャル成長させる工程を含む、請求項１５に記載の方法。
- 前記第１及び第２の間隙を導電性材料で充填する工程は、前記エピタキシャルソース／ドレイン特徴部上に前記導電性材料を直接形成する工程を含む、請求項１５に記載の方法。
- 前記導電性材料を充填する前に、前記エピタキシャルソース／ドレイン特徴部上に金属ソース層を形成する工程と、
前記金属ソース層を４００℃未満の温度でアニールして、前記エピタキシャルソース／ドレイン特徴部上にシリサイド層を形成する工程と、をさらに備える、請求項１５に記載の方法。
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