CN113658953A - 半导体装置 - Google Patents

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CN113658953A
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CN
China
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semiconductor
source
drain
epitaxial
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CN202110182041.7A
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张罗衡
江国诚
林志昌
张荣宏
陈仕承
朱熙甯
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置，包括栅极介电层、第一源极/漏极特征、在栅极介电层与第一源极/漏极特征之间形成的第一内部间隔物、连接第一源极/漏极特征的导电特征，以及半导体特征，其中半导体特征具有实质上为三角形的横截面，其具有沿着导电特征的第一表面、连接第一表面且接触第一内部间隔物的第二表面，及连接第一表面与第二表面的第三表面。

Description

半导体装置
技术领域
本公开是关于半导体装置，且特别是关于具有背侧电源轨的半导体装置。
背景技术
由于各种电子部件的集成密度不断增加，半导体工业已经历连续的快速增长。大体而言，集成密度的增加来自于最小特征尺寸的反复降低，从而允许将更多部件整合在给定晶片区域上。随着最小特征尺寸降低，金属间连接层中的金属层路径选择亦变得更为复杂。因此，需要解决上述问题。
发明内容
根据本公开的实施例，提供一种半导体装置，包括栅极介电层、第一源极/漏极特征、在栅极介电层与第一源极/漏极特征之间形成的第一内部间隔物、连接第一源极/漏极特征的导电特征，以及半导体特征，其中半导体特征具有为三角形的横截面，其具有沿着导电特征的第一表面、连接第一表面且接触第一内部间隔物的第二表面，及连接第一表面与第二表面的第三表面。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
图1为根据本公开的实施例制造半导体装置的方法的流程图；
图2至图10、图11A至图11D并至图27A至图27D、图28A至图28E并至图29A至图29E、图30A至图30F并至图31A至图31F、图32A至图32D并至图33A至图33D，及图34A至图34F示意性绘示根据本公开的实施例的半导体装置的各种制造阶段。
【符号说明】
10:基板
10b:背表面
11:n型井
11r,12r:角落
12:p型井
12f:第三表面
12h,12w:长度
12y:第二表面
12z:第一表面
13:第三半导体层
14:第一半导体层
15:第四半导体层
16:第二半导体层
17,18:半导体堆叠
19,20:半导体鳍片
19a,20a:主动部分
19w,20w:井部分
19sw,20sw:侧壁
22:衬垫层
24:硬遮罩
26:隔离层
32:介电衬垫层
34:介电填充层
36:混合鳍片
38:高介电常数介电特征
40:牺牲栅极介电层
42:牺牲栅极电极层
44:衬垫层
46:遮罩层
48:牺牲栅极结构
50:侧壁间隔物
52a,52b,52c,52d,52e,52f:牺牲衬垫
54a,54b,54d,54e:光阻层
56b,56b':底表面
56,56d,56s:源极/漏极凹槽
58n,58p:内部间隔物
58n1,58p1:第一内部间隔物区段
60f,60f':前表面
60n,60p:背侧触点对准特征
62f,62f':前表面
62n,62p:磊晶缓冲层
64n,64p:过渡磊晶层
66b,66b':底表面
66c:接触表面
66n,66p:磊晶源极/漏极特征
66sw:侧壁
66t,66t':顶表面
68b,68b':底表面
68,68d,68s:源极/漏极凹槽
70:接触蚀刻终止层
72:层间介电层
73:栅极空腔
74:覆盖层
76,76n,76p:栅极介电层
78:栅极电极层
80:自对准接触层
82:硬遮罩层
84:栅极触点
86:前侧源极/漏极触点
88:硅化物层
90:前侧互连结构
92:载体晶圆
93:接触孔
94:再填充介电层
95:硅化物层
96:隔离衬垫
97:背侧源极/漏极触点
98:背侧互连结构
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146,148,150,152,154,156,158:步骤
A-A,B-B,C-C,D-D,E-E:线
H1,H3:深度
H2:高度
T1,T2:厚度
W1:宽度
W2:制程窗口
x,y,z:轴
具体实施方式
为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
前文概述了本公开中描述的实施例的一些态样。尽管本文在纳米薄片通道场效应晶体管(field effect transistor，FET)的上下文中描述一些实施例，本公开的一些态样可用于其他制程及/或其他装置，诸如平面FET、鳍式FET、水平栅极全环绕(HorizontalGate All Around，HGAA)FET、垂直栅极全环绕(Vertical Gate All Around VGAA)FET及其他适当的装置。一般熟悉此项技术者将容易地理解其他可能做出的修改亦在本公开考虑的范畴内。另外，尽管方法实施例可以特定次序描述，但各种其他方法实施例可以任何逻辑次序执行且可包括与本文中所描述的步骤相比较少或较多的步骤。在本公开中，源极/漏极表示源极及/或漏极。可互换使用源极与漏极。
可通过任何适当的方法图案化栅极全环绕(gate all around，GAA)晶体管结构。举例而言，可使用一或多种微影制程将结构图案化，包括双图案化或多图案化制程。大体上，双图案化或多图案化制程结合微影与自对准制程，从而允许产生例如间距小于使用单一、直接微影制程可获得的间距的图案。举例而言，在一个实施例中，在基板上方形成牺牲层且使用微影制程将其图案化、使用自对准制程沿着图案化的牺牲层形成间隔物，随后移除牺牲层且剩余的间隔物可随后用于图案化GAA结构。
集成电路(integrated circuit，IC)通常包括多个半导体装置，诸如在半导体基板上形成的场效应晶体管及金属互连层。经设计以将半导体装置与电源、输入/输出信号连接及将其彼此连接的互连层可包括信号线及电源轨，诸如正电压轨(positive voltagerail，VDD)及接地轨(ground rail，GND)。随着半导体装置尺寸缩小，用于金属电源轨及信号线的间隔变小。
本公开的实施例提供具有金属触点的半导体装置及用于制造半导体装置的方法，金属触点用于连接至在基板背侧上形成的电源轨。通过在完成后段制程(back end ofline，BEOL)且将基板翻转后执行的背侧制程形成背侧上的金属触点及背侧电源轨。当在鳍式FET、纳米薄片FET或其他多通道FET装置的背侧上形成金属触点时，移除FET装置的装置背侧上的半导体材料以暴露源极及漏极区域，以形成金属触点且可围绕金属触点填充介电材料。由于源极/漏极特征中的材料(具体而言，用于n型装置的源极/漏极特征)相对于自背侧移除的半导体材料的蚀刻选择性较低，因此在移除背侧半导体期间蚀刻源极/漏极特征存在高风险。因此，在源极/漏极特征下方形成相对较厚的缓冲层，且在形成用于背侧触点的凹槽期间需要高精确度。
根据本公开的实施例，在背侧半导体移除制程期间保留半导体材料的角落部分(corner portion)。角落部分保护源极/漏极特征免受蚀刻剂损伤。在一些实施例中，可使用低蚀刻速率蚀刻制程产生角落部分。角落部分可具有实质上为三角形的轮廓，此三角形轮廓具有从蚀刻期间产生的晶面(crystal facet)所形成的斜表面。角落部分允许在背侧上形成具有凸表面的源极/漏极特征。凸表面增加源极/漏极特征的体积，从而改良装置效能且增加背侧触点凹槽形成的制程窗口(processing window)。
图1为根据本公开的实施例制造半导体基板的方法100的流程图。图2至图10、图11A至图11D并至图27A至图27D、图28A至图28E并至图29A至图29E、图30A至图30F并至图31A至图31F、图32A至图32D并至图33A至图33D，及图34A至图34F示意性地绘示根据本公开的实施例的半导体装置的各种制造阶段。可在方法100中的步骤/制程之前、期间及之后提供额外步骤，且对于方法的额外实施例而言，可替换或去除下文所述的一些步骤。步骤/制程的次序为可互换的。
方法100自步骤102开始，其中在基板10上方形成多个半导体鳍片20，如图2及图3所示，图2及图3为步骤102期间的基板10的示意透视图。
在图2中，提供基板10以在其上形成半导体装置。基板10可包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。取决于电路设计，基板10可包括各种掺杂配置。举例而言，可在经设计用于不同装置类型(诸如n型场效应晶体管(nFET)及p型场效应晶体管(pFET))的区域中在基板10中形成不同的掺杂轮廓(例如n型井、p型井)。在一些实施例中，基板10可为用于增强的包括绝缘结构(未显示)的绝缘体上硅(silicon-on-insulator，SOI)基板。
在图2中所示的实施例中，基板10包括p型掺杂区域或p型井12及n型掺杂区域或n型井11。在一些实施例中，当要从基板10形成具有背侧电源轨的多通道FET时，可最终移除p型井12及n型井11，并可使用同样的半导体材料(诸如未掺杂的半导体材料)替代p型井12及n型井11。在p型井12上方及/或内部形成一或多个n型装置，诸如nFET。在n型井11上方及/或内部形成一或多个p型装置，诸如pFET。图2显示形成彼此相邻的n型井11及p型井12，其不具有限制性。在其他实施例中，p型井12与n型井11可由一或多个绝缘体分离，例如浅沟槽绝缘体(shallow trench insulation，STI)。使用双井(dual-tub)制程形成图2中的p型井12及n型井11，其中在基板10中形成p型井12与n型井11两者。其他制程(例如n型基板中的p型井制程或p型基板中的n型井制程)亦有可能且包括在本公开内。p型井12为在n型掺杂基板上的掺杂有p型掺杂剂的局部区域，且n型井11为n型掺杂基板，或反之亦然。亦有可能p型井12与n型井11两者皆为固有的或固有经掺杂的(例如非刻意掺杂的)。p型井12包括一或多种p型掺杂剂，诸如硼(B)。n型井11包括一或多种n型掺杂剂，诸如磷(P)、砷(As)等。
在p型井12上方形成半导体堆叠18。半导体堆叠18包括由不同材料制成的交替的半导体层，以促进在多栅极n型装置(诸如纳米薄片通道nFET)中形成纳米薄片通道。在一些实施例中，半导体堆叠18包括插入第二半导体层16的第一半导体层14。第一半导体层14与第二半导体层16具有不同的成分。在一些实施例中，第一半导体层14及第二半导体层16两者具备不同的氧化速率及/或不同的蚀刻选择性。在后续制造阶段中，第二半导体层16的多个部分形成多栅极装置中的纳米薄片通道。举例而言，如图2中所绘示，交替地布置三个第一半导体层14及三个第二半导体层16。取决于将形成的半导体装置中所要的通道数量，半导体堆叠18中可包括更多或更少的第一半导体层14及第二半导体层16。在一些实施例中，第一半导体层14及第二半导体层16的数量在1与10之间。
在一些实施例中，第一半导体层14可包括硅锗(SiGe)。第一半导体层14可为锗含量大于25％莫耳比的SiGe层。举例而言，第一半导体层14可为锗含量在25％与50％莫耳比之间范围内的SiGe层。
第二半导体层16可包括硅(Si)。在一些实施例中，第二半导体层16可包括n型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，第二半导体层16的掺杂剂浓度在约5E16原子/cm3至约5E17原子/cm3范围内。在其他实施例中，第二半导体层16为未经掺杂或实质上不含掺杂剂(即，外来掺杂剂浓度为约0原子/cm3至约1E17原子/cm3)的硅层。
在n型井11上方形成半导体堆叠17。半导体堆叠17包括由不同材料制成的交替的半导体层，以促进在多栅极p型装置(诸如纳米薄片通道pFET)中形成纳米薄片通道。在一些实施例中，半导体堆叠17包括插入第四半导体层15的第三半导体层13。第三半导体层13与第四半导体层15具有不同的成分。在一些实施例中，第三半导体层13及第四半导体层15两者具备不同的氧化速率及/或不同的蚀刻选择性。在后续制造阶段中，第四半导体层15的多个部分形成多栅极装置中的纳米薄片通道。举例而言，如图2中所绘示，交替地布置三个第三半导体层13及三个第四半导体层15。取决于将形成的半导体装置中所要的通道数量，半导体堆叠17中可包括更多或更少的第三半导体层13及第四半导体层15。在一些实施例中，第三半导体层13及第四半导体层15的数量在1与10之间。
在一些实施例中，第三半导体层13可包括硅锗(SiGe)。第三半导体层13可为锗含量大于25％莫耳比的SiGe层。举例而言，第三半导体层13可为锗含量在25％与50％莫耳比之间范围内的SiGe层。在一些实施例中，第三半导体层13与第一半导体层14具有实质上相同的成分。
第四半导体层15可包括硅、锗、化合物半导体(诸如SiC、GeAs、GaP、InP、InAs及/或InSb)、合金半导体(诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其组合。在一些实施例中，第四半导体层15可为锗层。第四半导体层15可包括p型掺杂剂、硼等。
可通过分子束磊晶法(molecular beam epitaxy，MBE)制程、有机金属化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程及/或其他适当的磊晶生长制程形成第三半导体层13、第四半导体层15、第一半导体层14、第二半导体层16。
在一些实施例中，各个第四半导体层15、第二半导体层16的厚度在约5nm与约30nm之间的范围内。在其他实施例中，各个第四半导体层15、第二半导体层16的厚度在约10nm与约20nm之间的范围内。在一些实施例中，各个第四半导体层15、第二半导体层16的厚度在约6nm与约12nm之间的范围内。在一些实施例中，半导体堆叠17中的第四半导体层15与半导体堆叠18中的第二半导体层16厚度一致。
可最终移除第三半导体层13、第一半导体层14且用于定义随后形成的多栅极装置的相邻通道区域之间的垂直距离。在一些实施例中，第三半导体层13、第一半导体层14的厚度等于或大于第四半导体层15、第二半导体层16的厚度。在一些实施例中，各个第三半导体层13、第一半导体层14的厚度在约5nm与约50nm之间的范围内。在其他实施例中，各个第三半导体层13、第一半导体层14的厚度在约10nm与约30nm之间的范围内。
可个别形成半导体堆叠17、半导体堆叠18。举例而言，首先在整个基板上方(即在n型井11与p型井12两者上方)形成半导体堆叠18，随后在n型井11上方的区域中在半导体堆叠18中形成凹槽以暴露n型井11，且随后在n型井11上方的凹槽中形成半导体堆叠17，同时半导体堆叠18由遮罩层覆盖。
在图3中，分别自半导体堆叠17、半导体堆叠18及下方的n型井11、p型井12的一部分形成半导体鳍片19、半导体鳍片20。可通过图案化在半导体堆叠17、半导体堆叠18上形成的衬垫层22及硬遮罩24及一或多种蚀刻制程形成半导体鳍片19。各半导体鳍片19、半导体鳍片20分别具有自第三半导体层13和第四半导体层15、第一半导体层14和第二半导体层16形成的主动部分19a、主动部分20a，及在n型井11及p型井12中形成的井部分19w、井部分20w。在图3中，半导体鳍片19、半导体鳍片20沿着X方向形成。半导体鳍片19、半导体鳍片20沿着Y方向的宽度W1在约3nm与约44nm之间的范围内。在一些实施例中，半导体鳍片19、半导体鳍片20沿着Y方向的宽度W1在约20nm与约30nm之间的范围内。
在步骤104中，在半导体鳍片19、半导体鳍片20之间的沟槽中形成隔离层26，如图4中所示。在基板10上方形成隔离层26以覆盖半导体鳍片19、半导体鳍片20的井部分19w、井部分20w的至少一部分。可通过高密度电浆化学气相沉积(high density plasma chemicalvapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)或其他适当的沉积制程形成隔离层26。在一些实施例中，隔离层26可包括氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电质、其组合。在一些实施例中，通过适当的沉积制程形成隔离层26以覆盖半导体鳍片19、半导体鳍片20，从而填充半导体鳍片19、半导体鳍片20之间的沟槽，且随后使用适当的各向异性刻蚀制程进行凹槽蚀刻以暴露半导体鳍片19、半导体鳍片20的主动部分19a、主动部分20a。在一些实施例中，蚀刻隔离层26以暴露半导体鳍片19、半导体鳍片20中的井部分19w、井部分20w的一部分。
在步骤106中，在半导体鳍片19、半导体鳍片20的暴露部分上方通过磊晶制程形成包覆层30，如图5中所示。在一些实施例中，可首先在半导体鳍片19、半导体鳍片20上方形成半导体衬垫(未显示)，且随后在半导体衬垫上方通过磊晶制程形成包覆层30。在一些实施例中，包覆层30包括半导体材料，例如SiGe。在一些实施例中，包覆层30可具有类似于第一半导体层14及第三半导体层13的成分的成分，因此可将包覆层30从第二半导体层16及第四半导体层15选择性移除。在替代实施例中，可省去半导体衬垫，且自第三半导体层13、第一半导体层14、第四半导体层15及第二半导体层16的暴露表面磊晶生长包覆层30。
在步骤108中，在形成包覆层30之后，在邻近的半导体鳍片19、半导体鳍片20之间的沟槽中形成混合鳍片36，且在混合鳍片36上方形成高介电常数介电特征38，如图6至图8所示。混合鳍片36(亦称为虚设鳍片或介电鳍片)包括高介电常数介电材料层、低介电常数介电材料层，或包括高介电常数上部及低介电常数下部的双层介电材料。在一些实施例中，混合鳍片36包括高介电常数金属氧化物(诸如HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3等)、低介电常数材料(诸如SiONC、SiCN、SiOC)或其他介电材料。在图6的示例中，混合鳍片36为双层结构，包括介电衬垫层32及介电填充层34。在一些实施例中，介电衬垫层32可包括低介电常数材料，诸如SiONC、SiCN、SiOC或其他介电材料，其在替换栅极制程期间提供蚀刻抗性。介电填充层34可为低介电常数介电材料，诸如氧化硅。
如图6中所示，混合鳍片36经凹陷蚀刻。可通过任何适当的制程执行凹陷蚀刻，诸如干式蚀刻、湿式蚀刻或其组合。蚀刻制程可为选择性蚀刻制程，其不移除包覆层30的半导体材料。可控制凹陷制程使得介电衬垫层32与介电填充层34实质上与最顶层的第二半导体层16及第四半导体层15的顶表面在同一位准上。由于凹槽蚀刻，在混合鳍片36上形成凹槽。
如图7中所示，在混合鳍片36上方的凹槽中形成高介电常数介电特征38。在一些实施例中，通过毯覆性沉积和后续的平坦化制程形成高介电常数介电特征38。高介电常数介电特征38可包括介电常数值大于7的材料，诸如HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3。可使用任何适当的沉积制程，诸如CVD、PECVD、FCVD或ALD制程来沉积高介电常数介电材料。如图8中所示，在形成高介电常数介电特征38之后，可使包覆层30凹陷以与混合鳍片36处于同一水平面。随后移除衬垫层22及硬遮罩24，从而暴露最顶层的第二半导体层16及第四半导体层15。高介电常数介电特征38在半导体鳍片19、半导体鳍片20及混合鳍片36上方突出，且可用于分隔在半导体鳍片19、半导体鳍片20上方形成的栅极结构。
在步骤110中，如图9中所示形成牺牲栅极结构48。在半导体鳍片19、半导体鳍片20及混合鳍片36上方形成牺牲栅极结构48。在半导体鳍片19、半导体鳍片20的将形成通道区域的部分上方形成牺牲栅极结构48。牺牲栅极结构48可包括牺牲栅极介电层40、牺牲栅极电极层42、衬垫层44及遮罩层46。
牺牲栅极介电层40可在半导体鳍片19、半导体鳍片20及高介电常数介电特征38上方共形地形成。在一些实施例中，可通过CVD制程、次大气压CVD(sub-atmospheric CVD，SACVD)制程、FCVD制程、ALD制程、PVD制程或其他适当的制程沉积牺牲栅极介电层40。牺牲栅极介电层40可包括一或多层介电材料，诸如SiO2、SiN、高介电常数介电材料及/或其他适当的介电材料。在一些实施例中，牺牲栅极介电层40包括不同于高介电常数介电特征38的材料的材料。
可在牺牲栅极介电层40上方毯覆性沉积牺牲栅极电极层42。牺牲栅极电极层42包括硅，诸如多晶硅或非晶体硅。牺牲栅极电极层42的厚度在约70nm与约200nm之间的范围内。在一些实施例中，牺牲栅极电极层42经受平坦化步骤。可使用CVD，包括LPCVD及PECVD、PVD、ALD或其他适当的制程沉积牺牲栅极电极层42。
随后，在牺牲栅极电极层42上方形成衬垫层44及遮罩层46。衬垫层44可包括氮化硅。遮罩层46可包括氧化硅。随后，在遮罩层46、衬垫层44、牺牲栅极电极层42及牺牲栅极介电层40上执行图案化步骤以形成牺牲栅极结构48。
在步骤112中，在各牺牲栅极结构48的侧壁上形成侧壁间隔物50，如图10中所示。在形成牺牲栅极结构48之后，通过毯覆性沉积绝缘材料和后续的各向异性蚀刻以自水平表面移除绝缘材料来形成侧壁间隔物50。侧壁间隔物50的厚度可在约4nm与约7nm之间的范围内。在一些实施例中，侧壁间隔物50的绝缘材料为氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合。
图10中的线A-A、B-B、C-C、D-D及E-E表示下文所述的图11A至图11D并至图34A至图34D，及图28E至图31E和图34E中的各种视图的切线。具体而言，图11A至图34A为沿着图10中的线A-A的示意横截面图，图11B至图34B为沿着图10中的线B-B的示意横截面图，图11C至图34C为沿着图10中的线C-C的示意横截面图，图11D至图34D为沿着图10中的线D-D的示意横截面图，且图28E至图31E及图34E为沿着图10中的线E-E的示意横截面图。
在步骤114中，在p型井12上方形成源极/漏极凹槽56d、源极/漏极凹槽56s(共称为源极/漏极凹槽56)，上面将形成n型装置，如图11A至图11D中所示。形成牺牲衬垫52a及光阻层54a且将其图案化以暴露p型井12上方用于制程的区域。牺牲衬垫52a可为用于保护不经制程区域的介电层。在一些实施例中，牺牲衬垫52a包括氮化硅。蚀刻在牺牲栅极结构48的相对侧上的半导体鳍片20及半导体鳍片20上的包覆层30，从而在牺牲栅极结构48两侧上的邻近混合鳍片36之间形成源极/漏极凹槽56d、源极/漏极凹槽56s，如图11A及图11C中所示。在一些实施例中，源极/漏极凹槽56d指示其中将形成漏极特征的空腔，且源极/漏极凹槽56s指示其中将形成源极特征的空腔。应注意，可互换地使用源极特征与漏极特征。
使用蚀刻步骤在牺牲栅极结构48的两侧向下蚀刻半导体鳍片20中的包覆层30、第一半导体层14及第二半导体层16。在一些实施例中，可使用适当的干式蚀刻及/或湿式蚀刻一起或个别移除第一半导体层14、第二半导体层16及p型井12。
在一些实施例中，移除半导体鳍片20的主动部分20a的所有层及半导体鳍片20的井部分20w的一部分以形成源极/漏极凹槽56s、源极/漏极凹槽56d。部分地蚀刻半导体鳍片20的井部分20w，使得源极/漏极凹槽56s、源极/漏极凹槽56d延伸至隔离层26中，如图11C中所示。源极/漏极凹槽56s、源极/漏极凹槽56d在半导体鳍片20的剩余井部分20w及主动部分20a的相对末端上形成，如图11A中所示。将在源极/漏极凹槽56s、源极/漏极凹槽56d中形成源极/漏极特征，从而形成在半导体鳍片20的剩余井部分20w及主动部分20a中具有半导体材料作为通道区域的n型装置。
在一些实施例中，源极/漏极凹槽56s、源极/漏极凹槽56d延伸至半导体鳍片20的井部分20w中。在一些实施例中，源极/漏极凹槽56s、源极/漏极凹槽56d的底表面56b具有凹面轮廓，如图11A中所示。源极/漏极凹槽56s、源极/漏极凹槽56d的底表面56b位于半导体鳍片20的井部分20w中的深度H1处。深度H1允许在源极/漏极凹槽56s、源极/漏极凹槽56d中形成缓冲层，且亦允许形成具有如下文所论述的凸面轮廓的源极/漏极特征的底表面。在一些实施例中，深度H1在约20nm与约30nm之间的范围内。若深度H1小于20nm，则将形成的缓冲层的厚度可能不足以起蚀刻终止层的作用。若深度H1大于30nm，则可能增加装置的尺寸而没有显而易见的额外益处。
在步骤116中，形成内部间隔物58n，如图12A至图12D中所示。在形成内部间隔物58n之前，可移除光阻层54a从而暴露图案化的牺牲衬垫52a以保护p型井12上方的区域。
首先蚀刻第一半导体层14及包覆层30的暴露的末端以形成用于内部间隔物58n的间隔物空腔。首先沿着X方向水平地蚀刻暴露于源极/漏极凹槽56s、源极/漏极凹槽56d的第一半导体层14及包覆层30以形成空腔。在一些实施例中，可通过使用湿式蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、四甲基铵氢氧化物(tetramethylammonium hydroxide，TMAH)、己二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)或氢氧化钾(KOH)溶液)来选择性蚀刻第一半导体层14。在一些实施例中，第一半导体层14及包覆层30沿着X方向的蚀刻厚度在约2nm与约10nm之间的范围内。
在通过蚀刻第一半导体层14及包覆层30形成间隔物空腔后，通过共形地沉积且随后部分地移除绝缘层，以在间隔物空腔中形成内部间隔物58n。可通过ALD或任何其他适当的方法形成绝缘层。后续蚀刻制程移除除了空腔内部之外的大部分绝缘层，从而产生内部间隔物58n。在一些实施例中，第二半导体层16可自内部间隔物58n延伸。在一些实施例中，内部间隔物58n可包括氮化硅(SiN)及氧化硅(SiO2)、SiONC中的一者或其组合。内部间隔物58n具有沿着X方向的在约4nm至约7nm范围内的厚度。
在形成内部间隔物58n之后，移除图案化的牺牲衬垫52a。
在步骤118中，通过移除半导体鳍片20中的部分井部分20w，及使用半导体材料再填充井部分20w来形成背侧触点对准特征60n，如图13A至图13D及图14A至图14D中所示。在源极/漏极凹槽56s下方选择性形成背侧触点对准特征60n，此处形成于其中的源极/漏极特征将与背侧电源轨连接。
在形成背侧触点对准特征60n之前，形成图案化的光阻层54b及图案化的牺牲衬垫52b以暴露源极/漏极凹槽56s。光阻层54b可类似于光阻层54a且牺牲衬垫52b可类似于牺牲衬垫52a。
在形成图案化的光阻层54b及图案化的牺牲衬垫52b之后，执行适当的干式蚀刻及/或湿式蚀刻以移除半导体鳍片20的至少部分的暴露井部分20w，以加深源极/漏极凹槽56s，如图13A及图13C中所示。在一些实施例中，源极/漏极凹槽56s的底表面56b'具有凹面轮廓，如图13A中所示。在一些实施例中，源极/漏极凹槽56s的底表面56b'的轮廓实质上类似于源极/漏极凹槽56d的底表面56b的轮廓。
在凹陷井部分20w之后，移除图案化的光阻层54b以暴露图案化的牺牲衬垫52b。图案化的牺牲衬垫52b在形成背侧触点对准特征60n期间做为硬遮罩。
可通过任何适当的方法形成背侧触点对准特征60n，诸如通过CVD、CVD磊晶、分子束磊晶法或任何适当的沉积技术。在一些实施例中，通过自下而上沉积制程形成背侧触点对准特征60n。如图14A中所示，背侧触点对准特征60n沿着井部分20w的侧壁20sw上以自下而上方式生长半导体材料。背侧触点对准特征60n的前表面60f实质上保持源极/漏极凹槽56s的底表面56b'的轮廓。在一些实施例中，各背侧触点对准特征60n具有高度H2。在一些实施例中，高度H2在约10nm与约30nm之间的范围内。在一些实施例中，可通过控制沉积时间控制背侧触点对准特征60n的高度H2。
在背侧制程期间，背侧触点对准特征60n中的材料允许选择性移除部分半导体鳍片20。另外，可选择性移除背侧触点对准特征60n而不蚀刻隔离层26中的介电材料。由于在后续步骤中将移除背侧触点对准特征60n以在基板10中形成背侧触点孔，因此背侧触点对准特征60n由相对于基板10的材料、半导体鳍片20的井部分20w中的材料及隔离层26中的绝缘材料具有蚀刻选择性的材料形成。
背侧触点对准特征60n可为未掺杂的半导体材料。在一些实施例中，背侧触点对准特征60n可包括SiGe，诸如单晶SiGe材料。在一些实施例中，背侧触点对准特征60n由SiGe形成，其锗成分百分比在约50％与95％之间。或者，背侧触点对准特征60n可包括其他材料，诸如硅、锗、化合物半导体(诸如SiC、GeAs、GaP、InP、InAs及/或InSb)、合金半导体(诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其组合。
在形成背侧触点对准特征60n之后，移除图案化牺牲衬垫52b。
在步骤120中，在源极/漏极凹槽56s、源极/漏极凹槽56d中形成磊晶缓冲层62n，如图15A至图15D中所示。在形成磊晶缓冲层62n之前，形成图案化的牺牲衬垫52c以暴露源极/漏极凹槽56d、源极/漏极凹槽56s。牺牲衬垫52c可类似于牺牲衬垫52a。
可通过任何适当的方法形成磊晶缓冲层62n，诸如通过CVD、CVD磊晶、分子束磊晶法或任何适当的沉积技术形成。在一些实施例中，通过自下而上磊晶沉积制程形成磊晶缓冲层62n。举例而言，磊晶缓冲层62n沿着井部分20w的侧壁20sw上以自下而上方式生长半导体材料，直至前表面62f到达内部间隔物58n的最底层，且前表面62f具有实质上类似于背侧触点对准特征60n的前表面60f或源极/漏极凹槽56s的底表面56b'的轮廓。当前表面62f到达内部间隔物58n，由于内部间隔物58n由介电材料制成，故自下而上磊晶沉积制程发生变化。进一步的沉积主要由前表面62f上的半导体材料的磊晶生长引起，且随着沉积继续，前表面62f的轮廓可逐渐由凹面变为凸面。
可通过控制制程时间控制磊晶缓冲层62n的厚度及/或磊晶缓冲层62n的前表面62f的轮廓。在一些实施例中，磊晶缓冲层62n的前表面62f为凹表面。如图15A中所示，前表面62f具有在x-z平面上的凹面轮廓。在图15A的实施例中，磊晶缓冲层62n在两个牺牲栅极结构48之间的源极/漏极凹槽56s或源极/漏极凹槽56d中自下而上形成。由于前表面62f为凹面，磊晶缓冲层62n的边缘区域所在位准沿着Z方向接近井部分20w的顶部，而磊晶缓冲层62n的中央部则在井部分20w顶端的下方。
磊晶缓冲层62n可在接近中央部处具有厚度T1。在一些实施例中，厚度T1在约15nm与约25nm之间的范围内。若厚度T1小于15nm，则磊晶缓冲层62n的厚度可能不足以做为蚀刻终止层。若厚度T1大于25nm，则装置的尺寸可能增加而没有显而易见的额外益处。
在背侧制程中移除半导体鳍片20的井部分20w中的材料期间，磊晶缓冲层62n中的材料做为蚀刻终止层，以保护将在磊晶缓冲层62n上形成n型装置的源极/漏极特征。在一些实施例中，磊晶缓冲层62n可包括SiGe，诸如单晶SiGe材料。在一些实施例中，磊晶缓冲层62n由SiGe形成，其锗成分百分比在约25％与95％之间。或者，背侧触点对准特征60n可包括其他材料，诸如硅、锗、化合物半导体(诸如SiC、GeAs、GaP、InP、InAs及/或InSb)、合金半导体(诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其组合。
在步骤122中，形成过渡磊晶层64n及磊晶源极/漏极特征66n。在形成磊晶缓冲层62n之后，在磊晶缓冲层62n上方形成过渡磊晶层64n。可通过任何适当的方法形成过渡磊晶层64n，诸如通过CVD、CVD磊晶、分子束磊晶法或任何适当的沉积技术。
过渡磊晶层64n可用来将晶格常数自磊晶缓冲层62n的晶格常数逐渐变为磊晶源极/漏极特征66n的晶格常数。在一些实施例中，过渡磊晶层64n可为半导体材料，其具有晶格结构类似于配置做为n型装置的源极/漏极特征的半导体材料。在一些实施例中，过渡磊晶层64n可为半导体材料，其包括n型掺杂剂的掺杂剂浓度低于源极/漏极特征中所用的掺杂剂浓度。过渡磊晶层64n可包括一或多个Si、SiAs、SiP、SiC及SiCP层。过渡磊晶层64n亦包括n型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，过渡磊晶层64n可为包括磷掺杂剂的硅层。在一些实施例中，过渡磊晶层64n包括约5E17原子/cm3与约1E21原子/cm3之间的掺杂剂浓度。
如图15A中所示，过渡磊晶层64n为在磊晶缓冲层62n上方形成的薄层材料。过渡磊晶层64n的轮廓实质上类似于磊晶缓冲层62n的前表面62f。在一些实施例中，过渡磊晶层64n具有在x-z平面中的凹面轮廓。在图15A的实施例中，过渡磊晶层64n的边缘区域与内部间隔物58n接触，而过渡磊晶层64n的中央部在井部分20w的顶部下方。如下文所论述，过渡磊晶层64n的凹面轮廓允许磊晶源极/漏极特征66n的底表面66b为凸面，因此为背侧触点孔的形成提供较宽的着陆窗(landing window)。
在一些实施例中，过渡磊晶层64n的厚度可在约2nm与约8nm之间的范围内。若过渡磊晶层64n的厚度小于4nm，则过渡磊晶层64n的厚度可能不足以做为磊晶缓冲层62n与磊晶源极/漏极特征66n之间的晶格过渡层。若磊晶缓冲层62n的厚度大于8nm，则可能增加装置的尺寸而没有显而易见的额外益处。
在过渡磊晶层64n形成之后，在源极/漏极凹槽56s、源极/漏极凹槽56d中形成用于n型装置的磊晶源极/漏极特征66n，如图15A及图15C中所示。磊晶源极/漏极特征66n在源极/漏极凹槽56s、源极/漏极凹槽56d内的过渡磊晶层64n上方形成。磊晶源极/漏极特征66n亦包括一或多个Si、SiP、SiC及SiCP层。磊晶源极/漏极特征66n亦包括n型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，磊晶源极/漏极特征66n可为包括磷掺杂剂的硅层。磊晶源极/漏极特征66n中的掺杂剂浓度高于过渡磊晶层64n的掺杂剂浓度。在一些实施例中，磊晶源极/漏极特征66n包括约5E18原子/cm3与约3E21原子/cm3之间的掺杂剂浓度。
磊晶源极/漏极特征66n的底表面66b与过渡磊晶层64n的轮廓相匹配。在图15A及图15C中所示的实施例中，磊晶源极/漏极特征66n的底表面66b具有凸面轮廓。磊晶源极/漏极特征66n的顶表面66t可根据磊晶形成的半导体材料的自然面(natural facet)成形。磊晶源极/漏极特征66n的侧壁66sw与内部间隔物58n及第二半导体层16接触。
在形成磊晶源极/漏极特征66n之后，可移除牺牲衬垫52c以便可处理p型装置区域。
在步骤124中，在n型井11上方形成源极/漏极凹槽68d、源极/漏极凹槽68s(共称为源极/漏极凹槽68)，并将在n型井11上将形成p型装置，如图16A至图16D中所示。形成且图案化牺牲衬垫52d及光阻层54d以暴露n型井11上方的区域用于制程。光阻层54d可类似于光阻层54a且牺牲衬垫52d可类似于步骤114中的牺牲衬垫52a。蚀刻在牺牲栅极结构48的相对侧上的半导体鳍片19及在半导体鳍片19上的包覆层30，从而在牺牲栅极结构48两侧上的邻近混合鳍片36之间形成源极/漏极凹槽68d、源极/漏极凹槽68s，如图16B及图16D中所示。在一些实施例中，源极/漏极凹槽68d表示其中将形成漏极特征的空腔，且源极/漏极凹槽68s表示其中将形成源极特征的空腔。应注意，可互换使用源极特征与漏极特征。
使用蚀刻步骤在牺牲栅极结构48的两侧向下蚀刻包覆层30、半导体鳍片19中的第三半导体层13及第四半导体层15。在一些实施例中，可使用适当的干式蚀刻及/或湿式蚀刻一起或个别移除第三半导体层13、第四半导体层15及n型井11。
在一些实施例中，移除半导体鳍片19的主动部分19a中的所有层及半导体鳍片19的部分井部分19w以形成源极/漏极凹槽68s、源极/漏极凹槽68d。部分地蚀刻半导体鳍片19的井部分19w，使得源极/漏极凹槽68s、源极/漏极凹槽68d延伸至隔离层26中，如图16B中所示。在半导体鳍片19的剩余井部分19w及主动部分19a的相对末端上形成源极/漏极凹槽68s、源极/漏极凹槽68d，如图16B中所示。将在源极/漏极凹槽68s、源极/漏极凹槽68d中形成源极/漏极特征，从而形成p型装置，其在半导体鳍片19的剩余井部分19w及主动部分19a中具有半导体材料作为通道区域。
在一些实施例中，源极/漏极凹槽68s、源极/漏极凹槽68d延伸至半导体鳍片19的井部分19w中。在一些实施例中，源极/漏极凹槽68s、源极/漏极凹槽68d的底表面68b具有凹面轮廓，如图16B中所示。源极/漏极凹槽68s、源极/漏极凹槽68d的底表面68b位于半导体鳍片19的井部分19w中的深度H3处。深度H3允许在源极/漏极凹槽68s、源极/漏极凹槽68d中形成缓冲层，且亦允许形成具有如下文所论述的凸面轮廓的源极/漏极特征的底表面。在一些实施例中，深度H3在约20nm与约30nm之间的范围内。若深度H3小于20nm，则将形成的缓冲层的厚度可能不足以做为蚀刻终止层。若深度H3大于30nm，则可能增加装置的尺寸而没有显而易见的额外益处。
在步骤126中，形成内部间隔物58p，如图17A至图17D中所示。在形成内部间隔物58p之前，可移除光阻层54d从而暴露图案化的牺牲衬垫52d，以保护n型井11上方的区域。
首先蚀刻第三半导体层13及包覆层30的暴露的末端，以形成用于内部间隔物58p的间隔物空腔。首先沿着X方向水平地蚀刻暴露于源极/漏极凹槽68s、源极/漏极凹槽68d的第三半导体层13及包覆层30以形成空腔。在一些实施例中，可通过使用湿式蚀刻剂(诸如但不限于氢氧化铵、四甲基铵氢氧化物、己二胺邻苯二酚或氢氧化钾溶液)来选择性蚀刻第三半导体层13。在一些实施例中，第三半导体层13及包覆层30沿着X方向的蚀刻厚度在约2nm与约10nm之间的范围内。
在通过蚀刻第三半导体层13及包覆层30形成间隔物空腔后，通过共形地沉积且随后部分地移除绝缘层，以在间隔物空腔中形成内部间隔物58p。可通过ALD或任何其他适当的方法形成绝缘层。随后的蚀刻制程移除除了空腔内部之外的大多数绝缘层，从而产生内部间隔物58p。在一些实施例中，第四半导体层15可自内部间隔物58p延伸。在一些实施例中，内部间隔物58p可包括氮化硅(SiN)及氧化硅(SiO2)、SiONC中的一者或其组合。内部间隔物58p具有沿着X方向在约4nm至约7nm范围内的厚度。
在形成内部间隔物58p之后，移除图案化的牺牲衬垫52d。
在步骤128中，通过移除半导体鳍片19中的部分井部分19w，及使用半导体材料再填充井部分19w来形成背侧触点对准特征60p，如图18A至图18D及图19A至图19D中所示。在源极/漏极凹槽68s下方选择性形成背侧触点对准特征60p，其中在里面形成的源极/漏极特征将与背侧电源轨连接。
在形成背侧触点对准特征60p之前，形成图案化的光阻层54e及图案化的牺牲衬垫52e以暴露源极/漏极凹槽68s。光阻层54e可类似于光阻层54a且牺牲衬垫52e可类似于牺牲衬垫52a。
在形成图案化的光阻层54e及图案化的牺牲衬垫52e之后，执行适当的干式蚀刻及/或湿式蚀刻以移除半导体鳍片19的至少部分的暴露井部分19w以加深源极/漏极凹槽68s，如图18B及图18D中所示。在一些实施例中，源极/漏极凹槽68s的底表面68b'具有凹面轮廓，如图18D中所示。在一些实施例中，源极/漏极凹槽68s的底表面68b'的轮廓实质上类似于源极/漏极凹槽58d的底表面68b的轮廓。
在凹陷井部分19w之后，移除图案化的光阻层54e以暴露图案化的牺牲衬垫52e。图案化的牺牲衬垫52e在形成背侧触点对准特征60p期间做为硬遮罩。
可通过任何适当的方法形成背侧触点对准特征60p，诸如通过CVD、CVD磊晶、分子束磊晶法或任何适当的沉积技术。在一些实施例中，通过自下而上沉积制程形成背侧触点对准特征60p。如图19B中所示，背侧触点对准特征60p沿着井部分19w的侧壁19sw上以自下而上方式生长半导体材料。背侧触点对准特征60p的前表面60f'实质上保持源极/漏极凹槽68s的底表面68b'的轮廓。在一些实施例中，各个背侧触点对准特征60p具有与背侧触点对准特征60n相同的高度H2。
在背侧制程期间，背侧触点对准特征60p中的材料允许选择性移除部分半导体鳍片19。另外，可选择性移除背侧触点对准特征60p而不蚀刻隔离层26中的介电材料。由于在后续步骤中将移除背侧触点对准特征60p以在基板10中形成背侧触点孔，因此背侧触点对准特征60p由相对于基板10的材料、半导体鳍片19的井部分19w中的材料及隔离层26中的绝缘材料具有蚀刻选择性的材料形成。背侧触点对准特征60p可为未掺杂的半导体材料。在一些实施例中，背侧触点对准特征60p可包括SiGe，诸如单晶SiGe材料。在一些实施例中，背侧触点对准特征60p及背侧触点对准特征60n由相同的材料形成。在形成背侧触点对准特征60p之后，移除图案化的牺牲衬垫52e。
在步骤130中，在源极/漏极凹槽68s、源极/漏极凹槽68d中形成磊晶缓冲层62p及磊晶源极/漏极特征66p，如图20A至图20D中所示。在形成磊晶缓冲层62p之前，形成图案化的牺牲衬垫52f以暴露源极/漏极凹槽68d、源极/漏极凹槽68s。牺牲衬垫52f可类似于牺牲衬垫52a。
可通过任何适当的方法形成磊晶缓冲层62p，诸如通过CVD、CVD磊晶、分子束磊晶法或任何适当的沉积技术。在一些实施例中，通过自下而上磊晶沉积制程形成磊晶缓冲层62p。举例而言，磊晶缓冲层62p沿着井部分19w的侧壁19sw上以自下而上方式生长半导体材料，直至前表面62f'到达内部间隔物58p的最底层，且前表面62f'具有实质上类似于背侧触点对准特征60p的前表面60f'或源极/漏极凹槽68s的底表面68b'的轮廓。当前表面62f'到达内部间隔物58p，由于内部间隔物58p由介电材料制成，故自下而上磊晶沉积制程发生变化。进一步的沉积主要由前表面62f'上的半导体材料的磊晶生长引起，且随着沉积继续，前表面62f'的轮廓可逐渐由凹面变为凸面。
可通过控制制程时间控制磊晶缓冲层62p的厚度及/或磊晶缓冲层62p的前表面62f'的轮廓。在一些实施例中，磊晶缓冲层62p的前表面62f'为凹表面。如图20B中所示，前表面62f'具有在x-z平面上的凹面轮廓。在图20B的实施例中，在两个牺牲栅极结构48之间的源极/漏极凹槽68s或源极/漏极凹槽68d中自下而上地形成磊晶缓冲层62p。由于前表面62f'为凹面，磊晶缓冲层62p的边缘区域沿着Z方向的位准接近井部分19w的顶部，而磊晶缓冲层62p的中央部则在井部分19w顶端的下方。
在一些实施例中，磊晶缓冲层62p的形状及尺寸可类似于磊晶缓冲层62n的形状及尺寸。在一些实施例中，磊晶缓冲层62p在接近中央部处的厚度在约15nm与约25nm之间的范围内。若厚度小于15nm，则磊晶缓冲层62p的厚度可能不足以做为蚀刻终止层。若厚度大于25nm，则可能增加装置的尺寸而没有显而易见的额外益处。
在背侧制程中移除半导体鳍片19的井部分19w中的材料期间，磊晶缓冲层62p中的材料做为蚀刻终止以保护将在磊晶缓冲层62n上形成p型装置的源极/漏极特征。磊晶缓冲层62p亦用来将晶格常数自井部分19w的晶格常数或背侧触点对准特征60p的晶格常数变为磊晶源极/漏极特征66p的晶格常数。在一些实施例中，磊晶缓冲层62p可为半导体材料，其具有晶格结构类似于配置做为p型装置的源极/漏极特征作用的半导体材料。在一些实施例中，过渡磊晶层64p可为半导体材料，其包括p型掺杂剂的掺杂剂浓度低于源极/漏极特征中所用的掺杂剂浓度。在一些实施例中，磊晶缓冲层62p可为半导体材料，其包括p型掺杂剂的掺杂剂浓度低于磊晶源极/漏极特征66p中的掺杂剂浓度。磊晶缓冲层62p可包括一或多个具有硅、SiGe、具有用于p型装置(诸如pFET)的p型掺杂剂(诸如硼(B))的锗的层。在一些实施例中，磊晶缓冲层62p可为SiGeB材料，其中硼为掺杂剂。在一些实施例中，磊晶缓冲层62p为SiGeB层，其硼浓度在约5E17原子/cm3与约1E18原子/cm3之间。
在形成磊晶缓冲层62p之后，在源极/漏极凹槽68s、源极/漏极凹槽68d中形成用于p型装置的磊晶源极/漏极特征66p，如图20B及图20D中所示。磊晶源极/漏极特征66p在源极/漏极凹槽68s、源极/漏极凹槽68d内的磊晶缓冲层62p上方形成。磊晶源极/漏极特征66p可包括一或多个硅、SiGe、具有用于p型装置(诸如pFET)的p型掺杂剂诸如硼(B)的锗的层。在一些实施例中，磊晶源极/漏极特征66p可为SiGeB材料，其中硼为掺杂剂。在一些实施例中，磊晶源极/漏极特征66p为SiGeB层，其硼浓度在约5E18原子/cm3与约1E21原子/cm3之间。
磊晶源极/漏极特征66p的底表面66b'与磊晶缓冲层62p的前表面62f'的轮廓相匹配。在图20B及图20D中所示的实施例中，磊晶源极/漏极特征66p的底表面66b'具有凸面轮廓。磊晶源极/漏极特征66p的顶表面66t'可根据磊晶形成的半导体材料的自然面成形。
在形成磊晶源极/漏极特征66p之后，可移除牺牲衬垫52f用于后续制程。应注意，可交换n型磊晶源极/漏极特征66n与p型磊晶源极/漏极特征66p的制程次序。
在步骤132中，在暴露表面上方形成接触蚀刻终止层(contact etch stop layer，CESL)70及层间介电(interlayer dielectric，ILD)层72，如图21A至图21D及图22A至图22D中所示。接触蚀刻终止层70在磊晶源极/漏极特征66n、磊晶源极/漏极特征66p、侧壁间隔物50及高介电常数介电特征38上形成。在一些实施例中，接触蚀刻终止层70的厚度在约4nm与约7nm之间的范围内。接触蚀刻终止层70可包括Si3N4、SiON、SiCN或任何其他适当的材料，且可通过CVD、PVD或ALD形成。
在接触蚀刻终止层70上方形成层间介电层72。用于层间介电层72的材料包括化合物，包括Si、O、C及/或H，诸如氧化硅、SiCOH及SiOC。诸如聚合物的有机材料可用于层间介电层72。在移除牺牲栅极结构48期间，层间介电层72保护磊晶源极/漏极特征66n、磊晶源极/漏极特征66p。
执行平坦化步骤(诸如化学机械研磨)以暴露牺牲栅极电极层42，以用于后续移除牺牲栅极结构48，如图22A至图22D中所示。平坦化制程移除部分层间介电层72及接触蚀刻终止层70、遮罩层46及衬垫层44以暴露于牺牲栅极电极层42。在一些实施例中，使层间介电层72凹陷至低于牺牲栅极电极层42顶部的位准，且在凹陷的层间介电层72上形成覆盖层74。覆盖层74可为含氮层，诸如SiCN层。覆盖层74用于在替换栅极制程期间保护层间介电层72。
在步骤134中，移除牺牲栅极介电层40及牺牲栅极电极层42，如图23A至图23D中所示。可使用电浆干式蚀刻及/或湿式蚀刻移除牺牲栅极电极层42。当牺牲栅极电极层42为多晶硅时，可使用诸如四甲基铵氢氧化物的湿式蚀刻剂选择性移除牺牲栅极电极层42，而不移除覆盖层74及接触蚀刻终止层70的介电材料。
在移除牺牲栅极电极层42之后，暴露牺牲栅极介电层40。可执行蚀刻制程以选择性移除牺牲栅极介电层40从而暴露高介电常数介电特征38、第二半导体层16的顶层及第四半导体层15的顶层。随后执行适当的蚀刻制程以选择性移除包覆层30。可使用电浆干式蚀刻及/或湿式蚀刻移除包覆层30。
在移除包覆层30之后，暴露第一半导体层14及第三半导体层13，且随后将第一半导体层14及第三半导体层13移除，从而产生具有第二半导体层16及第四半导体层15的纳米薄片的栅极空腔73。替换栅极结构将形成在栅极空腔73中。在一些实施例中，可在用于移除包覆层30的同一蚀刻制程期间移除第一半导体层14及第三半导体层13。在其他实施例中，可使用湿式蚀刻剂(诸如但不限于氢氧化铵、四甲基铵氢氧化物、己二胺邻苯二酚或氢氧化钾溶液)来选择性移除第一半导体层14及第三半导体层13。
在步骤136中，栅极介电层76n、栅极介电层76p及栅极电极层78形成在栅极空腔73中，如图24A至图24D中所示。栅极介电层76(包括栅极介电层76n、栅极介电层76p)及栅极电极层78可称为替换栅极结构。在栅极空腔73中暴露的表面上形成栅极介电层76n、栅极介电层76p。栅极介电层76n、栅极介电层76p可具有不同的成分及尺寸。在一些实施例中，栅极介电层76n及栅极介电层76p包括不同的材料且使用图案化的遮罩层及不同的沉积配方个别形成。
在第四半导体层15的各个纳米薄片的暴露表面、内部间隔物58p的暴露表面、侧壁间隔物50的暴露表面及磊晶源极/漏极特征66p的暴露表面上形成栅极介电层76p。栅极介电层76p可包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料、其他适当的介电材料及/或其组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数介电材料及/或其组合。
在第二半导体层16的各个纳米薄片的暴露表面、内部间隔物58n的暴露表面、侧壁间隔物50的暴露表面及磊晶源极/漏极特征66n的暴露表面上形成栅极介电层76n。栅极介电层76n可包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料、其他适当的介电材料及/或其组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高介电常数介电材料及/或其组合。
栅极介电层76n、栅极介电层76p可通过CVD、ALD或任何适当的方法形成。在一个实施例中，使用诸如ALD的高度共形沉积制程形成栅极介电层76n、栅极介电层76p，以确认形成的栅极介电层76n、栅极介电层76p具有围绕各个第四半导体层15、第二半导体层16的均匀厚度。在一些实施例中，栅极介电层76n、栅极介电层76p的厚度在约1nm与约6nm之间的范围内。在一些实施例中，分别在第四半导体层15与第二半导体层16之间、栅极介电层76n与栅极介电层76p之间形成界面层(未显示)。
在栅极介电层76n、栅极介电层76p上形成栅极电极层78以填充栅极空腔73。栅极电极层78包括一或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料及/或其组合。在一些实施例中，可通过CVD、ALD、电镀或其他适当的方法形成栅极电极层78。在形成栅极电极层78之后，执行平坦化制程(诸如化学机械研磨制程)以移除栅极电极材料的过量沉积及暴露层间介电层72的顶表面。
在步骤138中，形成栅极触点84及前侧源极/漏极触点86，如图25A至图25D及图26A至图26D中所示。在图25A至图25D中，在栅极电极层78上方形成自对准接触层80及硬遮罩层82。在步骤136中的化学机械研磨制程之后，使栅极电极层78凹陷。在一些实施例中，使栅极电极层78凹陷至低于高介电常数介电特征38的顶表面的位准，如图25D中所示。高介电常数介电特征38将栅极电极层78区分为与不同晶体管连接的区段。可使用任何适当的制程(诸如干式蚀刻、湿式蚀刻或其组合)使栅极电极层78凹陷。在一些实施例中，凹陷制程可为选择性干式蚀刻制程，实质上不影响覆盖层74、侧壁间隔物50及栅极介电层76n、栅极介电层76p。
在使栅极电极层78凹陷之后，在侧壁间隔物50之间的栅极介电层76n、栅极介电层76p及栅极电极层78上方形成自对准接触层80。自对准接触层80的形成可通过毯覆性沉积制程和随后执行化学机械研磨制程至侧壁间隔物50的位准，以移除侧壁间隔物50上方的过量材料。接着选择性凹陷以在侧壁间隔物50之间且在自对准接触层80上面形成沟槽。自对准接触层80可为相对于侧壁间隔物50具有蚀刻选择性的介电材料。在一些实施例中，自对准接触层80包括氮化硅。自对准接触层80可用于定义自对准接触区且因此称为自对准接触(self-aligned contact，SAC)结构或SAC层。
随后在自对准接触层80上方形成硬遮罩层82。硬遮罩层82包括介电材料，诸如Si、SiO、SiN、AlO或其组合。硬遮罩层82可包括与侧壁间隔物50、接触蚀刻终止层70、层间介电层72及/或覆盖层74不同的材料，以在后续执行的蚀刻制程期间达成蚀刻选择性。如图25A及图25B中所示，自对准接触层80接触栅极电极层78、栅极介电层76n、栅极介电层76p及硬遮罩层82且在侧壁间隔物50之间。
在形成硬遮罩层82之后，执行平坦化制程以研磨硬遮罩层82直至暴露侧壁间隔物50、接触蚀刻终止层70及层间介电层72。可通过任何适当的制程在硬遮罩层82及自对准接触层80中形成接触孔。随后，导电材料层填充接触孔以形成栅极触点84，如图26A至图26D中所示。
类似地，可穿透层间介电层72及接触蚀刻终止层70形成接触孔，且随后用导电材料填充以形成前侧源极/漏极触点86。使用适当的微影及蚀刻技术以穿透各种层形成接触孔。在形成接触孔之后，在由接触孔暴露的磊晶源极/漏极特征66n、磊晶源极/漏极特征66p的顶表面上方选择性形成硅化物层88。硅化物层88将磊晶源极/漏极特征66n、磊晶源极/漏极特征66p与随后形成的互连结构导电耦合。可通过沉积金属源极层以覆盖包括磊晶源极/漏极特征66n、磊晶源极/漏极特征66p的暴露表面的暴露表面及执行快速热退火制程来形成硅化物层88。在一些实施例中，金属源极层包括选自W、Co、Ni、Ti、Mo及Ta的金属层，或选自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼及氮化钽的金属氮化物层。在形成金属源极层之后，执行快速热退火制程，例如在约700℃与约900℃之间的温度下的快速退火。在快速退火制程期间，金属源极层在磊晶源极/漏极特征66n、磊晶源极/漏极特征66p上方的部分与磊晶源极/漏极特征66n、磊晶源极/漏极特征66p中的硅反应以形成硅化物层88。随后移除金属源极层的未反应的部分。在一些实施例中，硅化物层88包括WSi、CoSi、NiSi、TiSi、MoSi与TaSi中的一或多者。在一些实施例中，硅化物层88的厚度在约3nm与约10nm之间的范围内。
在形成硅化物层88之后，沉积导电材料以填充接触孔且形成栅极触点84及前侧源极/漏极触点86。在一些实施例中，用于栅极触点84的导电材料层可由CVD、PVD、电镀、ALD或其他适当技术形成。在一些实施例中，用于栅极触点84及前侧源极/漏极触点86的导电材料包括TiN、TaN、Ta、Ti、Hf、Zr、Ni、W、Co、Cu、Ag、Al、Zn、Ca、Au、Mg、Mo、Cr等。随后，执行化学机械研磨制程以移除在硬遮罩层82的顶表面上方的部分的导电材料层。
在步骤140中，在第二层间介电层72及硬遮罩层82上方形成前侧互连结构90，如图27A至图27D中所示。前侧互连结构90包括多个具有形成在其中的金属导线及通孔(未显示)的介电层。前侧互连结构90中的金属导线及通孔可由铜或铜合金形成，且可使用一或多种镶嵌制程形成。前侧互连结构90可包括多组层间介电层及金属间介电(inter-metaldielectric，IMD)层。
在一些实施例中，前侧互连结构90包括仅用于连接信号线的金属导线及通孔，而非与电源轨或电源轨的连接件连接的金属导线及通孔。在其他实施例中，前侧互连结构90包括电源轨的一部分。电源轨表示在磊晶源极/漏极特征66n、磊晶源极/漏极特征66p与诸如VDD及VSS(GND)的电源之间连接的导电线。
在形成前侧互连结构90之后，将载体晶圆92暂时与前侧互连结构90的顶侧结合。载体晶圆92为前侧互连结构90及在基板10上形成的装置提供机械支撑。
在步骤142中，将载体晶圆92结合至基板10之后，翻转载体晶圆92以及基板10，使得基板10的背侧(即背表面10b)朝上用于背侧制程。
在步骤144中，在翻转之后，执行背侧研磨以暴露隔离层26、半导体鳍片19的井部分19w、半导体鳍片20的井部分20w及背侧触点对准特征60n、背侧触点对准特征60p，如图28A至图28E中所示。
在步骤146中，执行相对快速的蚀刻制程以部分地移除在研磨后经暴露的n型井11及p型井12的材料，如图29A至图29E中所示。在一些实施例中，使用蚀刻制程部分地移除暴露的n型井11及p型井12，相对于背侧触点对准特征60n、背侧触点对准特征60p及隔离层26的材料，蚀刻制程具有对n型井11及p型井12的材料的蚀刻选择性。在一些实施例中，使用干式蚀刻方法或用四甲基铵氢氧化物的湿式蚀刻部分地选择性蚀刻暴露的n型井11及p型井12。
在一些实施例中，如图29A及图29B中所示，部分地移除暴露的n型井11及p型井12，使得背侧触点对准特征60n、背侧触点对准特征60p在n型井11及p型井12上方突出而磊晶缓冲层62n、磊晶缓冲层62p仍嵌入在n型井11及p型井12中。在一些实施例中，当步骤146完成时，保留n型井11及p型井12的厚度T2。厚度T2为足够大的值以在后续缓慢蚀刻制程中产生角落保护件。在一些实施例中，厚度T2在约10nm与20nm之间的范围内。可通过控制蚀刻制程的持续时间控制步骤146中的蚀刻制程的终止点。
在步骤148中，执行相对缓慢的蚀刻制程以部分地移除在相对快速的蚀刻之后经暴露的n型井11及p型井12的材料，如图30A至图30F中所示。在一些实施例中，使用蚀刻制程部分地移除暴露的n型井11及p型井12，相对于背侧触点对准特征60n、背侧触点对准特征60p、磊晶缓冲层62n、磊晶缓冲层62p及隔离层26的材料，蚀刻制程具有对n型井11及p型井12的材料的蚀刻选择性。在一些实施例中，使用湿式蚀刻部分地选择性蚀刻暴露的n型井11及p型井12，湿式蚀刻使用包括氢氧化铵的蚀刻剂。
当步骤148中的蚀刻制程完成时，将n型井11及p型井12移除除了角落11r、角落12r之外的大部分，如图30A、图30B及图30E中所示。角落11r、角落12r为来自n型井11及p型井12的材料的半导体特征。在步骤148期间，角落11r、角落12r防止蚀刻剂到达磊晶源极/漏极特征66n、磊晶源极/漏极特征66p及/或过渡磊晶层64n。角落12r的保护功能对磊晶源极/漏极特征66n而言尤其重要，因为掺杂聚硅氧的磊晶源极/漏极特征66n具有相对于p型井12及n型井11材料的低蚀刻选择性。
图30F为图30A的示意性部分放大视图，其绘示根据本公开的一个实施例的角落12r。如图30F中所示，角落12r在y-z平面中具有实质上为三角形的横截面。各个角落12r可包括与磊晶缓冲层62n接触的第一表面12z、与内部间隔物58n及栅极介电层76n接触的第二表面12y，以及连接第一表面12z与第二表面12y的第三表面12f。在一些实施例中，第三表面12f为p型井12的晶体硅的自然面。在一些实施例中，取决于过渡磊晶层64n的位置，第一表面12z或第二表面12y可与过渡磊晶层64n接触。在一些实施例中，第三表面12f为晶体的[111]晶面。由于p型井12的晶体材料的蚀刻制程，产生第三表面12f。各个角落12r的第一表面12z具有长度12h，各个角落12r的第二表面12y具有长度12w。在一些实施例中，长度12h在5nm与10nm之间的范围内，且长度12w在5nm与10nm之间的范围内。若长度12h或长度12w小于5nm，则角落12r可能无法为磊晶源极/漏极特征66n提供充足的保护。若长度12h或长度12w大于10nm，则角落12r可能牺牲装置的效能而不产生蚀刻保护的额外改良。可通过控制蚀刻制程的持续时间而控制步骤148中的蚀刻制程的终止点，以获得所要的角落12r的尺寸。
角落11r、角落12r确保磊晶源极/漏极特征66n、磊晶源极/漏极特征66p与蚀刻溶液隔离，因此即使磊晶源极/漏极特征66n的底表面66b、磊晶源极/漏极特征66p的底表面66b'为凸面形状，也能在步骤148中完整保持。
角落11r的位置及尺寸类似于角落12r的位置及尺寸。通常，磊晶源极/漏极特征66p及过渡磊晶层64p具有相对于n型井11及p型井12的蚀刻选择性。然而，角落11r可在背侧制程期间为磊晶源极/漏极特征66p及过渡磊晶层64p提供一些保护。
在一些实施例中，步骤146可为选择性的，且可使用步骤148的相对缓慢的蚀刻方法蚀刻p型井12及n型井11以获得角落11r、角落12r。
在步骤150中，在从p型井12及n型井11空出的空腔中形成再填充介电层94，如图31A至图31F中所示。在角落11r、角落12r、暴露的栅极介电层76n、栅极介电层76p、磊晶缓冲层62n、磊晶缓冲层62p及背侧触点对准特征60n、背侧触点对准特征60p上方沉积再填充介电层94。在形成再填充介电层94之后，执行平坦化制程(诸如化学机械研磨)以暴露背侧触点对准特征60n、背侧触点对准特征60p。
在一些实施例中，再填充介电层94包括氧化硅、可转换为氧化硅的材料、硅玻璃(undoped silicate glass，USG)、烷氧基硅烷化合物(例如四乙氧基硅烷(tetraethoxysilane，TEOS)、四甲氧基硅烷(tetramethoxysilane，TMOS))、热氧化物或任何适当的介电材料或其任何组合，且可通过FCVD、旋涂工艺或任何适当的沉积技术形成。
在步骤152中，执行一或多个蚀刻制程以移除背侧触点对准特征60n、背侧触点对准特征60p及磊晶缓冲层62n、磊晶缓冲层62p，如图32A至图32D中所示。可通过任何适当的蚀刻制程移除背侧触点对准特征60n、背侧触点对准特征60p及磊晶缓冲层62n、磊晶缓冲层62p，以暴露磊晶源极/漏极特征66p及过渡磊晶层64n。在一些实施例中，通过干式蚀刻方法(例如通过各向同性蚀刻方法)来移除背侧触点对准特征60n、背侧触点对准特征60p及磊晶缓冲层62n、磊晶缓冲层62p。在一些实施例中，通过干式蚀刻制程移除过渡磊晶层64n，干式蚀刻制程使用氟基蚀刻剂(诸如CF4、NF3、SF6)。
在步骤154中，使磊晶源极/漏极特征66n、磊晶源极/漏极特征66p凹陷，以形成用于形成背侧触点的接触孔93，如图33A至图33D中所示。在一些实施例中，可通过与步骤152中用于移除背侧触点对准特征60n、背侧触点对准特征60p及磊晶缓冲层62n、磊晶缓冲层62p相同的蚀刻制程，使磊晶源极/漏极特征66n、磊晶源极/漏极特征66p凹陷。在其他实施例中，可通过适当的且不同的蚀刻制程使磊晶源极/漏极特征66n、磊晶源极/漏极特征66p凹陷。
凹陷制程的目的为形成在磊晶源极/漏极特征66n、磊晶源极/漏极特征66p中的接触表面66c，以建立与将形成的导电特征的电性连接。为建立有品质的接触，需要使接触表面66c在底部的第二半导体层16上方终止，或自背侧与第一内部间隔物区段58n1、第一内部间隔物区段58p1接触。返回参考图32A、图32B，为在所需位置形成接触表面66c，凹陷制程需要沿着z方向在制程窗口W2内终止。在本公开的实施例中，磊晶源极/漏极特征66n的底表面66b、磊晶源极/漏极特征66p的底表面66b'为凸面形状，因此导致增加制程窗口W2。接触表面66c可具有各种形状，诸如平面轮廓、凹面轮廓或凸面轮廓。在图33A、图33B的实施例中，接触表面66c为凹面形状。
如图33A、图33B中所示，在步骤154之后，使角落12r、角落11r暴露于接触孔93。具体而言，使角落12r的第一表面12z暴露于接触孔93。在一些实施例中，在步骤154期间可部分或完全地移除角落12r、角落11r。
在步骤156中，在接触孔93中形成背侧源极/漏极触点97，如图34A至图34F中所示。在一些实施例中，可首先在接触孔93的侧壁上形成隔离衬垫96。隔离衬垫96可通过共形沉积和随后的各向异性蚀刻以自水平表面移除隔离衬垫96而形成。如图34F中所示，角落12r的第一表面12z与隔离衬垫96接触。隔离衬垫96可包括介电材料，诸如氧化硅或氮化硅。隔离衬垫96减少装置中的源极/漏极泄漏及A/C损失(A/C penalty)。
在一些实施例中，在磊晶源极/漏极特征66n、磊晶源极/漏极特征66p的接触表面66c上形成硅化物层95。硅化物层95可包括WSi、CoSi、NiSi、TiSi、MoSi与TaSi中的一或多者。在一些实施例中，硅化物层95的厚度在约4nm与10nm之间的范围内，例如在5nm与6nm之间。
在形成硅化物层95之后，通过在接触孔93中的硅化物层95上方填充导电材料，以形成背侧源极/漏极触点97。导电材料可为Co、W、Mo、Ru、Al中的一或多者或其化合物。在一些实施例中，通过CVD、ALD、电极电镀或其他适当的方法在接触孔中填充导电材料。在一些实施例中，可在填充接触孔之后执行平坦化制程(诸如化学机械研磨)以形成背侧源极/漏极触点97。
在步骤158中，形成背侧互连结构98以提供与背侧源极/漏极触点97的连接，如图34A至图34F中所示。在一些实施例中，配置背侧源极/漏极触点97以经由背侧互连结构98连接磊晶源极/漏极特征66n、磊晶源极/漏极特征66p与诸如正电压轨及接地轨的电源轨。在一些实施例中，背侧互连结构98可包括电源轨或为电源轨的一部分。
本文中描述的各种实施例或示例提供多个优于现有技术的优点。根据本公开的实施例，在形成背侧触点的半导体材料移除期间，半导体鳍片的角落部分保留在装置上。半导体鳍片的角落部分保护源极/漏极区域免受蚀刻剂损伤。角落部分允许在背侧上形成具有凸面轮廓的源极/漏极特征。凸面轮廓增加源极/漏极特征的体积，因此改良装置效能。凸面轮廓亦增加背侧触点凹槽形成的制程窗口。
应了解，本文中不一定论述所有优势，对所有实施例或示例而言没有必需的特定优势，且其他实施例或示例可提供不同的优势。
本公开的一些实施例提供一种半导体装置。半导体装置包括栅极介电层、第一源极/漏极特征、在栅极介电层与第一源极/漏极特征之间形成的第一内部间隔物、连接第一源极/漏极特征的导电特征，以及半导体特征，其中半导体特征具有实质上为三角形的横截面，其具有沿着导电特征的第一表面、连接第一表面且接触第一内部间隔物的第二表面，及连接第一表面与第二表面的第三表面。
在一些实施例中，半导体特征的第二表面接触栅极介电层。在一些实施例中，半导体装置进一步包括隔离衬垫形成在半导体特征与导电特征之间。在一些实施例中，半导体装置进一步包括硅化物层形成在导电特征与第一源极/漏极特征之间。在一些实施例中，硅化物层形成在第一源极/漏极特征的第一表面上，且第一表面为凹表面。在一些实施例中，半导体装置进一步包括第二源极/漏极特征，以及第二内部间隔物形成在栅极介电层与第二源极/漏极特征之间，其中第二源极/漏极特征的第一表面为凸表面。在一些实施例中，半导体装置进一步包括两个或更多个半导体通道连接第一源极/漏极特征与第二源极/漏极特征，且栅极介电层围绕两个或更多个半导体通道。
本公开的一些实施例提供一种半导体装置。半导体装置包括第一源极/漏极特征，其中第一源极/漏极特征具有第一表面、第二表面及连接第一表面与第二表面的侧壁，且第二表面为凹表面。半导体装置包括第二源极/漏极特征，其中第二源极/漏极特征具有第一表面、第二表面及连接第一表面与第二表面的侧壁，第二表面为凸表面。第一源极/漏极特征及第二源极/漏极特征包括第一浓度的n型掺杂剂、一或多个连接第一源极/漏极特征及第二源极/漏极特征的侧壁的半导体通道、围绕一或多个半导体通道中的每一者形成的栅极介电层、在栅极介电层上方形成的栅极电极层，及在第一源极/漏极特征的第二表面上形成的源极/漏极触点。
在一些实施例中，半导体装置进一步包括过渡磊晶层形成在第二源极/漏极特征的第二表面上，以及缓冲磊晶层形成在过渡磊晶层上，其中过渡磊晶层包括第二浓度的n型掺杂剂，且第二浓度低于第一浓度。在一些实施例中，半导体装置进一步包括第一半导体角落邻近第一源极/漏极特征的第二表面、第二半导体角落邻近第二源极/漏极特征的第二表面，以及介电填充材料形成在第一半导体特征、第二半导体特征、栅极介电层及缓冲磊晶层上方。在一些实施例中，第一半导体角落具有三角形横截面，此三角形横截面具有沿着源极/漏极触点的侧壁的第一表面、接触栅极介电层的第二表面及连接第一表面与第二表面的第三表面，第二半导体角落具有三角形横截面，此三角形横截面具有接触缓冲磊晶层的第一表面、接触栅极介电层的第二表面及连接第一表面与第二表面的第三表面。在一些实施例中，半导体装置进一步包括隔离衬垫形成在第一半导体角落与源极/漏极触点之间。在一些实施例中，半导体装置进一步包括第一内部间隔物形成在第一源极/漏极特征与栅极介电层之间，以及第二内部间隔物形成在第二源极/漏极特征与栅极介电层之间，其中第一半导体角落接触第一内部间隔物，第二半导体角落接触第二内部间隔物。在一些实施例中，第一半导体角落的第三表面为晶体的[111]晶面。
本公开的一些实施例提供一种用于制造半导体装置的方法。方法包括在基板的第一侧上形成半导体鳍片、在半导体鳍片上方形成牺牲栅极结构、蚀刻半导体鳍片以形成第一源极/漏极凹槽及第二源极/漏极凹槽，其中第一源极/漏极凹槽及第二源极/漏极凹槽在牺牲栅极结构的相对侧上。方法包括进一步蚀刻在第一源极/漏极凹槽中暴露的半导体鳍片以形成对准凹槽、在对准凹槽中形成背侧触点对准特征、分别在第一源极/漏极凹槽及第二源极/漏极凹槽中形成第一磊晶特征及第二磊晶特征、自基板的第二侧蚀刻半导体鳍片，其中第二侧与基板的第一侧相对。方法包括在蚀刻之后保留半导体鳍片的角落部分，且半导体鳍片的角落部分接触第一磊晶特征及第二磊晶特征，及在半导体鳍片的角落部分上方沉积介电材料。
在一些实施例中，第一磊晶特征及第二磊晶特征包括SiGe。在一些实施例中，方法进一步包括分别在第一源极/漏极凹槽及第二源极/漏极凹槽中的第一磊晶特征及第二磊晶特征上方形成第一源极/漏极特征及第二源极/漏极特征。在一些实施例中，方法进一步包括移除背侧触点对准特征以暴露第一磊晶特征、移除第一磊晶特征以暴露第一源极/漏极特征，以及移除第一源极/漏极特征的一部分以在第一源极/漏极特征上形成凹表面。在一些实施例中，自第二侧蚀刻半导体鳍片包括在不暴露第一磊晶特征及第二磊晶特征的情况下，用第一蚀刻剂蚀刻半导体鳍片，以及用第二蚀刻剂蚀刻半导体鳍片以暴露第一磊晶特征及第二磊晶特征。在一些实施例中，形成第一磊晶特征及第二磊晶特征包括形成具有凸顶表面的第一磊晶特征及第二磊晶特征。
前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。

Claims (1)

1.一种半导体装置，其特征在于，包括：
一栅极介电层；
一第一源极/漏极特征；
一第一内部间隔物，形成在该栅极介电层与该第一源极/漏极特征之间；
一导电特征，连接该第一源极/漏极特征；以及
一半导体特征，其中该半导体特征具有为三角形的一横截面，该横截面具有沿着该导电特征的一第一表面、连接该第一表面且接触该第一内部间隔物的一第二表面，及连接该第一表面与该第二表面的一第三表面。
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