JP2021534592A - パッド制限構成可能論理デバイス - Google Patents

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Abstract

集積回路が、Ｉ／Ｏボンドパッド（１７１０）と、電力ボンドパッドと、回路接地パッドとを備える半導体ダイを提供する。各Ｉ／Ｏボンドパッドは、入力回路出力リード（１８１４）を有する入力回路（１８０２）に関連付けられる。半導体ダイ上のデジタル論理機能回路要素のセット（１８０４）は、異なるデジタル論理機能を提供する。各機能は、論理入力リード（１８４４）及び論理出力リード（１８４６）を含む。出力回路（１８０６）は各々、出力回路インリード（１８２０）及び出力回路アウトリード（１８２２）を有する。半導体ダイ内に形成されるバイアなどのストラッピング構造が、入力回路を、選択されたデジタル論理機能のセットに、及び、選択されたデジタル論理機能のセットを出力回路インリードに電気的に結合する。上位レベル金属導体が、出力回路アウトリード及び選択されたＩ／Ｏボンドパッドを結合する。

Description

標準のデジタル論理、集積回路、又はＩＣ論理のファミリーは、１９６０年代に設計及び開発された最初のＩＣ部品であり、現在は、何百もの異なる部品及び仕様を提供している。デジタル論理回路は、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、排他的ＯＲ、又はＸＯＲなどの、基本ブール論理機能を提供する。デジタル論理回路は、フリップフロップ、マルチプレクサ、デマルチプレクサ、ラインバッファ、及びラインドライバなどの複合機能も提供する。
経時的に、標準の論理ＩＣのファミリーは、ますます複雑になる製造プロセス、複数の論理機能、複数の異なる電圧、電流、及びタイミング仕様、並びに複数の異なる封入パッケージを備えて設計及び開発された。
これら論理ＩＣの多くは元々、当時最新のプロセス技術において、大きな設計チームによって部品ごとに数十年間にわたって設計及び開発された。この設計方法は、半導体時代の初期段階においてビジネスとして理にかなうものであった。しかしながら、これらの論理ファミリーはコモディティ化（commoditized）されるようになってきたため、この古い手法を用いて新しい論理ファミリーを生成することは金銭的に実現可能ではない。
また、論理ＩＣの複数の特徴又は使用が、顧客への論理ＩＣの配送を遅らせたり、又は論理ＩＣの大規模な在庫を必要としたりする。複数の論理ＩＣの在庫がなければ、特定の論理ＩＣについての新規の顧客注文は、より早期の注文と共に製造指示に入れ、その後、論理ＩＣの新規バッチの製造を待たなければならず、これが顧客への配送を遅らせる。代替として、顧客の注文に即時に応じるために、完全に完成及び試験されたＩＣが入手可能であるが、決して生じない可能性のある未知の注文に応じるために待機する、複数の異なる仕様を備えた複数のＩＣの十分な在庫が必要であり、これにはコストがかかる。
在庫に対する顧客配送時間の問題は、多数の論理ＩＣのファミリー、及び各ファミリーにおいて利用可能な多数の論理機能によって倍増する。これらのファミリーは、供給電圧、バイポーラ、ＣＭＯＳ、及びＢｉＣＭＯＳ技術、耐過電圧入力、異なる入力仕様、異なる出力駆動仕様、ライブ挿入能力、及び入力対出力伝搬遅延などの、複数の異なる電気的仕様を提供する。各ファミリーは、バッファ／ラインドライバ、フリップフロップ、組み合わせ論理、カウンタ、シフトレジスタ、エンコーダ／マルチプレクサ、デコーダ／デマルチプレクサ、ゲート、トランシーバ、レベル変換器、位相ロックループ、及びバススイッチなどの、複数の論理機能も提供し得る。
現行の電気的仕様を維持しながら、既存及び新規の論理デバイスのコストを削減することが望ましい。
電子デバイスが、外部表面を有するパッケージング材料を含む。１４の外部端子が外部表面に露出される。集積回路が半導体ダイ上に形成される。集積回路及び半導体ダイはパッケージング材料に封入され、１４の外部端子はボンドワイヤ又は他の導体を用いて半導体ダイ上の１４のボンドパッドに接続される。ボンドパッドの各々は、半導体ダイ上に最小面積を有する。
ボンドパッドのうちの一つが回路電力のための電力ボンドパッドであり、別の一つのボンドパッドは回路接地のための接地ボンドパッドである。
他の１２のボンドパッドは、機能入力信号及び機能出力信号のためのものである。本開示において、ボンドパッドへの言及は、機能入力信号及び機能出力信号のためのボンドパッドを指す。
電力ボンドパッド及び１２のボンドパッドは、各々、そのボンドパッドのための静電放電回路の上にある。
半導体ダイは、各ボンドパッドについて一つの入力回路を有する。各入力回路は、一つのボンドパッドに結合される入力リードを有し、また出力リードを有する。
コア回路要素が、デジタル論理回路のいくつかのセットを提供し、各セットは半導体ダイ上に異なるデジタル論理機能を提供する。デジタル論理回路又は機能の各セットは、四つの論理ゲート、六つのインバータ、六つのバッファ、及び二つのフリップフロップなどの、限定数の同じ論理機能を提供する。
開示される、コア回路要素におけるデジタル論理回路又は機能のセットは、四つの２入力ＮＡＮＤゲートのセット、四つの２入力ＮＯＲゲートのセット、四つの２入力ＡＮＤゲートのセット、３状態出力を有する四つのバスバッファゲートのセット、３状態出力を有する四つのバスバッファのセット、四つの２入力ＯＲゲートのセット、四つの２入力ＸＯＲゲートのセット、四つの２入力ＸＮＯＲゲートのセット、二つのＤ型フリップフロップのセット、ヘキサインバータ、オープンドレインを有するヘキサインバータのセット、六つのインバータのセット、三つの３入力ＮＡＮＤゲートのセット、三つの３入力ＡＮＤゲートのセット、三つの３入力ＮＯＲゲートのセット、シュミットトリガ入力を有する四つの２入力ＮＯＲゲートのセット、及び、オープンドレイン出力を有する四つの２入力ＮＡＮＤゲートのセットを含む。
コア回路要素は、デジタル論理機能の入力及び出力の各々について、論理入力リード及び論理出力リードを含む。論理入力リードを入力回路出力リードに結合することができる。
六つの出力回路は各々、出力回路インリード及び出力回路アウトリードを有する。電子デバイスの構成により必要に応じて、出力回路インリードは選択されたデジタル論理機能の論理出力リードに結合され得、出力回路アウトリードは選択されたボンドパッドに結合され得る。
第１の導電リードが入力回路出力リードに接続される。第２の導電リードが第１の導電リードに近接し、また論理入力リードに接続される。
第３の導電リードが論理出力リードに接続される。第４の導電リードが、第３の導電リードに近接しており、出力回路インリードに接続される。
電子デバイスの構成により必要に応じて、バイアが、共に構成された第１及び第２の導電リードを接続し、また共に構成された第３及び第４の導電リードを接続し、第５の導電リードが出力回路アウトリード及びボンドパッドに接続される。
２入力ＮＡＮＤゲートについての記号である。 四つの２入力ＮＡＮＤゲートのセットを提供する、封入された集積回路を表す平面図である。
四つの２入力ＮＯＲゲートについての記号である。 四つの２入力ＮＯＲゲートのセットを提供する、封入された集積回路を表す平面図である。
２入力ＡＮＤゲートについての記号である。 四つの２入力ＡＮＤゲートのセットを提供する、封入された集積回路を表す平面図である。
３状態出力を有する四つのバスバッファゲートのセットについての記号である。 ３状態出力を有する四つのバスバッファゲートのセットを提供する、封入された集積回路を表す平面図である。
四つの３状態バッファのセットについての記号である。 四つの３状態バッファのセットを提供する、封入された集積回路を表す平面図である。
２入力ＯＲゲートについての記号である。 四つの２入力ＯＲゲートを提供する、封入された集積回路を表す平面図である。
２入力ＥＸＣＬＵＳＩＶＥ ＯＲゲートについての記号である。 四つの２入力ＥＸＣＬＵＳＩＶＥ ＯＲゲートを提供する、封入された集積回路を表す平面図である。
四つの２入力ＥＸＣＬＵＳＩＶＥ ＮＯＲゲートについての記号である。 四つの２入力ＥＸＣＬＵＳＩＶＥ ＮＯＲゲートを提供する、封入された集積回路を表す平面図である。
Ｄ型フリップフロップの概略図である。 二つのＤ型フリップフロップを提供する、封入された集積回路を表す平面図である。
ＩＮＶＥＲＴＥＲについての記号である。 六つのＩＮＶＥＲＴＥＲのセットを提供する、封入された集積回路を表す平面図である。
オープンドレイン出力を有するＩＮＶＥＲＴＥＲについての記号である。 オープンドレイン出力を有する六つのＩＮＶＥＲＴＥＲのセットを提供する、封入された集積回路を表す平面図である。
３入力ＮＡＮＤゲートについての記号である。 三つの３入力ＮＡＮＤゲートのセットを提供する、封入された集積回路を表す平面図である。
三つの３入力ＡＮＤゲートについての記号である。 三つの３入力ＡＮＤゲートのセットを提供する、封入された集積回路を表す平面図である。
三つの３入力ＮＯＲゲートについての記号である。 三つの３入力ＮＯＲゲートのセットを提供する、封入された集積回路を表す平面図である。
シュミットトリガ入力を有する２入力ＮＯＲゲートについての記号である。 シュミットトリガ入力を有する四つの２入力ＮＯＲゲートのセットを提供する、封入された集積回路を表す平面図である。
オープンドレイン出力を有する２入力ＮＡＮＤゲートについての記号である。 オープンドレイン出力を有する四つの２入力ＮＡＮＤゲートのセットを提供する、封入された集積回路を表す平面図である。
本開示に従った集積回路ダイの平面図である。 本開示に従ったダイを提供する、封入された集積回路を表す平面図である。
図１７Ａのダイにおける回路の概略図である。
オプションのストラップを有する回路の概略図である。 オプションのストラップを有する回路の概略図である。
四つの２入力ＮＡＮＤゲートのセットを提供する論理回路の概略図である。
破線を用いてストラッピングバイアを示し、断面線２２−２２を示す、導電リードを示す図１７のダイの部分分解平面図である。
図２１の線２２−２２に沿って矢印の方向に見た、ストラッピング構造バイアを示す断面図である。
半導体ダイ、ボンドワイヤ、及びリードフレームの理想的な平面図である。
図１、図３、図４、図５、図６、図７、図１５、及び図１６について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
図２について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
図８について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
図９について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
図１０及び図１１について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
図１２、図１３、及び図１４について開示された、出力回路とボンドパッドとの間の接続の理想的な平面図である。
上位レベル金属相互接続を追加する前の、ダイを処理する中間ステージの平面図である。
本明細書における記述は当業者のためのものであり、本開示を理解するために必要でない多くのプロセス及び構造上の細部は省いている。図面における図は、ゲート及びフリップフロップ論理機能を実装する半導体ダイの抽象的な高レベル表現である。図面は、説明を簡略化し本開示を容易に理解するために、半導体ダイにおける複数レベルの個々のトランジスタ及びそれらの製造などの実装の細部を意図的に省いている。当業者であれば、これらの抽象的表現の記載を理解し、また、本開示の下記の説明においてより詳細な構造又は要素が省かれていることを理解されよう。
本明細書に開示される半導体ダイ上の集積回路の実際の実装は非常に小さく、画像化することは困難である。添付の図面は、それらが表す実際の半導体ダイを必ずしも大きく拡大したものではなく、こうした集積回路内に存在する周知の個々の回路のすべてを示すことは意図していない。
「接続する」という用語は、介在回路のない直接接続を意味しても意味しなくてもよい。「結合する」という用語は、記述される構造又は他の記述されていないと理解される構造が、「結合された」要素間に存在し得ることを暗示し得る。
在庫及び顧客配送時間の問題は、初期の半導体処理工程におけるデジタル論理機能のグループ及び別個の論理機能についての区別された後期処理工程のためのマスタ設計を用いて、より効率的に対処することができる。後期処理工程は、マスタ設計において利用可能な論理機能のグループから所望の論理機能を構成するために、バイアなどと相互接続される上位レベル金属層リードを使用することとし得る。
こうした技術の進歩を達成する際に考慮すべき点の一つは、多数の既知の論理機能部品を、一つのマスタ設計において実装可能であり、後期処理工程において区別することが可能な、より小さな第１の論理機能グループに低減させることである。この考慮すべき点は、パッケージピンの数について同じ機械仕様を有し、動作、入力、及び出力について整合性を持つ電気仕様及びタイミング仕様を有する、論理機能の限定グループを選択することを含む。
こうした進歩を達成する際に考慮すべき別の点は、論理機能の第１のグループのためのマスタ設計を実装するマスタダイのサイズが、マスタダイ上に形成されるボンドパッドの数及びサイズによって制限されることである。ボンドパッドの数は、第１のグループの論理機能についての入力数及び出力数に加えて、電力及び回路接地のためのボンドパッドによって影響される。ボンドパッドの最小サイズは、パッケージ内のマスタダイのアセンブリ製造可能性によって制限される。ボンドパッドの数が第１のグループの論理機能によって影響される状態では、ボンドパッドに必要なエリアによって半導体ダイエリアが実質的に決定される。
考慮すべき別の点は、回路をマスタダイ上に配置することである。この点について、ダイエリアを効率的に用いるための一つのやり方は、入力及び出力のための静電放電（ＥＳＤ）保護回路をボンドパッドの下に配置することである。ボンドパッド及びＥＳＤ回路のこの配置によって、機能論理回路をマスタダイの中央に配置することができる。接続リード、及びバイアなどの構成構造は、ボンドパッドと中央に位置する機能論理との間に配置され得る。
これらの考慮すべき点の中で、マスタダイにおいて実装されるべき既知の論理機能部分のセットの非限定的な例が、下記の段落で説明する論理機能のセットを含み得る。
図１Ａ及び図１Ｂはそれぞれ、ＮＡＮＤゲートインバータ１００についての記号、及び、封入されたクワッドＮＡＮＤゲート集積回路（ＩＣ）１１０の平面図を示す。ＮＡＮＤゲート１００は、Ａ入力リード、Ｂ入力リード、及びＹ出力リードを有する。
ＩＣ１１０は、パッケージ本体１１２と、１から１４の番号が付けられた１４のピン又は端子１１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＮＡＮＤゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のＮＡＮＤゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０６は、第３のＮＡＮＤゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＮＡＮＤゲートの出力及び入力を提供する。ピン１４は、Ｖｃｃ又は回路電力への接続を提供する。
ＩＣ１１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ００、ＳＮ７４ＨＣ００のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＮＡＮＤ Ｇａｔｅｓである。
図２Ａ及び図２Ｂはそれぞれ、四つの２入力ＮＯＲゲート２０２、２０４、２０６、及び２０８についての記号、及び、封入されたクワッドＮＯＲゲート集積回路２１０の平面図を示す。ＮＯＲゲート２０２、２０４、２０６、及び２０８の各々は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ２１０は、パッケージ本体２１２と、１から１４の番号が付けられた１４のピン又は端子２１４とを有する。ピン１は出力１Ｙとして識別され、ピン２は入力１Ａとして識別され、ピン３は入力１Ｂとして識別される。ピン１、２、及び３は、第１のＮＯＲゲートの出力及び入力を提供する。ピン４は出力２Ｙとして識別され、ピン５は入力２Ａとして識別され、ピン６は入力２Ｂとして識別される。ピン４、５、及び６は、第２のＮＯＲゲートの出力及び入力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は入力３Ａとして識別され、ピン９は入力３Ｂとして識別され、ピン１０は出力３Ｙとして識別される。ピン８、９、及び１０は、第３のＮＯＲゲートの入力及び出力を提供する。ピン１１は入力４Ａとして識別され、ピン１２は入力４Ｂとして識別され、ピン１３は出力４Ｙとして識別される。ピン１１、１２、及び１３は、第４のＮＯＲゲートの入力及び出力を提供する。ピン１４は、Ｖｃｃ又は回路電力への接続を提供する。
ＩＣ２１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ０２、ＳＮ７４ＨＣ０２のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＮＯＲ Ｇａｔｅｓである。
図３Ａ及び図３Ｂはそれぞれ、ＡＮＤゲート３００についての記号、及び、封入されたクワッドａｎｄゲート集積回路３１０の平面図を示す。ＡＮＤゲート３００は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ３１０は、パッケージ本体３１２と、１から１４の番号が付けられた１４のピン又は端子３１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＡＮＤゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は第２のＡＮＤゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０は、第３のＡＮＤゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＡＮＤゲートの出力及び入力を提供する。ピン１４は、Ｖｃｃ又は回路電力への接続を提供する。
ＩＣ３１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ０８、ＳＮ７４ＨＣ０８のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＡＮＤ Ｇａｔｅｓである。
図４Ａ及び図４Ｂはそれぞれ、３状態出力を有する四つのバスバッファゲート４０２、４０４、４０６、及び４０８についての記号、並びに、封入されたクワッドバスバッファゲート集積回路４２０の平面図を示す。各バスバッファゲート４０２、４０４、４０６、及び４０８は、出力イネーブルＯＥ＿入力及び出力を有するインバータ４１２と、インバータ４１２の出力、Ａ入力、及びＹ出力に接続される３状態イネーブル入力を有するバッファ４１４とを有する。
ＩＣ４２０は、パッケージ本体４２２と、１から１４の番号が付けられた１４のピン又は端子４２４とを有する。ピン１は入力１ＯＥ＿として識別され、ピン２は入力１Ａとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のバスバッファゲートの入力及び出力を提供する。ピン４は入力２ＯＥ＿として識別され、ピン５は入力２Ａとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のバスバッファゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３ＯＥ＿として識別される。ピン８、９、及び１０は、第３のバスバッファゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４ＯＥ＿として識別される。ピン１１、１２、及び１３は、第４のバスバッファゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ４１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ１２５、ＳＮ７４ＨＣ１２５のＱｕａｄｒｕｐｌｅ Ｂｕｓ Ｂｕｆｆｅｒ Ｇａｔｅｓ Ｗｉｔｈ ３−Ｓｔａｔｅ Ｏｕｔｐｕｔｓである。
図５Ａ及び図５Ｂはそれぞれ、３状態出力を有する四つのバッファ５０２、５０４、５０６、及び５０８についての記号、並びに、封入されたクワッドバスバッファ集積回路５２０の平面図を示す。各バスバッファ５０２、５０４、５０６、及び５０８は、３状態イネーブル入力ＯＥ、Ａ入力、及びＹ出力を有する。
ＩＣ５２０は、パッケージ本体５２２と、１から１４の番号が付けられた１４のピン又は端子５２４とを有する。ピン１は入力１ＯＥとして識別され、ピン２は入力１Ａとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のバスバッファの入力及び出力を提供する。ピン４は入力２ＯＥとして識別され、ピン５は入力２Ａとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のバスバッファの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３ＯＥとして識別される。ピン８、９、及び１０は、第３のバスバッファの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４ＯＥとして識別される。ピン１１、１２、及び１３は、第４のバスバッファの出力及び入力を提供する。ピン１４は、Ｖｃｃ又は回路電力への接続を提供する。
ＩＣ５１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ１２６、ＳＮ７４ＨＣ１２６のＱｕａｄ Ｂｕｆｆｅｒ Ｗｉｔｈ ３−Ｓｔａｔｅ Ｏｕｔｐｕｔｓである。
図６Ａ及び図６Ｂはそれぞれ、ＯＲゲート６００についての記号、及び、封入されたクワッドＯＲゲート集積回路６１０の平面図を示す。ＯＲゲート６００は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ６１０は、パッケージ本体６１２と、１から１４の番号が付けられた１４のピン又は端子６１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＯＲゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のＯＲゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０は、第３のＯＲゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ６１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ３２、ＳＮ７４ＨＣ３２のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＯＲ Ｇａｔｅｓである。
図７Ａ及び図７Ｂはそれぞれ、ＸＯＲゲート７００についての記号、及び、封入されたクワッドＸＯＲゲート集積回路７１０の平面図を示す。ＸＯＲゲート７００は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ７１０は、パッケージ本体７１２と、１から１４の番号が付けられた１４のピン又は端子７１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＸＯＲゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のＸＯＲゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０は、第３のＸＯＲゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＸＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ７１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ８６、ＳＮ７４ＨＣ８６のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｅｘｃｌｕｓｉｖｅ−ＯＲ Ｇａｔｅｓである。
図８Ａ及び図８Ｂはそれぞれ、四つの２入力ＸＮＯＲゲート８０２、８０４、８０６、及び８０８についての記号、並びに、封入されたクワッドＸＮＯＲゲート集積回路２１０の平面図を示す。ＸＮＯＲゲート８０２、８０４、８０６、及び８０８の各々は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ８１０は、パッケージ本体８１２と、１から１４の番号が付けられた１４のピン又は端子８１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＸＮＯＲゲートの入力及び出力を提供する。ピン４は出力２Ｙとして識別され、ピン５は入力２Ａとして識別され、ピン６は入力２Ｂとして識別される。ピン４、５、及び６は、第２のＸＮＯＲゲートの出力及び入力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は入力３Ａとして識別され、ピン９は入力３Ｂとして識別され、ぴん１０は出力３Ｙとして識別される。ピン８、９、及び１０は、第３のＸＮＯＲゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＸＮＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ６１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ３２、ＳＮ７４ＨＣ３２のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ Ｇａｔｅｓである。
図９Ａ及び図９Ｂはそれぞれ、Ｄ型フリップフロップ９００についての記号、並びに、クリア及びプリセット集積回路９１０を有する、封入されたデュアルＤ型フリップフロップの平面図を示す。各フリップフロップ９００は、Ｄ入力、ＣＬＫ又はクロック入力、ＰＲＥ＿又はプリセット＿入力、ＣＬＲ＿又はクリア＿入力、Ｑ出力、及びＱ＿出力を有する。
ＩＣ９１０は、パッケージ本体９１２と、１から１４の番号が付けられた１４のピン又は端子９１４とを有する。ピン１は入力１ＣＬＲ＿として識別され、ピン２は入力１Ｄとして識別され、ピン３は入力１ＣＬＫとして識別され、ピン４は入力１ＰＲＥ＿として識別され、ピン５は出力１Ｑとして識別され、ピン６は出力１Ｑ＿として識別される。ピン１、２、３、４、５、及び６は、第１のＤ型フリップフロップの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力２Ｑ＿として識別され、ピン９は出力２Ｑとして識別され、ピン１０は入力２ＰＲＥ＿として識別され、ピン１１は入力２ＣＬＫとして識別され、ピン１２は入力２Ｄとして識別され、ピン１３は入力２ＣＬＲ＿として識別される。ピン８、９、１０、１１、１２、及び１３は、第２のＤ型フリップフロップの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ９１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ７４、ＳＮ７４ＨＣ７４、Ｄｕａｌ Ｄ−Ｔｙｐｅ Ｐｏｓｉｔｉｖｅ−Ｅｄｇｅ−Ｔｒｉｇｇｅｒｅｄ Ｆｌｉｐ Ｆｌｏｐｓ Ｗｉｔｈ Ｃｌｅａｒ Ａｎｄ Ｐｒｅｓｅｔである。
図１０Ａ及び図１０Ｂはそれぞれ、インバータ１０００についての記号、並びに、封入されたヘキサインバータ集積回路１０１０の平面図を示す。インバータ１０００は、Ａ入力及びＹ出力を有する。
ＩＣ１０１０は、パッケージ本体１０１２と、１から１４の番号が付けられた１４のピン又は端子１０１４とを有する。ピン１は入力１Ａとして識別され、ピン２は出力１Ｙとして識別される。ピン１及び２は、第１のインバータの入力及び出力を提供する。ピン３は入力２Ａとして識別され、ピン４は出力２Ｙとして識別される。ピン３及び４は第２のインバータの入力及び出力を提供する。ピン５は入力３Ａとして識別され、ピン６は出力３Ｙとして識別される。ピン５及び６は、第３のインバータの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力４Ｙとして識別され、ピン９は入力４Ａとして識別される。ピン８及び９は、第４のインバータの出力及び入力を提供する。ピン１０は出力５Ｙとして識別され、ピン１１は入力５Ａとして識別される。ピン１０及び１１は、第５のインバータの出力及び入力を提供する。ピン１２は、出力６Ｙとして識別され、ピン１３は、入力６Ａとして識別される。ピン１２及び１３は、第６のインバータの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１０１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ０４、ＳＮ７４ＨＣ０４のＨｅｘ Ｉｎｖｅｒｔｅｒｓである。
図１１Ａ及び図１１Ｂはそれぞれ、オープンドレイン出力を有するインバータ１１００についての記号、並びに、オープンドレイン出力を有する封入されたヘキサインバータ集積回路１１１０の平面図を示す。インバータ１１００は、Ａ入力とオープンドレイン出力を有するＹ出力とを有する。
ＩＣ１１１０は、パッケージ本体１１１２と、１から１４の番号が付けられた１４のピン又は端子１１１４とを有する。ピン１は入力１Ａとして識別され、ピン２は出力１Ｙとして識別される。ピン１及び２は、第１のインバータの入力及び出力を提供する。ピン３は入力２Ａとして識別され、ピン４は出力２Ｙとして識別される。ピン３及び４は、第２のインバータの入力及び出力を提供する。ピン５は入力３Ａとして識別され、ピン６は出力３Ｙとして識別される。ピン５及び６は、第３のインバータの入力及び出力を提供する。ピン７は、回路接地ＧＮＤへの接続を提供する。ピン８は出力４Ｙとして識別され、ピン９は入力４Ａとして識別される。ピン８及び９は、第４のインバータの出力及び入力を提供する。ピン１０は出力５Ｙとして識別され、ピン１１は入力５Ａとして識別される。ピン１０及び１１は、第５のインバータの出力及び入力を提供する。ピン１２は出力６Ｙとして識別され、ピン１３は入力６Ａとして識別される。ピン１２及び１３は、第６のインバータの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１１１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ０５、ＳＮ７４ＨＣ０５のＨｅｘ Ｉｎｖｅｒｔｅｒｓ Ｗｉｔｈ Ｏｐｅｎ−Ｄｒａｉｎ Ｏｕｔｐｕｔｓである。
図１２Ａ及び図１２Ｂはそれぞれ、３入力ＮＡＮＤゲート１２００についての記号、及び、封入されたトリプル３入力ＮＡＮＤゲート集積回路１２１０の平面図を示す。ＮＡＮＤゲート１２００は、Ａ入力、Ｂ入力、Ｃ入力、及びＹ出力を有する。
ＩＣ１２１０は、パッケージ本体１２１２と、１から１４の番号が付けられた１４のピン又は端子１２１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン１３は入力１Ｃとして識別され、ピン１２は出力１Ｙとして識別される。ピン１、２、１３、及び１４は、第１のＮＡＮＤゲートの入力及び出力を提供する。ピン３は入力２Ａとして識別され、ピン４は入力２Ｂとして識別され、ピン５は入力２Ｃとして識別され、ピン６は出力２Ｙとして識別される。ピン３、４、５、及び６は、第２のＮＡＮＤゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別され、ピン１１は入力３Ｃとして識別される。ピン８、９、１０、及び１１は、第３のＮＡＮＤゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１２１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ１０、ＳＮ７４ＨＣ１０のＴｒｉｐｌｅ ３−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＮＡＮＤ Ｇａｔｅｓである。
図１３Ａ及び図１３Ｂはそれぞれ、三つの３入力ＡＮＤゲート１３０２、１３０４、及び１３０６についての記号、並びに、封入されたトリプル３入力ＡＮＤゲート集積回路１３１０の平面図を示す。ＡＮＤゲート１３０２、１３０４、及び１３０６の各々は、Ａ入力、Ｂ入力、Ｃ入力、及びＹ出力を有する。
ＩＣ１３１０は、パッケージ本体１３１２と、１から１４の番号が付けられた１４のピン又は端子１３１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン１３は入力１Ｃとして識別され、ピン１２は出力１Ｙとして識別される。ピン１、２、１３、及び１４は第１のＡＮＤゲートの入力及び出力を提供する。ピン３は入力２Ａとして識別され、ピン４は入力２Ｂとして識別され、ピン５は入力２Ｃとして識別され、ピン６は出力２Ｙとして識別される。ピン３、４、５、及び６は第２のＡＮＤゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別され、ピン１１は入力３Ｃとして識別される。ピン８、９、１０、及び１１は第３のＡＮＤゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１３１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ１１、ＳＮ７４ＨＣ１１のＴｒｉｐｌｅ ３−Ｉｎｐｕｔ ＡＮＤ Ｇａｔｅｓである。
図１４Ａ及び図１４Ｂはそれぞれ、三つの３入力ＮＯＲゲート１４０２、１４０４、及び１４０６についての記号、並びに、封入されたトリプル３入力ＮＯＲゲート集積回路１４１０の平面図を示す。ＮＯＲゲート１４０２、１４０４、及び１４０６の各々は、Ａ入力、Ｂ入力、Ｃ入力、及びＹ出力を有する。
ＩＣ１４１０は、パッケージ本体１４１２と、１から１４の番号が付けられた１４のピン又は端子１４１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン１３は入力１Ｃとして識別され、ピン１２は出力１Ｙとして識別される。ピン１、２、１３、及び１４は、第１のＮＯＲゲートの入力及び出力を提供する。ピン３は入力２Ａとして識別され、ピン４は入力２Ｂとして識別され、ピン５は入力２Ｃとして識別され、ピン６は出力２Ｙとして識別される。ピン３、４、５、及び６は、第２のＮＯＲゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別され、ピン１１は入力３Ｃとして識別される。ピン８、９、１０、及び１１は、第３のＮＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１４１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＣＤ５４ＨＣ２７、ＣＤ７４ＨＣ２７のＴｒｉｐｌｅ ３−Ｉｎｐｕｔ ＮＯＲ Ｇａｔｅｓである。
図１５Ａ及び図１５Ｂはそれぞれ、シュミットトリガ入力を有するＮＯＲゲート１５００についての記号、及び、シュミットトリガ入力を有する封入されたクワッドＮＯＲゲート集積回路１５１０の平面図を示す。ＮＯＲゲート１５００は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ１５１０は、パッケージ本体１５１２と、１から１４の番号が付けられた１４のピン又は端子１５１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＮＯＲゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のＮＯＲゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０は、第３のＮＯＲゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ａとして識別される。ピン１１、１２、及び１３は、第４のＮＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１５１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ７００２、ＳＮ７４ＨＣ７００２のＱｕａｄｒｕｐｌｅ Ｐｏｓｉｔｉｖｅ−ＮＯＲ Ｇａｔｅｓ Ｗｉｔｈ Ｓｃｈｍｉｔｔ−Ｔｒｉｇｇｅｒ Ｉｎｐｕｔｓである。
図１６Ａ及び図１６Ｂはそれぞれ、オープンドレイン出力を有するＮＡＮＤゲート１６００についての記号、及び、オープンドレイン出力を有する封入されたクワッドＮＡＮＤゲート集積回路１６１０の平面図を示す。ＮＡＮＤゲート１６００は、Ａ入力、Ｂ入力、及びＹ出力を有する。
ＩＣ１６１０は、パッケージ本体１６１２と、１から１４の番号が付けられた１４のピン又は端子１６１４とを有する。ピン１は入力１Ａとして識別され、ピン２は入力１Ｂとして識別され、ピン３は出力１Ｙとして識別される。ピン１、２、及び３は、第１のＮＡＮＤゲートの入力及び出力を提供する。ピン４は入力２Ａとして識別され、ピン５は入力２Ｂとして識別され、ピン６は出力２Ｙとして識別される。ピン４、５、及び６は、第２のＮＡＮＤゲートの入力及び出力を提供する。ピン７は回路接地ＧＮＤへの接続を提供する。ピン８は出力３Ｙとして識別され、ピン９は入力３Ａとして識別され、ピン１０は入力３Ｂとして識別される。ピン８、９、及び１０は、第３のＮＡＮＤゲートの出力及び入力を提供する。ピン１１は出力４Ｙとして識別され、ピン１２は入力４Ａとして識別され、ピン１３は入力４Ｂとして識別される。ピン１１、１２、及び１３は、第４のＮＯＲゲートの出力及び入力を提供する。ピン１４はＶｃｃ又は回路電力への接続を提供する。
ＩＣ１６１０の一例は、テキサス インスツルメンツ インコーポレイテッドからの部品番号ＳＮ５４ＨＣ０３、ＳＮ７４ＨＣ０３のＱｕａｄｒｕｐｌｅ ２−Ｉｎｐｕｔ Ｐｏｓｉｔｉｖｅ−ＮＡＮＤ Ｇａｔｅｓ Ｗｉｔｈ Ｏｐｅｎ−Ｄｒａｉｎ Ｏｕｔｐｕｔｓである。
図１７Ａは、第１の側部１７０２、第２の側部１７０４、第１の側部１７０２に対向する第３の側部１７０６、及び第２の側部１７０４に対向する第４の側部１７０８を有する、マスタダイ１７００の図を示す。このマスタダイ１７００の図は、概して回路要素の相対位置を示し、特定の回路要素を示すことは意図されていない。ダイ１７００は、ダイ周縁付近に１から１４の番号が付けられた合計１４のボンドパッドエリア１７１０を設ける。完成したダイにおいて、各ボンドパッドエリアは実際のボンドパッドを担持し、下記では、ボンドパッドエリアではなくボンドパッドを説明する。ボンドパッド番号１４は回路電力を提供するためのものであり、ボンドパッド７はすべての構成について回路接地を提供するためのものである。ボンドパッド１〜６及び８〜１３のすべては、デジタル論理機能入力として用いるように構成され得、ボンドパッド１〜６及び８〜１３のうちのいずれか一つが、デジタル論理機能出力として用いるために構成され得る。ボンドパッド１〜６及び８〜１３の各々は、Ｉ／Ｏボンドパッド又は機能ボンドパッドとして記載され得る。
ボンドパッド１〜６及びボンドパッド８〜１４は、個別に示されていない保護静電放電回路の上にある。
ボンドパッド１〜６及び８〜１３の各々は、ボンドパッドに結合され、ボンドパッドに近接して配置される、入力回路又は入力バッファも有する。ＥＳＤ回路及び入力回路は、本図において参照番号を用いて個別に識別されていない。
ダイ１７００は、中央部分にデジタル機能論理回路１７２２のセットを含む。デジタル機能論理回路１７２２は、二つの金属レベル層のリング１７２４によって囲まれる。リング１７２４の金属レベル層は、ダイの回路間で相互接続を提供する。
ダイ１７００は、ボンドパッドエリア１７１０と金属レベル層１７２４のリング１７２４との間に配置される、ＯＵＴ１からＯＵＴ６と番号が付けられた六つの出力回路１７２６を含む。
図１７Ｂは、パッケージ本体１７５２と、１から１４の番号が付けられた１４のピン又は端子１７５４とを有する、封入されたパッケージ集積回路又はＩＣ１７５０を示す。ＩＣ１７５０は、デジタル機能論理１７２２内に提供されるデジタル論理機能のセットのうちの一つから所望のデジタル論理機能のセットを提供するように構成された、ダイ１７００を含む完成されたデジタル論理ＩＣを表す。
図１８は、１２の入力回路１８０２、デジタル論理機能回路１８０４、及び六つの出力回路１８０６を有する、マスタダイ１７００の回路の概略図１８００を示す。各入力回路は、入力ボンドパッド１７１０に結合される入力リード１８１０、出力リード１８１４、及び出力イネーブル入力１８１６を有する。各出力回路１８１８は、入力リード１８２０、出力リード１８２２、及び出力イネーブル入力１８２４を有する。
デジタル論理機能１８０４は、ＮＡＮＤ／ＡＮＤゲート回路のセット１８３０、ＮＯＲ／ＯＲゲート回路のセット１８３２、ＸＮＯＲ／ＸＯＲゲート回路のセット１８３４、インバータ及びバッファ回路のセット１８３６、Ｄ型フリップフロップ回路ＤＦＦのセット１８３８、ＮＡＮＤ３／ＡＮＤ３ゲート回路のセット１８４０、及びＮＯＲ３／ＯＲ３ゲート回路のセット１８４２を含む。各セットにおけるデジタル論理機能は、入力リード１８４４などの入力リードを有し、出力リード１８４６などの出力リードを有する。
ＮＡＮＤ／ＡＮＤゲート回路のセット１８３０は、図１Ａ及び図１Ｂ並びに図１６Ａ及び図１６Ｂに示されるような四つの２入力ＮＡＮＤゲートを提供し、また図３Ａ及び図３Ｂに示されるような四つの２入力ＡＮＤゲートを提供する。
ＮＯＲ／ＯＲゲート回路のセット１８３２は、図２Ａ及び図２Ｂ並びに図１５Ａ及び図１５Ｂに示されるような四つの２入力ＮＯＲゲートを提供し、図６Ａ及び図６Ｂに示されるような四つの２入力ＯＲゲートを提供する。
ＸＮＯＲ／ＸＯＲゲート回路のセット１８３４は、図８Ａ及び図８Ｂに示されるような四つの２入力ＸＮＯＲゲートを提供し、図７Ａ及び図７Ｂに示されるような四つの２入力ＸＯＲゲートを提供する。
インバータ及びバッファ回路のセット１８３６は、図１０Ａ及び図１０Ｂ並びに図１１Ａ及び図１１Ｂに示されるような四つのインバータ回路を提供し、図４Ａ及び図４Ｂ並びに図５Ａ及び図５Ｂに示されるような四つのバッファ回路を提供する。
Ｄ型フリップフロップ回路ＤＦＦのセット１８３８は、図９Ａ及び図９Ｂに示されるような二つのＤ型フリップフロップを提供する。
ＮＡＮＤ３／ＡＮＤ３ゲート回路のセット１８４０は、図１２Ａ及び図１２Ｂに示されるような三つの３入力ＮＡＮＤゲートを提供し、図１３Ａ及び図１３Ｂに示されるような三つの３入力ＡＮＤゲートを提供する。
ＮＯＲ３／ＯＲ３ゲート回路のセット１８４２は、図１４Ａ及び図１４Ｂに示されるような三つの３入力ＮＯＲゲートを提供し、三つの３入力ＯＲゲートを提供する。
概略図１８００はさらに、第１の選択機能構造１８５０、第２の選択機能構造１８５２、及び第３の選択機能構造１８５４を示す。選択機能構造１８５０及び１８５２は、ダイ１７００を所望のデジタル論理機能に構成するために用いられる、上位レベル金属層のリング１７２４によって形成される。第１の選択構造１８５０は、入力回路１８０８の出力１８１４を、デジタル論理機能回路１８０４の選択された入力１８４４に電気的に接続するために用いられる。第２の選択構造１８５２は、デジタル論理機能１８０４の出力１８４６を、出力回路１８０６の選択された入力１８２０に電気的に接続するために用いられる。第３の選択構造１８５４は、出力回路１８１８の出力１８２２を、選択されたボンドパッド１７１０に電気的に接続するために用いられる。
概略図１８００は、マスタダイを構成可能デジタル論理機能のうちの一つに構成する前に、中間ステージへと処理されるマスタダイの回路要素を表す。デジタル論理機能回路１８０４の入力１８４４は、入力回路１８０８の出力１８１４に接続されないままであり、デジタル論理機能回路１８０４の出力１８４６は、出力回路１８１８の入力１８２０に接続されないままであり、出力回路の出力１８２２は、出力ボンドパッド１７１０に接続されないままである。
図１９Ａは、典型的な入力回路１８０８を示し、入力ボンドパッド１７１０のうちの一つに接続される入力リード１８１０と、ＡＮＤゲート１９０６の入力に接続される出力リード１９０４とを有するインバータ１９０２を含む。ＡＮＤゲート１９０６は、出力イネーブルリード１８１６に接続される別の入力を有し、また、インバータ１９１６の入力に接続される出力リード１９１０を有し、インバータ１９１６は入力回路出力リード１８１４を有する。出力イネーブルリード１８１６は、リング１７２４における金属層のレベル間のバイアなどにおいて実装され得るストラッピング構造１９１４を介して、回路接地１９１２に選択的に接続され得る。
出力イネーブルリード１８１６を回路接地１９１２にストラッピングすることの効果は、選択される構成されたデジタル論理機能において用いられていないとき、入力回路１８０８の動作をディセーブルすることである。出力イネーブルリード１８１６が接地にストラップされていないとき、入力回路はイネーブルされる。構成されたデジタル論理機能が動作するとき、ディセーブルされた入力回路１８０８はわずかな電流しか引き出さない。
図１９Ａは、ストラッピング構造１９１４を開スイッチとして示す。マスタダイにおける実際の実装において、導電リード間に電気接続を形成しないことなどによって、所望に応じて開スイッチが実装され得る。この例において、開ストラッピング構造は、上位レベル金属層間のバイアなしとして実装され得る。マスタダイにおける実際の実装において、導電リード間に接続を形成することなどによって、所望に応じて閉スイッチが実装され得る。この例において、閉ストラッピング構造は、上位レベル金属層間のバイアとして実装され得る。このスイッチ又は電気接続の形は、所望に応じて生じ得る。ストラッピング構造１９１４のこの記述は、出力回路を含む、本明細書におけるストラッピング構造のすべての記述に当てはまる。
図１９Ｂは、Ａ入力、Ｂ入力、及びＹ出力を有する典型的なＮＯＲゲート１９５０を示す。Ａ入力及びＢ入力はデジタル論理機能入力１８４４のうちの二つに対応し、Ｙ出力はデジタル論理機能出力１８４６のうちの一つに対応する。Ａ入力及びＢ入力は、リング１７２４における金属層のレベル間のバイアなどにおいて実装され得るストラップ構造１９５２及び１９５４を介して、回路接地に選択的に接続される。回路接地に結合される入力を有するデジタル論理機能ゲートは、構成されたデジタル論理機能が動作するとき、わずかな電流しか引き出さない。
図１９Ａ及び図１９Ｂに示されるストラッピング構造は、イネーブル入力リード１８２４などの出力回路１８０６イネーブル入力リードを、回路接地１９１２に電気的に接続するために用いることもできる。
図２０は、図３Ａ及び図３Ｂに示されたようなデジタル論理機能であるクワッド２入力ＡＮＤゲートデジタル論理機能のセットを実装するように構成された、マスタダイ１７００の部分２０００を示す。前述の図面からの対応する参照番号を用いると、部分２０００は、１〜６及び８〜１３の番号が付けられたボンドパッド１７１０、入力回路１８０２、第１の選択機能構造１８５０、１〜４の番号が付けられたデジタル論理機能ＡＮＤゲート回路１８３０、第２の選択機能構造１８５２、１〜６の番号が付けられた出力回路１８０６、及び、第３の選択機能構造１８５４を有する。入力回路１８０８及び出力回路１８１８は、図１８からの参照番号を用いる。
図２０は、一例として、一つのＡＮＤゲート２００８の構成を示し、ＡＮＤゲート２００８は、入力回路１８０８を介してボンドバッド番号１に結合されるＡ入力、入力回路２０１０を介してボンドパッド番号２に結合されるＢ入力、及び、出力回路ＯＵＴ１ １８１８を介してボンドパッド３に結合されるＹ出力を有する。
ＡＮＤゲート２０１２は、入力回路２０１４を介してボンドパッド番号４に結合されるＡ入力、入力回路２０１６を介してボンドパッド番号５に結合されるＢ入力、及び、出力回路ＯＵＴ３を介してボンドパッド６に結合されるＹ出力を有する。
ＡＮＤゲート２０１８は、入力回路２０２０を介してボンドパッド番号９に結合されるＡ入力、入力回路２０２２を介してボンドパッド番号１０に結合されるＢ入力、及び、出力回路ＯＵＴ４を介してボンドパッド８に結合されるＹ出力を有する。
ＡＮＤゲート２０２４は、入力回路２０２６を介してボンドパッド番号１２に結合されるＡ入力、入力回路２０２８を介してボンドパッド番号１３に結合されるＢ入力、及び、出力回路ＯＵＴ５を介してボンドパッド１１に結合されるＹ出力を有する。
出力回路ＯＵＴ２及びＯＵＴ６は、この構成では必要ないため、デジタル論理回路及びボンドパッドに接続されないままである。出力回路ＯＵＴ２のイネーブルリード２０３０は、出力回路ＯＵＴ２の動作をディセーブルにするために、ストラップ２０３２を介して回路接地１９１２に接続される。出力回路ＯＵＴ６のイネーブルリード２０３４も、出力回路ＯＵＴ６の動作をディセーブルにするために、ストラップ２０３６を介して回路接地１９１２に接続される。
入力回路２０４０、２０４２、２０４４、及び２０４６は、それぞれ、ボンドパッド３、４、８、及び１１に接続されるそれらの入力を有し、また、ストラップ又はバイア１９１４を介して回路接地１９１２に接続されるそれらのイネーブルリードＥＮＡを有する。ボンドパッド３、４、８、及び１１は出力ボンドパッドとして用いられているため、これらの入力回路の動作をディセーブルする。
入力回路１８０８、２０１０、２０１４、２０１６、２０２０、２０２２、２０２６、及び２０２８、並びに出力回路ＯＵＴ１及びＯＵＴ３〜ＯＵＴ５のイネーブルリードは、それらの動作をイネーブルにするために回路接地に接続されない。
四つの２入力ＡＮＤゲート回路のセットを提供するこの構成は、デジタル論理機能回路１８０４の他のセットを、入力回路及び出力回路に接続されないままにする。
図２１は、マスタダイ１７００の一部、リング１７２４の一部を示し、第１のレベルの金属層が、矢印２１０９によって示される一方向にある導電リード２１０２、２１０４、２１０６、及び２０１８などの、１４本の導電リードを有する。第２のレベルの金属層が、破線の出力線で描かれた導電リード２１１０、２１１２、２１１４、及び２１１６などの４本のリードを備え、第１のレベルの金属層導体２１０２、２１０４、２１０６、及び２１０８の下にあり、矢印２１１８によって示される第２の方向にある。
破線のアウトライン内に示されるエリア２１２０において、バイアが導電リード２１０２を導電リード２１１２に電気的に接続する。破線のアウトライン内に示されるエリア２１２２において、バイアが導電リード２１０４を導電リード２１１０に電気的に接続する。破線のアウトライン内に示されるエリア２１２４において、バイアが導電リード２１０６を導電リード２１１４に電気的に接続する。破線のアウトライン内に示されるエリア２１２６において、バイアが導電リード２１０８を導電リード２１１６に電気的に接続する。
図２２は、マスタダイ１７００を形成する際に用いる半導体材料２２００の基板を示し、導電リード２１１２などの第２のレベルの金属層導電リード、絶縁層２２０２、及び、導電リード２１０２などの第１のレベルの金属層導電リードを担持している。バイア２１０６が、絶縁層２２０４を介して形成され、導電リード２１０２を導電リード２１１２に電気的に接続する。
同様に、他のバイアが、マスタダイ上の任意の場所で導電リード間の電気的接続又は結合を提供することができる。これらの他のバイアは、図１８に示される選択機能構造１８５０、１８５２、及び１８５４において、選択されたリードを共に結合することができる。同様に、他のバイアが、図１９Ａ及び図１９Ｂのストラッピング構造１９１４、１９５４、及び１９５２及び１９５４によって識別される回路接地への結合を提供することができる。
図２３は、リードフレームのランド部分２３０２に取り付けられる完全な及び構成されたマスタダイ２３００を示す。リードフレームは、前述の図面に示された封入されパッケージングされた集積回路における関係と同じ相互関係で、１〜１４の番号が付けられたリードフレームリード２３０４などのリードフレームリードを提供する。ボンドワイヤ２３０６などのボンドワイヤが、ボンドパッド２３０８などのボンドパッドとリードフレームリード２３０４などのリードフレームリードとの間に延在する。
図２４は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６とを有するダイ２４００を示す。出力回路ＯＵＴ１〜ＯＵＴ６は、この平面図に示される金属の上位レベルの下の半導体ダイ内に形成されるため、破線のアウトライン内に示される。図２５から図２９も、同じ理由で破線のアウトライン内に出力回路ＯＵＴ１〜ＯＵＴ６を示す。
上位レベル金属導体２４０２が、出力回路ＯＵＴ１をボンドパッド３に結合する。上位レベル金属導体２４０４が、出力回路ＯＵＴ３をボンドパッド６に結合する。上位レベル金属導体２４０６が、出力回路ＯＵＴ４をボンドパッド８に結合する。上位レベル金属導体２４０８が、出力回路ＯＵＴ５をボンドパッド１１に結合する。出力回路ＯＵＴ２及びＯＵＴ６はボンドパッドに接続されないままである。これは、図１、３、４、５、６、７、１５、及び１６に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
ダイ２４００はスタブ２４１０及び２４１２も有し、スタブ２４１０及び２４１２は、それぞれ、出力回路ＯＵＴ２及び出力回路ＯＵＴ６に接続されるが、いずれのボンドパッドにも接続されない。これらのスタブ２４１０及び２４１２は、最終プロセス工程の予備プロセス工程において形成される。とりわけ最終プロセス工程は、スタブを出力回路からボンドパッドへ結合し、所望のデジタル論理機能へのダイを構成するために、上位レベル金属導体を形成する。下記の図面におけるダイもこれらのスタブを示すが、参照番号は付いていない。
ダイ２４００は、ボンドパッド１４からダイを横切って延在する上位レベル金属導体２４１４及び２４１６で形成される二つの電力リードも有する。上位レベル金属導体２４１８及び２４２０で形成される二つの回路接地リードが、電力リードと並んでダイを横切ってボンドパッド７から延在する。下記の図面におけるダイもこれらの電力リード及び回路接地リードを示すが、参照番号は付いていない。
図２５は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６とを有するダイ２５００を示す。上位レベル金属導体２５０２が、出力回路ＯＵＴ１をボンドバッド１に結合する。上位レベル金属導体２５０４が、出力回路ＯＵＴ２をボンドバッド４に結合する。上位レベル金属導体２５０６が、出力回路ＯＵＴ４をボンドバッド１０に結合する。上位レベル金属導体２５０８が、出力回路ＯＵＴ６をボンドバッド１３に結合する。出力回路ＯＵＴ３及びＯＵＴ５は、ボンドパッドに接続されないままである。これは、図２に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
図２６は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６とを有するダイ２６００を示す。上位レベル金属導体２６０２が、出力回路ＯＵＴ１をボンドバッド３に結合する。上位レベル金属導体２６０４が、出力回路ＯＵＴ２をボンドバッド４に結合する。上位レベル金属導体２６０６が、出力回路ＯＵＴ４をボンドバッド１０に結合する。上位レベル金属導体２６０８が、出力回路ＯＵＴ５をボンドバッド１１に結合する。出力回路ＯＵＴ３及びＯＵＴ６は、ボンドパッドに接続されないままである。これは、図８に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
図２７は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６と有するダイ２７００を示す。上位レベル金属導体２７０２が、出力回路ＯＵＴ２をボンドバッド５に結合する。上位レベル金属導体２７０４が、出力回路ＯＵＴ３をボンドバッド６に結合する。上位レベル金属導体２７０６が、出力回路ＯＵＴ４をボンドバッド８に結合する。上位レベル金属導体２７０８が、出力回路ＯＵＴ５をボンドバッド９に結合する。出力回路ＯＵＴ１及びＯＵＴ６は、ボンドパッドに接続されないままである。これは、図９に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
ダイ２７００は、ボンドパッド９〜１３と、ボンドパッド８及び１４並びに上位レベル導体２７１４における電力リードとの間に、空間２７１０を提供し、この空間は、二つの導体２７０６及び２７０８を互いに、或いはボンドパッド１０と、又は上位レベル導体２７１４における電力リードと短絡させることなく、並べて収容するのに十分な広さである。ダイ２７００は、ボンドパッド２〜６と、ボンドパッド１及び７並びに上位レベル導体２７１６における電力リードとの間に、同様の空間２７１２を提供する。これらの空間２７１０及び２７１２は、ダイ２７００及び本出願で開示されるすべての他のダイのレイアウトの特徴であり、最終処理工程における異なる構成において出力回路をボンドパッドに結合するための空間又はエリアを提供する。
図２８は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６と有するダイ２８００を示す。上位レベル金属導体２８０２が、出力回路ＯＵＴ１をボンドバッド２に結合する。上位レベル金属導体２８０４が、出力回路ＯＵＴ２をボンドバッド４に結合する。上位レベル金属導体２８０６が、出力回路ＯＵＴ３をボンドバッド６に結合する。上位レベル金属導体２８０８が、出力回路ＯＵＴ４をボンドバッド８に結合する。上位レベル金属導体２８１０が、出力回路ＯＵＴ５をボンドバッド１０に結合する。上位レベル金属導体２８１２が、出力回路ＯＵＴ６をボンドバッド１２に結合する。出力回路ＯＵＴ１〜ＯＵＴ６のすべてがボンドパッドに接続される。これは、図１０及び図１１に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
図２９は、１〜１４の番号が付けられたボンドパッド１７１０と、ＯＵＴ１〜ＯＵＴ６の番号が付けられた出力回路１８０６と有するダイ２９００を示す。上位レベル金属導体２９０２が、出力回路ＯＵＴ３をボンドバッド６に結合する。上位レベル金属導体２９０４が、出力回路ＯＵＴ４をボンドバッド８に結合する。上位レベル金属導体２９０６が、出力回路ＯＵＴ６をボンドバッド１２に結合する。出力回路ＯＵＴ１、ＯＵＴ２、及びＯＵＴ５は、ボンドパッドに接続されないままである。これは、図１２、図１３、及び図１４に示されるデジタル論理機能のセットについて、出力回路をボンドパッドに結合する構成である。
図２４〜図２９において、出力回路をボンドパッドに結合する上位レベル金属導体は、入力回路をデジタル論理回路に結合するために用いられる導体よりも幅広く、デジタル論理回路を出力回路に結合するために用いられる導体よりも幅広い。これらの導体がより幅広い理由は、出力回路が、他の導体が担持する必要があるよりも多くの駆動電流を出力に調達しなければならないためである。出力回路からボンドパッドへのこれらのより幅広い導体を収容するために、ダイは、出力回路とボンドパッドとの間に空間２７１０及び２７１２などの広い空間を有さなければならない。
図３０は、上にある任意の金属レベル相互接続が形成される前に、回路要素を実装する中間工程へと処理されるダイ３０００を示す。ダイ３０００は、１〜６及び８〜１４の番号が付けられた１３の静電放電（ＥＳＤ）回路３００２を含み、ＥＳＤ回路番号１４は、回路電力ボンドパッドの下になり得、他の静電放電回路より大きい。ＥＳＤ回路６と８との間のエリアは回路接地ボンドパッドの下になるため、このエリアにＥＳＤ回路は存在しない。
ダイ３０００は、ＥＳＤ回路１〜６及び８〜１３に近接して配置される１２の入力回路３００４〜３０２６と、所望のデジタル論理機能を提供する中央に位置するデジタル論理回路３０２８と、デジタル論理回路と入力回路との間に位置するＯＵＴ１〜ＯＵＴ６の番号が付けられた六つの出力回路３０３０とを含む。付加的なデジタル論理回路３０３２が、ＥＳＤ回路６と８との間のエリアに形成され、その下に回路接地ボンドパッドが形成されることになる。
一つの設計における論理機能のこの配置は、８つの個別の部分を設計する代わりに、一度に複数の構成可能な部分を設計することによって、工学設計時間を低減する。また、一設計における論理機能のこの配置は、在庫と顧客注文を配送するための時間とを低減する。ＩＣ１７００を中間製造工程までのみにつくること、その中間製品のみを在庫にしておくこと、及び、後に、顧客注文に応じて所望の論理機能を構成することにより製造を完了することによって、この設計は、在庫要件と顧客注文後の配送時間とを低減することができる。
本明細書及び添付の図面は、一半導体ダイ上に実装及び構成され得るあり得るデジタル論理機能の一例として、そのように構成される限定数の論理機能を開示及び図示する。他のデジタル論理機能も、想定され、本開示の範囲内で同様の半導体ダイ上に実装及び構成され得る。

Claims (29)

  1. 半導体ダイ上に形成される集積回路であって、
    （ａ）各々が前記半導体ダイ上に最小エリアを有する、回路電力ボンドパッド、回路接地ボンドパッド、及び、論理機能入力及び出力（Ｉ／Ｏ）ボンドパッド、
    （ｂ）Ｉ／Ｏボンドパッドに結合され、入力回路出力リードを有する入力回路、
    （ｃ）出力回路インリードと出力回路アウトリードとを有する出力回路、
    （ｃ）デジタル論理機能回路のセットのコア回路要素であって、前記セットの各々が同じデジタル論理機能を有し、各セットにおける前記デジタル論理機能が別のセットの前記デジタル論理機能とは異なり、前記コア回路要素が前記デジタル論理機能の入力及び出力の各々について論理入力リード及び論理出力リードを含む、前記デジタル論理機能回路のセットのコア回路要素、
    （ｄ）前記入力回路出力リードに接続される第１の導電リード、
    （ｅ）前記第１の導電リードに近接し、前記論理入力リードに接続される第２の導電リード、
    （ｆ）前記論理出力リードに接続される第３の導電リード、
    （ｇ）前記第３の導電リードに近接し、前記出力回路インリードに接続される第４の導電リード、
    （ｈ）前記第１及び第２の導電リードを共に接続し、前記第３及び第４の導電リードを共に接続するバイア、及び
    （ｉ）前記出力回路アウトリードをＩ／Ｏボンドパッドに接続する第５の導電リード、
    を含む、
    集積回路。
  2. 請求項１に記載の集積回路であって、
    （ａ）複数の入力回路であって、各入力回路がＩ／Ｏボンドパッドに結合され、入力回路出力リードを有する、前記複数の入力回路、
    （ｂ）複数の出力回路であって、各出力回路が出力回路インリード及び出力回路アウトリードを有する、前記複数の出力回路、
    （ｃ）複数の第１の導電リードであって、各第１の導電リードが入力回路出力リードに接続される、前記複数の第１の導電リード、
    （ｄ）前記第１の導電リードに近接する複数の第２の導電リードであって、各第２の導電リードが論理入力リードに接続される、前記複数の第２の導電リード、
    （ｅ）複数の第３の導電リードであって、各第３の導電リードが論理出力リードに接続される、前記複数の第３の導電リード、
    （ｆ）前記第３の導電リードに近接する複数の第４の導電リードであって、各第４の導電リードが出力回路インリードに接続される、前記複数の第４の導電リード、
    （ｇ）前記入力回路と前記出力回路との間で１セットのみのデジタル論理機能回路を結合するために、前記第１及び第２の導電リードを共に接続し、前記第３及び第４の導電リードを共に接続するバイア、及び
    （ｈ）複数の第５の導電リードであって、各第５の導電リードが出力回路出力リードをＩ／Ｏボンドパッドに接続する、前記複数の第５の導電リード、
    を含む、集積回路。
  3. 請求項１に記載の集積回路であって、前記第１、第２、第３、及び第４の導電リードが、前記コア回路要素と前記出力回路との間にあり、前記第５の導電リードが、前記出力回路と前記Ｉ／Ｏボンドパッドとの間にある、集積回路。
  4. 請求項１に記載の集積回路であって、前記第１及び第２の導電リードが互いに直角に配置され、前記第１及び第２の導電リードの一方が前記第１及び第２の導電リードの他方の上にあり、前記第１及び第２の導電リードが絶縁層によって分離される、集積回路。
  5. 請求項１に記載の集積回路であって、前記第３及び第４の導電リードが互いに直角に配置され、前記第３及び第４の導電リードの一方が前記第３及び第４の導電リードの他方の上にあり、前記導電リードが絶縁層によって分離される、集積回路。
  6. 請求項１に記載の集積回路であって、前記コア回路要素が前記半導体ダイの中央に形成され、前記ボンドパッドが前記半導体ダイの周縁に形成され、前記出力回路が前記コア回路要素と前記ボンドパッドとの間に形成され、前記第５の導電リードが前記出力回路と前記ボンドパッドとの間に形成される、集積回路。
  7. 請求項１に記載の集積回路であって、１４のボンドパッドが存在する集積回路。
  8. 請求項１に記載の集積回路であって、前記ダイが１４のリードを備えるパッケージ内に封入される、集積回路。
  9. 請求項１に記載の集積回路であって、前記コア回路要素が、ＮＡＮＤゲート回路要素のセット、ＡＮＤゲート回路要素のセット、ＮＯＲゲート回路要素のセット、ＯＲゲート回路要素のセット、ＥＸＣＬＵＳＩＶＥ ＮＯＲゲート回路要素のセット、ＥＸＣＬＵＳＩＶＥ ＯＲゲート回路要素のセット、インバータ回路要素のセット、及びＤ型フリップフロップ回路要素のセットを含み、前記ダイが１４のみのリードを備えるパッケージ内に封入される、集積回路。
  10. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＮＡＮＤゲート回路要素のセットを含む、集積回路。
  11. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＡＮＤゲート回路要素のセットを含む、集積回路。
  12. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＮＯＲゲート回路要素のセットを含む、集積回路。
  13. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＯＲゲート回路要素のセットを含む、集積回路。
  14. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＥＸＣＬＵＳＩＶＥ ＮＯＲゲート回路要素のセットを含む、集積回路。
  15. 請求項１に記載の集積回路であって、前記コア回路要素が四つの２入力ＥＸＣＬＵＳＩＶＥ ＯＲゲート回路要素のセットを含む、集積回路。
  16. 請求項１に記載の集積回路であって、前記コア回路要素が六つのインバータ回路のセットを含む、集積回路。
  17. 請求項１に記載の集積回路であって、前記コア回路要素が二つのＤ型フリップフロップ回路要素のセットを含む、集積回路。
  18. 請求項１に記載の集積回路であって、前記コア回路要素が三つの３入力ＮＡＮＤゲート回路要素のセットを含む、集積回路。
  19. 請求項１に記載の集積回路であって、前記コア回路要素が三つの３入力ＡＮＤゲート回路要素のセットを含む、集積回路。
  20. 請求項１に記載の集積回路であって、前記コア回路要素が三つの３入力ＮＯＲゲート回路要素のセットを含む、集積回路。
  21. 請求項１に記載の集積回路であって、前記コア回路要素が三つの３入力ＯＲゲート回路要素のセットを含む、集積回路。
  22. 請求項１に記載の集積回路であって、前記コア回路要素が、
    四つの２入力ＮＯＲゲート回路要素のセット、
    四つの２入力ＯＲゲート回路要素のセット、
    四つの２入力ＸＮＯＲゲート回路要素のセット、
    四つの２入力ＸＯＲゲート回路要素のセット、
    六つのインバータ回路のセット、
    二つのＤ型フリップフロップ回路要素のセット、
    三つの３入力ＮＡＮＤゲート回路要素のセット、
    三つの３入力ＡＮＤゲート回路要素のセット、
    三つの３入力ＮＯＲゲート回路要素のセット、及び、
    三つの３入力ＯＲゲート回路要素のセット、
    を含む、集積回路。
  23. 請求項１に記載の集積回路であって、前記入力回路が、イネーブル入力を含み、前記イネーブル入力を接地するためのストラップオプションを含む、集積回路。
  24. 請求項１に記載の集積回路であって、前記コア回路要素が、論理入力を有し、前記論理入力を接地するためのストラップオプションを含む、論理ゲート回路要素を含む、集積回路。
  25. 請求項１に記載の集積回路であって、前記出力回路が、イネーブル入力を含み、前記イネーブル入力を接地するためのストラップオプションを含む、集積回路。
  26. 請求項２に記載の集積回路であって、前記コア回路要素が前記半導体ダイの中央に形成され、前記ボンドパッドが前記半導体ダイの周縁に形成され、前記出力回路が前記コア回路要素と前記ボンドパッドとの間に形成され、前記第５の導電リードが前記出力回路と前記ボンドパッドとの間に形成され、出力回路とボンドパッドとの間に並べて形成される二つの第５の導電リードが存在する、集積回路。
  27. 電子デバイスであって、
    （ａ）外部表面を有するパッケージング材料、
    （ｂ）前記外部表面に露出される１４の外部端子、及び
    （ｃ）半導体上に形成される集積回路、
    を含み、前記集積回路及び半導体ダイが前記パッケージング材料内に封入され、
    前記集積回路及び前記半導体ダイが、
    （ｉ）１２の入力及び出力（Ｉ／Ｏ）ボンドパッドであって、前記Ｉ／Ｏボンドパッドの各々が前記半導体ダイ上に最小エリアを有する、前記１２のＩ／Ｏボンドパッドと、
    （ｉｉ）各Ｉ／Ｏボンドパッドに結合され、入力回路出力リードを有する、入力回路であって、各入力回路が、イネーブル入力を含み、前記イネーブル入力を接地するためのストラップオプションを含む、前記入力回路と、
    （ｉｉｉ）六つの出力回路であって、各出力回路が出力回路インリード及び出力回路アウトリードを有し、各出力回路が、イネーブル入力を含み、前記イネーブル入力を接地するためのストラップオプションを含む、前記六つの出力回路と、
    （ｉｖ）デジタル論理機能回路のセットのコア回路要素であって、前記入力の各々についての論理入力リード及び前記入力の各々についての論理出力リード、並びに前記デジタル論理機能回路のセットの出力を含む、前記コア回路要素であって、
    前記コア回路要素が、
    （Ａ）四つの２入力ＮＡＮＤゲート回路要素のセット、
    （Ｂ）四つの２入力ＮＯＲゲート回路要素のセット、
    （Ｃ）四つの２入力ＡＮＤゲート回路要素のセット、
    （Ｄ）３状態出力を有する四つのバスバッファ回路のセット、
    （Ｅ）３状態出力を有する四つのバスバッファ回路のセット、
    （Ｆ）四つの２入力ＯＲゲート回路要素のセット、
    （Ｇ）四つの２入力ＸＯＲゲート回路要素のセット、
    （Ｈ）四つの２入力ＸＮＯＲゲート回路要素のセット、
    （Ｉ）二つのＤ型フリップフロップ回路要素のセット、
    （Ｊ）ヘキサインバータ回路のセット、
    （Ｋ）オープンドレインを有するヘキサインバータ回路のセット、
    （Ｌ）六つのインバータ回路のセット、
    （Ｍ）三つの３入力ＮＡＮＤゲート回路要素のセット、
    （Ｎ）三つの３入力ＡＮＤゲート回路要素のセット、
    （Ｏ）三つの３入力ＮＯＲゲート回路要素のセット、
    （Ｐ）シュミットトリガ入力を有する四つの２入力ＮＯＲゲート回路要素のセット、及び、
    （Ｑ）オープンドレイン出力を有する四つの２入力ＮＡＮＤゲート回路要素のセット、
    を含む、前記コア回路要素と、
    （ｖ）前記入力回路出力リードに接続される第１の導電リードと、
    （ｖｉ）前記第１の導電リードに近接し、前記論理入力リードに接続される、第２の導電リードと、
    （ｖｉｉ）前記論理出力リードに接続される第３の導電リードと、
    （ｖｉｉｉ）前記第３の導電リードに近接し、前記出力回路インリードに接続される第４の導電リードと、
    （ｉｘ）前記入力回路と前記出力回路との間で１セットのみのデジタル論理機能を結合するために、第１及び第２の導電リードを共に接続し、第３及び第４の導電リードを共に接続するバイアと、
    （ｘ）前記出力回路アウトリードを前記Ｉ／Ｏボンドパッドに結合する第５の導電リードと、
    （ｘｉ）回路電力のための電力ボンドパッド及び回路接地のための接地ボンドパッドであって、前記電力ボンドパッド及び接地ボンドパッドが各々前記半導体ダイ上に最小エリアを有する、前記回路電力のための電力ボンドパッド及び回路接地のための接地ボンドパッドと、
    を含み、
    前記電子デバイスが更に、
    （ｄ）前記ボンドパッドに端子を結合するボンドワイヤ、
    を含む、電子デバイス。
  28. 集積回路であって、
    （ａ）第１の側部と、第２の側部と、前記第１の側部に対向する第３の側部と、前記第２の側部に対向する第４の側部と、頂部表面とを有する半導体ダイ、
    （ｂ）前記頂部表面上に形成される１４のボンドパッドであって、前記第２の側部に沿って形成される５つのボンドパッドと、前記第４の側部に沿って形成される５つのボンドパッドと、前記第１の側部に沿って形成される電力ボンドパッドを含む二つの付加的なボンドパッドと、前記第３の側部に沿って形成される接地ボンドパッドを含む二つの付加的なボンドパッドとを含み、前記入力ボンドパッド、前記電力ボンドパッド、及び前記接地ボンドパッドの各々が、前記半導体ダイ上に最小エリアを有し、前記接地ボンドパッドを除く各ボンドパッドがそのボンドパッドのための静電放電回路の上にある、前記頂部表面上に形成される１４のボンドパッド、
    （ｃ）前記電力ボンドパッド及び前記接地ボンドパッドを除く各ボンドパッドに結合される入力回路であって、各入力回路が入力回路出力リードを有する、前記入力回路、
    （ｄ）前記半導体ダイの中央に形成されるコア回路要素であって、前記コア回路要素がデジタル論理機能のセットを提供し、前記コア回路要素が前記デジタル論理機能のための論理入力リード及び論理出力リードを含む、前記コア回路要素、
    （ｅ）六つの出力回路であって、各出力回路が出力回路インリード及び出力回路アウトリードを有する、前記六つの出力回路、
    （ｆ）前記入力回路リードに接続される第１の導電リード、
    （ｇ）前記第１の導電リードに近接し、前記論理入力リードに接続される第２の導電リード、
    （ｈ）前記論理出力リードに接続される第３の導電リード、
    （ｉ）前記第３の導電リードに近接し、前記出力回路インリードに接続される第４の導電リード、
    （ｊ）前記入力回路と前記出力回路との間で１セットのみのデジタル論理機能を結合するために、第１及び第２の導電リードを共に接続し、第３及び第４の導電リードを共に接続するバイア、及び
    （ｋ）前記出力回路をボンドパッドに結合する第５の導電リード、
    を含む、集積回路。
  29. 集積回路半導体ダイであって、
    （ａ）前記ダイの内部及び前記ダイの周縁付近に形成される静電放電回路、
    （ｂ）前記ダイの内部及び中央に形成されるデジタル論理機能回路要素のセットであって、デジタル論理機能回路要素の各セットが異なるデジタル論理機能を提供する、前記デジタル論理機能回路要素のセット、
    （ｃ）前記静電放電回路に近接する前記ダイ内に形成される入力回路、及び
    （ｄ）前記入力回路要素と前記デジタル論理機能回路要素との間の前記ダイ内に形成される出力回路、
    を含み、
    （ｅ）前記静電放電回路要素、前記デジタル論理機能回路要素のセット、前記入力回路、及び前記出力回路が、互いに電気的に接続されない、
    集積回路半導体ダイ。

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