KR20210045403A - 패드 제한 구성 가능 로직 디바이스 - Google Patents

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KR20210045403A
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output
circuit
lead
circuits
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KR1020217004707A
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English (en)
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조아오 카를로스 브리토
필립 앤소니 코일
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

집적 회로는 I/O 본드 패드들(1710), 전력 본드 패드 및 회로 접지 패드를 갖는 반도체 다이를 제공한다. 각각의 I/O 본드 패드는 입력 회로 출력 리드(1814)를 갖는 입력 회로(1802)와 연관된다. 다이 상의 디지털 로직 기능 회로망(1804)의 세트들은 상이한 디지털 로직 기능들을 제공한다. 각각의 기능은 로직 입력 리드들(1844) 및 로직 출력 리드들(1846)을 포함한다. 출력 회로들(1806)은 각각 출력 회로 인 리드(1820) 및 출력 회로 아웃 리드(1822)를 갖는다. 반도체 다이에 형성되는 비아들과 같은 스트래핑 구조물들은 입력 회로들을 선택된 디지털 로직 기능들의 세트에, 선택된 디지털 로직 기능들의 세트를 출력 회로 인 리드들에 전기적으로 커플링한다. 상부 레벨 금속 도체들은 출력 회로 아웃 리드들 및 선택된 I/O 본드 패드들을 커플링한다.

Description

패드 제한 구성 가능 로직 디바이스
표준, 디지털 로직, 집적 회로 또는 IC 로직 제품군들은 1960년대에 설계 및 개발된 최초의 IC 부품들 중 하나였으며, 현재는 수백개의 상이한 부품들 및 사양들을 제공한다. 디지털 로직 회로들은 인버터, AND, NAND, OR, NOR, Exclusive OR 또는 XOR과 같은 기본 부울 로직 기능들을 제공한다. 디지털 로직 회로들은 또한 플립플롭들, 멀티플렉서들, 디멀티플렉서들, 라인 버퍼들 및 라인 드라이버들과 같은 복잡한 기능들을 제공한다.
시간이 지남에 따라, 표준 로직 IC들의 제품군들은 점점 더 복잡해지는 제조 공정들, 다수의 로직 기능들, 다수의 상이한 전압, 전류 및 타이밍 사양들, 그리고 다수의 상이한 캡슐화된 패키지들로 설계 및 개발되었다.
이러한 로직 IC들의 대부분은 원래 그 당시 현재 공정 기술에서 수십 년에 걸쳐 대규모 설계 팀들에 의해 한 부분 한 부분씩 설계 및 개발되었다. 이 설계 방법은 반도체 시대의 초기 단계들에서의 비즈니스에 적합했다. 그러나, 이러한 로직 제품군들은 상품화되었기 때문에, 이 오래된 접근 방식으로 새로운 로직 제품군들을 생성하는 것은 재정적으로 실현 가능하지 않다.
더욱이, 로직 IC들의 다수의 특성들 또는 사양들은 로직 IC들을 고객들에게 배송하는 속도를 늦추거나 로직 IC들의 대량 재고를 필요로 한다. 다수의 로직 IC들의 재고가 없으면, 특정 로직 IC들에 대한 새로운 고객 주문이 이전 주문들과 함께 제조 큐에 배치된 다음, 로직 IC들의 새로운 배치(batch)의 제조를 대기해야 하며, 이는 고객에게 배송하는 속도를 느리게 한다. 대안적으로, 완전히 완성되고 테스트된 IC들은 고객 주문을 즉시 처리하는 데 이용 가능할 수 있지만, 발생하지 않을 수 있는 알 수 없는 주문들을 처리하기 위해 다수의 상이한 사양을 갖는 다수의 IC들의 상당한 재고가 대기해야 하기 때문에, 비용이 많이 든다.
재고 대 고객 배송 시간 문제는 대다수의 로직 IC들의 제품군들과 각각의 제품군에서 이용 가능한 대다수의 로직 기능들에 의해 강조된다. 이 제품군들은 공급 전압들, 바이폴라, CMOS 및 BiCMOS 기술들, 과전압 허용 입력들, 상이한 입력 사양들, 상이한 출력 드라이브 사양들, 라이브 삽입 능력들 및 입력-출력 전파 지연들과 같은 다수의 상이한 전기 사양들을 제공한다. 각각의 제품군은 또한 버퍼들/라인 드라이버들, 플립플롭들, 조합 로직, 카운터들, 시프트 레지스터들, 인코더들/멀티플렉서들, 디코더들/디멀티플렉서들, 게이트들, 트랜시버들, 레벨 변환기들, 위상 잠금 루프들 및 버스 스위치들과 같은 다수의 로직 기능들을 제공할 수 있다.
현재의 전기적 사양들을 유지하면서 기존 및 새로운 로직 디바이스들의 비용을 줄이는 것이 바람직할 것이다.
전자 디바이스는 외부 표면을 갖는 패키징 재료를 포함한다. 14개의 외부 단자가 외부 표면에 노출된다. 반도체 다이 상에 집적 회로가 형성된다. 집적 회로 및 반도체 다이는 패키징 재료에 캡슐화되고, 14개의 외부 단자는 본드 와이어들 또는 기타 도체들을 사용하여 반도체 다이 상의 14개의 본드 패드에 연결된다. 각각의 본드 패드들은 반도체 다이 상에서 최소 면적을 갖는다.
본드 패드들 중 하나는 회로 전력을 위한 전력 본드 패드이고, 다른 본드 패드는 회로 접지를 위한 접지 본드 패드이다.
다른 12개의 본드 패드는 기능 입력 및 출력 신호들을 위한 것이다. 본 개시내용에서, 본드 패드에 대한 참조는 일반적으로 기능 입력 및 출력 신호들을 위한 본드 패드들을 지칭한다.
전력 본드 패드 및 12개의 본드 패드는 각각 해당 본드 패드를 위한 정전기 방전 회로(electrostatic discharge circuit) 위에 놓인다.
반도체 다이는 각각의 본드 패드에 대해 하나의 입력 회로를 갖는다. 각각의 입력 회로는 하나의 본드 패드에 커플링되는 입력 리드를 갖고, 출력 리드를 갖는다.
코어 회로망은 여러 디지털 로직 회로들의 세트들을 제공하는데, 각각의 세트는 반도체 다이 상에 상이한 디지털 로직 기능을 제공한다. 디지털 로직 회로들 또는 기능들의 각각의 세트는 4개의 로직 게이트, 6개의 인버터, 6개의 버퍼 및 2개의 플립플롭과 같은 제한된 수의 동일한 로직 기능들을 제공한다.
개시된 코어 회로망의 디지털 로직 회로들 또는 기능들의 세트들은 4개의 2 입력 NAND 게이트의 세트; 4개의 2 입력 NOR 게이트의 세트; 4개의 2 입력 AND 게이트의 세트; 3-상태 출력들을 갖는 4개의 버스 버퍼 게이트의 세트; 3-상태 출력들을 갖는 4개의 버스 버퍼의 세트; 4개의 2 입력 OR 게이트의 세트; 4개의 2 입력 XOR 게이트의 세트; 4개의 2 입력 XNOR 게이트의 세트; 2개의 D형 플립플롭의 세트; 헥스 인버터(hex inverter)들; 오픈 드레인들을 갖는 헥스 인버터들의 세트; 6개의 인버터의 세트; 3개의 3 입력 NAND 게이트의 세트; 3개의 3 입력 AND 게이트의 세트; 3개의 3 입력 NOR 게이트의 세트; 슈미트-트리거 입력(Schmitt-trigger input)들을 갖는 4개의 2 입력 NOR 게이트의 세트; 및 오픈 드레인 출력들을 갖는 4개의 2 입력 NAND 게이트의 세트를 포함한다.
코어 회로망은 디지털 로직 기능들의 입력들 및 출력들 각각에 대해 로직 입력 리드 및 로직 출력 리드를 포함한다. 로직 입력 리드는 입력 회로 출력 리드에 커플링될 수 있다.
6개의 출력 회로는 각각 출력 회로 인 리드(output circuit in lead) 및 출력 회로 아웃 리드(an output circuit out lead)를 갖는다. 출력 회로 인 리드는 선택된 디지털 로직 기능의 로직 출력 리드에 커플링될 수 있고, 출력 회로 아웃 리드는 전자 디바이스의 구성에 의해 필요에 따라 선택된 본드 패드에 커플링될 수 있다.
제1 전도성 리드들은 입력 회로 출력 리드들에 연결된다. 제2 전도성 리드들은 제1 전도성 리드들에 인접하고, 로직 입력 리드들에 연결된다.
제3 전도성 리드들은 로직 출력 리드들에 연결된다. 제4 전도성 리드들은 제3 전도성 리드들에 인접하고, 출력 회로 인 리드들에 연결된다.
비아들은 구성된 제1 및 제2 전도성 리드들을 함께 연결하고, 구성된 제3 및 제4 전도성 리드들을 함께 연결하고, 제5 전도성 리드들은 전자 디바이스의 구성에 의해 필요에 따라 출력 회로 아웃 리드들 및 본드 패드들에 연결된다.
도 1a 및 도 1b는 각각 2 입력 NAND 게이트에 대한 심볼 및 4개의 2 입력 NAND 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 2a 및 도 2b는 각각 4개의 2 입력 NOR 게이트에 대한 심볼들 및 4개의 2 입력 NOR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 3a 및 도 3b는 각각 2 입력 AND 게이트에 대한 심볼 및 4개의 2 입력 AND 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 4a 및 도 4b는 각각 3-상태 출력들을 갖는 4개의 버스 버퍼 게이트의 세트에 대한 심볼들 및 3-상태 출력들을 갖는 4개의 버스 버퍼 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 5a 및 도 5b는 각각 4개의 3-상태 버퍼의 세트에 대한 심볼들 및 4개의 3-상태 버퍼의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 6a 및 도 6b는 각각 2 입력 OR 게이트에 대한 심볼 및 4개의 2 입력 OR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 7a 및 도 7b는 각각 2 입력 EXCLUSIVE OR 게이트에 대한 심볼 및 4개의 2 입력 EXCLUSIVE OR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 8a 및 도 8b는 각각 4개의 2 입력 EXCLUSIVE NOR 게이트에 대한 심볼 및 4개의 2 입력 EXCLUSIVE NOR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 9a 및 도 9b는 각각 D형 플립플롭의 개략도 및 2개의 D형 플립플롭의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 10a 및 도 10b는 각각 INVERTER에 대한 심볼 및 6개의 INVERTER의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 11a 및 도 11b는 각각 오픈 드레인 출력을 갖는 INVERTER에 대한 심볼 및 오픈 드레인 출력들을 갖는 6개의 INVERTER의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 12a 및 도 12b는 각각 3 입력 NAND 게이트에 대한 심볼 및 3개의 3 입력 NAND 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 13a 및 도 13b는 각각 3개의 3 입력 AND 게이트에 대한 심볼들 및 3개의 3 입력 AND 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 14a 및 도 14b는 각각 3개의 3 입력 NOR 게이트에 대한 심볼들 및 3개의 3 입력 NOR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 15a 및 도 15b는 각각 슈미트-트리거 입력들을 갖는 2 입력 NOR 게이트에 대한 심볼 및 슈미트-트리거 입력들을 갖는 4개의 2 입력 NOR 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 16a 및 도 16b는 각각 오픈 드레인 출력들을 갖는 2 입력 NAND 게이트에 대한 심볼 및 오픈 드레인 출력들을 갖는 4개의 2 입력 NAND 게이트의 세트를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 17a 및 도 17b는 각각 본 개시내용에 따른 집적 회로 다이의 평면도 및 본 개시내용에 따른 다이를 제공하는 캡슐화된 집적 회로의 평면도 표현이다.
도 18은 도 17a의 다이 내 회로들의 개략도이다.
도 19a 및 도 19b는 각각 옵션 스트랩(option strap)들을 갖는 회로들의 개략도들이다.
도 20은 4개의 2 입력 NAND 게이트의 세트를 제공하는 로직 회로들의 개략도이다.
도 21은 도 17의 다이의 부분 분해 평면도로서, 파선들로 스트래핑 비아들을 나타내고 단면 라인 22-22를 나타내는 전도성 리드들을 도시한다.
도 22는 화살표들의 방향으로 도 21의 라인 22-22를 따라 취한 단면도로서, 스트래핑 구조물 비아를 도시한다.
도 23은 반도체 다이, 본드 와이어들 및 리드 프레임의 이상적인 평면도이다.
도 24는 도 1, 3, 4, 5, 6, 7, 15 및 16에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 25는 도 2에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 26은 도 8에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 27은 도 9에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 28은 도 10 및 도 11에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 29는 도 12, 도 13 및 도 14에 대해 개시된 바와 같은 출력 회로들과 본드 패드들 사이의 연결들의 이상적인 평면도이다.
도 30은 상부 레벨 금속 인터커넥션들을 추가하기 전에 다이를 처리하는 중간 단계의 평면도이다.
본 명세서의 설명은 본 기술분야의 통상의 기술자를 위해 준비되었으며, 본 개시내용을 이해하는 데 필요하지 않은 많은 프로세스 및 구조적 세부 사항들을 생략한다. 도면들은 게이트들 및 플립플롭 로직 기능들을 구현하는 반도체 다이들의 추상적인 고레벨 표현들이다. 도면들은 설명을 단순화하고 개시내용의 이해를 용이하게 하기 위해 반도체 다이에서의 다수의 레벨들의 개별 트랜지스터들 및 그들의 제조와 같은 구현의 세부 사항들을 의도적으로 생략한다. 본 기술분야의 통상의 기술자는 이러한 추상적인 표현들의 설명을 이해할 것이고, 본 개시내용의 다음 설명에서 보다 상세한 구조물들 또는 엘리먼트들의 생략을 이해할 것이다.
본 명세서에 개시된 반도체 다이 상의 집적 회로의 실제 구현은 매우 작고 이미지화하기 어려울 것이다. 첨부된 도면들은 이들이 표현하는 실제 반도체 다이들을 어쩔 수 없이 크게 확대한 것이며, 이러한 집적 회로에 존재하는 모든 널리 공지된 개별 회로들을 도시하는 것으로 의도되지 않는다.
"연결하다(connect)"라는 단어는 개재 회로들이 없는 직접 연결을 의미하거나 의미하지 않을 수 있다. "커플링하다(couple)"라는 단어는 설명되거나 설명되지 않은 기타 이해되는 구조물이 "커플링된" 엘리먼트들 사이에 존재할 수 있음을 추론할 수 있다.
재고 및 고객 배송 시간의 문제는 초기 반도체 처리 단계들에서의 디지털 로직 기능들의 그룹에 대한 마스터 설계 및 개별 로직 기능들에 대해 차별화된 후기 처리 단계들을 사용하여 더 효율적으로 해결될 수 있다. 후기 처리 단계들은 마스터 설계에서 이용 가능한 로직 기능들의 그룹으로부터 원하는 로직 기능을 구성하기 위해 비아들과 같이 상호 연결되는 상부 금속 레벨층 리드들을 사용하는 것일 수 있다.
이러한 기술의 진보를 달성하기 위한 한 가지 고려 사항은 대다수의 알려진 로직 기능 부품들을 하나의 마스터 설계에서 구현될 수 있고 후기 처리 단계들에서 차별화될 수 있는 더 작은 제1 그룹의 로직 기능들로 줄이는 것이다. 이 고려 사항은 패키지 핀들의 수에 대해 동일한 기계적 사양을 갖고, 동작, 입력들 및 출력들에 대해 호환되는 전기 및 타이밍 사양들을 갖는 제한된 그룹의 로직 기능들을 선택하는 것을 포함한다.
이러한 진보를 달성하기 위한 또 다른 고려 사항은 제1 그룹의 로직 기능들에 대한 마스터 설계를 구현하는 마스터 다이의 사이즈가 마스터 다이 상에 형성되는 본드 패드들의 수와 사이즈에 의해 제한될 것임을 깨닫는 것이다. 본드 패드들의 수는 제1 그룹의 로직 기능들에 대한 입력들의 수 및 출력들의 수와, 전력 및 회로 접지를 위한 본드 패드들의 합에 의해 영향을 받는다. 본드 패드들의 최소 사이즈는 패키지에서의 마스터 다이의 어셈블리 제조 가능성에 의해 제한된다. 본드 패드들의 수가 제1 그룹의 로직 기능들에 의해 영향을 받음에 따라, 반도체 다이 영역이 본드 패드들에 필요한 영역에 의해 실질적으로 결정된다.
또 다른 고려 사항은 마스터 다이 상에 회로를 배열하는 것이다. 이와 관련하여, 다이 영역을 효율적으로 사용하는 한 가지 방법은 본드 패드들 아래에 입력들 및 출력들에 대한 정전기 방전(electrostatic discharge)(ESD) 보호 회로들을 위치시키는 것이다. 본드 패드들 및 ESD 회로들의 이러한 배열을 통해, 기능 로직 회로들이 마스터 다이의 중앙에 위치될 수 있다. 비아들과 같은 연결 리드들 및 구성 구조물들은 본드 패드들과 중앙에 위치된 기능 로직 사이에 위치될 수 있다.
이러한 고려 사항들 내에서, 마스터 다이에서 구현될 공지된 로직 기능 부품들의 세트들의 비제한적인 예는 다음 단락들에서 설명되는 로직 기능들의 세트들을 포함할 수 있다.
도 1a 및 도 1b는 각각 NAND 게이트 인버터(100)에 대한 심볼 및 캡슐화된 쿼드 NAND 게이트 집적 회로(IC)(110)의 평면도 표현을 도시한다. NAND 게이트(100)는 A 입력 리드, B 입력 리드 및 Y 출력 리드를 갖는다.
IC(110)는 패키지 본체(112) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(114)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 NAND 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 NAND 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9 및 10은 제3 NAND 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 NAND 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(110)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC00, SN74HC00, Quadruple 2-Input Positive-NAND Gates이다.
도 2a 및 도 2b는 각각 4개의 2 입력 NOR 게이트(202, 204, 206 및 208)에 대한 심볼들 및 캡슐화된 쿼드 NOR 게이트 집적 회로(210)의 평면도 표현을 도시한다. NOR 게이트들(202, 204, 206 및 208) 각각은 A 입력, B 입력 및 Y 출력을 갖는다.
IC(210)는 패키지 본체(212) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(214)를 갖는다. 핀 1은 출력 1Y로서 식별되고, 핀 2는 입력 1A로서 식별되고, 핀 3은 입력 1B로서 식별된다. 핀 1, 2 및 3은 제1 NOR 게이트의 출력 및 입력들을 제공한다. 핀 4는 출력 2Y로서 식별되고, 핀 5는 입력 2A로서 식별되고, 핀 6은 입력 2B로서 식별된다. 핀 4, 5 및 6은 제2 NOR 게이트의 출력 및 입력들을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 입력 3A로서 식별되고, 핀 9는 입력 3B로서 식별되고, 핀 10은 출력 3Y로서 식별된다. 핀 8, 9 및 10은 제3 NOR 게이트의 입력들 및 출력을 제공한다. 핀 11은 입력 4A로서 식별되고, 핀 12는 입력 4B로서 식별되고, 핀 13은 출력 4Y로서 식별된다. 핀 11, 12 및 13은 제4 NOR 게이트의 입력들 및 출력을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(210)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC02, SN74HC02, Quadruple 2-Input Positive-NOR Gates이다.
도 3a 및 도 3b는 각각 AND 게이트(300)에 대한 심볼 및 캡슐화된 쿼드 AND 게이트 집적 회로(310)의 평면도 표현을 도시한다. AND 게이트(300)는 A 입력, B 입력 및 Y 출력을 갖는다.
IC(310)는 패키지 본체(312) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(314)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 AND 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 AND 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9, 10은 제3 AND 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 AND 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(310)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC08, SN74HC08, Quadruple 2-Input Positive-AND Gates이다.
도 4a 및 도 4b는 각각 3-상태 출력들을 갖는 4개의 버스 버퍼 게이트(402, 404, 406 및 408)에 대한 심볼 및 캡슐화된 쿼드 버스 버퍼 게이트 집적 회로(420)의 평면도 표현을 도시한다. 각각의 버스 버퍼 게이트(402, 404, 406 및 408)는 출력 인에이블 OE_ 입력 및 출력을 갖는 인버터(412), 및 인버터(412)의 출력에 연결되는 3-상태 인에이블 입력, A 입력 및 Y 출력을 갖는 버퍼(414)를 갖는다.
IC(420)는 패키지 본체(422) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(424)를 갖는다. 핀 1은 입력 1OE_로서 식별되고, 핀 2는 입력 1A로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 버스 버퍼 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2OE_로서 식별되고, 핀 5는 입력 2A로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 버스 버퍼 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3OE_로서 식별된다. 핀 8, 9, 10은 제3 버스 버퍼 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4OE_로서 식별된다. 핀 11, 12 및 13은 제4 버스 버퍼 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(410)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC125, SN74HC125, Quadruple Bus Buffer Gates With 3-State Outputs이다.
도 5a 및 도 5b는 각각 3-상태 출력들을 갖는 4개의 버퍼(502, 504, 506 및 508)에 대한 심볼들 및 캡슐화된 쿼드 버스 버퍼 집적 회로(520)의 평면도 표현을 도시한다. 각각의 버스 버퍼(502, 504, 506 및 508)는 3-상태 인에이블 입력 OE, A 입력 및 Y 출력을 갖는다.
IC(520)는 패키지 본체(522) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(524)를 갖는다. 핀 1은 입력 1OE로서 식별되고, 핀 2는 입력 1A로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 버스 버퍼의 입력들 및 출력을 제공한다. 핀 4는 입력 2OE로서 식별되고, 핀 5는 입력 2A로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 버스 버퍼의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3OE로서 식별된다. 핀 8, 9, 10은 제3 버스 버퍼의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4OE로서 식별된다. 핀 11, 12 및 13은 제4 버스 버퍼의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(510)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC126, SN74HC126, Quad Buffer With 3-State Outputs이다.
도 6a 및 도 6b는 각각 OR 게이트(600)에 대한 심볼 및 캡슐화된 쿼드 OR 게이트 집적 회로(610)의 평면도 표현을 도시한다. OR 게이트(600)는 A 입력, B 입력 및 Y 출력을 갖는다.
IC(610)는 패키지 본체(612) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(614)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 OR 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 OR 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9 및 10은 제3 OR 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 OR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(610)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC32, SN74HC32, Quadruple 2-Input Positive-Or Gates이다.
도 7a 및 도 7b는 각각 XOR 게이트(700)에 대한 심볼 및 캡슐화된 쿼드 XOR 게이트 집적 회로(710)의 평면도 표현을 도시한다. XOR 게이트(600)는 A 입력, B 입력 및 Y 출력을 갖는다.
IC(710)는 패키지 본체(712) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(714)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 XOR 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 XOR 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9 및 10은 제3 XOR 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 XOR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(710)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC86, SN74HC86, Quadruple 2-Input Exclusive-OR Gates이다.
도 8a 및 도 8b는 각각 4개의 2 입력 XNOR 게이트(802, 804, 806 및 808)에 대한 심볼들 및 캡슐화된 쿼드 XNOR 게이트 집적 회로(210)의 평면도 표현을 도시한다. XNOR 게이트들(802, 804, 806 및 808) 각각은 A 입력, B 입력 및 Y 출력을 갖는다.
IC(810)는 패키지 본체(812) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(814)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 XNOR 게이트의 입력들 및 출력을 제공한다. 핀 4는 출력 2Y로서 식별되고, 핀 5는 입력 2A로서 식별되고, 핀 6은 입력 2B로서 식별된다. 핀 4, 5 및 6은 제2 XNOR 게이트의 출력 및 입력들을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 입력 3A로서 식별되고, 핀 9는 입력 3B로서 식별되고, 핀 10은 출력 3Y로서 식별된다. 핀 8, 9 및 10은 제3 XNOR 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 XNOR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(610)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC32, SN74HC32, Quadruple 2-Input Exclusive-NOR Gates이다.
도 9a 및 도 9b는 각각 D형 플립플롭(900)에 대한 심볼 및 캡슐화된 듀얼 D형 플립플롭들과 클리어하고 미리 설정된 집적 회로(910)의 평면도 표현을 도시한다. 각각의 플립플롭(900)은 D 입력, CLK 또는 클록 입력, PRE_ 또는 preset_ 입력, CLR_ 또는 clear_ 입력, Q 출력 및 Q_ 출력을 갖는다.
IC(910)는 패키지 본체(912) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(914)를 가지고 있다. 핀 1은 입력 1CLR_로서 식별되고, 핀 2는 입력 1D로서 식별되고, 핀 3은 입력 1CLK로서 식별되고, 핀 4는 입력 1PRE_로서 식별되고, 핀 5는 출력 1Q로서 식별되고, 핀 6은 출력 1Q_로서 식별된다. 핀 1, 2, 3, 4, 5 및 6은 제1 D형 플립플롭의 입력들 및 출력들을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 2Q_로서 식별되고, 핀 9는 출력 2Q로서 식별되고, 핀 10은 입력 2PRE_로서 식별되고, 핀 11은 입력 2CLK로서 식별되고, 핀 12는 입력 2D로서 식별되고, 핀 13은 입력 2CLR_로서 식별된다. 핀 8, 9, 10, 11, 12 및 13은 제2 D형 플립플롭의 출력들 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(910)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC74, SN74HC74, Dual D-Type Positive-Edge-Triggered Flip Flops With Clear And Preset이다.
도 10a 및 도 10b는 각각 인버터(1000)에 대한 심볼 및 캡슐화된 헥스 인버터 집적 회로(1010)의 평면도 표현을 도시한다. 인버터(1000)는 A 입력 및 Y 출력을 갖는다.
IC(1010)는 패키지 본체(1012) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1014)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 출력 1Y로서 식별된다. 핀 1 및 2는 제1 인버터의 입력 및 출력을 제공한다. 핀 3은 입력 2A로서 식별되고, 핀 4는 출력 2Y로서 식별된다. 핀 3 및 4는 제2 인버터의 입력 및 출력을 제공한다. 핀 5는 입력 3A로서 식별되고, 핀 6은 출력 3Y로서 식별된다. 핀 5및 6은 제3 인버터의 입력 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 4Y로서 식별되고, 핀 9는 입력 4A로서 식별된다. 핀 8 및 9는 제4 인버터의 출력 및 입력을 제공한다. 핀 10은 출력 5Y로서 식별되고, 핀 11은 입력 5A로서 식별된다. 핀 10 및 11은 제5 인버터의 출력 및 입력을 제공한다. 핀 12는 출력 6Y로서 식별되고, 핀 13은 입력 6A로서 식별된다. 핀 12 및 13은 제6 인버터의 출력 및 입력을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1010)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC04, SN74HC04, Hex Inverters이다.
도 11a 및 도 11b는 각각 오픈 드레인 출력들을 갖는 인버터(1100)에 대한 심볼 및 캡슐화된, 오픈 드레인 출력들을 갖는 헥스 인버터 집적 회로(1110)의 평면도 표현을 도시한다. 인버터(1100)는 오픈 드레인 출력을 갖는 A 입력 및 Y 출력을 갖는다.
IC(1110)는 패키지 본체(1112) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1114)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 출력 1Y로서 식별된다. 핀 1 및 2는 제1 인버터의 입력 및 출력을 제공한다. 핀 3은 입력 2A로서 식별되고, 핀 4는 출력 2Y로서 식별된다. 핀 3 및 4는 제2 인버터의 입력 및 출력을 제공한다. 핀 5는 입력 3A로서 식별되고, 핀 6은 출력 3Y로서 식별된다. 핀 5 및 6은 제3 인버터의 입력 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 4Y로서 식별되고, 핀 9는 입력 4A로서 식별된다. 핀 8 및 9는 제4 인버터의 출력 및 입력을 제공한다. 핀 10은 출력 5Y로서 식별되고, 핀 11은 입력 5A로서 식별된다. 핀 10 및 11은 제5 인버터의 출력 및 입력을 제공한다. 핀 12는 출력 6Y로서 식별되고, 핀 13은 입력 6A로서 식별된다. 핀 12 및 13은 제6 인버터의 출력 및 입력을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1110)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC05, SN74HC05, Hex Inverters With Open-Drain Outputs이다.
도 12a 및 도 12b는 각각 3 입력 NAND 게이트(1200)에 대한 심볼 및 캡슐화된 트리플 3-입력 NAND 게이트 집적 회로(1210)의 평면도 표현을 도시한다. NAND 게이트(1200)는 A 입력, B 입력, C 입력 및 Y 출력을 갖는다.
IC(1210)는 패키지 본체(1212) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1214)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 13은 입력 1C로서 식별되고, 핀 12는 출력 1Y로서 식별된다. 핀 1, 2, 13 및 14는 제1 NAND 게이트의 입력들 및 출력을 제공한다. 핀 3은 입력 2A로서 식별되고, 핀 4는 입력 2B로서 식별되고, 핀 5는 입력 2C로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 3, 4, 5 및 6은 제2 NAND 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별되고, 핀 11은 입력 3C로서 식별한다. 핀 8, 9, 10 및 11은 제3 NAND 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1210)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC10, SN74HC10, Triple 3-Input Positive-NAND Gates이다.
도 13a 및 도 13b는 각각 3개의 3 입력 AND 게이트(1302, 1304 및 1306)에 대한 심볼들 및 캡슐화된 트리플 3-입력 AND 게이트 집적 회로(1310)의 평면도 표현을 도시한다. AND 게이트들(1302, 1304, 및 1306) 각각은 A 입력, B 입력, C 입력 및 Y 출력을 갖는다.
IC(1310)는 패키지 본체(1312) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1314)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 13은 입력 1C로서 식별되고, 핀 12는 출력 1Y로서 식별된다. 핀 1, 2, 13 및 14는 제1 AND 게이트의 입력들 및 출력을 제공한다. 핀 3은 입력 2A로서 식별되고, 핀 4는 입력 2B로서 식별되고, 핀 5는 입력 2C로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 3, 4, 5 및 6은 제2 AND 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별되고, 핀 11은 입력 3C로서 식별된다. 핀 8, 9, 10 및 11은 제3 AND 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1310)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC11, SN74HC11, Triple 3-Input AND Gates이다.
도 14a 및 도 14b는 각각 3개의 3 입력 NOR 게이트(1402, 1404, 1406)에 대한 심볼들 및 캡슐화된 트리플 3-입력 NOR 게이트 집적 회로(1410)의 평면도 표현을 도시한다. NOR 게이트들(1402, 1404, 및 1406) 각각은 A 입력, B 입력, C 입력 및 Y 출력을 갖는다.
IC(1410)는 패키지 본체(1412) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1414)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 13은 입력 1C로서 식별되고, 핀 12는 출력 1Y로서 식별된다. 핀 1, 2, 13 및 14는 제1 NOR 게이트의 입력들 및 출력을 제공한다. 핀 3은 입력 2A로서 식별되고, 핀 4는 입력 2B로서 식별되고, 핀 5는 입력 2C로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 3, 4, 5 및 6은 제2 NOR 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별되고, 핀 11은 입력 3C로서 식별한다. 핀 8, 9, 10 및 11은 제3 NOR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1410)의 예는 Texas Instruments Incorporated의 부품 번호 CD54HC27, CD74HC27, Triple 3-Input NOR Gates이다.
도 15a 및 도 15b는 각각 슈미트-트리거 입력들을 갖는 NOR 게이트(1500)에 대한 심볼들 및 캡슐화된 쿼드 슈미트-트리거 입력들을 갖는 NOR 게이트 집적 회로(1510)의 평면도 표현을 도시한다. NOR 게이트(1500)는 A 입력, B 입력 및 Y 출력을 갖는다.
IC(1510)는 패키지 본체(1512) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1514)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 NOR 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 NOR 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9 및 10은 제3 NOR 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 NOR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1510)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC7002, SN74HC7002, Quadruple Positive-NOR Gates With Schmitt-Trigger Inputs이다.
도 16a 및 도 16b는 각각 오픈 드레인 출력들을 갖는 NAND 게이트(1600)에 대한 심볼들 및 캡슐화된 쿼드 오픈 드레인 출력들을 갖는 NAND 게이트 집적 회로(1610)의 평면도 표현을 도시한다. NAND 게이트(1600)는 A 입력, B 입력 및 Y 출력을 갖는다.
IC(1610)는 패키지 본체(1612) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1614)를 갖는다. 핀 1은 입력 1A로서 식별되고, 핀 2는 입력 1B로서 식별되고, 핀 3은 출력 1Y로서 식별된다. 핀 1, 2 및 3은 제1 NAND 게이트의 입력들 및 출력을 제공한다. 핀 4는 입력 2A로서 식별되고, 핀 5는 입력 2B로서 식별되고, 핀 6은 출력 2Y로서 식별된다. 핀 4, 5 및 6은 제2 NAND 게이트의 입력들 및 출력을 제공한다. 핀 7은 회로 접지 GND에 대한 연결을 제공한다. 핀 8은 출력 3Y로서 식별되고, 핀 9는 입력 3A로서 식별되고, 핀 10은 입력 3B로서 식별된다. 핀 8, 9 및 10은 제3 NAND 게이트의 출력 및 입력들을 제공한다. 핀 11은 출력 4Y로서 식별되고, 핀 12는 입력 4A로서 식별되고, 핀 13은 입력 4B로서 식별된다. 핀 11, 12 및 13은 제4 NOR 게이트의 출력 및 입력들을 제공한다. 핀 14는 Vcc 또는 회로 전력에 대한 연결을 제공한다.
IC(1610)의 예는 Texas Instruments Incorporated의 부품 번호 SN54HC03, SN74HC03, Quadruple 2-Input Positive-NAND Gates With Open-Drain Outputs이다.
도 17a는 제1 면(1702), 제2 면(1704), 제1 면(1702)에 대향하는 제3 면(1706) 및 제2 면(1704)에 대향하는 제4 면(1708)을 갖는 마스터 다이(1700)의 표현을 도시한다. 마스터 다이(1700)의 이러한 표현은 일반적으로 회로 엘리먼트들의 상대적 포지션들을 예시하며, 특정 회로 엘리먼트들을 도시하는 것으로 의도되지 않는다. 다이(1700)는 다이 주변 주위에 1에서 14까지 번호가 매겨진 총 14개의 본드 패드 영역(1710)을 제공한다. 완성된 다이에서는, 각각의 본드 패드 영역이 실제 본드 패드를 운반할 것이고, 이하에서는, 본드 패드 영역들이 아닌 본드 패드들에 대해 설명할 것이다. 본드 패드 번호 14는 회로 전력을 제공하기 위한 것이고, 본드 패드 7은 모든 구성들에 대한 회로 접지를 제공하기 위한 것이다. 본드 패드들 1-6 및 8-13은 모두 디지털 로직 기능 입력으로서 사용하도록 구성되고, 본드 패드들 1-6 및 8-13 중 임의의 하나는 디지털 로직 기능 출력으로서 사용하도록 구성될 수 있다. 본드 패드들 1-6 및 8-13 각각은 I/O 본드 패드 또는 기능적 본드 패드로서 설명될 수 있다.
본드 패드들 1-6 및 본드 패드들 8-14는 별도로 도시되지 않은 보호 정전기 방전 회로들 위에 놓여 있다.
본드 패드들 1-6 및 8-13 각각은 또한 본드 패드에 커플링되고 본드 패드에 인접하게 배열된 입력 회로 또는 입력 버퍼를 갖는다. ESD 회로들 및 입력 회로들은 이 도면에서 참조 번호들로 별도로 식별되지 않는다.
다이(1700)는 중앙 부분에 디지털 기능 로직 회로들(1722)의 세트들을 포함한다. 디지털 기능 로직 회로들(1722)은 2개의 금속 레벨층의 링(1724)에 의해 둘러싸여 있다. 링(1724)의 금속 레벨층들은 다이의 회로들 사이에 인터커넥트들을 제공할 것이다.
다이(1700)는 본드 패드 영역들(1710)과 금속 레벨층들(1724)의 링(1724) 사이에 배열되고 OUT1에서 OUT6까지 번호가 매겨진 6개의 출력 회로(1726)를 포함한다.
도 17b는 패키지 본체(1752) 및 1에서 14까지 번호가 매겨진 14개의 핀 또는 단자(1754)를 갖는 캡슐화된 패키징된 집적 회로 또는 IC(1750)를 도시한다. IC(1750)는 디지털 기능 로직(1722)에 제공된 디지털 로직 기능들의 세트들 중 하나로부터 원하는 디지털 로직 기능들의 세트를 제공하도록 구성된 다이(1700)를 포함하는 완성된 디지털 로직 IC를 표현한다.
도 18은 12개의 입력 회로(1802), 디지털 로직 기능 회로망(1804) 및 6개의 출력 회로(1806)를 갖는 마스터 다이(1700)의 회로들의 개략도(1800)를 도시한다. 각각의 입력 회로는 입력 본드 패드(1710)에 커플링되는 입력 리드(1810), 출력 리드(1814) 및 출력 인에이블 입력(1816)을 갖는다. 각각의 출력 회로(1818)는 입력 리드(1820), 출력 리드(1822) 및 출력 인에이블 입력(1824)을 갖는다.
디지털 로직 기능들(1804)은 NAND/AND 게이트 회로들(1830)의 세트들; NOR/OR 게이트 회로들(1832)의 세트들; XNOR/XOR 게이트 회로들(1834)의 세트들; 인버터 및 버퍼 회로들(1836)의 세트들; D형 플립플롭 회로들(D-type flip flop circuits)(DFF)(1838)의 세트; NAND3/AND3 게이트 회로들(1840)의 세트들; 및 NOR3/OR3 게이트 회로들(1842)의 세트들을 포함한다. 각각의 세트의 디지털 로직 기능들은 입력 리드(1844)와 같은 입력 리드를 갖고, 출력 리드(1846)와 같은 출력 리드를 갖는다.
NAND/AND 게이트 회로들(1830)의 세트들은 도 1a 및 도 1b, 및 도 16a 및 도 16b에 도시된 4개의 2 입력 NAND 게이트, 및 도 3a 및 도 3b에 도시된 4개의 2 입력 AND 게이트를 제공한다.
NOR/OR 게이트 회로들(1832)의 세트들은 도 2a 및 도 2b, 및 도 15a 및 도 15b에 도시된 4개의 2 입력 NOR 게이트, 및 도 6a 및 도 6b에 도시된 4개의 2 입력 OR 게이트를 제공한다.
XNOR/XOR 게이트 회로들(1834)의 세트들은 도 8a 및 도 8b에 도시된 4개의 2 입력 XNOR 게이트, 도 7a 및 도 7b에 도시된 4개의 2 입력 XOR 게이트를 제공한다.
인버터 및 버퍼 회로들(1836)의 세트들은 도 10a 및 도 10b, 및 도 11a 및 도 11b에 도시된 4개의 인버터 회로, 및 도 4a 및 도 4b, 및 도 5a 및 도 5b에 도시된 4개의 버퍼 회로를 제공한다.
D형 플립플롭 회로들(DFF)(1838)의 세트는 도 9a 및 도 9b에 도시된 2개의 D형 플립플롭을 제공한다.
NAND3/AND3 게이트 회로들(1840)의 세트들은 도 12a 및 도 12b에 도시된 3개의 3 입력 NAND 게이트, 및 도 13a 및 도 13b에 도시된 3개의 3 입력 AND 게이트를 제공한다.
NOR3/OR3 게이트 회로들(1842)의 세트들은 도 14a 및 도 14b에 도시된 3개의 3 입력 NOR 게이트, 및 3개의 3 입력 OR 게이트를 제공한다.
개략도(1800)는 또한 제1 선택 기능 구조물(1850), 제2 선택 기능 구조물(1852) 및 제3 선택 기능 구조물(1854)을 도시한다. 선택 기능 구조물들(1850 및 1852)은 다이(1700)를 원하는 디지털 로직 기능으로 구성하는 데 사용되는 상부 레버 금속층들의 링(1724)에 의해 형성된다. 제1 선택 구조물(1850)은 입력 회로들(1818)의 출력들(1814)을 디지털 로직 기능 회로들(1804)의 선택된 입력들(1844)에 전기적으로 연결하는 데 사용된다. 제2 선택 구조물(1852)은 디지털 로직 기능들(1804)의 출력들(1846)을 출력 회로들(1806)의 선택된 입력들(1820)에 전기적으로 연결하는 데 사용된다. 제3 선택 구조물(1854)은 출력 회로들(1818)의 출력들(1822)을 선택된 본드 패드들(1710)에 전기적으로 연결하는 데 사용된다.
개략도(1800)는 구성 가능한 디지털 로직 기능들 중 하나로 마스터 다이를 구성하기 전에 중간 단계까지 처리된 마스터 다이의 회로망을 표현한다. 디지털 로직 기능 회로들(1804)의 입력들(1844)은 입력 회로들(1808)의 출력들(1814)에 연결되지 않은 상태로 유지되고, 디지털 로직 기능 회로들(1804)의 출력들(1846)은 출력 회로들(1818)의 입력들(1820)에 연결되지 않은 상태로 유지되고, 출력 회로들의 출력들(1822)은 출력 본드 패드들(1710)에 연결되지 않은 상태로 유지된다.
도 19a는 대표적인 입력 회로(1808)를 도시하고, 입력 본드 패드들(1710) 중 하나에 연결되는 입력 리드(1810) 및 AND 게이트(1906)의 입력에 연결되는 출력 리드(1904)를 갖는 인버터(1902)를 포함한다. AND 게이트(1906)는 출력 인에이블 리드(1816)에 연결되는 다른 입력을 갖고, 인버터(1916)의 입력에 연결되는 출력 리드(1910)를 가지며, 인버터(1916)는 입력 회로 출력 리드(1814)를 갖는다. 출력 인에이블 리드(1816)는 스트래핑 구조물(1914)을 통해 회로 접지(1912)에 선택적으로 연결될 수 있으며, 이는 링(1724)에서의 금속층들의 레벨들 사이의 비아와 같이 구현될 수 있다.
출력 인에이블 리드(1816)를 회로 접지(1912)에 스트래핑하는 효과는, 입력 회로(1808)가 선택된 구성된 디지털 로직 기능에서 사용되고 있지 않을 때, 이것을 동작으로부터 디스에이블하는 것이다. 출력 인에이블 리드(1816)가 접지에 스트래핑되지 않을 때, 입력 회로는 인에이블된다. 디스에이블된 입력 회로(1808)는, 구성된 디지털 로직 기능들이 동작할 때, 거의 전류를 인출하지 않는다.
도 19a는 개방형 스위치로서 스트래핑 구조물(1914)을 도시한다. 마스터 다이의 실제 구현에서, 개방형 스위치는 전도성 리드들 사이에 전기적 연결을 형성하지 않는 것과 같이 원하는 대로 구현될 수 있다. 이 예에서, 개방형 스트래핑 구조물은 상부 레벨 금속층들 사이에 비아가 없는 것으로 구현될 수 있다. 마스터 다이의 실제 구현에서, 폐쇄형 스위치는 전도성 리드들 사이의 연결을 형성하는 것과 같이 원하는 대로 구현될 수 있다. 이 예에서, 폐쇄형 스트래핑 구조물은 상부 레벨 금속층들 사이의 비아로서 구현될 수 있다. 이 스위치 또는 전기적 연결의 형태는 원하는 대로 발생할 수 있다. 스트래핑 구조물(1914)에 대한 이 설명은 출력 회로들을 포함하여 본 명세서의 스트래핑 구조물들에 대한 모든 설명들에 적용된다.
도 19b는 A 입력, B 입력 및 Y 출력을 갖는 대표적인 NOR 게이트(1950)를 도시한다. A 및 B 입력들은 디지털 로직 기능 입력들(1844) 중 2개에 대응하고, Y 출력은 디지털 로직 기능 출력들(1846) 중 하나에 대응한다. A 및 B 입력들은 스트랩 구조물들(1952 및 1954)을 통해 회로 접지에 선택적으로 연결되고, 스트랩 구조물들(1952 및 1954)은 링(1724)에서의 금속층들의 레벨들 사이의 비아들과 같이 구현될 수 있다. 회로 접지에 속박된 그 입력들을 갖는 디지털 로직 기능 게이트는, 구성된 디지털 로직 기능이 동작할 때, 거의 전류를 소모하지 않다.
도 19a 및 도 19b에 도시된 스트래핑 구조물들은 또한 인에이블 입력 리드(1824)와 같은 출력 회로(1806) 인에이블 입력 리드들을 회로 접지(1912)에 전기적으로 연결하는 데 사용될 수 있다.
도 20은 쿼드 2-입력 AND 게이트 디지털 로직 기능들의 세트를 구현하도록 구성되는 마스터 다이(1700)의 부분(2000)을 도시하며, 디지털 로직 기능들은 도 3a 및 도 3b에 도시된 바와 같다. 앞의 도면들로부터의 대응하는 참조 번호들을 사용하여, 부분(2000)은 1에서 6까지 및 8에서 13까지 번호가 매겨진 본드 패드들(1710), 입력 회로들(1802), 제1 선택 기능 구조물(1850), 1에서 4까지 번호가 매겨진 디지털 로직 기능 AND 게이트 회로들(1830), 제2 선택 기능 구조물(1852), 1에서 6까지 번호가 매겨진 출력 회로들(1806) 및 제3 선택 기능 구조물(1854)을 갖는다. 입력 회로(1808) 및 출력 회로(1818)는 도 18로부터의 참조 번호들을 사용한다.
도 20은 입력 회로(1808)를 통해 본드 패드 번호 1에 커플링되는 A 입력, 입력 회로(2010)를 통해 본드 패드 번호 2에 커플링되는 B 입력, 및 출력 회로 OUT1(1818)을 통해 본드 패드 3에 커플링되는 Y 출력을 갖는 하나의 AND 게이트(2008)의 구성을 예로서 도시한다.
AND 게이트(2012)는 입력 회로(2014)를 통해 본드 패드 번호 4에 커플링되는 A 입력, 입력 회로(2016)를 통해 본드 패드 번호 2에 커플링되는 B 입력, 및 출력 회로 OUT3을 통해 본드 패드 6에 커플링되는 Y 출력을 갖는다.
AND 게이트(2018)는 입력 회로(2020)를 통해 본드 패드 번호 9에 커플링되는 A 입력, 입력 회로(2022)를 통해 본드 패드 번호 10에 커플링되는 B 입력, 및 출력 회로 OUT4를 통해 본드 패드 8에 커플링되는 Y 출력을 갖는다.
AND 게이트(2024)는 입력 회로(2026)를 통해 본드 패드 번호 12에 커플링되는 A 입력, 입력 회로(2028)를 통해 본드 패드 번호 13에 커플링되는 B 입력, 및 출력 회로 OUT5를 통해 본드 패드 11에 커플링되는 Y 출력을 갖는다.
출력 회로들 OUT1 및 OUT6은 디지털 로직 회로 및 본드 패드에 연결되지 않은 상태로 유지되는데, 왜냐하면 이들은 이러한 구성에서 필요하지 않기 때문이다. 출력 회로 OUT2의 인에이블 리드(2030)는 출력 회로 OUT2의 동작을 디스에이블하기 위해 스트랩(2032)을 통해 회로 접지(1912)에 연결된다. 출력 회로 OUT6의 인에이블 리드(2034)는 또한 출력 회로 OUT6의 동작을 디스에이블하기 위해 스트랩(2036)을 통해 회로 접지(1912)에 연결된다.
입력 회로들(2040, 2042, 2044 및 2046)은 각각 본드 패드들 3, 4, 8 및 11에 연결되는 그들의 입력을 갖고, 스트랩들 또는 비아들(1914)을 통해 회로 접지(1912)에 연결되는 인에이블 리드들 ENA를 갖는다. 이것은 이러한 입력 회로들의 동작을 디스에이블하는데, 왜냐하면 본드 패드들 3, 4, 8 및 11이 출력 본드 패드들로서 사용되고 있기 때문이다.
입력 회로들(1802, 201, 2014, 2016, 2020, 2022, 2026, 2028) 및 출력 회로들 OUT1 및 OUT3-OUT5의 인에이블 리드들은 그들의 동작을 가능하게 하기 위해 회로 접지에 연결되지 않는다.
4개의 2 입력 AND 게이트 회로들의 세트를 제공하는 이 구성은 다른 세트들의 디지털 로직 기능 회로들(1804)을 입력 회로들 및 출력 회로들에 연결되지 않은 상태로 남겨둔다.
도 21은 마스터 다이(1700)의 일부, 링(1724)의 일부를 도시하며, 제1 레벨 금속층은 화살표(2109)로 표시된 한 방향으로 놓인 전도성 리드들(2102, 2104, 2106, 2108)과 같은 14개의 전도성 리드를 갖는다. 파선 출력 라인으로 그려진 전도성 리드들(2110, 2112, 2114 및 2116)과 같은 4개의 리드를 갖는 제2 레벨 금속층은 제1 레벨 금속층 도체들(2102, 2104, 2106 및 2108) 아래에 있고, 화살표(2118)로 표시된 제2 방향에 있다.
비아는 파선 윤곽선으로 표시된 영역(2120)에서 전도성 리드(2102)를 전도성 리드(2112)에 전기적으로 연결한다. 비아는 파선 윤곽선으로 표시된 영역(2122)에서 전도성 리드(2104)를 전도성 리드(2110)에 전기적으로 연결한다. 비아는 파선 윤곽선으로 표시된 영역(2124)에서 전도성 리드(2106)를 전도성 리드(2114)에 전기적으로 연결한다. 비아는 파선 윤곽선으로 표시된 영역(2126)에서 전도성 리드(2108)를 전도성 리드(2116)에 전기적으로 연결한다.
도 22는 마스터 다이(1700)가 형성되고, 전도성 리드(2112)와 같은 제2 레벨 금속층 전도성 리드들, 절연층(2202) 및 전도성 리드(2102)와 같은 제1 레벨 금속층 전도성 리드들을 운반하는 반도체 재료(2200)의 기판을 도시한다. 비아(2106)가 절연층(2204)을 통해 형성되고, 전도성 리드(2102)를 전도성 리드(2112)에 전기적으로 연결한다.
유사한 방식으로, 다른 비아들이 마스터 다이 상의 어디에서나 전도성 리드들 사이의 전기적 연결들 또는 커플링들을 제공할 수 있다. 이들 다른 비아들은 도 18에 도시된 선택 기능 구조물들(1850, 1852 및 1854)에서 선택된 리드들을 함께 커플링할 수 있다. 유사한 방식으로, 다른 비아들은 도 19a 및 도 19b의 스트래핑 구조물들(1914, 1954, 및 1952 및 1954)에 의해 식별되는 회로 접지에 커플링들을 제공할 수 있다.
도 23은 완성되고 구성된 마스터 다이(2300)가 리드 프레임의 랜드 부분(2302)에 부착되는 것을 도시한다. 리드 프레임은 이전 도면들에 도시된 캡슐화된 패키징된 집적 회로들에서와 같이 서로 동일한 관계로 1에서 14까지 번호가 매겨진 리드 프레임 리드(2304)와 같은 리드 프레임 리드들을 제공한다. 본드 와이어(2306)와 같은 본드 와이어들이 본드 패드(2308)와 같은 본드 패드들과 리드 프레임 리드(2304)와 같은 리드 프레임 리드들 사이에서 연장된다.
도 24는 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2400)를 도시한다. 출력 회로들 OUT1-OUT6은 파선 윤곽선으로 도시되어 있는데, 왜냐하면 이들은 이 평면도에 도시된 상부 레벨들의 금속 아래의 반도체 다이에 형성되기 때문이다. 도 25 내지 도 29는 동일한 이유로 출력 회로들 OUT1-OUT6을 파선 윤곽선으로 도시한다.
상부 레벨 금속 도체(2402)는 출력 회로 OUT1을 본드 패드 3에 커플링한다. 상부 레벨 금속 도체(2404)는 출력 회로 OUT3을 본드 패드 6에 커플링한다. 상부 레벨 금속 도체(2406)는 출력 회로 OUT4를 본드 패드 8에 커플링한다. 상부 레벨 금속 도체(2408)는 출력 회로 OUT5를 본드 패드 11에 커플링한다. 출력 회로들 OUT2 및 OUT6은 본드 패드들에 연결되지 않은 상태로 유지된다. 이것은 도 1, 도 3, 도 4, 도 5, 도 6, 도 7, 도 15 및 도 16에 도시된 디지털 로직 기능들의 세트들에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
다이(2400)는 또한 출력 회로 OUT2 및 출력 회로 OUT6에 각각 연결되지만 어떠한 본드 패드에도 연결되지 않는 스터브들(stubs)(2410 및 2412)을 갖는다. 이들 스터브들(2410 및 24112)은 최종 공정 단계들에 대한 예비 공정 단계들에서 형성된다. 무엇보다도, 최종 공정 단계들은 상부 레벨 금속 도체들을 형성하여 출력 회로들로부터의 스터브들을 본드 패드들에 커플링하고, 다이를 원하는 디지털 로직 기능으로 구성한다. 다음 도면들에서의 다이들 또한 이러한 스터브들을 도시하지만, 참조 번호들은 없다.
다이(2400)는 또한 다이를 가로 질러 본드 패드 14로부터 연장되는 상부 레벨 금속 도체들(2414 및 2416)로 형성되는 2개의 전력 리드를 갖는다. 상부 레벨 금속 도체들(2418 및 2420)로 형성되는 2개의 회로 접지 리드는 전력 리드들을 따라 다이를 가로 질러 본드 패드 7로부터 연장된다. 다음 도면들에서의 다이들 또한 이러한 전력 리드들 및 회로 접지 리드들을 도시하지만, 참조 번호들은 없다.
도 25는 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2500)를 도시한다. 상부 레벨 금속 도체(2502)는 출력 회로 OUT1을 본드 패드 1에 커플링한다. 상부 레벨 금속 도체(2504)는 출력 회로 OUT2를 본드 패드 4에 커플링한다. 상부 레벨 금속 도체(2506)는 출력 회로 OUT4를 본드 패드 10에 커플링한다. 상부 레벨 금속 도체(2508)는 출력 회로 OUT6을 본드 패드 13에 커플링한다. 출력 회로들 OUT3 및 OUT5는 본드 패드들에 연결되지 않은 상태로 유지된다. 이것은 도 2에 도시된 디지털 로직 기능들의 세트에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
도 26은 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2600)를 도시한다. 상부 레벨 금속 도체(2602)는 출력 회로 OUT1을 본드 패드 3에 커플링한다. 상부 레벨 금속 도체(2604)는 출력 회로 OUT2를 본드 패드 4에 커플링한다. 상부 레벨 금속 도체(2606)는 출력 회로 OUT4를 본드 패드 10에 커플링한다. 상부 레벨 금속 도체(2608)는 출력 회로 OUT5를 본드 패드 11에 커플링한다. 출력 회로들 OUT3 및 OUT6은 본드 패드들에 연결되지 않은 상태로 유지된다. 이것은 도 8에 도시된 디지털 로직 기능들의 세트에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
도 27은 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2700)를 도시한다. 상부 레벨 금속 도체(2702)는 출력 회로 OUT2를 본드 패드 5에 커플링한다. 상부 레벨 금속 도체(2704)는 출력 회로 OUT3를 본드 패드 6에 커플링한다. 상부 레벨 금속 도체(2706)는 출력 회로 OUT4를 본드 패드 8에 커플링한다. 상부 레벨 금속 도체(2708)는 출력 회로 OUT5를 본드 패드 9에 커플링한다. 출력 회로들 OUT1 및 OUT6은 본드 패드들에 연결되지 않은 상태로 유지된다. 이것은 도 9에 도시된 디지털 로직 기능들의 세트에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
다이(2700)는 본드 패드들 9-13과 본드 패드들 8 및 14 및 상부 레벨 도체(2714)의 전력 리드 사이의 공간(2710)을 제공하며, 이는 서로 또는 본드 패드 10 또는 상부 레벨 도체(2714)의 전력 리드에 단락을 제공하지 않고 2개의 도체(2706 및 2708)를 나란히 수용하기에 충분히 넓다. 다이(2700)는 본드 패드들 2-6과 본드 패드들 1 및 7 및 상부 레벨 도체(2716)의 전력 리드 사이의 유사한 공간(2712)을 제공한다. 이러한 공간들(2710 및 2712)은 본 출원서에 개시된 다이(2700) 및 모든 다른 다이들의 레이아웃의 피처들이며, 최종 처리 단계들에서 상이한 구성들로 출력 회로들을 본드 패드들에 커플링하기 위한 공간 또는 영역을 제공한다.
도 28은 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2800)를 도시한다. 상부 레벨 금속 도체(2802)는 출력 회로 OUT1을 본드 패드 2에 커플링한다. 상부 레벨 금속 도체(2804)는 출력 회로 OUT2를 본드 패드 4에 커플링한다. 상부 레벨 금속 도체(2806)는 출력 회로 OUT3을 본드 패드 6에 커플링한다. 상부 레벨 금속 도체(2808)는 출력 회로 OUT4를 본드 패드 8에 커플링한다. 상부 레벨 금속 도체(2810)는 출력 회로 OUT5를 본드 패드 10에 커플링한다. 상부 레벨 금속 도체(2812)는 출력 회로 OUT6을 본드 패드 12에 커플링한다. 모든 출력 회로들 OUT1-OUT6이 본드 패드들에 연결된다. 이것은 도 10 및 도 11에 도시된 디지털 로직 기능들의 세트들에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
도 29는 1에서 14까지 번호가 매겨진 본드 패드들(1710) 및 OUT1에서 OUT6까지 번호가 매겨진 출력 회로들(1806)을 갖는 다이(2900)를 도시한다. 상부 레벨 금속 도체(2902)는 출력 회로 OUT3을 본드 패드 6에 커플링한다. 상부 레벨 금속 도체(2904)는 출력 회로 OUT4를 본드 패드 8에 커플링한다. 상부 레벨 금속 도체(2906)는 출력 회로 OUT6을 본드 패드 12에 커플링한다. 출력 회로들 OUT1, OUT2 및 OUT5는 본드 패드들에 연결되지 않은 상태로 유지된다. 이것은 도 12, 도 13 및 도 14에 도시된 디지털 로직 기능들의 세트에 대해 출력 회로들을 본드 패드들에 커플링하는 구성이다.
도 24 내지 도 29에서, 출력 회로들을 본드 패드들에 커플링하는 상부 레벨 금속 도체들은 입력 회로들을 디지털 로직 회로들에 커플링하는 데 사용되는 도체들보다 넓고, 디지털 로직 회로들을 출력 회로들에 커플링하는 데 사용되는 도체들보다 넓다. 이러한 도체들이 더 넓은 이유는 다른 도체들이 운반해야하는 것보다 출력 회로들이 출력들에 훨씬 더 많은 구동 전류를 공급해야 하기 때문이다. 출력 회로들로부터 본드 패드들까지 이러한 더 넓은 도체들을 수용하려면, 다이들은 출력 회로들과 본드 패드들 사이의 공간들(2710 및 2712)과 같은 넓은 공간들을 가져야 한다.
도 30은 임의의 위에 있는 금속 레벨 인터커넥트들이 형성되기 전에 회로망을 구현하는 중간 단계까지 처리된 다이(3000)를 도시한다. 다이(3000)는 1에서 6까지 및 8에서 14까지 번호가 매겨진 13개의 정전기 방전(ESD) 회로들(3002)을 포함하고, ESD 회로 번호 14는 회로 전력 본드 패드 아래에 있을 것이며, 다른 정전기 방전 회로들보다 크다. ESD 회로 6과 8 사이에는 ESD 회로가 없는데, 왜냐하면 이 영역은 회로 접지 본드 패드 아래에 있을 것이기 때이다.
다이(3000)는 ESD 회로들 1-6 및 8-13에 인접하게 배열된 12개의 입력 회로(3004-3026), 원하는 디지털 로직 기능을 제공하는 중앙에 위치된 디지털 로직 회로들(3028), 및 디지털 로직 회로들과 입력 회로들 사이에 위치되고 OUT1에서OUT6까지 번호가 매겨진 6개의 출력 회로(3030)를 포함한다. 추가적인 디지털 로직 회로들(3032)이 ESD 회로 6 및 8 사이의 영역에 형성되며, 이 아래에 회로 접지 본드 패드가 형성될 것이다.
하나의 설계에서의 이러한 로직 기능들의 배열은 8개의 개별 부품을 설계하는 대신 한 번에 다수의 구성 가능 부품들을 설계함으로써 엔지니어링 설계 시간을 단축한다. 하나의 설계에서의 이러한 로직 기능들의 배열은 또한 재고 및 고객 주문 배송 시간도 단축한다. IC(1700)를 중간 제조 단계까지만 만들고 해당 중간 제품만을 재고에 보관하고 나중에 고객 주문에 따라 원하는 로직 기능을 구성하여 제조를 완료함으로써, 이 설계는 재고 요구 사항들 및 고객 주문 후 배송 시간을 단축할 수 있다.
본 명세서 및 첨부 도면들은 하나의 반도체 다이 상에 구현 및 구성되는 제한된 수의 디지털 로직 기능들을 이와 같이 구현 및 구성될 수 있는 가능한 디지털 로직 기능들의 예로서 개시하고 도시한다. 다른 디지털 로직 기능들이 계획되고, 본 개시내용의 범위 내에서 유사한 반도체 다이 상에 구현 및 구성될 수 있다.

Claims (29)

  1. 반도체 다이 상에 형성되는 집적 회로로서,
    (a) 회로 전력 본드 패드, 회로 접지 본드 패드, 및 로직 기능 입력 및 출력(I/O) 본드 패드들 - 상기 본드 패드들 각각은 상기 반도체 다이 상에서 최소 면적을 가짐 -;
    (b) I/O 본드 패드에 커플링되고, 입력 회로 출력 리드(input circuit output lead)를 갖는 입력 회로;
    (c) 출력 회로 인 리드(output circuit in lead) 및 출력 회로 아웃 리드(output circuit out lead)를 갖는 출력 회로;
    (c) 디지털 로직 기능 회로들의 세트들의 코어 회로망 - 각각의 세트는 동일한 디지털 로직 기능들을 갖고, 각각의 세트의 디지털 로직 기능들은 다른 세트의 디지털 로직 기능들과 상이하고, 상기 코어 회로망은 디지털 로직 기능 입력들 및 출력들 각각에 대한 로직 입력 리드 및 로직 출력 리드를 포함함 -;
    (d) 상기 입력 회로 출력 리드에 연결되는 제1 전도성 리드;
    (e) 상기 제1 전도성 리드에 인접하고, 상기 로직 입력 리드에 연결되는 제2 전도성 리드;
    (f) 상기 로직 출력 리드에 연결되는 제3 전도성 리드;
    (g) 상기 제3 전도성 리드에 인접하고, 상기 출력 회로 인 리드에 연결되는 제4 전도성 리드;
    (h) 상기 제1 및 제2 전도성 리드들을 함께 연결하고, 상기 제3 및 제4 전도성 리드들을 함께 연결하는 비아들; 및
    (i) 출력 회로 출력 리드를 I/O 본드 패드에 연결하는 제5 전도성 리드
    를 포함하는, 집적 회로.
  2. 제1항에 있어서,
    (a) 복수의 입력 회로들 - 각각의 입력 회로는 I/O 본드 패드에 커플링되고, 입력 회로 출력 리드를 가짐 -;
    (b) 복수의 출력 회로들 - 각각의 출력 회로는 출력 회로 인 리드 및 출력 회로 아웃 리드를 가짐 -;
    (c) 복수의 제1 전도성 리드들 - 각각의 제1 전도성 리드는 입력 회로 출력 리드에 연결됨 -;
    (d) 상기 제1 전도성 리드들에 인접한 복수의 제2 전도성 리드들 - 각각의 제2 전도성 리드는 로직 입력 리드에 연결됨 -;
    (e) 복수의 제3 전도성 리드들 - 각각의 제3 전도성 리드는 로직 출력 리드에 연결됨 -;
    (f) 상기 제3 전도성 리드들에 인접한 복수의 제4 전도성 리드들 - 각각의 제4 전도성 리드는 출력 회로 인 리드에 연결됨 -;
    (g) 상기 입력 회로들과 상기 출력 회로들 사이에 한 세트의 디지털 로직 기능 회로들만을 커플링하기 위해 상기 제1 및 제2 전도성 리드들을 함께 연결하고 상기 제3 및 제4 전도성 리드들을 함께 연결하는 비아들; 및
    (h) 복수의 제5 전도성 리드들 - 각각의 제5 전도성 리드는 출력 회로 출력 리드를 I/O 본드 패드에 연결함 -
    을 포함하는, 집적 회로.
  3. 제1항에 있어서, 상기 제1, 제2, 제3 및 제4 전도성 리드들은 상기 코어 회로망과 상기 출력 회로 사이에 있고, 상기 제5 전도성 리드는 상기 출력 회로들과 상기 I/O 본드 패드들 사이에 있는, 집적 회로.
  4. 제1항에 있어서, 상기 제1 및 제2 전도성 리드들은 서로 직각으로 배열되고, 상기 제1 및 제2 전도성 리드들 중 하나는 상기 제1 및 제2 전도성 리드들 중 다른 하나 위에 있고, 상기 제1 및 제2 전도성 리드들은 절연층에 의해 분리되는, 집적 회로.
  5. 제1항에 있어서, 상기 제3 및 제4 전도성 리드들은 서로 직각으로 배열되고, 상기 제3 및 제4 전도성 리드들 중 하나는 상기 제3 및 제4 전도성 리드들 중 다른 하나 위에 있고, 상기 전도성 리드들은 절연층에 의해 분리되는, 집적 회로.
  6. 제1항에 있어서, 상기 코어 회로망은 상기 반도체 다이의 중앙에 형성되고, 상기 본드 패드들은 상기 반도체 다이의 주변에 형성되고, 상기 출력 회로는 상기 코어 회로망과 상기 본드 패드들 사이에 형성되고, 상기 제5 전도성 리드는 상기 출력 회로와 상기 본드 패드들 사이에 형성되는, 집적 회로.
  7. 제1항에 있어서, 14개의 본드 패드가 있는, 집적 회로.
  8. 제1항에 있어서, 상기 다이는 14개의 리드를 갖는 패키지에 캡슐화되는, 집적 회로.
  9. 제1항에 있어서, 상기 코어 회로망은 NAND 게이트 회로망의 세트, AND 게이트 회로망의 세트, NOR 게이트 회로망의 세트, OR 게이트 회로망의 세트, EXCLUSIVE NOR 게이트 회로망의 세트, EXCLUSIVE OR 게이트 회로망의 세트, 인버터 회로망의 세트, 및 D형 플립플롭 회로망의 세트를 포함하고, 상기 다이는 14개의 리드만을 갖는 패키지에 캡슐화되는, 집적 회로.
  10. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 NAND 게이트 회로망의 세트를 포함하는, 집적 회로.
  11. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 AND 게이트 회로망의 세트를 포함하는, 집적 회로.
  12. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 NOR 게이트 회로망의 세트를 포함하는, 집적 회로.
  13. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 OR 게이트 회로망의 세트를 포함하는, 집적 회로.
  14. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 EXCLUSIVE NOR 게이트 회로망의 세트를 포함하는, 집적 회로.
  15. 제1항에 있어서, 상기 코어 회로망은 4개의 2 입력 EXCLUSIVE OR 게이트 회로망의 세트를 포함하는, 집적 회로.
  16. 제1항에 있어서, 상기 코어 회로망은 6개의 인버터 회로의 세트를 포함하는, 집적 회로.
  17. 제1항에 있어서, 상기 코어 회로망은 2개의 D형 플립플롭 회로망의 세트를 포함하는, 집적 회로.
  18. 제1항에 있어서, 상기 코어 회로망은 3개의 3 입력 NAND 게이트 회로망의 세트를 포함하는, 집적 회로.
  19. 제1항에 있어서, 상기 코어 회로망은 3개의 3 입력 AND 게이트 회로망의 세트를 포함하는, 집적 회로.
  20. 제1항에 있어서, 상기 코어 회로망은 3개의 3 입력 NOR 게이트 회로망의 세트를 포함하는, 집적 회로.
  21. 제1항에 있어서, 상기 코어 회로망은 3개의 3 입력 OR 게이트 회로망의 세트를 포함하는, 집적 회로.
  22. 제1항에 있어서, 상기 코어 회로망은,
    4개의 2 입력 NOR 게이트 회로망의 세트;
    4개의 2 입력 OR 게이트 회로망의 세트;
    4개의 2 입력 XNOR 게이트 회로망의 세트;
    4개의 2 입력 XOR 게이트 회로망의 세트;
    6개의 인버터 회로의 세트;
    2개의 D형 플립플롭 회로망의 세트;
    3개의 3 입력 NAND 게이트 회로망의 세트;
    3개의 3 입력 AND 게이트 회로망의 세트;
    3개의 3 입력 NOR 게이트 회로망의 세트; 및
    3개의 3 입력 OR 게이트 회로망의 세트
    를 포함하는, 집적 회로.
  23. 제1항에 있어서, 상기 입력 회로는 인에이블 입력을 포함하고, 상기 인에이블 입력을 접지하기 위한 스트랩 옵션(strap option)을 포함하는, 집적 회로.
  24. 제1항에 있어서, 상기 코어 회로망은 로직 입력들을 갖고 상기 로직 입력들을 접지하기 위한 스트랩 옵션들을 포함하는 로직 게이트 회로망을 포함하는, 집적 회로.
  25. 제1항에 있어서, 상기 출력 회로는 인에이블 입력을 포함하고, 상기 인에이블 입력을 접지하기 위한 스트랩 옵션을 포함하는, 집적 회로.
  26. 제2항에 있어서, 상기 코어 회로망은 상기 반도체 다이의 중앙에 형성되고, 상기 본드 패드들은 상기 반도체 다이의 주변에 형성되고, 상기 출력 회로들은 상기 코어 회로망과 상기 본드 패드들 사이에 형성되고, 상기 제5 전도성 리드들은 상기 출력 회로와 상기 본드 패드들 사이에 형성되고, 2개의 제5 전도성 리드가 출력 회로와 본드 패드 사이에 나란히 형성되어 있는, 집적 회로.
  27. 전자 디바이스로서,
    (a) 외부 표면을 갖는 패키징 재료;
    (b) 상기 외부 표면에 노출되는 14개의 외부 단자;
    (c) 반도체 다이 상에 형성되는 집적 회로 - 상기 집적 회로 및 반도체 다이는 상기 패키징 재료에 캡슐화되고, 상기 집적 회로 및 반도체 다이는,
    (i) 12개의 입력 및 출력(I/O) 본드 패드 - 상기 I/O 본드 패드들 각각은 상기 반도체 다이 상에서 최소 면적을 가짐 -;
    (ii) 각각의 I/O 본드 패드에 커플링되고 입력 회로 출력 리드를 갖는 입력 회로 - 각각의 입력 회로는 인에이블 입력을 포함하고, 상기 인에이블 입력을 접지하기 위한 스트랩 옵션을 포함함 -;
    (iii) 6개의 출력 회로 - 각각의 출력 회로는 출력 회로 인 리드 및 출력 회로 아웃 리드를 갖고, 각각의 출력 회로는 인에이블 입력을 포함하고, 상기 인에이블 입력을 접지하기 위한 스트랩 옵션을 포함함 -;
    (iv) 디지털 로직 기능 회로들의 세트들의 코어 회로망 - 상기 코어 회로망은 상기 입력들 각각에 대한 로직 입력 리드, 및 상기 디지털 로직 기능 회로들의 세트들의 입력들 및 출력들 각각에 대한 로직 출력 리드를 포함하고, 상기 코어 회로망은,
    (A) 4개의 2 입력 NAND 게이트 회로망의 세트;
    (B) 4개의 2 입력 NOR 게이트 회로망의 세트;
    (C) 4개의 2 입력 AND 게이트 회로망의 세트;
    (D) 3-상태 출력들을 갖는 4개의 버스 버퍼 회로의 세트;
    (E) 3-상태 출력들을 갖는 4개의 버스 버퍼 회로의 세트;
    (F) 4개의 2 입력 OR 게이트 회로망의 세트;
    (G) 4개의 2 입력 XOR 게이트 회로망의 세트;
    (H) 4개의 2 입력 XNOR 게이트 회로망의 세트;
    (I) 2개의 D형 플립플롭 회로망의 세트;
    (J) 헥스 인버터 회로(hex inverter circuit)들의 세트;
    (K) 오픈 드레인(open drain)들을 갖는 헥스 인버터 회로들의 세트;
    (L) 6개의 인버터 회로의 세트;
    (M) 3개의 3 입력 NAND 게이트 회로망의 세트;
    (N) 3개의 3 입력 AND 게이트 회로망의 세트;
    (O) 3개의 3 입력 NOR 게이트 회로망의 세트;
    (P) 슈미트-트리거 입력(Schmitt-trigger input)들을 갖는 4개의 2 입력 NOR 게이트 회로망의 세트; 및
    (Q) 오픈 드레인 출력들을 갖는 4개의 2 입력 NAND 게이트 회로망의 세트
    를 포함함 -; 및
    (v) 상기 입력 회로 출력 리드들에 연결되는 제1 전도성 리드들;
    (vi) 상기 제1 전도성 리드들에 인접하고, 상기 로직 입력 리드들에 연결되는 제2 전도성 리드들;
    (vii) 상기 로직 출력 리드들에 연결되는 제3 전도성 리드들;
    (viii) 상기 제3 전도성 리드들에 인접하고, 상기 출력 회로 인 리드들에 연결되는 제4 전도성 리드들;
    (ix) 상기 입력 회로들과 상기 출력 회로들 사이에 한 세트의 디지털 로직 기능들만을 커플링하기 위해 상기 제1 및 제2 전도성 리드들을 함께 연결하고 제3 및 제4 전도성 리드들을 함께 연결하는 비아들;
    (x) 상기 출력 회로 아웃 리드들을 상기 I/O 본드 패드들에 커플링하는 제5 전도성 리드들;
    (xi) 회로 전력을 위한 전력 본드 패드 및 회로 접지를 위한 접지 본드 패드 - 상기 전력 본드 패드 및 접지 본드 패드는 각각 상기 반도체 다이 상에서 최소 면적을 가짐 -
    를 포함함 -; 및
    (d) 상기 본드 패드들에 단자들을 커플링하는 본드 와이어들
    을 포함하는, 전자 디바이스.
  28. 집적 회로로서,
    (a) 제1 면, 제2 면, 상기 제1 면에 대향하는 제3 면, 상기 제2 면에 대향하는 제4 면, 및 상부 표면을 갖는 반도체 다이;
    (b) 상기 제2 면을 따라 형성되는 5개의 본드 패드, 상기 제4 면을 따라 형성되는 5개의 본드 패드, 상기 제1 면을 따라 형성되는 전력 본드 패드를 포함한 2개의 추가 본드 패드, 및 상기 제3 면을 따라 형성되는 접지 본드 패드를 포함한 2개의 추가 본드 패드를 포함하여, 상기 상부 표면 상에 형성되는 14개의 본드 패드 - 상기 입력 본드 패드들, 상기 전력 본드 패드 및 상기 접지 본드 패드는 각각 상기 반도체 다이 상에서 최소 면적을 갖고, 각각의 본드 패드는 상기 접지 본드 패드를 제외하고 해당 본드 패드에 대한 정전기 방전 회로 위에 놓임 -;
    (c) 상기 전력 본드 패드 및 상기 접지 본드 패드를 제외하고, 각각의 본드 패드에 커플링되는 입력 회로 - 각각의 입력 회로는 입력 회로 출력 리드를 가짐 -;
    (d) 상기 반도체 다이의 중앙에 형성되는 코어 회로망 - 상기 코어 회로망은 디지털 로직 기능들의 세트들을 제공하고, 상기 코어 회로망은 상기 디지털 로직 기능들에 대한 로직 입력 리드들 및 로직 출력 리드들을 포함함 -;
    (e) 6개의 출력 회로 - 각각의 출력 회로는 출력 회로 인 리드 및 출력 회로 아웃 리드를 가짐 -;
    (f) 상기 입력 회로 리드들에 연결되는 제1 전도성 리드들;
    (g) 상기 제1 전도성 리드들에 인접하고, 상기 로직 입력 리드들에 연결되는 제2 전도성 리드들;
    (h) 상기 로직 출력 리드들에 연결되는 제3 전도성 리드들;
    (i) 상기 제3 전도성 리드들에 인접하고, 상기 출력 회로 인 리드들에 연결되는 제4 전도성 리드들;
    (j) 상기 입력 회로들과 상기 출력 회로들 사이에 한 세트의 디지털 로직 기능들만을 커플링하기 위해 상기 제1 및 제2 전도성 리드들을 함께 연결하고 상기 제3 및 제4 전도성 리드들을 함께 연결하는 비아들; 및
    (k) 상기 출력 회로 아웃 리드들을 본드 패드들에 커플링하는 제5 전도성 리드들
    을 포함하는, 집적 회로.
  29. 집적 회로 반도체 다이로서,
    (a) 상기 다이의 주변 및 그 주위에 형성되는 정전기 방전 회로들;
    (b) 상기 다이 내부 및 그 중앙에 형성되는 디지털 로직 기능 회로망의 세트들 - 디지털 로직 기능 회로망의 각각의 세트는 상이한 디지털 로직 기능들을 제공함 -;
    (c) 상기 정전기 방전 회로들에 인접한 다이에 형성되는 입력 회로들;
    (d) 상기 입력 회로망과 상기 디지털 로직 기능 회로망 사이의 다이에 형성되는 출력 회로들
    을 포함하고,
    (e) 상기 정전기 방전 회로들, 상기 디지털 로직 기능 회로망의 세트들, 상기 입력 회로들 및 상기 출력 회로들은 서로 전기적으로 연결 해제되어 있는, 집적 회로 반도체 다이.
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