JPH0993119A

JPH0993119A - プログラマブル回路装置

Info

Publication number: JPH0993119A
Application number: JP7271785A
Authority: JP
Inventors: Mineki Ichimori; 峰樹市森; Masaru Katayama; 勝片山; Kennosuke Fukami; 健之助深見
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-09-26
Filing date: 1995-09-26
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】従来のプログラマブルチップを用いてマルチ
チップシステムを構成した場合、信号伝搬遅延時間の増
大を抑え、高性能なマルチチップシステムを実現できる
プログラマブル回路装置を提供することを目的とするも
のである。【解決手段】外部との信号のやりとりを行う入出力要
素と、所望の論理を実現する論理要素と、入出力要素と
論理要素との間における相互接続または論理要素同士の
間における相互接続を行う内部配線要素とを有するプロ
グラマブル回路装置において、プログラマブル回路装置
内に設けられているバイパス配線と、入出力要素を、内
部配線要素またはバイパス配線に切り換え接続するライ
ンスイッチとを有するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブル論
理チップ、プログラマブル相互接続チップ等のプログラ
マブル回路装置に係り、特に、プログラマブル論理相互
接続チップによってプロマブル回路装置を複数個接続し
てマルチチップシステムを構成した場合におけるチップ
間信号遅延時間の短縮に関する。

【０００２】

【従来の技術】図１６は、第１の従来技術であるプログ
ラマブル論理チップＰＣ１１の構成例を示す図である。

【０００３】プログラマブル論理チップＰＣ１１は、論
理要素１０と、内部配線要素１１と、入出力要素１２と
を有する。

【０００４】論理要素１０は、入力信号に対して任意の
論理を実現した出力信号を出力できるものであり、外部
からプログラムすることによってその実現論理を変更す
ることができるものである。論理要素１０を取り囲むよ
うに２次元的に内部配線要素１１が配置され、論理要素
１０同士の接続、または入出力要素１２と論理要素１０
との接続が、内部配線要素１１によって行われ、プログ
ラムすることによって、所望の機能を実現するために必
要な接続関係が実現されるものである。入出力要素１２
は、プログラマブル論理チップＰＣ１１の内部と外部と
の信号のやりとりを行う部品であり、プログラムで信号
の入出力属性を指定し、使用するものである。

【０００５】図１７は、従来のプログラマブル論理チッ
プＰＣ１１を構成する論理要素１０の一例を示す図であ
る。

【０００６】論理要素１０は、３入力１出力の論理要素
であり、３本の入力線２０と、出力線２１と、８個の論
理メモリ２２と、８−１セレクタ２３と、Ｄ型フリップ
フロップ２４と、２−１セレクタ２５とを有する。

【０００７】論理要素１０は、論理に対応した内容が８
個の論理用メモリ２２のそれぞれに予め書き込まれ、こ
れら８個の論理用メモリ２２の中から、入力信号に対応
したメモリ２２を選択し、この選択されたメモリ２２の
内容を出力することによって、論理を実現するものであ
る。そして、論理要素１０が３入力であり、論理メモリ
セル２２が８（＝２³ ）個配置されているので、２５６
（＝２⁸ ）通りの任意の論理を実現することができる。
また、論理メモリ２２の値を書き直すことによって、論
理を変更することができる。たとえば、論理要素１０で
３入力ＡＮＤ論理を実現するには、３本の入力線２０が
全て「１」であるときに選択される論理メモリセルにの
み、「１」を書き込んでおき、その他の７個の論理メモ
リセルには「０」を書き込んでおけばよく、これと同様
にして所望の論理を実現することができる。

【０００８】このようなプログラマブル論理チップＰＣ
１１の１チップにおける論理搭載能力は最大２０ｋＧ程
度であり、通信システム等で要求される大規模回路（１
００ｋＧ以上）をプログラマブルに実現するためには、
プログラマブル回路装置を搭載したプログラマブル論理
チップＰＣ１１を複数個接続し、これによって、マルチ
チップシステムを構成する必要がある。

【０００９】プログラマブル論理チップＰＣ１１を複数
使用してマルチチップシステムを構成する場合、プログ
ラマブル論理チップＰＣ１１間を接続するプログラマブ
ル相互接続チップが使用されている。

【００１０】図１８は、従来のプログラマブル相互接続
チップＰＣ１２の構成例を示す図である。

【００１１】この従来のプログラマブル相互接続チップ
ＰＣ１２は、入出力端子３０と、ラインスイッチ３１
と、分離スイッチ３２と、横配線群３３と、縦配線群３
４とで構成され、交差する縦配線３４と横配線３３とを
ラインスイッチ３１で接続し、隣接する配線間を分離ス
イッチ３２が接続／分離することによって、任意の入出
力端子３０間の接続を可能にしている。つまり、ある入
出力端子３０に入力した信号を他の任意の入出力端子３
０に出力することができる。したがって、プログラマブ
ル相互接続チップＰＣ１２では、入出力端子３０のうち
の任意の端子間を接続することができる。

【００１２】図１９は、従来のマルチチップシステムＭ
Ｓ１１の構成例を示す図である。

【００１３】この従来のマルチチップシステムＭＳ１１
は、プログラマブル論理チップＰＣ１１とプログラマブ
ル相互接続チップＰＣ１２とチップ間配線４４とで構成
され、プログラマブル論理チップＰＣ１１は、プログラ
マブル論理チップ入出力端子４１を有し、プログラマブ
ル相互接続チップＰＣ１２は、プログラマブル相互接続
チップ入出力端子４３と、モジュール入出力端子４５と
を有する。

【００１４】図１９には、プログラマブル論理チップＰ
Ｃ１１が５個、その入出力端子４１が１０個、プログラ
マブル相互接続チップＰＣ１２が５個、その入出力端子
４３が１０個である場合を示してある。

【００１５】プログラマブル論理チップＰＣ１１の入出
力端子４１は、２本づつ、５個のプログラマブル相互接
続チップＰＣ１２の入出力端子４３と接続されている。
したがって、あるプログラマブル論理チップＰＣ１１と
他のプログラマブル論理チップＰＣ１１とを接続する場
合、適当な１つのプログラマブル相互接続チップＰＣ１
２を経由することによって、所望の接続を得ることがで
きる。

【００１６】図２０は、図１９のマルチチップシステム
ＭＳ１１と同じ構成であるが、特に、プログラマブル相
互接続チップＰＣ１２ｃを経由して、プログラマブル論
理チップＰＣ１１ｂとプログラマブル論理チップＰＣ１
１ｄとを接続する場合の説明図である。

【００１７】プログラマブル相互接続チップＰＣ１２ｃ
における任意の入出力端子間同士を接続することができ
るので、プログラマブル相互接続チップＰＣ１２ｃの入
出力端子のうち、プログラマブル論理チップＰＣ１１ｂ
に接続されている入出力端子と、プログラマブル論理チ
ップＰＣ１１ｄに接続されている入出力端子とを、プロ
グラマブル相互接続チップＰＣ１２ｃ内で接続すれば、
所望の接続を実現することができる。つまり、上記従来
例においては、上記のように、任意のプログラマブル論
理チップＰＣ１１同志の間を、１個のプログラマブル相
互接続チップＰＣ１２を経由することによって自由に接
続可能である。

【００１８】しかし、上記従来例においては、あるプロ
グラマブル論理チップＰＣ１１から他のプログラマブル
論理チップＰＣ１１へ信号を伝搬する場合、別チップで
あるプログラマブル相互接続チップＰＣ１２を経由する
必要があるので、伝搬される信号は、プログラマブル
論理チップＰＣ１１の出力バッファ、プログラマブル
相互接続チップＰＣ１２の入力バッファ、プログラマ
ブル相互接続チップＰＣ１２の出力バッファ、他のプ
ログラマブル論理チップＰＣ１１の入力力バッファの合
計４つの入出力バッファを経由することになる。このよ
うに多くの入出力バッファを経由するので、信号遅延時
間が長くなるという問題がある。したがって、上記従来
例においては、複数のプログラマブル論理チップ間に回
路をマッピングして動作させる場合に、動作周波数が向
上しないという問題がある。

【００１９】図２１は、第２の従来例を示す図であり、
従来のプログラマブル論理チップＰＣ１１を用いたマル
チチップシステムＭＳ１２の構成例を示す図である。

【００２０】マルチチップシステムＭＳ１２は、プログ
ラマブル論理チップＰＣ１１と、チップ間配線６１と、
マルチチップシステムＭＳ１２の外部端子６２とを有
し、実現したい機能を複数チップに分割割り当てし、各
チップが割り当てられた機能を分担して実現するもので
ある。

【００２１】図２２は、機能ブロックＢａ、Ｂｂ、Ｂｃ
とマルチチップシステムＭＳ１２との対応を説明する図
である。

【００２２】ここで、図２１に示す従来のマルチチップ
システムＭＳ１２上に、図２２に示す回路をプログラミ
ングする場合を考える。つまり、図２２（１）に示す各
機能ブロックＢａ、Ｂｂ、Ｂｃを、それぞれ、図２２
（２）に示すマルチチップシステムＭＳ１２上のプログ
ラマブル論理チップＰＣ１１に対応させて、プログラミ
ングする場合を考える。すなわち、機能ブロックＢａを
チップＰＣ１１ａに割り当て、機能ブロックＢｂをチッ
プＰＣ１１ｂに割り当て、機能ブロックＢｃ機能ブロッ
クＢｃをチップＰＣ１１ｃに割り当てる。この場合、チ
ップＰＣ１１ａからＰＣ１１ｃに直接信号を伝えること
ができないので、チップＰＣ１１ａからチップＰＣ１１
ｂを経由してＰＣ１１ｃに信号を伝えることになる。

【００２３】図２３は、上記従来例において、チップＰ
Ｃ１１ｂ内部のプログラミング例を示す図である。

【００２４】このチップＰＣ１１ｂ内部のプログラミン
グ例において、論理要素８０、８１と、入出力要素８
２、８３、８４、８５と、ラインスイッチ８６−１〜１
５と、分離スイッチ８７−１〜３とが設けられている。

【００２５】図２４は、従来例におけるラインスイッチ
８６の構成を示す図である。

【００２６】この従来のラインスイッチ８６の構成にお
いて、ＭＯＳトランジスタ９０と、制御メモリ９１と、
配線９２、９３とが設けられている。ＭＯＳトランジス
タ９０のソースとドレインとに接続された２つの配線９
２と９３と接続／分離を、ゲートに接続されたメモリ９
１の値で制御する。

【００２７】次に、図２２において、チップＰＣ１１ａ
からＰＣ１１ｃへの信号伝搬経路について説明する。

【００２８】チップＰＣ１１ａからの信号は、入出力要
素８２を経由してチップＰＣ１１ｂ内に伝搬する。な
お、図２３中、「●」は、ラインスイッチがオン、すな
わち２配線間の接続状態を示し、「○」は、ラインスイ
ッチがオフの状態、すなわち２配線間が分離されている
状態を示している。入力要素８２に入力された信号は、
オン状態にあるラインスイッチ８６−１、８６−１５と
分離スイッチ８７−１〜３とを経由し、入出力要素８４
に到達し、チップＰＣ１１ｂからＰＣ１１ｃに伝搬され
る。

【００２９】従来のプログラマブル論理チップＰＣ１１
を用いたマルチチップシステムＭＳ１２は、上記のよう
であるので、プログラマブル論理チップＰｃ１１を、本
来の論理実現機能以外に、他のプログラマブル論理チッ
プＰＣ１１に接続するために使用することがある。

【００３０】しかし、従来のプログラマブル論理チップ
内部は、シングルチップ性能を最適化するリソース配分
となっているので、プログラマブル論理チップを他のプ
ログラマブル論理チップ間の接続に用いる場合、その性
能が十分ではない。すなわち、チップＰＣ１１ａとチッ
プＰＣ１１ｂとの間を接続するために、チップＰＣ１１
ｂ内に信号を伝搬させる場合、チップＰＣ１１ｂの内部
配線要素内の分離スイッチやラインスイッチを多段に通
過したり、マルチファンアウトに対応した高負荷ライン
を使用するので、信号遅延が大きくなるという問題があ
る。

【００３１】この問題を解決しようとして、プログラマ
ブル論理チップとプログラマブル相互接続チップとで構
成されているマルチチップシステムＭＳ１３（第３の従
来技術）が提案されている。

【００３２】図２５は、従来のプログラマブル相互接続
チップＰＣ１３の構成例を示す図である。

【００３３】このプログラマブル相互接続チップＰＣ１
３は、入出力要素１００と、入力用引き出し線１０１
と、出力用引き出し線１０２と、縦配線群１０３と、横
配線群１０４と、分離／接続スイッチ１０５と、ライン
スイッチ１０６〜１０９とを有する。そして、プログラ
マブル相互接続チップＰＣ１３において、任意の外部端
子間を接続することが可能であり、たとえば図２５にお
いて、端子Ｔａと端子Ｔｂとを接続するには、ラインス
イッチ１０７、１０８、１０９をオンにすればよい。

【００３４】図２６は、第３の従来例であるマルチチッ
プシステムＭＳ１３を示す図であり、このマルチチップ
システムＭＳ１３は、プログラマブル論理チップＰＣ１
１とプログラマブル相互接続チップＰＣ１３と、チップ
間配線１１２と、マルチチップシステムの外部端子１１
３とを有する。

【００３５】ここで、図２６に示したマルチチップシス
テムＭＳ１３上に、図２７に示す回路をプログラミング
する場合について考える。つまり、図２７に示す各機能
機能ブロックＢｂａ、Ｂｂ、Ｂｃを、それぞれ図２８に
示すマルチチップシステムＭＳ１３上のプログラマブル
論理チップＰＣ１１ａ、ＰＣ１３、ＰＣ１１ｃにそれぞ
れ対応させてプログラミングする。この場合、チップＰ
Ｃ１１ａからＰＣ１１ｃに信号を直接伝えるようにする
ために、チップＰＣ１１ａからプログラマブル相互接続
チップＰＣ１３を経由し、チップＰＣ１１ｃに信号を伝
える。

【００３６】図２９は、プログラマブル相互接続チップ
ＰＣ１３内部のプログラミング例を示す図である。

【００３７】

【発明が解決しようとする課題】従来のプログラマブル
相互接続チップは、その入出力端子のうちの任意端子同
士を接続できるように構成してあるので、プログラマブ
ル論理チップ同士を接続するためにプログラマブル相互
接続チップを用いると、その性能を十分には発揮できな
い。

【００３８】つまり、上記従来例では、プログラマブル
論理チップＰＣ１１同志の間を接続するために、プログ
ラマブル相互接続チップＰＣ１２内で信号を伝搬させる
場合、多段スイッチを通過し、信号遅延が大きくなると
いう問題がある。また、上記従来例では、プログラマブ
ル論理チップＰＣ１１と同数程度のプログラマブル相互
接続チップＰＣ１２をボードに配置するので、所定面積
に実装できるプログラマブル論理チップＰＣ１１の数が
減少し、論理搭載密度が低下するという問題がある。

【００３９】この問題を解決する手段として、入出力要
素と内部配線要素との間、または、入出力要素相互間
を、１対１または１対Ｎに接続するプログラマブル配線
領域を用いることが提案されている（特開平５−０１６
３２６号）。

【００４０】しかし、従来のプログラマブル論理チップ
ＰＣ１１、プログラマブル相互接続チップＰＣ１２によ
ってマルチチップシステムＭＳ１１、ＭＳ１２を構成し
た場合、多段スイッチを通過することによって信号の伝
搬遅延が大きくなり、マルチチップシステムの動作周波
数が低く抑えられるという問題がある。

【００４１】一方、この問題を解決するためにプログラ
マブル配線を導入しても、長距離のプログラマブル配線
の負荷によって信号伝搬時間が増大し、結局、マルチチ
ップシステムの動作周波数が低く抑えられるという問題
を解決できない。

【００４２】本発明は、従来のプログラマブルチップを
用いてマルチチップシステムを構成した場合、信号伝搬
遅延時間の増大を抑え、高性能なマルチチップシステム
を実現できるプログラマブル回路装置を提供することを
目的とするものである。

【００４３】

【課題を解決するための手段】本発明は、外部との信号
のやりとりを行う入出力要素と、所望の論理を実現する
論理要素と、入出力要素と論理要素との間における相互
接続または論理要素同士の間における相互接続を行う内
部配線要素とを有するプログラマブル回路装置におい
て、プログラマブル回路装置内に設けられているバイパ
ス配線と、入出力要素を、内部配線要素またはバイパス
配線に切り換え接続するラインスイッチとを有するもの
である。

【００４４】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるプログラマブル論理チップＰＣ１を示
す図である。

【００４５】このプログラマブル論理チップＰＣ１は、
チップ入出力端子１５０と、論理要素１５１と、スイッ
チ要素１５２と、内部配線要素１５３とを有する。

【００４６】チップ入出力端子１５０は、入力端子か出
力端子かを示す入出力属性を外部からプログラミングし
て使用するものである。論理要素１５１は、所望の機能
に対応した論理を外部からプログラミングして使用する
ものである。内部配線要素１５３は、論理要素１５１を
２次元的に取り囲み、論理要素１５１同士の間の接続、
または論理要素１５１とスイッチ要素１５２との間の接
続、または、論理要素１５１と入出力端子１５０との間
の接続を行うものである。

【００４７】スイッチ要素１５２は、入出力端子１５０
または内部配線要素１５３と接続するものであり、プロ
グラマブル論理チップとは従来、別チップであったプロ
グラマブル相互接続チップの機能を担うものである。

【００４８】図２は、上記実施例におけるチップ入出力
端子１５０の構成図である。

【００４９】チップ入出力端子１５０は、ＩＯパッド１
６０と、入力バッファ１６１と、出力バッファ１６２と
を有するものであり、プログラマブル論理チップＰＣ１
の内部と外部との信号のやりとりを行う部品であり、入
力信号であるか出力信号であるかを示す信号の入出力属
性をプログラムで指定し使用するものである。

【００５０】図３は、論理要素１５１の構成例を示す図
である。

【００５１】論理要素１５１は、３入力１出力であり、
３本の入力線１７０と、出力線１７１と、論理メモリ１
７２と、８−１セレクタ１７３と、Ｄ型フリップフロッ
プ１７４と、２−１セレクタ１７５とを有し、論理に対
応して予め書き込んだ論理メモリ１７２の中から、入力
に対応したメモリの値を選択し、出力することによっ
て、論理を実現するものである。

【００５２】論理要素１５１は３入力であるので、８
（＝２³ ）個の論理メモリセルを配置することによっ
て、２５６（＝２⁸ ）通りの任意の論理を実現できる。
論理メモリ１７２の値を書き直すことによって、論理を
変更することができる。たとえば、論理要素１５１によ
って３入力ＡＮＤ論理を実現する場合、３本の入力線１
７０が全て「１」であるときに選択される論理メモリセ
ルにのみ、「１」を書き込んでおき、その他の７個の論
理メモリセルに「０」を書き込んでおくことによって、
３入力ＡＮＤ論理を実現することができる。

【００５３】ところで、上記のようなプログラマブル論
理チップの論理搭載能力は最大２０ｋＧであり、通信シ
ステム等で要求される大規模回路（１００ｋＧ以上）を
プログラマブルに実現するためには、複数のプログラマ
ブル論理チップを接続してマルチチップシステムを構成
する必要がある。

【００５４】図４は、上記実施例における内部配線要素
１５３の構成例を示す図であり、論理要素１５１も併記
してある。

【００５５】図４に示す内部配線要素は、ラインスイッ
チ１８０と、分離スイッチ１８１と、横配線群１８２
と、縦配線群１８３とを有し、縦横交差配線１８２、１
８３をラインスイッチ１８０で接続し、隣接配線間を分
離スイッチ１８１で接続／分離することによって、任意
の論理要素間を接続可能にしている。

【００５６】図５は、上記実施例におけるスイッチ要素
１５２の構成例を示す図である。

【００５７】スイッチ要素１５２は、スイッチ要素ブロ
ック端子１９０と、ラインスイッチ１９１と、分離スイ
ッチ１９２と、横配線群１９３と、縦配線群１９４とを
有する。

【００５８】図６（１）は、本発明の実施例であるマル
チチップシステムＭＳ１を示す図であり、図６（２）
は、マルチチップシステムＭＳ１におけるチップ入出力
端子１５０の拡大図である。

【００５９】マルチチップシステムＭＳ１は、プログラ
マブル論理チップＰＣ１ａ、ＰＣ１ｂ、ＰＣ１ｃ、ＰＣ
１ｄ、ＰＣ１ｅと配線とで構成され、プログラマブル論
理チップＰＣ１ａは、チップ入出力端子１５０と、論理
要素１５１と、スイッチ要素１５２とで構成されてい
る。また、プログラマブル論理チップＰＣ１ｂ、ＰＣ１
ｃ、ＰＣ１ｄ、ＰＣ１ｅのそれぞれの構成は、プログラ
マブル論理チップＰＣ１ａと同様である。

【００６０】図１で示したように、プログラマブル論理
チップＰＣ１内部のスイッチ要素１５２の１２本の端子
のうち、２本はチップ内の論理要素１５１に接続され、
残りの１０本の端子がチップ外部端子であるチップ入出
力端子１５０に接続されている。プログラマブル論理チ
ップＰＣ１内部の論理要素１５１の１０本の端子のう
ち、２本の端子はチップ内のスイッチ要素１５２へ接続
され、残りの８本の端子が外部端子であるチップ入出力
端子１５０に接続されている。

【００６１】図６に示すように、プログラマブル論理チ
ップＰＣ１１ａの外部端子１５０のうちで、チップ端子
ｔ１、ｔ２は、マルチチップシステム外部と信号をやり
とりする入出力端子と接続され、チップ端子ｔ３、４
は、プログラマブル論理チップＥの論理要素と接続さ
れ、チップ端子１７、１８はスイッチ要素と接続されて
いる。また、チップ端子ｔ５、６は、プログラマブル論
理チップＰＣ１１ｄの論理要素と接続され、チップ端子
ｔ１５、ｔ１６は、スイッチ要素と接続されている。さ
らに、チップ端子ｔ７、ｔ８は、プログラマブル論理Ｐ
Ｃ１１ｃの論理要素と接続され、チップ端子ｔ１３、ｔ
１４は、スイッチ要素と接続されている。チップ端子ｔ
９、ｔ１０は、プログラマブル論理チップＰＣ１１ｂの
論理要素と接続され、、チップ端子ｔ１１、ｔ１２はス
イッチ要素と接続されている。

【００６２】次に、上記実施例であるマルチチップシス
テムの使用法について説明する。

【００６３】図７は、マルチチップシステムに搭載する
回路例を示す図である。

【００６４】この搭載回路例は、Ｄ型フリップフロップ
（Ｄ−ＦＦ）２１０、２１２と、組み合わせ回路２１
１、２１３と、配線２１４とを有する。

【００６５】次に、図６のマルチチップシステムに図７
の回路を搭載する場合について説明する。ここで、Ｄ−
ＦＦ２１０と組み合わせ回路２１１とをプログラマブル
論理チップＰＣ１１ａに搭載し、Ｄ−ＦＦ２１２と組み
合わせ回路２１３とをプログラマブル論理ＰＣ１１ｃに
搭載したとする。

【００６６】この場合、図６において、Ｄ−ＦＦ２１０
と組み合わせ回路２１１とを、プログラマブル論理チッ
プＰＣ１１ａの論理要素２０３内に実現する。この際、
Ｄ−ＦＦ２１０の出力を、プログラマブル論理チップＰ
Ｃ１１ａ端子ｔ１３に出力するように、チップＰＣ１１
ａ内をプログラミングする。端子ｔ１３に接続されたＤ
−ＦＦ２１０の出力は、チップ間配線を経由し、プログ
ラマブル論理ＰＣ１１ｃの端子２０２−９に到達する。
プログラマブル論理ＰＣ１１ｃ内のスイッチ要素で適当
な配線に乗り換えた後、プログラマブル論理ＰＣ１１ｃ
の論理要素に入力する。論理要素には、Ｄ−ＦＦ２１２
と組み合わせ回路２１３とをプログラミングしておき、
その入力に信号を接続することによって、図７に示す回
路を、図６に示すマルチチップシステム上に搭載するこ
とが実現される。

【００６７】上記実施例によれば、プログラマブル論理
チップとプログラマブル相互接続チップとを別チップ構
成とした従来のマルチチップシステムと比較して、その
接続の自由度を同等のままに維持しつつ、チップ入出力
バッファの通過数を削減することができる。

【００６８】つまり、従来構成においては、前段のプロ
グラマブル論理チップの出力バッファと、経由するプロ
グラマブル相互接続チップの入力バッファと、その出力
バッファと、後段のプログラマブル論理チップの入力バ
ッファとの合計４個のバッファを経由するが、上記実施
例においては、プログラマブル論理チップＰＣ１１ａの
出力バッファとプログラマブル論理ＰＣ１１ｃの出力バ
ッファとの合計２個のバッファのみを経由するだけで足
り、チップ入出力バッファの通過数を２つ削減すること
ができる。

【００６９】一方、０．５μｍＣＭＯＳ技術において入
出力バッファの遅延時間は約３nsec程度であり、上記実
施例では、２つのプログラマブル論理チップ同士の間
で、２つのバッファを削減できるので、ＤＦ／Ｆ２１０
とＤＦ／Ｆ２１２との間における信号遅延時間を約６ns
ec（＝３nsec×２）程度削減できる。したがって、上記
実施例では、マルチチップシステムにおいてチップ間転
送遅延を削減でき、このために、動作周波数の向上、設
計側でのチップ分割制約の緩和になり、システム性能が
向上されるという利点がある。

【００７０】図８は、本発明の第２の実施例であるプロ
グラマブル論理チップＰＣ２を示す図である。

【００７１】図８に示すプログラマブル論理チップＰＣ
２は、そのプログラマブル論理チップＰＣ２内に設けら
れているバイパス配線２２３と、入出力要素２２０を、
内部配線要素２２２またはバイパス配線２２３に切り換
え接続するラインスイッチ２２５と、論理要素２２１と
を有するものである。

【００７２】プログラマブル論理チップＰＣ２におい
て、入出力要素２２０−１と２２０−２とを接続する場
合、ラインスイッチ２２５−１と、２２５−２とをバイ
パス配線２２３−１に切り換えることによって、ライン
スイッチ２２５−１、バイパス配線２２３−１、ライン
スイッチ２２５−２を経由して、入出力要素２２０−１
と２２０−２とが接続される。この場合、２つの入出力
要素の間にはラインスイッチが２つのみ存在するので、
３つのラインスイッチが存在する従来例の場合よりも、
その遅延時間が短くなるという利点がある。

【００７３】本発明におけるスイッチ要素１５２の最も
簡潔な形態として、バイパス配線２２３が考えられ、マ
ルチチップ構成時に、バイパス配線２２３を有するチッ
プを経由スイッチとして使用して、このチップの両脇に
存在するプログラマブル論理チップ間を接続することが
できる。このように接続することによって、プログラマ
ブル論理チップで構成されるマルチチップシステムを高
性能化することができる。

【００７４】図８に示す実施例は、プログラマブル論理
チップについてのものであるが、これを、プログラマブ
ル相互接続チップに適用するようにしてもよい。

【００７５】図９は、本発明の第３の実施例であるプロ
グラマブル論理チップＰＣ３を示す図である。

【００７６】このプログラマブル論理チップＰＣ３は、
入力要素２３０と、論理要素２３１と、内部配線群２３
２と、周辺配線群（バイパス配線）２３３と、周辺配線
内に配置したノンインバートバッファ２３４と、ライン
スイッチ２３５を有する。なお、周辺配線群２３３は、
図８に示すバイパス配線２２３に対応している。

【００７７】このプログラマブル論理チップＰＣ３にお
いて、プログラマブル論理要素２３１に所望の論理をプ
ログラミングし、内部配線要素２３２、２３３によっ
て、プログラマブル論理要素２３１間を接続し、所望の
機能を実現する。さらに１個以上のバッファを各配線要
素２３２、２３３に配置したプログラマブル配線領域に
よって、入出力要素と内部配線２３２、２３３とを接続
することによって、必要な機能を実現する。

【００７８】次に、プログラマブル論理チップＰＣ３を
用いてマルチチップシステムを構成する場合について説
明する。

【００７９】図１０は、マルチチップシステム構成例を
示す図である。

【００８０】図１０に示すマルチチップシステムでは、
外部端子２４０と、プログラマブル論理チップＰＣ３
と、チップ間配線２４２とを有する。

【００８１】次に、図１０に示すマルチチップシステム
上に、図１１（１）に示す回路を実現する場合を考え
る。この回路の各ブロックＢａ、Ｂｂ、Ｂｃをそれぞれ
マルチチップシステム上のプログラマブル論理チップＰ
Ｃ３ａ、ＰＣ３ｂ、ＰＣ３ｃに対応させ、図１１（２）
に示すようにプログラミングする。

【００８２】チップＰＣ３ａからＰＣ３ｃへは、信号を
直接伝搬させる配線がないので、チップＰＣ３ｂを経由
して信号を伝搬させる。チップＰＣ３ｂは、この信号線
に対して、チップＰＣ３ａとＰＣ３ｃとを接続するため
の相互接続チップとしての機能を担うものである。

【００８３】図１２は、上記実施例において、チップＰ
Ｃ３ｂ内のプログラミング例を示す図である。

【００８４】図１２に示すチップＰＣ３ｂは、入出力要
素２６０と、論理要素２６１と、内部配線群２６２と、
周辺配線群２６３と、周辺配線内に配置したノンインバ
ートバッファ２６４と、ラインスイッチ２６５とを有す
る。

【００８５】次に、図１１におけるチップＰＣ３ａから
ＰＣ３ｃへの信号接続経路に沿って、チップＰＣ３ｂの
動作を説明する。

【００８６】入力要素２６０−１から入力された信号は
配線を通過し、ラインスイッチ２６５−１へ到達する。
入出力要素２６０からの配線と周辺配線２６３との間を
接続するように、ラインスイッチ２６５−１を予めプロ
グラミングしておく。周辺配線２６３上には、１個の信
号駆動用バッファ２６４が配置され、信号駆動用のバッ
ファ２６４は、インバータでもノンインバートドライバ
のいずれでもよい。ただし、インバータの場合に、信号
通過経路に配置するインバータ数を偶数とし、論理が反
転しないよう配置する必要がある。図１２には、周辺配
線２６３にノンインバートドライバを１個配置した場合
を示してあるが、周辺配線２６３にノンインバートドラ
イバを複数個配置してもよく、インバートドライバを複
数個配置するようにしてもよい。

【００８７】ところで、従来例では配線上にバッファが
存在せず、この従来例においては、チップ１辺長以上も
の長い配線負荷によって、信号の伝搬遅延時間が増加す
る。しかし、上記実施例においては、バッファ（ドライ
バ）２６４によって配線が２分割されることによって、
配線長が半分の２つの配線部分に分けられ、各配線部分
の負荷に起因する遅延時間が短縮される。

【００８８】一般的には、ドライバを挿入したことによ
る遅延時間の増加分と、配線を分割したことによる遅延
時間減少分との競合によって、トータルの遅延時間は決
定する。チップサイズの増大によって、プログラマブル
配線要素の長さが長くなってきた場合、バッファを挿入
し、配線を複数のサブ配線単位に分割した方が、トータ
ルの遅延時間は減少する。

【００８９】つまり、周辺配線内に設けるバッファの個
数は、使用するバッファの遅延時間と、バッファの駆動
力と、周辺配線の線路定数とによって求まる伝搬遅延時
間が最小になるように設定されていればよい。

【００９０】そして、プログラマブル論理チップＰＣ３
をさらに広げて、入出力要素と内部配線要素との間を１
対Ｎ（Ｎは１以上の整数）で周辺配線によって接続し、
または入出力要素相互間を１対Ｎで周辺配線によって接
続し、この周辺配線内に少なくとも１つのバッファを設
けるようにしてもよい。

【００９１】また、図９に示す実施例は、プログラマブ
ル論理チップについてのものであるが、これを、プログ
ラマブル相互接続チップに適用するようにしてもよい。

【００９２】図１３は、０．５μｍＣＭＯＳ技術を使用
した場合において、２５ｍｍ配線長で信号を伝搬させる
場合の遅延時間を回路シミュレーションによって求めた
特性を示す図である。

【００９３】図１３において、縦軸は遅延時間（任意端
子）であり、横軸は２５ｍｍ配線に等間隔に挿入する分
割用バッファ数である。横軸の０の点は、分割無しの場
合（すなわち従来技術の場合）に相当する。図１３が示
すように、配線経路にバッファを挿入した方が、バッフ
ァ無しの場合よりも遅延時間が減少していることが分か
る。本回路シミュレーション条件では、挿入バッファ数
が３、すなわち２５ｍｍ長配線を４つの６．２５ｍｍ長
サブ配線に分割した場合に、遅延時間が最小になる。

【００９４】次に、チップＰＣ３ｂ内で論理を実現する
場合について説明する。

【００９５】図１２において、入出力要素２６０−１か
ら入力した信号は、ラインスイッチ２６５−１を通過し
て内部配線２６２に達する。チップＰＣ３ｂ内で論理を
実現する場合、ラインスイッチ２６５−１をオフ（非接
続）状態にプログラミングしておき、これによって、信
号は周辺配線２６３に伝搬されない。信号は、チップ内
部のプログラマブル論理ブロック２６１にのみ到達し、
ここで所望の機能に対応した論理処理が行われる。チッ
プ外への論理処理出力信号の出力については、入力側と
同様の構成によって実現される。チップ接続用に周辺配
線２６３を使用しない場合は、従来技術と同様の構成で
実現することができる。

【００９６】次に、信号の分配がある場合について説明
する。まず、チップＰＣ３ａからＰＣ３ｃに分配する信
号について説明する。

【００９７】チップＰＣ３ａの出力端子は、入出力要素
２６０−１に接続される。入出力要素２６０−１に入力
された信号は、配線を経由しラインスイッチ２６５−１
に達する。ラインスイッチ２６５−１をオン（接続）状
態にプログラミングしておくと、信号は周辺配線２６３
に伝搬される。周辺配線２６３上には、１個以上のバッ
ファ２６４が配置してあり、チップ１辺長近い配線２６
３を分割することによって、上記のように高速な信号伝
搬を実現する。上記構成によってチップＰＣ３ｂを経由
し、ＰＣ３ｃに伝搬する信号の分配が、短い遅延時間で
実現される。

【００９８】一方、チップＰＣ３ｂへの分配は、ライン
スイッチ２６５−１のオン／オフに関わらず、内部配線
２６２に伝搬される。内部配線２６２を経由して論理要
素に信号を伝えることによって、チップＰＣ３ｂへの分
配が容易に実現される。このように、信号のファンアウ
ト分配も、短い遅延時間で容易に実現することができ
る。

【００９９】上記実施例においては、マルチチップシス
テムの場合、他チップ間を接続する機能を担うプログラ
マブル論理チップにおいて、入出力要素と最小のライン
スイッチとを通過することによって、入力端子から出力
端子までの接続が実現可能である。また、接続用配線上
にバッファを配置したことによって、従来の長距離配線
の負荷による伝搬遅延時間に比べ、短い遅延時間で信号
の伝搬が可能であり、より高性能なマルチチップシステ
ムを実現できる。

【０１００】図１４は、本発明の第４の実施例であるプ
ログラマブル相互接続チップＰＣ４の構成を示す図であ
る。

【０１０１】このプログラマブル相互接続チップにおい
て、外部端子２８０と、入力引き出し線２８１と、出力
引き出し線２８２と、縦配線群２８３と、横配線群２８
４と、分離／接続スイッチ２８５と、ラインスイッチ２
８６と、周辺配線２８７とが設けられている。

【０１０２】図１５は、プログラマブル論理チップとプ
ログラマブル相互接続チップとで構成されるマルチチッ
プシステム構成例を示す図である。

【０１０３】このマルチチップシステムは、プログラマ
ブル論理チップ２９０と、プログラマブル相互接続チッ
プ２９１と、チップ間配線２９２と、マルチチップシス
テムの外部端子２９３とを有する。

【０１０４】図１５に示すマルチチップシステムにおい
て、プログラマブル相互接続チップＰＣ３ｂを介して、
プログラマブル論理チップＰＣ３ａの出力端子をプログ
ラマブル論理ＰＣ３ｃに接続する場合を考える。ここ
で、プログラマブル論理チップＰＣ３ａの出力端子を、
プログラマブル相互接続チップＰＣ３ｂの入出力端子に
入力する。

【０１０５】ところで、上記プログラマブル相互接続チ
ップが、従来のように、プログラマブル配線を有しない
チップである場合、プログラマブル相互接続チップの任
意の入出力端子間の任意接続機能を用いて、ボード上の
任意の他のプログラマブル論理チップと接続することが
可能であるものの、任意の入出力端子間を接続するの
で、内部接続領域において、多段のスイッチを通過する
ことになり、これによって、入力端子から出力端子まで
の遅延時間が長くなる。

【０１０６】ところが、上記実施例ではプログラマブル
論理チップＰＣ３ａに接続する他のプログラマブル論理
チップのうちで、特に信号伝搬時間を短縮したいプログ
ラマブル論理チップをプログラマブル相互接続チップの
隣接位置（上下左右位置）に配置することによって、そ
の信号伝搬時間が短くなる。

【０１０７】プログラマブル論理チップＰＣ３ａの出力
信号は、プログラマブル論理チップＰＣ３ｂの入力端子
から入力され、配線を伝わってラインスイッチに到達す
る。ラインスイッチをオンにプログラミングすることに
よって、配線上の信号は、配線上を伝搬する。配線はチ
ップ２辺分の長さに相当する長距離配線であるが、経路
上、配線長を５等分分割位置に４個のインバータが配置
されているので、その配線は、５本のサブ配線に分割さ
れている。

【０１０８】もし、インバータが存在しない場合、長い
配線の負荷によってその信号の遅延時間が増大する。と
ころが、上記実施例では、インバータが挿入されている
ことによって、インバータ通過時間による遅延時間が多
少増大するものの、短い配線に起因する負荷の軽減によ
って削減される遅延時間が長いので（遅延時間削減の効
果が大きいので）、トータルでは信号の遅延時間が短く
なる。また、配線内に設置され信号が通過するインバー
タは４段と偶数であるので、論理の反転を生じずに高速
に信号転送することができる。

【０１０９】なお、ノンインバートドライバ使用によっ
て発生する１段当りの遅延時間よりも、インバータ使用
によって発生する１段当りの遅延時間が小さい。

【０１１０】このようにプログラマブル論理チップとプ
ログラマブル相互接続チップとで構成されるマルチチッ
プシステムにおいて、配線上にドライバを配した周辺配
線を用いることによって、マルチチップシステムにおけ
る動作は、従来例における動作よりも高速である。

【０１１１】なお本明細書においては、プログラマブル
論理チップ、プログラマブル相互接続チップ、マルチチ
ップシステムを総称してプログラマブル回路装置と呼
ぶ。

【０１１２】

【発明の効果】本発明によれば、従来のプログラマブル
チップを用いてマルチチップシステムを構成した場合、
プログラマブル回路装置内に設けられているバイパス配
線と、入出力要素を内部配線要素またはバイパス配線に
切り換え接続するラインスイッチとを有するので、従来
例よりもラインスイッチの数が少なく、信号伝搬遅延時
間の増大を抑え、高性能なマルチチップシステムを実現
できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるプログラマブル論
理チップＰＣ１の図である。

【図２】上記実施例におけるチップ入出力端子１５０の
構成図である。

【図３】論理要素１５１の構成例を示す図である。

【図４】上記実施例における内部配線要素１５３の構成
例を示す図である。

【図５】上記実施例におけるスイッチ要素１５２の構成
例を示す図である。

【図６】本発明の実施例であるマルチチップシステムＭ
Ｓ１を示す図である。

【図７】マルチチップシステムに搭載する回路例を示す
図である。

【図８】本発明の第２の実施例であるプログラマブル論
理チップＰＣ２の図である。

【図９】本発明の第３の実施例であるプログラマブル論
理チップＰＣ３の図である。

【図１０】マルチチップシステム構成例を示す図であ
る。

【図１１】ブロックＢａ、Ｂｂ、Ｂｃをそれぞれマルチ
チップシステム上のプログラマブル論理チップＰＣ３
ａ、ＰＣ３ｂ、ＰＣ３ｃに対応させた図である。

【図１２】上記実施例において、チップＰＣ３ｂ内のプ
ログラミング例の図である。

【図１３】０．５μｍＣＭＯＳ技術を使用した場合にお
いて、２５ｍｍ配線長で信号を伝搬させる場合の遅延時
間を回路シミュレーションによって求めた特性を示す図
である。

【図１４】本発明の第４の実施例であるプログラマブル
相互接続チップＰＣ４の構成を示す図である。

【図１５】プログラマブル論理チップとプログラマブル
相互接続チップとで構成されるマルチチップシステム構
成例を示す図である。

【図１６】第１の従来技術であるプログラマブル論理チ
ップＰＣ１１の構成例を示す図である。

【図１７】従来のプログラマブル論理チップＰＣ１１を
構成する論理要素１０の一例を示す図である。

【図１８】従来のプログラマブル相互接続チップＰＣ１
２の構成例を示す図である。

【図１９】従来のマルチチップシステムＭＳ１１の構成
例を示す図である。

【図２０】プログラマブル相互接続チップＰＣ１２ｃを
経由して、プログラマブル論理チップＰＣ１１ｂとプロ
グラマブル論理チップＰＣ１１ｄとを接続する場合の説
明図である。

【図２１】第２の従来例を示す図であり、従来のプログ
ラマブル論理チップＰＣ１１を用いたマルチチップシス
テムＭＳ１２の構成例を示す図である。

【図２２】機能ブロックＢａ、Ｂｂ、Ｂｃとマルチチッ
プシステムＭＳ１２との対応を説明する図である。

【図２３】上記従来例において、チップＰＣ１１ｂ内部
のプログラミング例を示す図である。

【図２４】従来例におけるラインスイッチ８６の構成を
示す図である。

【図２５】従来のプログラマブル相互接続チップＰＣ１
３の構成例を示す図である。

【図２６】第３の従来例であるマルチチップシステムＭ
Ｓ１３を示す図である。

【図２７】プログラミングすべき回路例を示す図であ
る。

【図２８】マルチチップシステムＭＳ１３上のプログラ
マブル論理チップＰＣ１１ａ、ＰＣ１３、ＰＣ１１ｃを
示す図である。

【図２９】プログラマブル相互接続チップＰＣ１３内部
のプログラミング例を示す図である。

【符号の説明】

ＰＣ１、ＰＣ２、ＰＣ３…プログラマブル論理チップ、ＰＣ４…プログラマブル相互接続チップ、ＭＳ１…マルチチップシステム、２２０、２２０−１、２２０−２…入出力要素、２２５、２２５−１、２２５−２…ラインスイッチ、２２３、２２３−１…バイパス配線、２２２…内部配線、２３４…ノンインバートバッファ。

Claims

【特許請求の範囲】

【請求項１】外部との信号のやりとりを行う入出力要
素と、所望の論理を実現する論理要素と、上記入出力要
素と上記論理要素との間における相互接続または上記論
理要素同士の間における相互接続を行う内部配線要素と
を有するプログラマブル回路装置において、上記プログラマブル回路装置内に設けられているバイパ
ス配線と；上記入出力要素を、上記内部配線要素または
上記バイパス配線に切り換え接続するラインスイッチ
と；を有することを特徴とするプログラマブル回路装
置。
【請求項２】外部との信号のやりとりを行う入出力要
素と、所望の論理を実現する論理要素と、上記入出力要
素と上記論理要素との間における相互接続または上記論
理要素同士の間における相互接続を行う内部配線要素と
を有するプログラマブル回路装置において、上記入出力要素と上記内部配線要素との間を１対Ｎ（Ｎ
は１以上の整数）で接続し、または上記入出力要素相互
間を１対Ｎで接続する周辺配線と；この周辺配線内に設
けられているバッファと；を有することを特徴とするプ
ログラマブル回路装置。
【請求項３】請求項２において、上記周辺配線内に設ける上記バッファの個数は、使用す
る上記バッファの遅延時間と、上記バッファの駆動力
と、上記周辺配線の線路定数とによって求まる伝搬遅延
時間が最小になるように設定されていることを特徴とす
るプログラマブル回路装置。
【請求項４】請求項１〜３のいずれか１項において、複数の上記プログラマブル回路装置が、上記ラインスイ
ッチによって相互接続されていることを特徴とするプロ
グラマブル回路装置。