JP2021533565A - 気密封止パッケージ - Google Patents

気密封止パッケージ Download PDF

Info

Publication number
JP2021533565A
JP2021533565A JP2021506416A JP2021506416A JP2021533565A JP 2021533565 A JP2021533565 A JP 2021533565A JP 2021506416 A JP2021506416 A JP 2021506416A JP 2021506416 A JP2021506416 A JP 2021506416A JP 2021533565 A JP2021533565 A JP 2021533565A
Authority
JP
Japan
Prior art keywords
glass substrate
wafer
dielectric coating
electrical component
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021506416A
Other languages
English (en)
Inventor
ホアン，ミン−ホアン
キム，フン
オウヤン，シュィ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Corning Inc
Original Assignee
Corning Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Corning Inc filed Critical Corning Inc
Publication of JP2021533565A publication Critical patent/JP2021533565A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00317—Packaging optical devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0035—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS
    • B81B7/0041—Packages or encapsulation for maintaining a controlled atmosphere inside of the chamber containing the MEMS maintaining a controlled atmosphere with techniques not provided for in B81B7/0038
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/04—Optical MEMS
    • B81B2201/042—Micromirrors, not used as optical switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Micromachines (AREA)
  • Mechanical Light Control Or Optical Switches (AREA)

Abstract

電気コンポーネントパッケージには、ガラス基板と、ガラス基板上に位置決めされ、デバイスキャビティを有する挿入パネルと、デバイスキャビティがガラス基板、挿入パネル、およびウェハにより密閉されるように挿入パネル上に位置決めされたウェハとが含まれる。電気コンポーネントパッケージには、挿入パネルとウェハとの間に配置された金属シード層と、誘電体コーティングとがさらに含まれる。誘電体コーティングは、挿入パネルをガラス基板に対して気密に封止しており、挿入パネルを金属シード層およびウェハに対して気密に封止しており、かつ挿入パネルは、金属シード層をガラス基板に対して気密に封止しており、これにより、デバイスキャビティが周囲雰囲気から気密に封止されている。

Description

関連出願
本願は、２０１８年８月７日に出願された米国仮特許出願第６２／７１５５２３号明細書の優先権の利益を主張し、その内容に依拠して全体を参照により本明細書に組み込むものとする。
本明細書は、概して、微小電気機械システム（ＭＥＭＳ）といった電子コンポーネントを気密に封止するためのデバイスおよび方法、より詳細には、原子層堆積を用いてＭＥＭＳを気密に封止するためのデバイスおよび方法に関する。
デジタルマイクロミラーデバイス（ＤＭＤ）および電荷結合素子（ＣＣＤ）を含む微小電気機械システム（ＭＥＭＳ）といった特定の電子コンポーネントは、パッケージの少なくとも１つの表面を介してデバイスに光を透過させることは可能にするが、酸素および湿分といった空気の環境成分がデバイスパッケージのキャビティに侵入することは防ぐパッケージを必要とする場合がある。このような環境成分は、ＭＥＭＳの動作に影響を及ぼす恐れがある。
目下入手可能なパッケージは、ＭＥＭＳの設計寿命基準を満たすために必要とされるように、環境成分がデバイスに影響を及ぼすことを防ぐことはできない場合がある。例えば、ＤＭＤはおよそ６５０，０００時間の所要の平均故障間隔（ＭＴＢＦ）を有し得る。
よって、空気、湿分等がパッケージに侵入することを防ぐ、電子コンポーネント用の代替パッケージが必要とされている。
１つの実施形態では、電気コンポーネントパッケージには、ガラス基板と、ガラス基板上に位置決めされ、デバイスキャビティを有する挿入パネルと、デバイスキャビティがガラス基板、挿入パネル、およびウェハにより密閉されるように挿入パネル上に位置決めされたウェハとが含まれる。電気コンポーネントパッケージには、挿入パネルとウェハとの間に配置された金属シード層と、誘電体コーティングとがさらに含まれる。誘電体コーティングは、挿入パネルをガラス基板に対して気密に封止しており、挿入パネルを金属シード層およびウェハに対して気密に封止しており、かつ挿入パネルは、金属シード層をガラス基板に対して気密に封止しており、これにより、デバイスキャビティが周囲雰囲気から気密に封止されている。
別の実施形態では、気密封止電気コンポーネントパッケージを形成する方法は、ガラス基板上に、デバイスキャビティを有する挿入パネルを積層するステップと、挿入パネルおよびガラス基板に誘電体コーティングを被着するステップと、挿入パネル上に金属シード層を堆積させるステップと、挿入パネル上に堆積させられた金属シード層にウェハを結合して周囲雰囲気からデバイスキャビティを閉鎖するステップとを含み、これにより、誘電体コーティングおよび金属シード層が、周囲雰囲気からデバイスキャビティを気密に封止している。
本明細書に記載の気密封止パッケージの追加的な特徴および利点は、以下の詳細な説明に示され、この説明から当業者には一部が容易に明らかになるか、または以下の詳細な説明、請求項、ならびに添付の図面を含む本明細書に記載の各実施形態の実施により理解されるであろう。
前述の一般的な説明および以下の詳細な説明は両方共、様々な実施形態を説明すると共に、請求する内容の本質および特徴を理解するための全体像または枠組をもたらすことを意図したものである、ということを理解されたい。添付の図面は、様々な実施形態のさらなる理解をもたらすために含まれているものであり、本明細書に組み込まれて一部を構成するものである。図面は、本明細書で説明する様々な実施形態を例示するものであり、説明と共に、請求した内容の原理および動作の説明に用いられる。
本明細書に示して説明する１つ以上の実施形態による、ＤＭＤまたはＣＣＤ等の微小電気機械システムといった電気コンポーネントを気密に封止するための複数の層を示す分解図である。 本明細書に示して説明する１つ以上の実施形態による、デバイスの周りに気密封止パッケージを形成するガラス基板、エポキシ樹脂層、およびウェハに結合されたＡＬＤ層により包囲された挿入パネルを示す図である。 本明細書に示して説明する１つ以上の実施形態による、図２に示したガラス基板を含むガラス基板パネルの上面を示す図である。 本明細書に示して説明する１つ以上の実施形態による、図３Ａに示したガラス基板パネルの底面を示す図である。 本明細書に示して説明する１つ以上の実施形態による、エポキシ樹脂層を含む、図２に示したガラス基板および挿入パネルを示す図である。 本明細書に示して説明する１つ以上の実施形態による、挿入パネルおよびガラス基板を密閉する誘電体コーティングを含む、図４に示した挿入パネルおよびガラス基板を示す図である。 本明細書に示して説明する１つ以上の実施形態による、感光性ポリマー層を含む、図５に示した挿入パネル、ガラス基板および誘電体コーティングを示す図である。 本明細書に示して説明する１つ以上の実施形態による、誘電体コーティングを覆う感光性ポリマー層の一部が除去された、図６に示した挿入パネル、ガラス基板および誘電体コーティングを示す図である。 本明細書に示して説明する１つ以上の実施形態による、図７に示した誘電体コーティングを覆う金属シード層を示す図である。 本明細書に示して説明する１つ以上の実施形態による、図８に示した金属シード層を覆う、デバイスを含むウェハを示す図である。 本明細書に示して説明する１つ以上の実施形態による、図２に示したガラス基板、挿入パネル、および誘電体コーティングをウェハに積層することにより形成された複数の気密封止電気コンポーネントパッケージを含むウェハレベルのパッケージを示す図である。
次に、添付の図面に示した例示的な実施形態を詳細に参照する。可能な場合にはいつでも、同じまたは類似の部分を参照するために各図面を通じて同じ参照番号が使用される。図中のコンポーネントは必ずしも縮尺通りではなく、代わりに例示的な実施形態の原理を説明することに重点を置いたものである。
以下により詳細に論じるように、本開示は、微小電気機械システム（ＭＥＭＳ）等の電子コンポーネントを気密に封止するための電気コンポーネントパッケージに向けられたものである。ＭＥＭＳには、周囲雰囲気の成分、例えば酸素および湿分に曝されると時間の経過と共に劣化するかまたはさもなければ使用不能になるコンポーネントが含まれている場合がある。一例として、デジタルマイクロミラーデバイス（ＤＭＤ）は、雰囲気成分に曝されると劣化する恐れがある、ＣＭＯＳ基板等のシリコン基板に取り付けられた微視的な電気および機械部品を含んでいる場合がある。よって、ＤＭＤ等のＭＥＭＳは、ＭＥＭＳを支持し、ＭＥＭＳを他のコンポーネントと電気的に接続し、かつＭＥＭＳを周囲雰囲気から封止してシステムの寿命を延ばす、「パッケージ」としても知られるケースに収容され得る。
本明細書中、範囲は、「約」１つの特定の値から、かつ／または「約」別の特定の値まで、と表される場合がある。このような範囲が表されている場合、別の実施形態には、１つの特定の値からかつ／または別の特定の値までが含まれる。同様に、先行詞「約」を用いることにより、複数の値が近似値として表される場合には、特定の値が別の実施形態を形成することが理解されるであろう。さらに、各範囲の終点は、他方の終点に関しても、他方の終点に関係しなくても重要である、ということが理解されるであろう。
本明細書で使用されるような方向用語−例えば上、下、右、左、前、後、上部、底部−は、描かれた図面を参照して使用したものであるに過ぎず、絶対的な方向を意味することを意図したものではない。
特に明記しない限り、本明細書に記載の任意の方法は、そのステップが特定の順序で実施されることと、任意の装置の特定の向きが要求されることとが要件として解釈されることを意図したものでは全くない。よって、方法請求項が、そのステップが従うべき順序を実際に記載していない場合、または任意の装置請求項が、個々のコンポーネントに対して順序または向きを実際に記載していない場合、またはステップは特定の順序に限定されるということが請求項または説明に特に明記されていない場合、または装置のコンポーネントに対して特定の順序または向きが記載されていない場合には、いかなる点でも順序または向きを示すことを全く意図していない。このことは、ステップの配置、動作フロー、コンポーネントの順序、またはコンポーネントの向きに関する論理事項、文法的な構成または句読点から導かれる明瞭な意味、および、本明細書に記載の実施形態の数または形式を含む、あらゆる可能な非明示的な説明根拠に当てはまる。
本明細書中で使用されるように、単数形“ａ”、“ａｎ”および“ｔｈｅ”には、文脈上特に明確に指示されていない限り、複数の指示対象が含まれる。よって例えば「１つの」コンポーネントに言及した場合には、文脈上特に明確に指示されていない限り、このようなコンポーネントを２つ以上有する態様が含まれる。
光を動的に投影するために用いられるＤＭＤ用のパッケージも、少なくとも１つの半透明の窓を有する必要がある。投影される光は、窓を通して照射され、ＤＭＤの複数のマイクロミラーにより外面に反射され得る。各マイクロミラーは、マイクロミラーにより反射される光の照準を変更して、各マイクロミラーが光を投影するかしないか（すなわち「オン」または「オフ」）を明らかにすることができるようにするためにマイクロミラーが十分に回転することを可能にする、ヨーク、ヒンジ、およびスプリングチップ等のコンポーネントを用いて取り付けられていてよい。これにより、マイクロミラーは動的な画像を投影することができる。マイクロミラーを制御するために用いられるコンポーネントは、環境成分との接触に基づき劣化しやすいため、このようなコンポーネントを、封止されたキャビティ内にパッケージングすることが必要とされている。よって、半透明の窓は、ＣＭＯＳウェハ等の、パッケージの１つ以上の別のコンポーネントに結合される必要があり、アセンブリは封止される必要がある。
典型的なデバイスパッケージには、ＭＥＭＳを収容するデバイスキャビティを密閉する壁を形成するように積層された１つ以上のコンポーネントが含まれている。従来のパッケージの壁の内側のコンポーネントは、紫外線（ＵＶ）硬化型エポキシ樹脂を用いて封止され得る。エポキシ樹脂の分子間の間隔の寸法に基づき、エポキシ樹脂で封止された壁は、酸素および湿分等の環境成分がデバイスキャビティに侵入することを完全に防ぐことはできない。代替的に、エポキシ樹脂は、空気および／または湿分の侵入を許す「ピンホール」破断部を含んでいる場合がある。よって、エポキシ樹脂で封止された壁を備えたデバイスパッケージ内に含まれるＭＥＭＳの実用性は、時間の経過と共に低下することになる。このことは特に、自動車および屋外等の過酷な環境に適用されるＭＥＭＳに当てはまる。
従来のパッケージに比べ、原子層堆積により堆積させられた層（「ＡＬＤ層」）で封止されたコンポーネントを含むパッケージは、環境成分がデバイスキャビティに侵入することをより良好に防止する傾向になり得る。つまり、ＡＬＤ層を備えた壁は、気密に封止されたデバイスキャビティを形成すると共に、デバイスの寿命を延ばすことができる。よって、１つ（以上）のＡＬＤ層により封止された壁を含むデバイスパッケージは、自動車および屋外等の過酷な環境における使用を含む、ほぼ全ての用途に使用され得る。これらのより丈夫なパッケージは、ウェハレベルパッケージング（「ＷＬＰ」）として知られる有効な加工法を用いて形成され得る。
本明細書で用いるような「原子層堆積」および「ＡＬＤ」という文言は、複数の重なり合わないパルスで堆積させられる前駆体のガスの連続的な堆積を用いた薄膜堆積技術を指す。前駆体は、一度に１つの前駆体（すなわち原子または分子）が自己制限式に（すなわち表面上の全ての反応部位が消費されると、反応は終了する）表面上に膜を形成するように反応する。薄膜は、ガス状の前駆体に繰り返し曝されて、指定された厚さまで成長する。従来のパッケージ（例えばエポキシ樹脂により結合された１つ以上の層を備えたパッケージ）は、エポキシ樹脂に、空気の通過を許容するのに十分大きな１つ以上の間隙が含まれている場合があるため、空気およびその他の環境成分がパッケージの壁に侵入することを許容する場合がある。ＡＬＤ層は、一度に１つの前駆体が堆積させられるため、このような間隙を含んでおらず、空気およびその他の環境成分の侵入を効果的に防ぐ。
ウェハを個々の回路に切り分け（ダイシング）、次いでデバイスをパッケージングする、より慣例的な方法とは対照的に、ウェハレベルパッケージまたはウェハレベルチップスケールパッケージ（ＷＬＰ）は、デバイス（例えばＭＥＭＳ、ＤＭＤ、集積回路（ＩＣ）等）をパッケージングするために用いられる一方で、デバイスは、ウェハの一部である。ＷＬＰは、ウェハの製造、パッケージング、テスト、および焼付けをウェハレベルで統合し、シリコンに始まり顧客に出荷するまでデバイスが受ける製造プロセスを能率的にすることができる。ＷＬＰには、デバイス連結プロセスおよびデバイス保護プロセスを含むためにウェハ製造プロセスを延長するステップが含まれていてよい。ＷＬＰには、パッケージの上下の外層および電気的なバンプ（すなわちはんだバンプ）を、依然としてウェハ内にあるうちにデバイスに取り付けてから、ウェハをダイシングするステップが含まれる。
本明細書に記載の実施形態では、ＷＬＰで形成される電気コンポーネントパッケージは、ガラス基板、挿入パネル、金属シード層、およびＣＭＯＳウェハ等のウェハを積層させることにより形成され得る。挿入パネルは、半透明のガラスパネルとＣＭＯＳウェハとの間に気密封止を形成するＡＬＤ式に堆積させられた誘電体コーティングにより、ガラス基板に対して封止されている。ガラスパネルは、光がパッケージ内のデバイスに到達することを可能にし、ＣＭＯＳウェハは、１つ以上の外部デバイスとの電気的な接続部を提供する。いくつかの実施形態では、その他の層、例えば限定はしないが、望ましくない光がパッケージに侵入することを防ぐ金属（例えばクロム）開口層が含まれていてもよい。
ＡＬＤ層でデバイスキャビティを気密に封止することは、酸素および湿分等の周囲雰囲気成分への曝露の防止により、ＭＥＭＳの耐用年数を延ばすことができる。さらに、１つのガラス基板上に複数の挿入パネルを位置決めすることができかつ１つのウェハ上に複数のＭＥＭＳを位置決めすることができるため、一度に複数の電気コンポーネントパッケージのアレイを形成してから個別のコンポーネントに「ダイシング」することができ、製造時間およびコストが減じられ、ひいては歩留まりが向上することになる。
図１および図２を参照すると、図１は、気密封止電気コンポーネントパッケージ１００の１つの例示的な実施形態を概略的に示す分解図であり、気密封止電気コンポーネントパッケージ１００は、ガラス基板１０２、開口層１０４、エポキシ樹脂層１０５によりガラス基板１０２に結合される挿入パネル１０６、挿入パネル１０６と金属シード層１１０との間の誘電体コーティング１０８、およびウェハ１１２を含んでいる。図２は、組み立てられた気密封止電気コンポーネントパッケージの横断面図である。挿入パネル１０６は、ガラス基板１０２とウェハ１１２とにより密閉されたデバイスキャビティ１１４を包囲している。デバイスキャビティ１１４は一般に、ＭＥＭＳ、ＤＭＤ、ＣＣＤ等のデバイス１１６、またはデバイスキャビティ１１４内でウェハ１１２に取り付けられた、いくつかの別のタイプのデバイスを収容している。
いくつかの実施形態では、ガラス基板１０２、開口層１０４、挿入パネル１０６、金属シード層１１０、およびウェハ１１２のうちの１つ以上が、これらの間に配置されたいかなる接着剤、ポリマー層、コーティング層等も無しに、共に融合されている。別の実施形態では、複数の層のうちの１つ以上が、エポキシ樹脂接着剤等といった接着剤を用いて共に結合（例えば接着）されている。
ガラス基板１０２は、任意の適当な組成を有していてよくかつ任意の適当な方法を用いて製造され得る。適当なガラス組成の例には、アルカリ土類アルミノホウケイ酸ガラス、ホウケイ酸亜鉛ガラス、およびソーダ石灰ガラスならびに酸化マグネシウム、イットリア、ベリリア、アルミナ、またはジルコニアにより強化されたガラスセラミックスといったガラスセラミックスが含まれていてよい。一般に、ガラス基板１０２およびガラス基板１０２内に形成され得るあらゆる層は、２０１６年５月１７日付けで発行された”Machining of Fusion-Drawn Glass Laminate Structures Containing a Photomachinable Layer”と題された米国特許第９３４０４５１号明細書、２０１７年３月１６日付けで公開された”Glass Article and Method for Forming the Same”と題された米国特許出願公開第２０１７／００７３２６６号明細書、および２０１７年１１月６日付けで出願された”Precision Structured Glass Articles, Integrated Circuit Packages, Optical Devices, Microfluidic Devices, and Methods for Making the Same”と題された米国仮特許出願第６２／５８２２９７号明細書に開示された、いずれの組成を有していてもよいかまたはいずれの方法を用いて製造されていてもよく、よって前記各明細書は、参照によりその全体が本明細書中に組み込まれている。ただし、別のガラス組成および／またはガラス積層体もガラス基板用に考慮され得るということを理解されたい。いくつかの実施形態では、ガラス基板１０２は０．１〜１．７ｍｍの厚さを有していてよい。いくつかの実施形態では、ガラス基板１０２は０．２〜１．６ｍｍの厚さを有していてよい。いくつかの実施形態では、ガラス基板は０．３〜１．５ｍｍの厚さを有していてよい。いくつかの実施形態では、ガラス基板は０．５〜１．３ｍｍの厚さを有していてよい。いくつかの実施形態では、挿入層は０．０５〜０．４５ｍｍの厚さを有していてよい。いくつかの実施形態では、挿入層は０．１〜０．４ｍｍの厚さを有していてよい。いくつかの実施形態では、挿入層は０．１５〜０．３５ｍｍの厚さを有していてよい。
開口層１０４は、ガラス基板１０２の少なくとも１つの表面上に形成され得る。例えば、図１に示す実施形態では、開口層１０４は、挿入パネル１０６とガラス基板１０２との間でガラス基板１０２上に配置されている。開口層１０４は、望ましくない光がデバイス１１６に到達することを防止する。例えば、ＭＥＭＳがＤＭＤである場合には、開口層１０４は、ＤＭＤの１つ以上のマイクロミラーで反射されることになる光のみがデバイスのデバイス外層を通過するように１つ以上のマイクロミラーに到達することを可能にする。つまり、開口層１０４は、光が、開口層１０４に形成された開口１０９を通過することだけを可能にする。よって、開口層１０４の部分は不透明でありかつ／または光を反射してよい。複数の実施形態において、開口層１０４はクロム開口を含んでいてよい。さらに別の実施形態では、開口層１０４は銀、金、タングステン、スズ、銅、白金、またはいくつかの別の金属を含んでいてよい。いくつかの実施形態では、開口層は１００〜６００ｎｍの厚さを有していてよい。いくつかの実施形態では、開口層は２００〜５００ｎｍの厚さを有していてよい。いくつかの実施形態では、開口層は３００〜４００ｎｍの厚さを有していてよい。
気密封止電気コンポーネントパッケージ１００の図示の挿入パネル１０６は、ガラス基板１０２とウェハ１１２との間に延在し、デバイス１１６を収容するためのデバイスキャビティ１１４を形成していてよい。挿入パネル１０６は、ケイ素、二酸化ケイ素、またはその他の任意の適当な材料のうちの１つ以上から形成され得る。挿入パネル１０６は、ＵＶ硬化型のエポキシ樹脂、例えばエポキシ樹脂層１０５等のエポキシ樹脂を用いてガラス基板１０２に結合され得る。
図２に示すように、誘電体コーティング１０８が挿入パネル１０６、エポキシ樹脂層１０５、および開口層１０４を密閉し、挿入パネル１０６をガラス基板１０２に対して気密に封止することで、挿入パネル１０６、エポキシ樹脂層１０５、および開口層１０４を共に封止しかつ気密に封止されたデバイスキャビティ１１４を形成してよい。複数の実施形態において、誘電体コーティング１０８は、ガラス基板１０２の上面１０２ａの少なくとも一部および底面１０２ｂの少なくとも一部に被着され得る。いくつかの実施形態では、誘電体コーティング１０８は、屈折率が異なる複数の材料層を含んでいてよい。これらの層は、入射光１０７の特定の波長をフィルタリングまたは反射するための光学フィルタを形成し得る。例えば限定はしないが、誘電体コーティング１０８は低帯域および／または高帯域の光学フィルタを含んでいてよい。１つ以上の実施形態において、誘電体コーティングは、反射防止フィルタ、ＵＶカットフィルタ、および／またはＵＶ・赤外線（ＩＲ）カットフィルタのうちの１つ以上であり得る多層光学コーティングを含んでいてよい。追加的または代替的に、誘電体コーティング１０８はいずれの帯域通過、帯域拒絶、低域、または高域光学コーティングであってもよい。
いくつかの実施形態では、誘電体コーティング１０８は積層コーティングであってもよい。積層コーティングは、屈折率が異なる１つ以上の層を含んでいてよい。例えば、１つの例示的な積層コーティングは、高屈折率の光学材料と低屈折率の光学材料とを交互に含んでいてよい。低屈折率の材料は、限定はしないがＭｇＦ２、ＳｉＯ２を含んでいてよい。高屈折率の材料は、限定はしないがＨｆＯ２、ＴｉＯ２、Ｎｂ２Ｏ５、ＺｒＯ２、Ｙ２Ｏ３を含んでいてよい。いくつかの実施形態では、１つの例示的な積層コーティングは、１つ以上の中屈折率の材料を含んでいてよい。中屈折率の材料は、限定はしないがＡｌ２Ｏ３を含んでいてよい。いくつかの実施形態では、積層コーティングは次のＡｌＦ３、ＺｎＯ、Ｔａ２Ｏ５、Ｉｎ２Ｏ３、ＳｎＯ２、ＬａＦ３、ＧｄＦ３のうちの１つ以上を含んでいてよい。
誘電体コーティング１０８は、電気コンポーネントパッケージ１００の１つ以上の露出面にわたり均一な厚さを有していてよいかまたは１つ以上の露出面にわたり不均一な厚さを有していてよい。例えば、いくつかの実施形態では、誘電体コーティング１０８は、入射光１０７の角度強度に影響を及ぼすように誘電体コーティング１０８が被着された電気コンポーネントパッケージ１００の外面に沿って変化する厚さｔ’，ｔ’’でもって被着され得る。いくつかの実施形態では、誘電体コーティングの厚さは２００〜１０００ｎｍである。いくつかの実施形態では、誘電体コーティングの厚さは３００〜９００ｎｍである。いくつかの実施形態では、誘電体コーティングの厚さは５００〜７００ｎｍである。
本明細書で述べたように、誘電体コーティング１０８は、例えば原子層堆積（ＡＬＤ）、またはいくつかの別のタイプの化学的堆積といった、化学蒸着（ＣＶＤ）プロセスを用いて被着され得る。いくつかの実施形態では、誘電体コーティング１０８の１つ以上の層を堆積させるために、気相シリコン前駆体が気相酸素前駆体と協調して使用される。誘電体コーティング１０８の層を堆積させるためには、様々な気相シリコン前駆体および酸素前駆体が使用され得る。シリコン前駆体と酸素前駆体との化合物の一例には、Ｏ３と化合したトリス（ジメチルアミド）シラン（ＴＤＭＡＳ）が含まれる。別のシリコン前駆体には、限定はしないがビス（ジエチルアミノ）シラン（ＢＤＥＡＳ）、およびＳＡＭ−２４が含まれる。さらに別の実施形態では、誘電体コーティング１０８の１つ以上の層を堆積させるために、ハフニウム気相前駆体が酸素気相前駆体と協調して使用される。例えば、誘電体コーティング１０８の層を堆積させるために、テトラキス（ジメチルアミノ）ハフニウム（ＩＶ）（ＴＤＭＡＨ）がＨ２Ｏと反応させられてよい。さらに別の実施形態では、マグネシウム気相前駆体がフッ素気相前駆体と化合させられて使用され得る。例示的なマグネシウム前駆体には、限定はしないがＭｇ（ｔｈｄ）２、ビス（シクロペンタジエニル）マグネシウム、ビス（ペンタメチルシクロペンタジエニル）マグネシウム、およびビス（エチルシクロペンタジエニル）マグネシウムが含まれる。例示的なフッ素前駆体には、限定はしないがＨＦ、ＮＦ３、ＣＦ４、ＳＦ６、ＴａＦ５、ＴｉＦ４、およびＮＨ４Ｆが含まれる。
誘電体コーティング１０８は、挿入パネル１０６、エポキシ樹脂層１０５、開口層１０４、およびガラス基板１０２の内面および外面に、共にデバイスキャビティ１１４を形成するこれらのコンポーネントを誘電体コーティング１０８が取り囲んで密閉するように被着され得る。簡単に図２および図３を参照すると、ガラス基板上に複数の電気コンポーネントパッケージ１００を同時に形成するために、開口層１０４、エポキシ樹脂層１０５、挿入パネル１０６、および誘電体コーティング１０８のアレイが、ガラス基板１０２に被着され得る。次いでガラス基板の上面１０２ａおよび底面１０２ｂ（およびこれらに配置された任意の追加的な層）はそれぞれ、複数のデバイスキャビティ１１４を形成するように誘電体コーティングによりコーティングされ得る。図３Ａには、例示的なガラス基板１０２の上面１０２ａが示されており、図３Ｂには、ガラス基板１０２がウェハ１１２と結合され、複数の個別の電気コンポーネントパッケージ１００にダイシングされる前の、例示的なガラス基板の底面１０２ｂが示されている。つまり、図３Ａに示す図には、ガラス基板１０２の上面１０２ａに積層させられたいくつかの挿入パネル１０６が示されており、図３Ｂには、透明なガラス基板１０２の底面１０２ｂを通して見た開口層１０４が示されている。
再び図１および図２を参照すると、誘電体コーティング１０８上には金属シード層１１０が堆積され得る。複数の実施形態において、金属シード層１１０は、スパッタリング、プラズマスパッタリング等の物理蒸着（ＰＶＤ）、またはイオン堆積スパッタリング、蒸着、電気めっき、化学蒸着（ＣＶＤ）、または原子層堆積（ＡＬＤ）を用いて堆積させられてよい。いくつかの実施形態では、金属シード層１１０は、パラジウム、白金、金、銀、アルミニウム、チタン、クロム、鉄、コバルト、ニッケル、銅、および亜鉛のうちの１つ以上を含んでいてよい。金属シード層１１０と誘電体コーティング１０８との間のインタフェースは、湿分および酸素等の空気の環境成分の侵入に対して不透過性であってよく、これにより、金属シード層１１０が誘電体コーティング１０８に被着されると、金属シード層１１０と誘電体コーティング１０８との間のインタフェースは、環境成分がデバイスキャビティ１１４に侵入することを阻止し、これによりデバイスキャビティ１１４を気密に封止する。
（「基板」、「ウェハ基板」または（「ＣＭＯＳ」は単に１つのタイプのウェハのみに当てはまるものであり、各実施形態はＣＭＯＳウェハに限定されないが）「ＣＭＯＳウェハ」とも呼ばれる）ウェハ１１２は、シリコンまたは二酸化ケイ素等の半導体材料を含んでいてよい。いくつかの実施形態では、ウェハ１１２はＣＭＯＳウェハである。ウェハ１１２は、ウェハ・トゥ・ダイ接着技術を用いて第１の側１１２ａにおいて金属シード層１１０に接着され得る。非限定的な接着技術の例には、はんだ付け、ろう付け、融着、共晶接合等が含まれる。１つの例示的な実施形態では、ウェハ１１２はＳｉ−金（Ａｕ）共晶接合プロセスを用いて金属シード層１１０に接着されている。いくつかの実施形態では、ウェハ１１２は、ウェハ１１２と外部コンポーネントとを電気的に接続するためのオーバハング１３２を有していてよい。
なお図１を参照すると、ウェハ１１２はデバイス１１６を有していてよい。具体的には、デバイス１１６はウェハ１１２の第１の側１１２ａに結合されていてよく、ウェハ１１２が、金属シード層１１０と誘電体コーティング１０８とにより挿入パネル１０６に取り付けられている場合には、デバイスキャビティ１１４内に位置決めされている。上述したように、デバイスは、限定はしないがデジタルマイクロミラーディスプレイ（ＤＭＤ）デバイス、またはＣＣＤデバイス等の電気機械デバイスまたはシステムを含む、任意の電気コンポーネントであってよい。デバイス１１６がＤＭＤである実施形態では、ＤＭＤのミラーを含む外面１１６ａがガラス基板１０２に面していてよく、これにより、入射光１０７がガラス基板１０２を通過し、デバイス１１６により電気コンポーネントパッケージ１００の外側に反射し戻されるようになっている。
次に図３Ａ〜図１０を参照して、図１および図２に示した電気コンポーネントパッケージ１００を形成する１つの例示的な方法を説明する。図３Ａには、複数の挿入パネル行１０６ａおよび挿入パネル列１０６ｂを形成するためにガラス基板１０２の上に積層された複数の挿入パネル１０６の平面図が示されている。ウェハ１１２は次のステップで追加されるため、図３Ａには図示されていない。デバイススタックが完成し、ウェハ１１２がデバイススタックと結合されると、複数の挿入パネル１０６の挿入パネル行１０６ａはダイシングされ、気密封止電気コンポーネントパッケージが形成される。
図４には、ガラス基板１０２の図示の部分１０２ｃ（図３Ａ）の側面図が示されている。図示の部分１０２ｃは、別個の電気コンポーネントパッケージ１００の左側になる部分と右側になる部分との間のインタフェースである。図４に示すように、挿入パネル１０６は、ガラス基板パネル１０３を形成するために１つ以上の開口層１０４およびエポキシ樹脂層１０５を介してガラス基板１０２に結合され得る。図３Ａおよび図４を簡単に参照すると、各挿入パネル行１０６ａは、２つの矢印１２で示すように、水平方向において隣り合う挿入パネル１０６の間で２重にダイシングされており、隣り合う挿入パネル１０６の間に２つの平行な間隙１１８が形成されている。ガラス基板１０２は、例えばスクライビングおよびブレーキング、メカニカルソーイング、レーザカッティングを含む、シリコンウェハをダイシングする任意の方法を用いてダイシングされ得る。各挿入パネル列１０６ｂも、垂直方向において隣り合う挿入パネル１０６の間で２重にダイシングされて、垂直方向において隣り合う挿入パネルの間に平行な間隙１１８と同様の平行な間隙を形成していてよい。ガラス基板１０２上で隣り合う挿入パネル１０６の間の２重ダイシングは、各挿入パネル１０６が誘電体コーティング１０８により密閉され得るように誘電体コーティング１０８を堆積させるためのスペースを形成する。個別の挿入パネル１０６を形成するために２つの平行な間隙１１８が形成されると、図５に示すように、ガラス基板パネル１０３の外面に誘電体コーティング１０８が被着され得る。
誘電体コーティング１０８は、ＡＬＤ、ＣＶＤ、または上述したようないくつかの他の化学堆積プロセスを用いて被着され得る。いくつかの実施形態では、誘電体コーティングは、異なる光学特性を有する複数の層を含む、複数のコーティング層を有していてよい。誘電体コーティングは、ガラス基板パネル１０３の外面に被着され、気密に封止されたデバイスキャビティ１１４を形成する。図５に示すように、誘電体コーティング１０８は、開口層１０４とガラス基板１０２との間のインタフェースにおける気密封止を保証するために、ガラス基板１０２と開口層１０４との間のインタフェース１０４ａよりも下に延在していてよい。追加的に、誘電体コーティングは開口層１０４とガラス基板１０２との間の内側のインタフェース１０４ｂにも被着されて、開口層１０４とガラス基板１０２との接触維持を保証してもよい。
次に図６を参照して、誘電体コーティング１０８がガラス基板１０２に被着されると、感光性ポリマー層１２２が、誘電体コーティング１０８の上面１０８ａにわたり、一時的に被着されてよい。金属シード層１１０を被着するときに、感光性ポリマー層１２２により被覆された面の上に金属シード層１１０が堆積してしまうことを防ぐために、感光性ポリマー層１２２は、蒸着ガラス、ポリマー、１つ以上のフォトレジスト、１つ以上のポリイミド、およびその他の適当な層のうちの１つ以上の層を含んでいてよい。感光性ポリマー層１２２は、スピンコーティング技術またはいくつかの他の適当なコーティング技術を用いて堆積され得る。
次に図７を参照すると、金属シード層１１０の堆積準備において、感光性ポリマー層１２２の１つ以上の部分１２４がアセンブリから除去されている。いくつかの実施形態では、除去された感光性ポリマー層１２２の部分１２４は、金属シード層１１０が堆積させられる誘電体コーティング１０８の上面１０８ａを被覆している感光性ポリマー層１２２の部分である。除去されるこれらの部分１２４は、フォトリソグラフィを用いて除去される。具体的には、感光性ポリマー層１２２は、挿入パネル１０６の上の誘電体コーティング１０８の上面１０８ａが露出させられ、これにより誘電体コーティング１０８の上面１０８ａの上に金属シード層１１０を堆積させることができるように除去される。誘電体コーティング１０８の上面１０８ａを覆っていない感光性ポリマー層１２２の部分は、金属シード層１１０を形成する金属が不本意に堆積させられることがないように、除去されない。
図７および図８を参照して、感光性ポリマー層１２２の部分１２４が除去されると、金属シード層１１０が誘電体コーティング１０８の上面１０８ａを覆って配置される。金属シード層１１０は、例えば限定はしないが、Ｔｉ／Ｃｕ合金、ＮｉＣｒ合金、および／またはインコネル（登録商標）等のニッケル基合金を含んでいてよい。金属シード層１１０と誘電体コーティング１０８との間の結合部は、湿分および酸素等の環境成分が、金属シード層１１０と誘電体コーティング１０８との間のインタフェース１１０ａにおいてデバイスキャビティ１１４に侵入することを防止することができるようになっている。
誘電体コーティング１０８の上に金属シード層１１０が配置された状態で、感光性ポリマー層１２２は矢印１４で示す化学またはフォトエッチングプロセスを用いて除去されてよい。感光性ポリマー層１２２を除去すると、デバイスキャビティ１１４が再び開き、誘電体コーティング１０８は、誘電体コーティング１０８を覆う金属シード層１１０と共に所定の位置に残される。図８に示すように、ガラス基板１０２、挿入パネル１０６、誘電体コーティング１０８、および金属シード層１１０は、１つのガラス基板アセンブリ１２６を形成している。
図９を参照すると、ウェハアセンブリ１２８にはウェハ１１２およびデバイス１１６が含まれている。図１０には、ガラス基板アセンブリ１２６の内側１２６ａにおいて挿入パネル１０６のアレイにより形成されたデバイスキャビティ１１４のアレイが、ウェハアセンブリ１２８の内側１２８ａに配置されたデバイス１１６のアレイと合わせられたところが略示されている。ガラス基板アセンブリ１２６は、各デバイスキャビティ１１４が１つのデバイス１１６を含むように、ウェハアセンブリ１２８と整合させられている。図９に示すように、ウェハアセンブリ１２８は、金属シード層１１０に結合され得る。本明細書で説明したように、ウェハアセンブリ１２８は、任意の結合技術を用いて結合され得る。例えば、ウェハアセンブリ１２８は共晶結合を用いて金属シード層１１０に結合され得る。ガラス基板アセンブリ１２６をウェハアセンブリ１２８に結合すると、気密に封止されたデバイスキャビティ１１４のアレイの内部にデバイス１１６のアレイを密閉した複数の気密封止電気コンポーネントパッケージ１００のアレイを含む、気密封止ウェハアセンブリ１３０が形成されることになる。
各電気コンポーネントパッケージ１００を個別のデバイスパッケージに分離するために、気密ウェハアセンブリ１３０は、ガラス基板アセンブリ１２６の側およびウェハアセンブリ１２８の側において、図９および図１０に矢印１６で示すように、２つの垂直な方向にダイシングされる。気密ウェハアセンブリ１３０は、例えばスクライビングおよびブレーキング、メカニカルソーイング、レーザカッティングを含む、ウェハをダイシングする任意の方法を用いてダイシングされ得る。気密ウェハアセンブリ１３０は、気密ウェハアセンブリ１３０の上面１３０ａおよび底面１３０ｂからダイシングされる。気密ウェハアセンブリ１３０をダイシングすると、気密封止電気コンポーネントパッケージのアレイが複数の個別の気密封止電気コンポーネントパッケージ１００に分離される。簡単に図２を参照すると、いくつかの実施形態では、ウェハアセンブリ１３０は、ウェハ１１２の側方から外側に向かってオーバハング１３２が延在し、デバイス１１６と１つ以上の別のデバイスとの間を電気的に接続するためのスペースを残すように、上面１３０ａでダイシングされ得る。
ＡＬＤ層は、挿入パネルをガラス基板に密閉し、気密に封止されたデバイスキャビティを形成するために使用され得ると理解されたい。ＡＬＤ層は、ガラス基板と、ＤＭＤまたはＣＣＤ等のデバイスを有するウェハとの間に配置され得る。ＡＬＤプロセスを用いて個々の前駆体層を堆積させると、酸素、湿分、および他の環境成分が気密に封止されたデバイスキャビティに侵入することを防ぐ、ピンホール漏れの無い封止が生じる。
本明細書に記載の各実施形態に対し、請求する内容の思想および範囲から逸脱すること無しに様々な修正および変更を行うことができる、ということは、当業者にとって明らかであろう。したがって本明細書は、添付の請求項およびその均等物の範囲内でもたらされる、本明細書に記載の様々な実施形態の修正および変更をカバーすることを意図したものである。
以下、本発明の好ましい実施形態を項分け記載する。
実施形態１
電気コンポーネントパッケージであって、
ガラス基板と、
前記ガラス基板上に位置決めされ、デバイスキャビティを有する挿入パネルと、
前記デバイスキャビティが前記ガラス基板、前記挿入パネル、およびウェハにより密閉されるように前記挿入パネル上に位置決めされたウェハと、
前記挿入パネルと前記ウェハとの間に配置された金属シード層と、
誘電体コーティングと
を含み、
前記誘電体コーティングは、
前記挿入パネルを前記ガラス基板に対して気密に封止しており、
前記挿入パネルを前記金属シード層および前記ウェハに対して気密に封止しており、かつ
前記金属シード層を前記ガラス基板に対して気密に封止しており、これにより、前記デバイスキャビティが周囲雰囲気から気密に封止されている、
電気コンポーネントパッケージ。
実施形態２
前記誘電体コーティングの少なくとも一部は、前記デバイスキャビティ内で前記ガラス基板の表面の少なくとも一部に配置されている、実施形態１記載の電気コンポーネントパッケージ。
実施形態３
前記誘電体コーティングの少なくとも一部は、前記挿入パネルにより形成された前記デバイスキャビティの側壁に配置されている、実施形態１記載の電気コンポーネントパッケージ。
実施形態４
前記誘電体コーティングの少なくとも一部は、前記挿入パネルと前記ガラス基板との間に配置されている、実施形態３記載の電気コンポーネントパッケージ。
実施形態５
前記挿入パネルと前記ガラス基板との間に配置された前記誘電体コーティングの前記部分は、前記デバイスキャビティ内にある、実施形態４記載の電気コンポーネントパッケージ。
実施形態６
前記挿入パネルと前記ガラス基板との間に配置された前記誘電体コーティングの前記部分は、前記挿入パネルにより形成された前記デバイスキャビティの前記側壁に配置された前記誘電体コーティングにつながっている、実施形態５記載の電気コンポーネントパッケージ。
実施形態７
前記誘電体コーティングは、前記ガラス基板の、前記ウェハとは反対の側の外面に配置されている、実施形態１記載の電気コンポーネントパッケージ。
実施形態８
前記挿入パネルと前記ガラス基板との間には、クロム開口およびエポキシ樹脂層が配置されている、実施形態１記載の電気コンポーネントパッケージ。
実施形態９
前記クロム開口は、前記デバイスキャビティ内で前記ガラス基板の表面に直接に配置されている、実施形態８記載の電気コンポーネントパッケージ。
実施形態１０
前記エポキシ樹脂層は、エポキシ樹脂層開口を含む、実施形態８記載の電気コンポーネントパッケージ。
実施形態１１
前記誘電体コーティングは、反射防止フィルタである、実施形態１記載の電気コンポーネントパッケージ。
実施形態１２
前記誘電体コーティングは、前記ガラス基板の外面に配置されており、前記ガラス基板の前記外面に配置された前記誘電体コーティングは少なくとも、高屈折率の光学材料および低屈折率の光学材料を含む、実施形態１１記載の電気コンポーネントパッケージ。
実施形態１３
前記ガラス基板の前記外面に配置された前記誘電体コーティングは、高屈折率の光学材料と低屈折率の光学材料とを交互に含む、実施形態１２記載の電気コンポーネントパッケージ。
実施形態１４
気密封止電気コンポーネントパッケージを形成する方法であって、
ガラス基板上に、デバイスキャビティを有する挿入パネルを積層するステップと、
前記挿入パネルおよび前記ガラス基板に誘電体コーティングを被着するステップと、
前記挿入パネル上に金属シード層を堆積させるステップと、
前記挿入パネル上に堆積させられた前記金属シード層にウェハを結合して周囲雰囲気から前記デバイスキャビティを閉鎖するステップと
を含み、これにより、前記誘電体コーティングおよび前記金属シード層が、周囲雰囲気から前記デバイスキャビティを気密に封止している、方法。
実施形態１５
前記ガラス基板の、前記ウェハとは反対の側の外面に前記誘電体コーティングを被着するステップをさらに含む、実施形態１４記載の方法。
実施形態１６
前記誘電体コーティングは、反射防止フィルタを含む、実施形態１５記載の方法。
実施形態１７
前記挿入パネルと前記ガラス基板との間において、前記誘電体コーティングにより前記ガラス基板に対してクロム開口を封止する、実施形態１４記載の方法。
実施形態１８
前記ガラス基板は、複数のデバイスキャビティを含む複数の挿入パネルを含み、
前記複数の挿入パネルにウェハを被着して、周囲雰囲気から前記複数のデバイスキャビティを閉鎖することにより、複数の気密封止電気コンポーネントパッケージを形成する、実施形態１４記載の方法。
実施形態１９
前記複数の気密封止電気コンポーネントパッケージをそれぞれ分離するステップをさらに含む、実施形態１８記載の方法。
実施形態２０
前記複数の気密封止電気コンポーネントパッケージをそれぞれ、２重ダイシング技術を用いて別の各前記気密封止電気コンポーネントパッケージから分離する、実施形態１９記載の方法。

Claims (5)

  1. 電気コンポーネントパッケージであって、
    ガラス基板と、
    前記ガラス基板上に位置決めされ、デバイスキャビティを有する挿入パネルと、
    前記デバイスキャビティが前記ガラス基板、前記挿入パネル、およびウェハにより密閉されるように前記挿入パネル上に位置決めされたウェハと、
    前記挿入パネルと前記ウェハとの間に配置された金属シード層と、
    誘電体コーティングと
    を含み、
    前記誘電体コーティングは、
    前記挿入パネルを前記ガラス基板に対して気密に封止しており、
    前記挿入パネルを前記金属シード層および前記ウェハに対して気密に封止しており、かつ
    前記金属シード層を前記ガラス基板に対して気密に封止しており、これにより、前記デバイスキャビティが周囲雰囲気から気密に封止されている、
    電気コンポーネントパッケージ。
  2. 前記誘電体コーティングの少なくとも一部は、前記デバイスキャビティ内で前記ガラス基板の表面の少なくとも一部に配置されている、請求項１記載の電気コンポーネントパッケージ。
  3. 前記誘電体コーティングの少なくとも一部は、前記挿入パネルにより形成された前記デバイスキャビティの側壁に配置されている、請求項１記載の電気コンポーネントパッケージ。
  4. 前記誘電体コーティングは、前記ガラス基板の、前記ウェハとは反対の側の外面に配置されている、請求項１記載の電気コンポーネントパッケージ。
  5. 前記挿入パネルと前記ガラス基板との間には、クロム開口およびエポキシ樹脂層が配置されている、請求項１記載の電気コンポーネントパッケージ。
JP2021506416A 2018-08-07 2019-07-31 気密封止パッケージ Pending JP2021533565A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862715523P 2018-08-07 2018-08-07
US62/715,523 2018-08-07
PCT/US2019/044297 WO2020033193A1 (en) 2018-08-07 2019-07-31 Hermetically sealed package

Publications (1)

Publication Number Publication Date
JP2021533565A true JP2021533565A (ja) 2021-12-02

Family

ID=67742961

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021506416A Pending JP2021533565A (ja) 2018-08-07 2019-07-31 気密封止パッケージ

Country Status (4)

Country Link
US (1) US11264296B2 (ja)
JP (1) JP2021533565A (ja)
CN (1) CN112585082A (ja)
WO (1) WO2020033193A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210098635A1 (en) * 2019-09-30 2021-04-01 Texas Instruments Incorporated Windowed wafer assemblies having interposers
US11139232B2 (en) * 2020-03-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834840A (en) 1995-05-25 1998-11-10 Massachusetts Institute Of Technology Net-shape ceramic processing for electronic devices and packages
US6368899B1 (en) 2000-03-08 2002-04-09 Maxwell Electronic Components Group, Inc. Electronic device packaging
US7426067B1 (en) 2001-12-17 2008-09-16 Regents Of The University Of Colorado Atomic layer deposition on micro-mechanical devices
US20040232535A1 (en) * 2003-05-22 2004-11-25 Terry Tarn Microelectromechanical device packages with integral heaters
US7142375B2 (en) 2004-02-12 2006-11-28 Nanoopto Corporation Films for optical use and methods of making such films
TWI284966B (en) * 2006-01-12 2007-08-01 Touch Micro System Tech Method for wafer level package and fabricating cap structures
US20080248613A1 (en) * 2006-09-27 2008-10-09 Dongmin Chen Method of Forming a Micromechanical Device with Microfluidic Lubricant Channel
US20080112037A1 (en) * 2006-11-10 2008-05-15 Spatial Photonics, Inc. Hermetic sealing of micro devices
WO2009038686A2 (en) * 2007-09-14 2009-03-26 Tessera Technologies Hungary Kft. Hermetic wafer level cavity package
US20090289349A1 (en) * 2008-05-21 2009-11-26 Spatial Photonics, Inc. Hermetic sealing of micro devices
CN101746706A (zh) * 2009-10-16 2010-06-23 华中科技大学 Mems圆片级真空封装横向互连结构及其制造方法
US8969132B2 (en) 2010-09-20 2015-03-03 Nuvotronics, Llc Device package and methods for the fabrication thereof
EP2608255A1 (en) * 2011-12-23 2013-06-26 Micronit Microfluidics B.V. Method of bonding two substrates and device manufactured thereby
US8895362B2 (en) * 2012-02-29 2014-11-25 Corning Incorporated Methods for bonding material layers to one another and resultant apparatus
US9340451B2 (en) 2013-02-28 2016-05-17 Corning Incorporated Machining of fusion-drawn glass laminate structures containing a photomachinable layer
JP6639405B2 (ja) 2014-03-13 2020-02-05 コーニング インコーポレイテッド ガラス物品およびその形成方法
US9481572B2 (en) * 2014-07-17 2016-11-01 Texas Instruments Incorporated Optical electronic device and method of fabrication
JP2017181626A (ja) * 2016-03-29 2017-10-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器
TW201909245A (zh) 2017-07-24 2019-03-01 美商康寧公司 精密結構玻璃物件、積體電路封裝、光學元件、微流體元件及其製造方法

Also Published As

Publication number Publication date
CN112585082A (zh) 2021-03-30
US20200051883A1 (en) 2020-02-13
WO2020033193A1 (en) 2020-02-13
US11264296B2 (en) 2022-03-01

Similar Documents

Publication Publication Date Title
JP5374150B2 (ja) 超小型電気機械システムデバイスのための気密封止
US20070029562A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US9670712B2 (en) Multiple pane
JP6814853B2 (ja) 光学フィルタおよびその形成方法
JP5981820B2 (ja) マイクロチャンネルプレート、マイクロチャンネルプレートの製造方法、及びイメージインテンシファイア
US7843643B2 (en) Laminated micromirror package
US20110294305A1 (en) Antireflective Coating
JP2021533565A (ja) 気密封止パッケージ
US20090289349A1 (en) Hermetic sealing of micro devices
JP2006301585A (ja) 光学製品および光学製品の製造方法
TWI525759B (zh) 耐濕包裝
EP2600194B1 (en) Optical filter and analytical instrument
US20150260890A1 (en) Optical part, method for manufacturing optical part, electronic apparatus, and moving object
US20190330054A1 (en) Coated optical element component with a coated optical element and method to produce the same
JP2007156321A (ja) 光学多層膜フィルタの製造方法
JP2008162181A (ja) 積層膜、その積層膜を有する光学素子、および積層膜の製造方法
JP2016086091A (ja) 薄膜付きカバー部材、固体撮像装置及び薄膜付きカバー部材の製造方法
JP2009205070A (ja) Ｕｖ−ｉｒカットフィルターの製造方法とｕｖ−ｉｒカットフィルターおよびカメラチップの製造方法
JP2019062418A (ja) 電子デバイスおよび電子デバイスの製造方法
JP4021191B2 (ja) 輪帯状ｎｄフィルター及びその製造方法
JP2005347304A (ja) 薄膜形成体及びその製造方法並びにその製造に用いるマスキング部材
CN110867530A (zh) Oled器件及其封装方法
CN115616695A (zh) 干涉滤波器以及干涉滤波器的制造方法
TW202205547A (zh) 蓋構件、蓋構件的製造方法、包裝盒及包裝盒的製造方法
JP2008165038A (ja) 光学素子、およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230802

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240313