JP2021521655A - 埋込型半導体パッケージおよびその方法 - Google Patents

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Abstract

本開示は、半導体パッケージ、さらに具体的には、チップが埋め込まれた半導体パッケージを記載する。パッケージは、コアパネルを貫通する開口を有するコアパネルを含む。半導体チップは、チップ開口内に埋め込まれている。モールディングコンパウンドは、コアパネルの一方の側面に沿って配置することができる。いくつかの例では、半導体チップは、モールディングコンパウンド内に埋め込まれている。他の例では、半導体チップは、モールディングコンパウンドに接着されている。本明細書に記載のコアパネルの熱膨張率（ＣＴＥ）値は、半導体チップが使用中に加熱した際のパッケージの反りを低減するように調整することができる。

Description

関連出願の相互参照
本出願は、２０１９年２月２６日に出願された米国仮特許出願第６２／８１０，５０２号明細書に対して、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に基づく優先権および利益を主張し、その内容全体は、以下に完全に記載されているかのように参照により本明細書に組み込まれる。
本開示の実施形態は、一般に、半導体パッケージ、さらに具体的には、チップが埋め込まれた半導体パッケージに関する。
近年、さらに小型でさらに強力な演算装置に対する需要により、高密度再配線層と、バックエンドオブラインのような入出力（Ｉ／Ｏ）ピッチ用の支持とを有する高性能半導体パッケージの開発に対する関心が高まっている。Ｉ／Ｏアプリケーションの数が多いモバイル機器を検討するだけで、小型で高出力の半導体パッケージの分野に対する関心の高まりを理解することができる。今日、これらの必要性に対処するための最も一般的なアプローチは、２．５Ｄシリコンインターポーザである。２．５Ｄシリコンインターポーザは、１つ以上の半導体チップを収容する第１の層と、様々なＩ／Ｏアプリケーションへの１つ以上の半導体チップの接続を「扇状に広げる」第２の層である再配線層（ＲＤＬ）とを提供する。これらのアーキテクチャは、パッケージサイズが大きくなるにつれて非常に高価になる。近年、Ｅｍｂｅｄｄｅｄ Ｓｉ−Ｉｎｔｅｒｃｏｎｎｅｃｔ ＢｒｉｄｇｅおよびＲＤＬファーストアプローチが、さらに大きなパッケージに拡張するための費用効果の高いアーキテクチャとして実証されてきた。ただし、これらのアーキテクチャは、シリコンインターポーザと同様に、バンプが制限されているため、スループットの遅いアセンブリになる傾向がある。
さらに最近では、ウェハレベルファンアウト（ＷＬＦＯ）パッケージの人気が高まっており、これは、このアーキテクチャによって非常に微細なＩ／Ｏピッチに拡張することができ、他にはない電力および信号性能が可能になるためである。今日のＷＬＦＯパッケージのほとんどは、様々な部品を接続するためのエポキシベースのモールディング層を備える。ただし、これらのエポキシベースのＷＬＦＯパッケージは、Ｉ／Ｏアプリケーションのサイズおよび密度の拡大に関して制限を有する場合もある。まず、シリコンダイとパッケージ内の他の部品との熱膨張率（ＣＴＥ）間に大きな不一致が存在する。例えば、単一のパッケージでは、シリコンダイは、約３ｐｐｍ／℃のＣＴＥを有することができ、モールディングコンパウンドは、１０〜１２ｐｐｍ／℃のＣＴＥを有することができ、パッケージが取り付けられる印刷可能回路基板（ｐｒｉｎｔａｂｌｅ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（ＰＣＢ）は、１７〜１８ｐｐｍ／℃のＣＴＥを有することができる。チップと、モールディングコンパウンドと、印刷可能回路基板との間の熱膨張の差により、使用中に装置が加熱すると、モールディングコンパウンド層に重大な反りが生じる可能性がある。
この反りは、現在のエポキシベースのＷＬＦＯパッケージに第２の重大な制限を生じさせる。反りに対抗するために、現在のパッケージはサイズが制限され、したがってＩ／Ｏアプリケーションの数が制限される。現在のエポキシベースのＷＬＦＯパッケージは、例えば、約１５×１５ｍｍの小さなフットプリントに制限される場合がある。しかし、現在の需要、および５Ｇ機能の統合などの将来の需要では、はるかに大きなパッケージ（例えば、５０×５０ｍｍ超）が望まれている。最後に、現在のエポキシベースのＷＬＦＯパッケージはまた、加工中にエポキシモールドが収縮することによって主に引き起こされる、パッケージ内の意図された位置から半導体が移動するダイシフトを起こしやすい。
したがって、必要とされているのは、高いＩ／Ｏ密度など、エポキシベースのＷＬＦＯパッケージの利点を提供するが、反り、限られたフットプリント、およびダイシフトに関連する問題を回避する半導体パッケージアーキテクチャである。
本開示の実施形態は、これらの懸念、ならびに図面と併せて以下の説明を読むことによって明らかになるであろう他の必要性に対処する。簡単に説明すると、本開示の実施形態は、一般に、半導体パッケージ、さらに具体的には、チップが埋め込まれた半導体パッケージに関する。
本発明の例示的な実施形態は、埋込型半導体パッケージを提供する。埋込型半導体パッケージは、第１の側面および第２の側面を有するコアパネルを含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を含むことができる。埋込型半導体パッケージは、第１の側面および第２の側面を有するモールディングコンパウンド層を含むことができ、第１の側面は、コアパネルの第１の側面に近接し、チップ開口内に少なくとも部分的に延びる。埋込型半導体パッケージは、チップ開口内に配置され、かつモールディングコンパウンド層内に少なくとも部分的に配置された第１の半導体チップを含むことができる。第１の半導体チップは、モールディングコンパウンド層に近接する第１の側面と、モールディングコンパウンド層に対向し、コアパネルの第２の側面に近接する第２の側面とを有することができる。第１の半導体チップの第２の側面は、電極を有することができる。埋込型半導体パッケージは、コアパネルの第２の側面に近接して、かつ電極に近接して配置された第１の誘電体層を含むことができる。埋込型半導体パッケージは、第１の誘電体層内に配置され、かつ電極と電気接続する第１の再配線層を含むことができる。埋込型半導体パッケージは、モールディングコンパウンド層の第２の側面に近接し、かつ接触して配置された第２の誘電体層を含むことができる。埋込型半導体パッケージは、第２の誘電体層内に配置され、かつ第１の再配線層と電気接続する第２の再配線層を含むことができる。
本明細書に記載の任意の実施形態では、埋込型半導体パッケージは、第１の再配線層と電気接続する第１の端部と、第２の再配線層と電気接続する第２の端部とを有する導電性材料を含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第２の開口、例えば、貫通開口を含むことができる。導電性材料は、第２の開口を貫通することができる。
本明細書に記載の任意の実施形態では、コアパネルはガラス製であることができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、１０ｐｐｍ／℃を超える熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、コアパネルは、有機積層材料または無機積層材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、石英または金属材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第３の開口を含むことができる。埋込型半導体パッケージは、第３の開口内に配置され、かつモールディングコンパウンド層内に少なくとも部分的に配置された第２の半導体チップを含むことができる。第２の半導体チップは、モールディングコンパウンド層に近接する第１の側面と、モールディングコンパウンド層に対向し、コアパネルの第２の側面に近接する第２の側面とを有することができる。第２の半導体チップの第２の側面は、電極を有することができる。
本明細書に記載の任意の実施形態では、コアパネルは、１００μｍ未満の厚さを有することができる。
本明細書に記載の任意の実施形態では、第１の半導体チップは、コアパネルによって覆われないままであり得る。例えば、コアパネルは、第１の半導体チップを覆って延びなくてもよい。本明細書に記載の任意の実施形態では、半導体パッケージは、追加のコアパネルが第１の半導体チップを覆って延びないように、コアパネルに平行な追加のコアパネルを含まなくてもよい。
本発明の別の例示的な実施形態は、埋込型半導体パッケージを提供する。埋込型半導体パッケージは、第１の側面および第２の側面を有するコアパネルを含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を有することができる。埋込型半導体パッケージは、第１の側面および第２の側面を有するモールディングコンパウンド層を含むことができ、第１の側面は、コアパネルの第１の側面に近接し、チップ開口内に延びない。埋込型半導体パッケージは、チップ開口内に配置された第１の半導体チップを含むことができる。第１の半導体チップは、モールディングコンパウンド層に近接する第１の側面と、モールディングコンパウンド層に対向し、コアパネルの第２の側面に近接する第２の側面とを有することができる。第１の半導体チップの第２の側面は、電極を有することができる。埋込型半導体パッケージは、コアパネルの第２の側面に近接して、かつ電極に近接して配置された第１の誘電体層を含むことができる。埋込型半導体パッケージは、第１の誘電体層内に配置され、かつ電極と電気接続する第１の再配線層を含むことができる。埋込型半導体パッケージは、モールディングコンパウンド層の第２の側面に近接し、かつ接触して配置された第２の誘電体層を含むことができる。埋込型半導体パッケージは、第２の誘電体層内に配置され、かつ第１の再配線層と電気接続する第２の再配線層を含むことができる。
本明細書に記載の任意の実施形態では、第１の半導体チップの第１の側面は、モールディングコンパウンド層の第１の側面に少なくとも部分的に埋め込まれ得る。
本明細書に記載の任意の実施形態では、第１の半導体チップの第１の側面は、接着剤を介してモールディングコンパウンド層の第１の側面に積層され得る。
本明細書に記載の任意の実施形態では、接着剤は、ダイアタッチフィルムであり得る。
本明細書に記載の任意の実施形態では、埋込型半導体パッケージは、第１の再配線層と電気接続する第１の端部と、第２の再配線層と電気接続する第２の端部とを有する導電性材料を含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第２の開口を含むことができる。導電性材料は、第２の開口を貫通することができる。
本明細書に記載の任意の実施形態では、コアパネルはガラス製であることができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、１０ｐｐｍ／℃を超える熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、コアパネルは、有機積層材料または無機積層材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、石英または金属材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第３の開口を含むことができる。埋込型半導体パッケージは、第３の開口内に配置された第２の半導体チップを含むことができる。第２の半導体チップは、モールディングコンパウンド層に近接する第１の側面と、モールディングコンパウンド層に対向し、コアパネルの第２の側面に近接する第２の側面とを有することができる。第２の半導体チップの第２の側面は、電極を有することができる。
本明細書に記載の任意の実施形態では、第２の半導体チップの第１の側面は、モールディングコンパウンド層の第１の側面に少なくとも部分的に埋め込まれ得る。
本明細書に記載の任意の実施形態では、第２の半導体チップの第１の側面は、接着剤を介してモールディングコンパウンド層の第１の側面に積層され得る。
本明細書に記載の任意の実施形態では、コアパネルは、１００μｍ未満の厚さを有することができる。
本明細書に記載の任意の実施形態では、第１の半導体チップは、コアパネルによって覆われないままであり得る。例えば、コアパネルは、第１の半導体チップを覆って延びなくてもよい。本明細書に記載の任意の実施形態では、半導体パッケージは、追加のコアパネルが第１の半導体チップを覆って延びないように、コアパネルに平行な追加のコアパネルを含まなくてもよい。
本発明の別の例示的な実施形態は、埋込型半導体パッケージの製造方法を提供する。方法は、第１の側面および第２の側面を有するコアパネルを作製する工程を含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を含むことができる。方法は、接着剤を用いて、キャリア層にコアパネルの第１の側面を取り付ける工程を含むことができる。方法は、チップ開口内に第１の半導体チップを配置する工程を含むことができる。第１の半導体チップは、キャリア層に近接する電極を含むことができる。方法は、コアパネルの第２の側面にモールディングコンパウンドを塗布する工程を含むことができ、モールディングコンパウンドは、コアパネルの第２の側面を覆って、モールディングコンパウンド層を形成する。モールディングコンパウンドは、チップ開口内に延びて、第１の半導体チップを少なくとも部分的にカプセル化することができる。方法は、モールディングコンパウンドを硬化させる工程を含むことができる。方法は、コアパネルの第１の側面からキャリア層および接着剤を除去する工程を含むことができる。方法は、コアパネルの第１の側面に誘電体材料の第１の層を適用する工程を含むことができる。方法は、モールディングコンパウンド層に誘電体材料の第２の層を適用する工程を含むことができる。方法は、コアパネルおよびモールディングコンパウンド層に第２の開口を作成する工程を含むことができる。第２の開口は、誘電体材料の第１の層から誘電体材料の第２の層まで延びることができる。方法は、第２の開口の壁を金属化してビアを形成する工程を含むことができる。方法は、誘電体材料の第１の層上に第１の再配線層を形成する工程を含むことができる。第１の再配線層は、電極、および金属化壁の第１の端部と電気接続することができる。方法は、誘電体材料の第２の層上に第２の再配線層を形成する工程を含むことができ、第２の再配線層は、金属化壁の第２の端部と電気接続する。
本明細書に記載の任意の実施形態では、方法は、誘電体材料の第３の層を適用して、第１の再配線層を覆う工程を含むことができる。方法は、誘電体材料の第４の層を適用して、第２の再配線層を覆う工程を含むことができる。
本明細書に記載の任意の実施形態では、モールディングコンパウンドを硬化させる工程は、第１の温度でモールディングコンパウンドを硬化させ、次いで、第２の温度でモールディングコンパウンドを硬化させる工程を含むことができる。第１の温度は、第２の温度よりも低くすることができる。
本明細書に記載の任意の実施形態では、コアパネルはガラス製であることができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、１０ｐｐｍ／℃を超える熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、コアパネルは、有機積層材料または無機積層材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、石英または金属材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第３の開口を含むことができる。方法は、第３の開口内に第２の半導体チップを配置する工程を含むことができる。第２の半導体チップは、キャリア層に近接する電極を含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、１００μｍ未満の厚さを有することができる。
本明細書に記載の任意の実施形態では、第１の半導体チップは、コアパネルによって覆われないままであり得る。例えば、コアパネルは、第１の半導体チップを覆って延びなくてもよい。本明細書に記載の任意の実施形態では、半導体パッケージは、追加のコアパネルが第１の半導体チップを覆って延びないように、コアパネルに平行な追加のコアパネルを含まなくてもよい。
本発明の別の例示的な実施形態は、埋込型半導体パッケージの製造方法を提供する。方法は、第１の側面および第２の側面を有するコアパネルを作製する工程を含むことができる。コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を含むことができる。方法は、モールディングコンパウンドの層を作製し、それによってモールディングコンパウンド層を形成する工程を含むことができる。方法は、モールディングコンパウンド層上にコアパネルの第１の側面を配置する工程を含むことができる。方法は、モールディングコンパウンドを硬化させる工程を含むことができる。方法は、チップ開口内に第１の半導体チップを配置する工程を含むことができる。第１の半導体チップは、第１の側面および第２の側面を有することができ、第２の側面は、電極を含むことができる。方法は、モールディングコンパウンド層に第１の半導体チップの第１の側面を接着する工程を含むことができる。方法は、コアパネルの第２の側面に誘電体材料の第１の層を適用する工程を含むことができる。方法は、モールディングコンパウンド層に誘電体材料の第２の層を適用する工程を含むことができる。方法は、コアパネルおよびモールディングコンパウンド層に第２の開口を作成する工程を含むことができる。第２の開口は、誘電体材料の第１の層から誘電体材料の第２の層まで延びることができる。方法は、第２の開口の壁を金属化してビアを形成する工程を含むことができる。方法は、誘電体材料の第１の層上に第１の再配線層を形成する工程を含むことができる。第１の再配線層は、電極、および金属化壁の第１の端部と電気接続することができる。方法は、誘電体材料の第２の層上に第２の再配線層を形成する工程を含むことができる。第２の再配線層は、金属化壁の第２の端部と電気接続することができる。
本明細書に記載の任意の実施形態では、モールディング層に第１の半導体チップの第１の側面を接着する工程は、第１の半導体チップの第１の側面とモールディング層との間にダイアタッチフィルムを配置する工程を含むことができる。
本明細書に記載の任意の実施形態では、方法は、誘電体材料の第３の層を適用して、第１の再配線層を覆う工程を含むことができる。方法は、誘電体材料の第４の層を適用して、第２の再配線層を覆う工程を含むことができる。
本明細書に記載の任意の実施形態では、モールディングコンパウンドを硬化させる工程は、第１の温度でモールディングコンパウンドを硬化させ、次いで、第２の温度でモールディングコンパウンドを硬化させる工程を含むことができる。第１の温度は、第２の温度よりも低くすることができる。
本明細書に記載の任意の実施形態では、コアパネルはガラス製であることができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、ガラスは、１０ｐｐｍ／℃を超える熱膨張率を有することができる。
本明細書に記載の任意の実施形態では、コアパネルは、有機積層材料または無機積層材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、石英または金属材料のうちの少なくとも１つを含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、コアパネルの第１の側面から第２の側面まで延びる第３の開口を含むことができる。方法は、第３の開口内に第２の半導体チップを配置する工程を含むことができ、第２の半導体チップは、第１の側面および第２の側面を有し、第２の側面は、電極を含むことができる。方法は、モールディングコンパウンド層に第２の半導体チップの第１の側面を接着する工程を含むことができる。
本明細書に記載の任意の実施形態では、モールディング層に第２の半導体チップの第１の側面を接着する工程は、第２の半導体チップの第１の側面とモールディング層との間にダイアタッチフィルムを配置する工程を含むことができる。
本明細書に記載の任意の実施形態では、コアパネルは、１００μｍ未満の厚さを有することができる。
本明細書に記載の任意の実施形態では、第１の半導体チップは、コアパネルによって覆われないままであり得る。例えば、コアパネルは、第１の半導体チップを覆って延びなくてもよい。本明細書に記載の任意の実施形態では、半導体パッケージは、追加のコアパネルが第１の半導体チップを覆って延びないように、コアパネルに平行な追加のコアパネルを含まなくてもよい。
本発明のこれらおよび他の態様は、以下の「発明を実施するための形態」および添付の図に記載されている。本発明の実施形態の他の態様および特徴は、図と協調して本発明の特定の例示的な実施形態の以下の説明を検討することにより、当業者に明らかになるであろう。本発明の特徴は、特定の実施形態および図に関連して説明され得るが、本発明のすべての実施形態は、本明細書で説明される特徴のうちの１つ以上を含むことができる。さらに、１つ以上の実施形態は、特定の有利な特徴を有するものとして説明され得るが、そのような特徴のうちの１つ以上は、本明細書で説明される本発明の様々な実施形態とともに使用されてもよい。同様に、例示的な実施形態は、装置、システムまたは方法の実施形態として以下で説明され得るが、そのような例示的な実施形態は、本発明の様々な装置、システムおよび方法で実施され得ることを理解されたい。
ここで、添付の図を参照するが、これらの図は必ずしも縮尺通りに描かれているわけではない。
図１は、本開示のいくつかの実施形態による、チップ開口内に延びるモールディングコンパウンド層を有する埋込型半導体パッケージの概略断面図である。
図２は、本開示のいくつかの実施形態による、モールディングコンパウンド層を有しない埋込型半導体パッケージの概略断面図である。
図３は、本開示のいくつかの実施形態による、平面モールディングコンパウンド層に接着された半導体チップを有する埋込型半導体パッケージの概略断面図である。
図４は、本開示のいくつかの実施形態による、モールディングコンパウンド層を有しない埋込型半導体パッケージの概略断面図である。
図５は、本開示のいくつかの実施形態による、複数の半導体チップを有する埋込型半導体パッケージの概略断面図である。
図６は、本開示のいくつかの実施形態による、表面実装型半導体チップを有する埋込型半導体パッケージの概略断面図である。
図７Ａは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｂは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｃは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｄは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｅは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｆは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｇは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｈは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｉは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｊは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図７Ｋは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。
図８Ａは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｂは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｃは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｄは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｅは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｆは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｇは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。 図８Ｈは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。
図９は、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造する例示的な方法のフローチャートである。
図１０は、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造する例示的な方法のフローチャートである。
本開示の特定の実施形態が詳細に説明されているが、他の実施形態が企図されることを理解されたい。したがって、本開示の範囲が、以下の説明に記載されている、または図面に示されている構成要素の構成および配置の詳細に限定されることは意図されていない。本開示の他の実施形態は、様々な方法で実施または実行することができる。また、実施形態を説明する際に、明確性を期すために特定の専門用語が使用される。各用語は、当業者が理解するその最も広い意味を企図し、同様の様態で機能して同様の目的を達成するすべての技術的等価物を含むことが意図される。
本明細書および添付の特許請求の範囲で使用される場合、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明確に別段の指示をしない限り、複数の参照を含むことにも留意されたい。「１つの（ａ）」成分を含有する組成物への言及は、指定されたものに加えて他の成分を含むように意図される。
範囲は、本明細書では、「約」または「ほぼ」または「実質的に」ある特定の値から、および／または「約」または「ほぼ」または「実質的に」別の特定の値までとして表現され得る。そのような範囲が表現される場合、他の例示的な実施形態は、１つの特定の値から、および／または他の特定の値までを含む。
本明細書では、「有する（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」または「含む（ｉｎｃｌｕｄｅｓ）」などの用語の使用は、非制限的であり、「含む（ｃｏｍｐｒｉｓｉｎｇ）」または「含む（ｃｏｍｐｒｉｓｅｓ）」などの用語と同じ意味を有することを意図し、他の構造、材料または行為の存在を排除するものではない。同様に、「することができる（ｃａｎ）」または「してもよい（ｍａｙ）」などの用語の使用は、非制限的であり、その構造、材料または行為が必要ではないことを反映することを意図しているが、そのような用語を使用しない場合でも、その構造、材料または行為が不可欠であることを反映することを意図するものではない。構造、材料または行為が不可欠であると現在考えられる範囲で、それらは不可欠と認められる。
１つ以上の方法工程の言及は、明示的に識別されたそれらの工程の間の追加の方法工程または介在する方法工程の存在を排除しないことも理解されたい。さらに、用語「工程」は、使用される方法の異なる態様を暗示するために本明細書で使用され得るが、この用語は、個々の工程の順序が明示的に要求される場合を除いて、本明細書に開示される様々の工程間のいかなる特定の順序を示唆すると解釈されるべきではない。
本開示の様々な要素を構成するものとして以下に記載される構成要素は、例示的であり、限定的ではないことを意図している。本明細書に記載の構成要素と同じまたは類似の機能を実行するであろう多くの好適な構成要素は、本開示の範囲内に含まれることが意図される。本明細書に記載されていないそのような他の構成要素は、例えば、限定するものではないが、ここに開示される主題の開発後に開発される同様の構成要素を含むことができる。さらに、本明細書に記載の構成要素は、本開示内の任意の他の構成要素に適用され得る。一実施形態に関連して特徴または構成要素を単に説明することは、特徴または構成要素が別の実施形態とともに使用される、または別の実施形態に関連付けられることを排除するものではない。
本開示の原理および特徴の理解を容易にするために、様々な例示的な実施形態を以下に説明する。特に、ここに開示される主題は、半導体パッケージ、特に、パネル層および埋込型半導体チップを備える半導体パッケージに照らして説明される。ただし、本開示はそれほど限定されたものではなく、他の状況に適用することができる。例えば、本開示のいくつかの例は、他のマイクロスケールの電子機器の製造を改善し得る。本明細書に記載の多くの例がモールディングコンパウンド層を含むことも理解されるであろうが、パッケージは、モールディングコンパウンドを用いず製造されることが企図される。例えば、限定するものではないが、本明細書に記載の半導体チップは、誘電体材料の層内にカプセル化する、および／または誘電体材料の層に接着することができる。これらの実施形態は、本開示の範囲内で企図される。したがって、本開示が、パネル層と、パネル層内に埋め込まれた半導体チップと、モールディングコンパウンド層とを備える半導体パッケージに照らして説明される場合、他の実施形態が、言及されたものの代わりになり得ることが理解されるであろう。
上記のように、半導体パッケージの最近の傾向には、チップと有線接続とをウェハレベルファンアウト（ＷＬＦＯ）パッケージに一緒にパッケージングすることが含まれる。これらのＷＬＦＯパッケージは通常、エポキシモールド内に埋め込まれたチップを含み、銅接続の再配線層（ＲＤＬ）がモールド内に配置される。ＲＤＬの一端にはチップの電極への接続があり、ＲＤＬの他端には複数の入出力（Ｉ／Ｏ）接続がある。例えば、ＲＤＬの第２の端部は、Ｉ／Ｏ装置または印刷可能回路基板（ＰＣＢ）に接続することができる。この層状ＲＤＬ設計は半導体パッケージのＩ／Ｏ密度を増加させるが、モールドコンパウンドアーキテクチャは大型パッケージへの拡大に関して制限される。モールドコンパウンドにより誘発されるダイシフトは、現在のＷＬＦＯパッケージに関連する重大な問題の１つである。モールドコンパウンドには、コンパウンド層の加工により、重大な反りも発生する。もう１つの重大な問題は、モールドコンパウンドとコンパウンド内に埋め込まれている半導体チップとの間の熱膨張率（ＣＴＥ）の不一致である。例えば、シリコンダイのＣＴＥは３ｐｐｍ／℃まで低くなり得るが、今日の半導体パッケージの多くに使用されているモールディングコンパウンドは、１０ｐｐｍ／℃を超えるＣＴＥを有し得る。ダイが加熱すると、予測されるように、またチップに期待される処理能力が増える場合にのみ悪化するように、ダイの周りのモールディングがチップよりも膨張し、チップにかなりの量の応力がかかる。
ＣＴＥの不一致は、上記の反りをさらに増加させる可能性があり、これにより、パネルスケール加工が妨げられる可能性がある。その結果、高帯域幅の演算では、大きなパッケージ（例えば、４０ｘ４０ｍｍ超）に現在のＷＬＦＯ技術を使用することは困難である。本開示は、ＷＬＦＯアーキテクチャに関連する問題に対する解決策を提供する。本発明は、バックエンドオブライン（ＢＥＯＬ）配線を使用して単一チップ上に集積されたかのように同じ密度を有するが、性能、電力効率およびコストが改善されたパッケージレベルで異種ＩＣを集積するためのプラットフォームを提供することができる。
本開示の様々な実施形態では、埋込型半導体パッケージは、パッケージの様々な構成要素を収容するための複数の層を含むことができる。埋込型半導体パッケージは、コアパネルを貫通する複数の開口を備えるコアパネルを含むことができる。一部の開口は１つ以上の半導体チップを収容することができるが、他の開口は、パッケージ下部のＲＤＬにパッケージ上部のＲＤＬを接続するためのスルーパネルビアまたはスルーモールドビアとして機能することができる。本開示全体を通して、用語「埋込型」は、コアパネルの開口内に１つ以上の半導体チップを埋め込むことを指すことができる。いくつかの例では、コアパネルの表面に沿ってモールディングコンパウンド層を設けることができる。いくつかの例では、モールディングコンパウンドが開口内に延びて、半導体チップをカプセル化することができる。半導体チップは、接着剤を介してモールディングコンパウンド層に積層され得る。埋込型半導体パッケージは、ＲＤＬが埋め込まれるか配置され得る誘電体材料の層を含むこともできる。
本開示はまた、本発明の特定の実施形態を製造するための例示的な方法を説明する。上記のように、エポキシモールドの設計は、大規模なアプリケーションでそれらを使用するのを妨げる固有の制限を有する。製造プロセスが、これらの固有の制限の多くを引き起こす可能性がある。例えば、モールドにエポキシを充填するとダイシフトが発生し得、次いで、モールドが加工中または加工後に収縮し得る。反りの問題を軽減するためのいくつかのアプローチには、複数の異なるエポキシ材料を使用して、半導体チップをカプセル化することが含まれる。これには、ダイの周りに１つの材料を使用し、パッケージの本体に別の材料を使用することが含まれ得る。ただし、このアプローチは、製造プロセスの複雑さおよび拡張性を増大させる。本開示は、代わりに、ＣＴＥを調整することが可能な埋込型パネルを使用することによってダイシフトおよび反りを低減する方法を説明し、この設計は、単一のエポキシコンパウンドの使用を可能にする。本明細書に記載のパッケージでは複数のエポキシコンパウンドを使用することができるが、パッケージは、反りおよびダイシフトの問題を解決するために複数のエポキシコンパウンドに依存しない。
埋込型半導体パッケージを提供するための様々な装置および方法が開示され、ここで、装置および方法の例示的な実施形態が、添付の図を参照して説明される。
図１は、本開示のいくつかの実施形態による、チップ開口１０４内に延びるモールディングコンパウンド層１０２を有する埋込型半導体パッケージ１００の概略断面図である。埋込型半導体パッケージ１００は、コアパネル１０６を含むことができる。コアパネル１０６は、半導体パッケージの内部足場を作成するために使用することができる。コアパネル１０６は、材料の薄いシートであり得る。例えば、コアパネル１０６の厚さは、１．００ｍｍ未満であり得（例えば、１０μｍ〜５０μｍ、５０μｍ〜１００μｍ、１００μｍ〜３００μｍ、３００μｍ〜５００μｍ、５００μｍ〜７００μｍまたは５００μｍ〜１．０ｍｍ）、この材料は、パッケージに支持および剛性を提供することができる。
コアパネル１０６に１つ以上の開口を作成して、パッケージの構成要素を収容することができる。例えば、チップ開口１０４は、コアパネル１０６内に配置することができ、チップ開口１０４は、コアパネル１０６の一方の側面から他方の側面まで延びることができる。半導体チップ１０８は、チップ開口１０４内に配置することができる。コアパネル１０６に貫通開口１１０（すなわち、スルーパネルビア）を含む追加の開口を作成して、例えば、貫通開口１１０の壁を金属化してビア１１６を作成することによって、第１のＲＤＬ１１２を第２のＲＤＬ１１４に接続することができる。コアパネル１０６は、パネルが任意の数の半導体チップ１０８を収容するか、任意の数のビア１１６を提供することができるように、任意の数の開口１０４、１１０を有することができる。ビア１１６は、コアパネル１０６を貫通して第１のＲＤＬ１１２を第２のＲＤＬ１１４に接続する導電性材料であり得る。
コアパネル１０６の少なくとも１つの側面に隣接して、モールディングコンパウンド層１０２はモールディングコンパウンド１１８を含むことができる。モールディングコンパウンド１１８は、エポキシモールディングを含むことができる。いくつかの例では、図１に示すように、モールディングコンパウンド１１８およびモールディングコンパウンド層１０２は、チップ開口１０４内に少なくとも部分的に延びることができる。これらの例では、モールディングコンパウンド１１８は、半導体チップ１０８の少なくとも一部をカプセル化することができる。半導体チップ１０８は、電気部品（例えば、Ｉ／Ｏ部品）を取り付けるための１つ以上の電極１２０を含むことができる。いくつかの例では、半導体チップ１０８の一方の側面は電極１２０を含むことができるのに対して、半導体チップ１０８の他方の側面は電極を含まない。これらの例では、半導体チップ１０８の電極を有しない側面は、モールディングコンパウンド層１０２に近接することができる。電極１２０は、モールディングコンパウンド層１０２とは反対を向くことができる。
いくつかの例では、埋込型半導体パッケージ１００は、１つ以上の電極１２０の位置にパッシベーション層１２１を含むことができる。パッシベーション層１２１は、例えば、半導体チップ１０８の性能を改善し、電極１２０の部位での腐食を低減するためなどの表面パッシベーションであり得る。パッシベーション層１２１は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、ポリイミドなどを含むことができる。完全を期すために、図２〜図６に示されるもの、または図７Ａ〜図８Ｈの方法工程を含め、本明細書に記載の任意の実施形態は、パッシベーション層１２１を含むことができることが理解されるであろう。本開示に示されるいくつかの例では、パッシベーション層１２１は、例えば、再配線層がよく見えるようにするために、図から除外され得る。
いくつかの例では、埋込型半導体パッケージ１００は、コアパネル１０６の一方の側面に隣接し、かつ電極１２０に近接する第１の誘電体層１２２を含むことができる。第１のＲＤＬ１１２は、第１の誘電体層１２２内に配置することができる。例えば、第１のＲＤＬ１１２は、誘電体の第１の層がコアパネル１０６に隣接して成膜され、次いで、例えばフォトリソグラフィによって第１の配線パターン１２４が誘電体材料の第１の層上にパターン化されて、第１のＲＤＬ１１２が作成される多段階プロセスで製造することができる。次いで、第１の配線パターン１２４の上に誘電体材料の第２の層を成膜して、第１の誘電体層１２２内に第１のＲＤＬ１１２をカプセル化することができる。第１のＲＤＬ１１２を構成する配線パターン１２４の材料は、限定するものではないが、銅、金、銀、アルミニウム、ニッケル、スズまたはそれらの任意の組合せ（例えば、合金）を含むことができる。第１の配線パターン１２４は、第１の誘電体層１２２を貫通して、１つ以上の電極１２０のための電気接続１２６を作成することができる。
いくつかの例では、第１の配線パターン１２４は、図１に示すように、第１の誘電体層１２２を貫通して、限定するものではないが、アンテナ、他のＩ／Ｏ装置および／または表面実装型半導体チップ（例えば、メモリチップ、中央処理装置、グラフィック処理装置、ロジックチップなど）を含む追加の構成要素のための外部接続１２８を提供することができる。
いくつかの例では、埋込型半導体パッケージ１００は、モールディングコンパウンド層１０２に隣接する第２の誘電体層１３０を含むことができる。第２のＲＤＬ１１４は、第２の誘電体層１３０内に配置することができる。例えば、第２のＲＤＬ１１４は、第２の配線パターン１３２が第２の誘電体層１３０内に配置されて、第２のＲＤＬ１１４を作成する、上記と同様の多段階プロセスで製造することができる。いくつかの例では、第２のＲＤＬ１１４は、第１のＲＤＬ１１２と電気接続することができる。この電気接続は、貫通開口１１０内に配置されたビア１１６によって容易にすることができ、ビア１１６の第１の端部は第１のＲＤＬ１１２に接続され、ビア１１６の第２の端部は第２のＲＤＬ１１４に接続される。このように、第２のＲＤＬ１１４は、半導体チップ１０８の電極１２０と電気接続することができる。第２の配線パターン１３２に使用される材料は、第１の配線パターン１２４について上述された材料と同様であり得ることが企図される。
いくつかの例では、第２の配線パターン１３２は、図１に示すように、第２の誘電体層１３０を貫通して、電気接点、例えば、はんだボール１３４または表面実装型チップ（本明細書でさらに詳細に説明される）に対する接続を提供することができる。はんだボール１３４は、例えば、ＰＣＢに埋込型半導体パッケージ１００を実装することを可能にすることができる。
コアパネル１０６を再び参照すると、コアパネルは様々な材料から製造することができることが企図される。上記のように、コアパネルのＣＴＥを調整する能力により、エポキシのみのＷＬＦＯアーキテクチャに関連するダイシフトおよび反りの問題を低減することができる。例えば、半導体チップ１０８（ダイ）の材料が約３ｐｐｍ／℃のＣＴＥを有し、モールディングコンパウンド層１０２が約５〜１５ｐｐｍ／℃のＣＴＥを有する場合、半導体チップ１０８は使用中に加熱するため、２つの層間の不一致はパッケージに重大な反りを引き起こす可能性がある。多くの場合、パッケージが実装されるＰＣＢはさらに高いＣＴＥ、例えば約１８ｐｐｍ／℃を有するため、システムに熱膨張の問題がさらに発生する可能性がある。製造業者がコアパネル１０６のＣＴＥを調整して構成要素の様々な膨張速度に対抗することを可能にすることにより、コアパネル１０６は、反りを低減するためのプラットフォームを提供することができる。例えば、コアパネル１０６は、アプリケーションに応じて、シリコンダイのＣＴＥに近いＣＴＥ、ＰＣＢのＣＴＥに近いＣＴＥ、またはこの２つの構成要素間のどこかに近いＣＴＥを有するように調整することができる。
コアパネル１０６は、有機積層材料または無機積層材料を含むことができることが企図される。例えば、コア層１０６の材料としてポリイミドを使用することができる。ポリイミドは、約６ｐｐｍ／℃〜約１０ｐｐｍ／℃のＣＴＥを有するように調整することができる。この有機積層材料または他の有機積層材料を使用することにより、ダイおよびＰＣＢのＣＴＥの間の範囲にあるＣＴＥを有するようにコア層１０６を調整することが可能になり得る。無機材料を使用して、コアパネル１０６のＣＴＥを変化させることもできる。例えば、セラミックは、約３ｐｐｍ／℃〜約６ｐｐｍ／℃のＣＴＥ範囲を有することができ、これは、ＰＣＢのＣＴＥ値よりもダイのＣＴＥ値に近い。一方、金属は、ＰＣＢのＣＴＥ値の方に近い１８ｐｐｍ／℃超のＣＴＥ値を有することができる。コアパネル１０６は、１．００ｐｐｍ／℃未満のＣＴＥを有することができ、したがって、半導体チップ１０８が使用中に加熱しても、ほとんど膨張する可能性のない石英を含むことができる。
好ましい実施形態では、コアパネル１０６はガラスを含むことができる。ガラスは、既存のエポキシモールドベースのＷＬＦＯ技術には見出されない多くの利点を提供することができる。ガラスの滑らかな表面と高い寸法安定性とにより、大型パネルでも高密度のシリコン様ＲＤＬ配線およびＢＥＯＬ様Ｉ／Ｏが可能になるため、モールドコンパウンドベースのファンアウトでは不可能な生産性の向上がもたらされる。ガラスのＣＴＥは調整することができるため、信頼性が向上し、ボディサイズが大きい場合に基板に接続するのに有機パッケージを必要とする一部の高密度ファンアウトパッケージとは異なり、基板上に直接表面実装することが可能になる。ガラスは、約３ｐｐｍ／℃〜約１２ｐｐｍ／℃（例えば、３ｐｐｍ／℃；約３ｐｐｍ／℃〜約５ｐｐｍ／℃；約５ｐｐｍ／℃〜約７ｐｐｍ／℃；約７ｐｐｍ／℃〜約９ｐｐｍ／℃；または約９ｐｐｍ／℃〜約１２ｐｐｍ／℃）のＣＴＥ値を有するように調整することができる。コアパネル１０６に対するこれらのＣＴＥの利点に加えて、ガラスはまた、モールディングコンパウンド１１８の約２分の１から約３分の１の損失正接を有する。ガラスはまた、モールディングコンパウンド１１８と比較して、高い抵抗率、優れた耐湿性、および高い表面平滑性を提供する。上記のように、コアパネル１０６の厚さは、設計の必要性、例えば、層の剛性に応じて変えることができる。ガラスはまた優れた剛性を提供するため、ガラスコアパネル１０６は、例えば、１００μｍ未満（例えば、１０μｍ〜５０μｍまたは５０μｍ〜１００μｍ）を含めて薄くなり得ることが企図される。この薄さにより、十分な取り扱いの完全性を維持しながら、さらにコンパクトなパッケージが可能になり得る。ガラスコアパネル１０６はまた、コアパネル１０６について本明細書に記載されている任意の他の厚さを有するように製造することができる。
遮熱を引き起こす可能性があるため、半導体チップ１０８の上または下にコアパネル材料の別の層を配置しないことが企図される。言い換えれば、半導体チップ１０８は使用中に加熱するため、別のパネルがチップ開口１０４の上または下に配置されると、熱がチップ開口１０４から逃げることができない可能性がある。これは、パネルが優れた断熱材であるガラスを含む場合に特に当てはまる。追加のパネルによって引き起こされる遮熱は、以前のパッケージに見られる反りの問題をさらに追加する可能性がある。したがって、コアパネル１０６は、半導体チップ１０８を覆って延びないことが企図され、埋込型半導体パッケージ１００は、半導体チップ１０８の一部を覆うコアパネル１０６の上または下のいずれにも（例えば、平行）、コアパネル１０６と同様の追加のパネルを含まないことも企図される。
図２は、本開示のいくつかの実施形態による、モールディングコンパウンド層を有しない埋込型半導体パッケージ１００の概略断面図である。図２は、図１に見られる構造物と同様であるが、図２の埋込型半導体パッケージ１００は、モールディングコンパウンド層１０２またはモールディングコンパウンド１１８を有しない。上記のように、本開示のいくつかの例は、モールディングコンパウンド層１０２を含まない埋込型半導体パッケージ１００の例を含む。いくつかの例では、モールディングコンパウンドは、埋込型半導体パッケージ１００を製造するために使用することができ、誘電体材料の層を成膜する前に除去することができる。説明のために図１を参照すると、図１のモールディングコンパウンド１１８は、構造を製造するために使用することができるが、製造プロセス中に除去することができる。例えば、第１の誘電体層１２２を適用することができ、モールディングコンパウンド１１８を除去することができ、第２の誘電体層１３０を追加することができる。この例では、第２の誘電体層１３０の誘電体材料は、チップ開口１０４内に延びて、半導体チップ１０８をカプセル化することができる。
モールディングコンパウンド１１８を含まないこの構造物を使用して、埋込型半導体パッケージ１００全体のＣＴＥをさらに調整することができる。上記のように、埋込型半導体パッケージ１００の様々な構成要素のＣＴＥ値の不一致は、パッケージ全体に反りを引き起こす可能性がある。埋込型半導体パッケージ１００を製造するために使用されるモールディングコンパウンド１１８は、約１０〜約１２ｐｐｍ／℃のＣＴＥを有することができる。半導体チップ１０８は、約３ｐｐｍ／℃のＣＴＥを有することができる。最終製品からモールディングコンパウンド層１０２を除去することにより、半導体チップ１０８にさらに近い（例えば、３ｐｐｍ／℃にさらに近い）ＣＴＥを有するようにコアパネル１０６を調整することができ、モールディングコンパウンド層１０２と、半導体チップ１０８と、コアパネル１０６との間の不一致を取り除くことができる。
図３は、本開示のいくつかの実施形態による、平面モールディングコンパウンド層１０２に接着された半導体チップ１０８を有する埋込型半導体パッケージ１００の概略断面図である。図３の埋込型半導体パッケージ１００は、図１に示す埋込型半導体パッケージ１００と同様であるが、モールディングコンパウンド層１０２に半導体チップ１０８を取り付ける代替の方法によるものである。図１は、例えば、モールディングコンパウンド１１８がチップ開口１０４内に少なくとも部分的に延びて、カプセル化（または少なくとも部分的なカプセル化）によって半導体チップ１０８を固定するパッケージを示す。図３は、モールディングコンパウンド層１０２が平面であり、チップ開口１０４内に延びない埋込型半導体パッケージ１００を示す。半導体チップ１０８は、接着剤３０２を介してモールディングコンパウンド層１０２に取り付けられる。いくつかの例では、接着剤３０２は、ダイアタッチフィルムを含むことができる。
いくつかの例では、図３に示すように、モールディングコンパウンド層１０２がチップ開口１０４内に延びない場合、第１の誘電体層１２２の誘電体材料は、チップ開口１０４内に延びて、半導体チップ１０８および１つ以上の電極１２０をカプセル化することができる。いくつかの例では、埋込型半導体パッケージ１００は、上記のように、１つ以上の電極１２０の位置にパッシベーション層１２１を含むことができる。
図４は、本開示のいくつかの実施形態による、モールディングコンパウンド層を有しない埋込型半導体パッケージ１００の概略断面図である。図４は、図３に見られる構造物と同様であるが、図４の埋込型半導体パッケージ１００は、モールディングコンパウンド層１０２またはモールディングコンパウンド１１８を有しない。上記のように、本開示のいくつかの例は、モールディングコンパウンド層１０２を含まない埋込型半導体パッケージ１００の例を含む。そのような例は、図２を参照して上述されており、その中の同じ説明は、図４に示す構造物に適用することができる。いくつかの例では、モールディングコンパウンドは、埋込型半導体パッケージ１００を製造するために使用することができ、誘電体材料の層を成膜する前に除去することができる。説明のために図３を参照すると、図３のモールディングコンパウンド１１８は、構造を製造するために使用することができるが、製造プロセス中に除去することができる。例えば、モールディングコンパウンド層１０２は、コアパネル１０６および半導体チップ１０８を配置するのを助けるために設けられ得る。第１の誘電体層１２２を適用することができ、第１の誘電体層１２２の誘電体材料は、チップ開口１０４内に延びて、半導体チップ１０８をカプセル化することができる。モールディングコンパウンド１１８は除去することができ、モールディングコンパウンド層１０２が除去された場所に第２の誘電体層１３０を適用することができる。
図５は、本開示のいくつかの実施形態による、複数の半導体チップ１０８、５０２を有する埋込型半導体パッケージ１００の概略断面図である。いくつかの例では、埋込型半導体パッケージ１００は、複数の半導体チップ１０８、５０２を含むことができる。例えば、第１の半導体チップ１０８は、第１のチップ開口１０４内に配置することができ、第２の半導体チップ５０２は、第２のチップ開口５０４内に配置することができる。このアーキテクチャにより、同じコアパネル１０６内に異なるタイプのチップを埋め込むことができる。例えば、単一のパッケージに、一方の半導体チップ１０８、５０２が、限定するものではないが、メモリチップ、中央処理装置、グラフィック処理装置、ロジックチップまたは集積受動装置のうちの１つを含むことができ、別の半導体チップ５０２、１０８が、それらの装置のうちの別のものを含むことができる。いくつかの例では、第２のチップを収容するための別個の開口を有する代わりに、単一の開口内に２つの半導体チップ１０８、５０２を互いに隣接して配置することができる。さらに、図５は、２つのチップ１０８、５０２および２つの開口１０４、５０４を有する実施形態を示しているが、本明細書に記載の設計は、２つのチップおよび／または２つのチップ開口に限定されない。
いくつかの例では、２つのチップ１０８、５０２は、単一の第１のＲＤＬ１１２ａ、ｂを共有し、および／または単一の第２のＲＤＬ１１４ａ、ｂを共有することができる。言い換えれば、第１の半導体チップ１０８および第２の半導体チップ５０２はともに、共有のＲＤＬによって互いに電気接続することができる。例えば、第１の半導体チップ１０８の１つ以上の電極１２０は、共有の第１のＲＤＬ１１２ａ、ｂを介して、第２の半導体チップ５０２の１つ以上の電極５０６と電気接続することができる。共有の第１のＲＤＬ１１２ａ、ｂはまた、例えば、第１のビア１１６によって、共有の第２のＲＤＬ１１４ａ、ｂと電気接続することができる。他の例では、２つのチップ１０８、５０２は、独立したＲＤＬを有することができる。言い換えれば、第１の半導体チップ１０８は、第２の半導体チップ５０２と電気接続していなくてもよい。第２の半導体チップ５０２は、例えば、第１のＲＤＬ１１２ｂ内の第３の配線パターン５０８に接続することができる。第３の配線パターン５０８は、例えば、第２のビア５１２によって、第２のＲＤＬ１１２ｂ内の第４の配線パターン５１０と電気接続することができる。図１を参照して説明したビア１１６と同様であり得る第２のビア５１２は、コアパネル１０６を貫通する第２の貫通開口５１４を通過することができる。
図５に示すように、いくつかの例では、第１のＲＤＬ１１２ａ、ｂは、層に埋め込まれる代わりに、第１の誘電体層１２２の表面に配置され得る。同様に、第２のＲＤＬ１１４ａ、ｂは、層に埋め込まれる代わりに、第２の誘電体層１３０の表面に配置され得る。このアーキテクチャは、本明細書に記載の例のいずれにも可能である。他の例では、図１および図３に示すように、ＲＤＬは、それらのそれぞれの誘電体層１２２、１３０内に配置され得る。
図５は、図１の説明で記載した例と同様に、２つの半導体チップ１０８、５０２がモールディングコンパウンド１１８内に埋め込まれている埋込型半導体パッケージ１００を示している。ただし、マルチチップ構造は、モールディングコンパウンド１１８内に埋め込まれたチップに限定されない。他の例では、半導体チップ１０８、５０２は、例えば、接着剤３０２によって、図３に示すような平面モールディングコンパウンド層１０２に取り付けることができる。いくつかの半導体チップがモールディングコンパウンド１１８に埋め込まれ、他の半導体チップが接着剤３０２を介してモールディングコンパウンド層１０２に取り付けられる、すなわち、両方の取り付け技術が単一の埋込型半導体パッケージ１００に提供され得ることも企図される。
図６は、本開示のいくつかの実施形態による、表面実装型半導体チップ６０２を有する埋込型半導体パッケージ１００の概略断面図である。本システムおよび方法は、１つ以上のチップ開口１０４の外側に、追加の半導体チップ（例えば、メモリチップ、中央処理装置、グラフィック処理装置、ロジックチップなど）を配置することを可能にする。一例では、追加の半導体チップは、第１の誘電体層１２２または第２の誘電体層１３０のいずれかに表面実装することができる。例えば、図６に示す表面実装型半導体チップ６０２は、第２の誘電体層１３０に実装され、第２の誘電体層１３０を貫通する電気接続６０４（電気接続１２６と同様）を介して第２のＲＤＬ１１４に接続される。この例は、表面実装型半導体チップ６０２がはんだボール１３４の間に配置されることを可能にし、ひいては間隔を保存する。他の例では、表面実装型半導体チップ６０２は第１の誘電体層１２２に実装することができ、表面実装型半導体チップ６０２は、電気接続１２６を介して第１のＲＤＬ１１２に接続することができる。いくつかの例では、埋込型半導体パッケージは、第１の誘電体層１２２に実装された複数の表面実装型半導体チップ６０２および／または第２の誘電体層１２２に実装された複数の表面実装型半導体チップ６０２を含むことができる。
図７Ａ〜図７Ｋは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。図７Ａ〜図７Ｋは、図１に示す例示的な実施形態と同様の埋込型半導体パッケージ１００を製造することができるプロセスを示す。本システムおよび方法は、シート上に複数のユニットを製造することを可能にし、これを続いてダイシングすることができることから、図７Ａ〜図７Ｋは、複数のパッケージを並べて示している。図７Ａ〜図７Ｋの右側のパッケージのみが参照番号によって標識されており、左側のパッケージは様々な構成要素の図を提供するために標識されていない。図７Ａに見ることができるように、いくつかの例では、コアパネル１０６を作製することができる。コアパネル１０６内に開口をドリル加工することによって、様々な開口、例えば、チップ開口１０４および貫通開口１１０を作製することができる。図７Ｂでは、コアパネル１０６は、接着剤７０４を介してキャリア層７０２に積層することができる。キャリア層７０２は、加工および輸送中にコアパネル１０６に支持を提供することができる材料から製造することができ、材料は、コアパネル１０６自体について上述した材料（例えば、ガラス、金属材料など）のいずれかを含むことができる。図７Ｃでは、半導体チップ１０８はチップ開口１０４内に配置することができ、１つ以上の電極１２０はキャリア層７０２に面して配置される。図７Ｄでは、構造物の上にモールディングコンパウンド１１８を塗布して、モールディングコンパウンド層１０２を形成することができる。コアパネル１０６の上にエポキシまたは他のポリマーを注ぐことによって、構造物の上にモールディングコンパウンド１１８を塗布することができる。図７Ｄに示す実施形態では、モールディングコンパウンド１１８は、チップ開口１０４内に延びて、半導体チップ１０８を少なくとも部分的にカプセル化することができる。
次いで、モールディングコンパウンド１１８を硬化させることができる。硬化プロセスは、単一工程プロセスまたは多段階プロセスで完了することができることが企図される。上記のように、埋込型半導体の好ましい製造プロセスは、ダイシフトおよび反りを制限することができる。エポキシに埋め込まれたダイは、ダイの周りのエポキシが硬化プロセス中に収縮するとシフトする可能性がある。さらに、エポキシ層のみを含む以前の方法では、硬化プロセス中に重大な反りが発生する可能性がある。これにより、例えば、ミスアライメントに起因して歩留まりが低下し得る。硬化プロセスは、ダイシフトおよび／または反りを低減するように調整することができる。一例では、モールディングコンパウンド１１８は、単一の温度、すなわち、従来の硬化温度プロファイルで硬化させることができる。他の例では、硬化は二段階プロセスで完了することができる。硬化プロセスの第１の工程では、モールディングコンパウンド１１８は、エポキシが粘性のままである低温で、長期間にわたって最初に硬化することができる。硬化プロセスの第２の工程では、従来の硬化温度プロファイルまで温度を上げることができる。例示的な半導体パッケージに対して単一工程硬化プロファイルおよび多段階硬化プロファイルを試験した実験では、二段階硬化プロファイルを使用することによってダイシフトを低減することができることが見出された。
図７Ｅでは、モールディングコンパウンド１１８が硬化すると、構造物からキャリア層７０２および接着剤７０４を除去することができる。図７Ｆでは、開口部を再度ドリル加工することにより、貫通開口１１０を再開することができる。貫通開口１１０のこの再開は、モールディングコンパウンド１１８が開口内に延びている場合、開口１１０を再開するのに有益であり得る（例えば、図７Ｄを参照）。図７Ｇでは、コアパネル１０６に誘電体材料７０６の第１の層を適用することができ、モールディングコンパウンド層１０２に誘電体材料７０８の第２の層を適用することができる。いくつかの例では、誘電体材料７０６、７０８の層を適用した後、層の表面を平坦化して、誘電体材料が様々な開口を満たすことから生じる可能性のある非コプラナリティを回避することができる。
示されていない代替の例では、誘電体材料７０６の第１の層を適用することができ、次いで、モールディングコンパウンド１１８を除去することができる。次いで、誘電体材料７０６の第２の層が追加され得、チップ開口１０４内に延びることができる。この代替の実施形態は、図２に示す埋込型半導体パッケージ１００を作製することができる。
図７Ｈでは、誘電体材料をドリル加工することによって、貫通開口１１０を再開することができる。図に示すように、再開された貫通開口１１０は、開口部とコアパネル１０６との間に配置された誘電体材料の層を含むことができ、これにより、誘電体材料がビアを囲むことが可能になり得る。
図７Ｉでは、それぞれ、誘電体材料７０６の第１の層および／または誘電体材料７０８の第２の層上に、第１のＲＤＬ１１２および／または第２のＲＤＬ１１４を形成することができる。ＲＤＬ１１２、１１４は、例えば、標準的なセミアディティブプロセス（ＳＡＰ）を使用して作製することができる。銅の無電解成膜を使用して、誘電体材料７０６の第１の層および／または誘電体材料７０８の第２の層上にシード層を形成することができる。このプロセスはまた、貫通開口１１０の壁を金属化して、第１のＲＤＬ１１２と第２のＲＤＬ１１４とを接続するためのビア１１６を作成することができる。銅の成膜後、フォトリソグラフィによって配線パターン１２４、１３２を作成することができ、電解めっきによって銅を成膜させることができる。フォトレジストを剥がすことができ、銅シード層を別個にエッチングして、第１のＲＤＬ１１２および／または第２のＲＤＬ１１４を形成することができる。
図７Ｊでは、第１のＲＤＬ１１２および／または第２のＲＤＬ１１４の上に、誘電体材料７１０の第３の層および／または誘電体材料７１２の第４の層を成膜させることができる。ＲＤＬ上に誘電体材料７１０、７１２の別の層を成膜させることにより、材料内に各ＲＤＬを配置することができる。例えば、第１の誘電体層１２２内に第１のＲＤＬ１１２を配置することができ、第２の誘電体層１３０内に第２のＲＤＬ１１４を配置することができる。また、上記のように、第１の配線パターン１２４が第１の誘電体層１２２を貫通して、追加の構成要素のための外部接続１２８を提供することができる。外部接続１２８は、第１の誘電体層１２２の外面に配置することができる。同様に、第２の配線パターン１３２は、第２の誘電体層１３０を貫通して、外部装置を接続することができる。例えば、図７Ｋに示すように、パッケージにはんだボール１３４または同様の電気接点を追加して、ＰＣＢに接続することができる。
図８Ａ〜図８Ｈは、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造するための例示的なプロセスを示す。図８Ａ〜図８Ｈは、図３を参照して示され、説明されるように、平面モールディングコンパウンド層１０２に接着された半導体チップ１０８を有する埋込型半導体パッケージ１００を製造するための例示的なプロセスを示す。本システムおよび方法は、シート上に複数のユニットを製造することを可能にし、これを続いてダイシングすることができることから、図８Ａ〜図８Ｈは、複数のパッケージを並べて示している。図８Ａ〜図８Ｈの右側のパッケージのみが参照番号によって標識されており、左側のパッケージは様々な構成要素の図を提供するために標識されていない。図８Ａに見ることができるように、いくつかの例では、コアパネル１０６を作製することができる。コアパネル１０６内に開口をドリル加工することによって、様々な開口、例えば、チップ開口１０４および貫通開口１１０を作製することができる。図８Ｂでは、例えば、モールディングコンパウンド１１８を表面に注ぎ、それにより、モールディングコンパウンド層１０２を作成することによって、モールディングコンパウンド１１８の層を作製することができる。コアパネル１０６は、モールディングコンパウンド層１０２上に配置することができる。次いで、モールディングコンパウンド１１８を硬化させることができる。モールディングコンパウンド１１８およびモールディングコンパウンド層１０２の硬化は、図７Ｄを参照して説明した硬化プロファイルと同様に、単一工程プロセスまたは多段階プロセスで完了することができる。
図８Ｃでは、チップ開口１０４に半導体チップ１０８を配置することができる。このプロセスでは、半導体チップ１０８は、モールディングコンパウンド１１８内に埋め込まれていない。半導体チップ１０８は、限定するものではないが、ダイアタッチフィルムを含む接着剤３０２を使用することによって、モールディングコンパウンド層１０２に取り付けることができる。図８Ｄでは、コアパネル１０６に誘電体材料８０２の第１の層を適用することができ、モールディングコンパウンド層１０２に誘電体材料８０４の第２の層を適用することができる。いくつかの例では、誘電体材料８０２、８０４の層を適用した後、層の表面を平坦化して、誘電体材料が様々な開口を満たすことから生じる可能性のある非コプラナリティを回避することができる。
示されていない代替の例では、誘電体材料８０２の第１の層を適用することができ、誘電体材料８０２の第１の層は、チップ開口１０４内に延びて、半導体チップ１０８をカプセル化することができる。次いで、モールディングコンパウンド１１８を除去することができる。次いで、モールディングコンパウンド１１８が除去された場所に、誘電体材料８０４の第２の層を適用することができる。この代替の実施形態は、図４に示す埋込型半導体パッケージ１００を作製することができる。
図８Ｅでは、誘電体材料をドリル加工することによって、貫通開口１１０を再開することができる。図に示すように、再開された貫通開口１１０は、開口部とコアパネル１０６との間に配置された誘電体材料の層を含むことができ、これにより、誘電体材料がビアを囲むことが可能になり得る。追加の電極接続開口部８０６をドリル加工して、電極１２０の上部を露出させることができる。
図８Ｆでは、誘電体材料８０２の第１の層および／または誘電体材料８０４の第２の層上に、第１のＲＤＬ１１２および／または第２のＲＤＬ１１４を形成することができる。ＲＤＬ１１２、１１４の配線パターン１２４、１３２を形成するプロセスは、図７Ｉについて上述したものと同様であり得る。さらに、銅の無電解成膜により、電極接続開口部８０６を金属化して、１つ以上の電極１２０と第１のＲＤＬ１１２との間に電気接続１２６を作成することもできる。
図８Ｇでは、第１のＲＤＬ１１２および／または第２のＲＤＬ１１４の上に、誘電体材料８０８の第３の層および／または誘電体材料８１０の第４の層を成膜させることができる。ＲＤＬ上に誘電体材料８０８、８１０の別の層を成膜させることにより、材料内に各ＲＤＬを配置することができる。例えば、第１の誘電体層１２２内に第１のＲＤＬ１１２を配置することができ、第２の誘電体層１３０内に第２のＲＤＬ１１４を配置することができる。また、上記のように、第１の配線パターン１２４が第１の誘電体層１２２を貫通して、追加の構成要素のための外部接続１２８を提供することができる。外部接続１２８は、第１の誘電体層１２２の外面に配置することができる。同様に、第２の配線パターン１３２は、第２の誘電体層１３０を貫通して、外部装置を接続することができる。例えば、図８Ｈに示すように、パッケージにはんだボール１３４または同様の電気接点を追加して、ＰＣＢに接続することができる。
図９は、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造する例示的な方法９００のフローチャートである。方法９００を使用して、図１に示すような埋込型半導体パッケージを製造することができる。ブロック９０５では、方法９００は、第１の側面および第２の側面を有するコアパネルを作製する工程を含み、コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を備える。ブロック９１０では、方法９００は、接着剤を用いて、キャリア層にコアパネルの第１の側面を取り付ける工程を含む。ブロック９１５では、方法９００は、チップ開口内に第１の半導体チップを配置する工程を含み、第１の半導体チップは、キャリア層に近接する電極を有する。ブロック９２０では、方法９００は、コアパネルの第２の側面にモールディングコンパウンドを塗布する工程を含み、モールディングコンパウンドは、コアパネルの第２の側面を覆ってモールディングコンパウンド層を形成し、モールディングコンパウンドは、チップ開口内に延びて第１の半導体チップをカプセル化する。ブロック９２５では、方法９００は、モールディングコンパウンドを硬化させる工程を含む。ブロック９３０では、方法９００は、コアパネルの第１の側面からキャリア層および接着剤を除去する工程を含む。ブロック９３５では、方法９００は、コアパネルの第１の側面に誘電体材料の第１の層を適用する工程を含む。ブロック９４０では、方法９００は、モールディングコンパウンド層に誘電体材料の第２の層を適用する工程を含む。ブロック９４５では、方法９００は、コアパネルおよびモールディングコンパウンド層に第２の開口を作成する工程を含み、第２の開口は、誘電体材料の第１の層から誘電体材料の第２の層まで延びる。ブロック９５０では、方法９００は、第２の開口の壁を金属化する工程を含む。ブロック９５５では、方法９００は、誘電体材料の第１の層上に第１の再配線層を形成する工程を含み、第１の再配線層は、電極、および金属化壁の第１の端部と電気接続する。ブロック９６０では、方法９００は、誘電体材料の第２の層上に第２の再配線層を形成する工程を含み、第２の再配線層は、金属化壁の第２の端部と電気接続する。
図１０は、本開示のいくつかの実施形態による、埋込型半導体パッケージを製造する例示的な方法１０００のフローチャートである。方法１０００を使用して、図３に示すような埋込型半導体パッケージを製造することができる。ブロック１００５では、方法１０００は、第１の側面および第２の側面を有するコアパネルを作製する工程を含み、コアパネルは、コアパネルの第１の側面から第２の側面まで延びるチップ開口を備える。ブロック１０１０では、方法１０００は、モールディングコンパウンドの層を作製し、それによってモールディングコンパウンド層を形成する工程を含む。ブロック１０１５では、方法１０００は、モールディングコンパウンド層上にコアパネルの第１の側面を配置する工程を含む。ブロック１０２０では、方法１０００は、モールディングコンパウンドを硬化させる工程を含む。ブロック１０２５では、方法１０００は、チップ開口内に第１の半導体チップを配置する工程を含み、第１の半導体チップは、第１の側面および第２の側面を有し、第２の側面は電極を有する。ブロック１０３０では、方法１０００は、モールディングコンパウンド層に第１の半導体チップの第１の側面を接着する工程を含む。ブロック１０３５では、方法１０００は、コアパネルの第２の側面に誘電体材料の第１の層を適用する工程を含む。ブロック１０４０では、方法１０００は、モールディングコンパウンド層に誘電体材料の第２の層を適用する工程を含む。ブロック１０４５では、方法１０００は、コアパネルおよびモールディングコンパウンド層に第２の開口を作成する工程を含み、第２の開口は、誘電体材料の第１の層から誘電体材料の第２の層まで延びる。ブロック１０５０では、方法１０００は、第２の開口の壁を金属化する工程を含む。ブロック１０５５では、方法１０００は、誘電体材料の第１の層上に第１の再配線層を形成する工程を含み、第１の再配線層は、電極、および金属化壁の第１の端部と電気接続する。ブロック１０６０では、方法１０００は、誘電体材料の第２の層上に第２の再配線層を形成する工程を含み、第２の再配線層は、金属化壁の第２の端部と電気接続する。
本明細書に開示される実施形態および特許請求の範囲は、それらの適用において、説明に記載され、かつ図面に示される構成要素の構成および配置の詳細に限定されないことを理解されたい。むしろ、説明および図面は、想定される実施形態の例を提供する。本明細書に開示される実施形態および特許請求の範囲は、他の実施形態がさらに可能であり、様々な方法で実施および実行されることができる。また、本明細書で使用される語法および専門用語は、説明を目的とするものであり、特許請求の範囲を限定するものと捉えられるべきではないことを理解されたい。
したがって、当業者であれば、本出願および特許請求の範囲が基づく概念が、本出願において開示された実施形態および特許請求の範囲のいくつかの目的を実行する他の構造、方法およびシステムの設計の土台として容易に利用され得ることを理解するであろう。したがって、特許請求の範囲がそのような均等物構造を含むものとして捉えられることが重要である。
さらに、上記「要約書」の目的は、特許および法律用語または語法に詳しくない当業者を特に含む概して米国特許商標局および公衆が、本出願の技術的開示の性質および本質を大まかな検証により即座に判断できるようにすることにある。「要約書」によって、本出願の特許請求の範囲を規定することは意図されておらず、特許請求の範囲の範囲をいかようにも限定することは意図されていない。代わりに、本発明は、本明細書に添付された特許請求の範囲によって規定されることが意図されている。

Claims (57)

  1. 第１の側面と第２の側面とを有するコアパネルであって、前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びるチップ開口を備えるものと、
    第１の側面と第２の側面とを有するモールディングコンパウンド層であって、前記第１の側面が、前記コアパネルの前記第１の側面に近接し、前記チップ開口内に少なくとも部分的に延びるものと、
    前記チップ開口内に配置され、前記モールディングコンパウンド層内に少なくとも部分的に配置された第１の半導体チップであって、第１の半導体チップが、前記モールディングコンパウンド層に近接する第１の側面と、前記モールディングコンパウンド層に対向し、前記コアパネルの前記第２の側面に近接する第２の側面とを有し、前記第１の半導体チップの前記第２の側面が、電極を有するものと、
    前記コアパネルの前記第２の側面に近接し、かつ前記電極に近接して配置された第１の誘電体層と、
    前記第１の誘電体層内に配置され、前記電極と電気接続する第１の再配線層と、
    前記モールディングコンパウンド層の前記第２の側面に近接して、かつ接触して配置された第２の誘電体層と、
    前記第２の誘電体層内に配置され、前記第１の再配線層と電気接続する第２の再配線層とを備える
    埋込型半導体パッケージ。
  2. 前記第１の再配線層と電気接続する第１の端部と、前記第２の再配線層と電気接続する第２の端部とを有する導電性材料をさらに含み、
    前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第２の開口を備え、
    前記導電性材料が、前記第２の開口を貫通する
    請求項１に記載の埋込型半導体パッケージ。
  3. 前記コアパネルがガラス製である
    請求項１に記載の埋込型半導体パッケージ。
  4. 前記ガラスが、約３ｐｐｍ／℃の熱膨張率を有する
    請求項３に記載の埋込型半導体パッケージ。
  5. 前記ガラスが、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有する
    請求項３に記載の埋込型半導体パッケージ。
  6. 前記ガラスが、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有する
    請求項３に記載の埋込型半導体パッケージ。
  7. 前記ガラスが、１０ｐｐｍ／℃を超える熱膨張率を有する
    請求項３に記載の埋込型半導体パッケージ。
  8. 前記コアパネルが、有機積層材料または無機積層材料のうちの少なくとも１つを含む
    請求項１に記載の埋込型半導体パッケージ。
  9. 前記コアパネルが、石英または金属材料のうちの少なくとも１つを含む
    請求項１に記載の埋込型半導体パッケージ。
  10. 前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第３の開口を備え、
    前記埋込型半導体パッケージが、
    前記第３の開口内に配置され、前記モールディングコンパウンド層内に少なくとも部分的に配置された第２の半導体チップであって、前記第２の半導体チップが、前記モールディングコンパウンド層に近接する第１の側面と、前記モールディングコンパウンド層に対向し、前記コアパネルの前記第２の側面に近接する第２の側面とを有し、前記第２の半導体チップの前記第２の側面が、第２の電極を有するものを、さらに備える
    請求項１に記載の埋込型半導体パッケージ。
  11. 前記コアパネルが、１００μｍ未満の厚さを有する
    請求項１に記載の埋込型半導体パッケージ。
  12. 前記コアパネルが、前記第１の半導体チップを覆って延びておらず、
    前記埋込型半導体パッケージが、前記コアパネルに平行な追加のコアパネルを含まない
    請求項１に記載の埋込型半導体パッケージ。
  13. 第１の側面と第２の側面とを有するコアパネルであって、前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びるチップ開口を備えるものと、
    第１の側面と第２の側面とを有するモールディングコンパウンド層であって、前記第１の側面が、前記コアパネルの前記第１の側面に近接し、前記チップ開口内に延びないものと、
    前記チップ開口内に配置された第１の半導体チップであって、前記第１の半導体チップが、前記モールディングコンパウンド層に近接する第１の側面と、前記モールディングコンパウンド層に対向し、前記コアパネルの前記第２の側面に近接する第２の側面とを有し、前記第１の半導体チップの前記第２の側面が、電極を有するものと、
    前記コアパネルの前記第２の側面に近接し、かつ前記電極に近接して配置された第１の誘電体層と、
    前記第１の誘電体層内に配置され、前記電極と電気接続する第１の再配線層と、
    前記モールディングコンパウンド層の前記第２の側面に近接して、かつ接触して配置された第２の誘電体層と、
    前記第２の誘電体層内に配置され、前記第１の再配線層と電気接続する第２の再配線層とを備える
    埋込型半導体パッケージ。
  14. 前記第１の半導体チップの前記第１の側面が、前記モールディングコンパウンド層の前記第１の側面に少なくとも部分的に埋め込まれている
    請求項１３に記載の埋込型半導体パッケージ。
  15. 前記第１の半導体チップの前記第１の側面が、接着剤を介して前記モールディングコンパウンド層の前記第１の側面に積層されている
    請求項１３に記載の埋込型半導体パッケージ。
  16. 前記接着剤がダイアタッチフィルムである
    請求項１５に記載の埋込型半導体パッケージ。
  17. 前記第１の再配線層と電気接続する第１の端部と、前記第２の再配線層と電気接続する第２の端部とを有する導電性材料をさらに含み、
    前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第２の開口を備え、
    前記導電性材料が、前記第２の開口を貫通する
    請求項１３に記載の埋込型半導体パッケージ。
  18. 前記コアパネルがガラス製である
    請求項１３に記載の埋込型半導体パッケージ。
  19. 前記ガラスが、約３ｐｐｍ／℃の熱膨張率を有する
    請求項１８に記載の埋込型半導体パッケージ。
  20. 前記ガラスが、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有する
    請求項１８に記載の埋込型半導体パッケージ。
  21. 前記ガラスが、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有する
    請求項１８に記載の埋込型半導体パッケージ。
  22. 前記ガラスが、１０ｐｐｍ／℃を超える熱膨張率を有する
    請求項１８に記載の埋込型半導体パッケージ。
  23. 前記コアパネルが、有機積層材料または無機積層材料のうちの少なくとも１つを含む
    請求項１３に記載の埋込型半導体パッケージ。
  24. 前記コアパネルが、石英または金属材料のうちの少なくとも１つを含む
    請求項１３に記載の埋込型半導体パッケージ。
  25. 前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第３の開口を備え、
    前記埋込型半導体パッケージが、
    前記第３の開口内に配置された第２の半導体チップであって、前記第２の半導体チップが、前記モールディングコンパウンド層に近接する第１の側面と、前記モールディングコンパウンド層に対向し、前記コアパネルの前記第２の側面に近接する第２の側面とを有し、前記第２の半導体チップの前記第２の側面が、第２の電極を有するものを、さらに備える
    請求項１３に記載の埋込型半導体パッケージ。
  26. 前記第２の半導体チップの前記第１の側面が、前記モールディングコンパウンド層の前記第１の側面に少なくとも部分的に埋め込まれている
    請求項２５に記載の埋込型半導体パッケージ。
  27. 前記第２の半導体チップの前記第１の側面が、接着剤を介して前記モールディングコンパウンド層の前記第１の側面に積層されている
    請求項２５に記載の埋込型半導体パッケージ。
  28. 前記コアパネルが、１００μｍ未満の厚さを有する
    請求項１３に記載の埋込型半導体パッケージ。
  29. 前記コアパネルが、前記第１の半導体チップを覆って延びておらず、
    前記埋込型半導体パッケージが、前記コアパネルに平行な追加のコアパネルを含まない
    請求項１３に記載の埋込型半導体パッケージ。
  30. 第１の側面と第２の側面とを有するコアパネルを作製する工程であって、前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びるチップ開口を備える工程と、
    接着剤を用いて、前記コアパネルの前記第１の側面をキャリア層に取り付ける工程と、
    前記チップ開口に第１の半導体チップを配置する工程であって、前記第１の半導体チップが、前記キャリア層に近接する電極を有する工程と、
    前記コアパネルの前記第２の側面にモールディングコンパウンドを塗布する工程であって、前記モールディングコンパウンドが、前記コアパネルの前記第２の側面を覆ってモールディングコンパウンド層を形成し、前記モールディングコンパウンドが、前記チップ開口内に延びて前記第１の半導体チップをカプセル化する工程と、
    前記モールディングコンパウンドを硬化させる工程、
    前記コアパネルの前記第１の側面から前記キャリア層と前記接着剤とを取り除く工程、
    前記コアパネルの前記第１の側面に誘電体材料の第１の層を適用する工程と、
    前記モールディングコンパウンド層に誘電体材料の第２の層を適用する工程と、
    前記コアパネルおよび前記モールディングコンパウンド層内に第２の開口を作成する工程であって、前記第２の開口が、誘電体材料の前記第１の層から誘電体材料の前記第２の層まで延びる工程と、
    前記第２の開口の壁を金属化する工程と、
    誘電体材料の前記第１の層上に第１の再配線層を形成する工程であって、第１の再配線層が、前記電極、および前記金属化壁の第１の端部と電気接続する工程と、
    誘電体材料の前記第２の層上に第２の再配線層を形成する工程であって、前記第２の再配線層が、前記金属化壁の第２の端部と電気接続する工程とを含む
    埋込型半導体パッケージの製造方法。
  31. 誘電体材料の第３の層を適用して前記第１の再配線層を覆う工程と、
    誘電体材料の第４の層を適用して前記第２の再配線層を覆う工程をさらに含む、
    請求項３０に記載の方法。
  32. 前記モールディングコンパウンドを硬化させる工程が、
    前記モールディングコンパウンドを第１の温度で硬化させる工程と、
    前記モールディングコンパウンドを前記第１の温度で硬化させた後、前記モールディングコンパウンドを第２の温度で硬化させる工程を含み、
    前記第１の温度が、前記第２の温度よりも低い
    請求項３０に記載の方法。
  33. 前記コアパネルがガラス製である
    請求項３０に記載の方法。
  34. 前記ガラスが、約３ｐｐｍ／℃の熱膨張率を有する
    請求項３３に記載の方法。
  35. 前記ガラスが、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有する
    請求項３３に記載の方法。
  36. 前記ガラスが、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有する
    請求項３３に記載の方法。
  37. 前記ガラスが、１０ｐｐｍ／℃を超える熱膨張率を有する
    請求項３３に記載の方法。
  38. 前記コアパネルが、有機積層材料または無機積層材料のうちの少なくとも１つを含む
    請求項３０に記載の方法。
  39. 前記コアパネルが、石英または金属材料のうちの少なくとも１つを含む
    請求項３０に記載の方法。
  40. 前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第３の開口を備え、
    前記方法が、
    前記第３の開口内に第２の半導体チップを配置する工程であって、前記第２の半導体チップが、前記キャリア層に近接する第２の電極を有する工程をさらに含む
    請求項３０に記載の方法。
  41. 前記コアパネルが、１００μｍ未満の厚さを有する
    請求項３０に記載の方法。
  42. 前記コアパネルが、前記第１の半導体チップを覆って延びておらず、
    前記埋込型半導体パッケージが、前記コアパネルに平行な追加のコアパネルを含まない
    請求項３０に記載の方法。
  43. 第１の側面と第２の側面とを有するコアパネルを作製する工程であって、前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びるチップ開口を備える工程と、
    モールディングコンパウンドの層を作製し、それにより、モールディングコンパウンド層を形成する工程と、
    前記モールディングコンパウンド層上に前記コアパネルの前記第１の側面を配置する工程と、
    前記モールディングコンパウンドを硬化させる工程と、
    前記チップ開口に第１の半導体チップを配置する工程であって、前記第１の半導体チップが、第１の側面と第２の側面とを有し、前記第２の側面が電極を有する工程と、
    前記第１の半導体チップの前記第１の側面を前記モールディングコンパウンド層に接着する工程と、
    前記コアパネルの前記第２の側面に誘電体材料の第１の層を適用する工程と、
    前記モールディングコンパウンド層に誘電体材料の第２の層を適用する工程と、
    前記コアパネルおよび前記モールディングコンパウンド層内に第２の開口を作成する工程とであって、前記第２の開口が、誘電体材料の前記第１の層から誘電体材料の前記第２の層まで延びる工程と、
    前記第２の開口の壁を金属化する工程と、
    誘電体材料の前記第１の層上に第１の再配線層を形成する工程であって、前記第１の再配線層が、前記電極、および前記金属化壁の第１の端部と電気接続する工程と、
    誘電体材料の前記第２の層上に第２の再配線層を形成する工程であって、前記第２の再配線層が、前記金属化壁の第２の端部と電気接続する工程とを含む
    埋込型半導体パッケージの製造方法。
  44. 前記第１の半導体チップの前記第１の側面を前記モールディングコンパウンド層に接着する工程が、前記第１の半導体チップの前記第１の側面と前記モールディングコンパウンド層との間にダイアタッチフィルムを配置する工程を含む
    請求項４３に記載の方法。
  45. 誘電体材料の第３の層を適用して前記第１の再配線層を覆う工程と、
    誘電体材料の第４の層を適用して前記第２の再配線層を覆う工程とをさらに含む
    請求項４３に記載の方法。
  46. 前記モールディングコンパウンドを硬化させる工程が、
    前記モールディングコンパウンドを第１の温度で硬化させる工程と、
    前記モールディングコンパウンドを前記第１の温度で硬化させた後、前記モールディングコンパウンドを第２の温度で硬化させる工程とを含み、
    前記第１の温度が、前記第２の温度よりも低い
    請求項４３に記載の方法。
  47. 前記コアパネルがガラス製である
    請求項４３に記載の方法。
  48. 前記ガラスが、約３ｐｐｍ／℃の熱膨張率を有する
    請求項４７に記載の方法。
  49. 前記ガラスが、約３ｐｐｍ／℃〜約７ｐｐｍ／℃の熱膨張率を有する
    請求項４７に記載の方法。
  50. 前記ガラスが、約７ｐｐｍ／℃〜約１０ｐｐｍ／℃の熱膨張率を有する
    請求項４７に記載の方法。
  51. 前記ガラスが、１０ｐｐｍ／℃を超える熱膨張率を有する
    請求項４７に記載の方法。
  52. 前記コアパネルが、有機積層材料または無機積層材料のうちの少なくとも１つを含む
    請求項４３に記載の方法。
  53. 前記コアパネルが、石英または金属材料のうちの少なくとも１つを含む
    請求項４３に記載の方法。
  54. 前記コアパネルが、前記コアパネルの前記第１の側面から前記第２の側面まで延びる第３の開口を備え、
    前記方法が、
    前記第３の開口内に第２の半導体チップを配置する工程であって、前記第２の半導体チップが、第１の側面と第２の側面とを有し、前記第２の側面が第２の電極を有する工程と、
    前記第２の半導体チップの前記第１の側面を前記モールディングコンパウンド層に接着する工程をさらに含む
    請求項４３に記載の方法。
  55. 前記第２の半導体チップの前記第１の側面を前記モールディングコンパウンド層に接着する工程が、前記第２の半導体チップの前記第１の側面と前記モールディングコンパウンド層との間にダイアタッチフィルムを配置する工程を含む
    請求項５４に記載の方法。
  56. 前記コアパネルが、１００μｍ未満の厚さを有する
    請求項４３に記載の方法。
  57. 前記コアパネルが、前記第１の半導体チップを覆って延びておらず、
    前記埋込型半導体パッケージが、前記コアパネルに平行な追加のコアパネルを含まない
    請求項４３に記載の方法。
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