JP2021192494A - イメージセンサ - Google Patents

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Abstract

【課題】イメージセンサのＳＮＲを改善する。【解決手段】各画素は、光電変換素子と、チャネルを挟むように形成された第１ゲート及び第２ゲートを含む、第１薄膜トランジスタと、第２薄膜トランジスタと、第３薄膜トランジスタと、を含む。光電変換素子により生成された信号は第１ゲートに与えられる。定電流源は、第１信号線を介して第１薄膜トランジスタに定電流を供給する。第１信号線の電位から一定電圧異なる電位が、第２信号線を介して第２ゲートに与えられる。第２ゲートの容量は第１ゲートの容量より小さい。【選択図】図２

Description

本開示は、イメージセンサに関し、特に薄膜トランジスタを使用するイメージセンサの特性を改善する技術に関する。
イメージセンサの一つとして、Ｆｌａｔ Ｐａｎｅｌ Ｄｅｔｅｃｔｏｒ（ＦＰＤ）が知られている。ＦＰＤは、例えばＸ線透視に用いられ、高精細化が進展している。この高精細化により従来のＰａｓｓｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ（ＰＰＳ）方式では、画素面積の縮小による信号量の低下によりＳｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ（ＳＮＲ）が低下する。
これを解決する方法の一つとして、結晶シリコン基板上に形成されるＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）センサで用いられている、各画素に増幅回路を配置したＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ（ＡＰＳ）方式がある。
ＣＭＯＳにおける信号の増幅は、ＣＣＤ（Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ）と同じメカニズムで、トランジスタがフォトダイオードの電荷をフローティングディフュージョンアンプに完全に転送することで行われる。
米国特許出願公開第２０１６／００４９５２３号 米国特許出願公開第２０１７／００８２５７０号 米国特許出願公開第２０１７／０２１４８７１号
しかし、ＦＰＤにおいて使用されるトランジスタは薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）である。薄膜トランジスタを用いたイメージセンサにおいて、ＣＭＯＳ ＡＰＳと同様に各画素にアンプを設けても、フォトダイオードの電圧を増幅することはできない。その理由は、ＣＣＤと同じ動作（電荷の完全転送）をするデバイス構造を実現できないからである。したがって、薄膜トランジスタを使用するイメージセンサのＳＮＲを改善する技術が望まれる。
本開示の一態様のイメージセンサは、絶縁基板と、前記絶縁基板上の複数の画素と、定電流源と、を含む。前記複数の画素の各画素は、光電変換素子と、チャネルを挟むように形成された第１ゲート及び第２ゲートを含む、第１薄膜トランジスタと、第２薄膜トランジスタと、第３薄膜トランジスタと、を含む。前記光電変換素子により生成された信号は、前記第１ゲートに与えられる。前記定電流源は、第１信号線を介して前記第１薄膜トランジスタに定電流を供給する。前記第１信号線の電位から一定電圧異なる電位が、第２信号線を介して前記第２ゲートに与えらる。前記第２ゲートの容量は、前記第１ゲートの容量より小さい。前記第２薄膜トランジスタのゲートにはリセット制御信号が与えられる。前記第２薄膜トランジスタは、リセット電源線からのリセット電位を、前記光電変換素子に与える。前記第３薄膜トランジスタのゲートに入力される選択信号により、前記第３薄膜トランジスタの導通状態が制御される。前記第３薄膜トランジスタは、前記第１信号線と前記第１薄膜トランジスタとの間に配置され、前記定電流源からの電流は導通状態の前記第３薄膜トランジスタを介して前記第１薄膜トランジスタに流れる。
本開示の一態様によれば、薄膜トランジスタを使用するイメージセンサのＳＮＲを改善できる。
本開示の実施形態に関わるイメージセンサの構成例を示したブロック図である。 一つの画素の回路及び信号検出回路内の一部回路の構成を示した回路図である。 図２に示す回路における信号のタイミングチャートを示し、 増幅トランジスタ及びフォトダイオードのデバイス構造例を模式的に示す断面図である。 増幅トランジスタ及びフォトダイオードのデバイス構造の他の例を模式的に示す断面図である。 本開示の実施形態に関わるイメージセンサの他の構成例を示したブロック図である。 出力回路の構成例を示す。
以下において、本開示のイメージセンサについて図面を参照して詳細に説明する。各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。
本開示のイメージセンサは、例えば、医療、産業用非破壊検査分野における放射線撮影装置に利用可能である。以下に開示するイメージセンサは、増幅回路が実装された画素と、画素の信号の読み取り回路とを含む。検出される光は任意の周波数を有する電磁波であり、赤外線や可視光のほか、Ｘ線を含む。
画素内の増幅回路は、トップゲート（第１ゲート）とボトムゲート（第２ゲート）とを含む増幅薄膜トランジスタを含む。画素に含まれる光電変換素子の信号は、増幅薄膜トランジスタのトップゲート又はボトムゲートの一方に与えられる。読み取り回路は、第１信号線を介して増幅薄膜トランジスタに定電流を与える定電流源を含む。読み取り回路は、さらに、第１信号線の電位と一定電位だけ異なる電位を、増幅薄膜トランジスタの他方のゲートに与える。第１信号線の電位は光電変換素子の信号と、増幅薄膜トランジスタの二つのゲート容量に基づく。二つのゲート容量の設計により、光電変換素子の信号の増幅率を決めることができる。
以下において、本開示の実施形態を具体的に説明する。図１は本開示の実施形態に関わるイメージセンサの構成例を示したブロック図である。本開示のイメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、駆動回路１４、信号検出回路１６、電源回路１７を含む。
センサ基板１１は、絶縁性基板（例えばガラス基板）と、絶縁性基板上に画素１３が縦横のマトリクス状に配置された画素領域１２を含む。本明細書において、検出される光の周波数は限定されない。画素領域１２には、検出光である放射線を受けて蛍光を発するシンチレータが配置されている場合がある。
駆動回路１４は、画素１３による光検出ため、画素１３を駆動する。リセット制御線及び選択線のペアが、駆動回路１４から画素行それぞれに対して延びており、画素行の画素１３は、対応するリセット制御線及び選択線に接続されている。画素行は、図１において横方向に配列されている画素で構成されている。図１において縦方向に配列された画素は、画素列を構成する。
図１の例において、最も上の画素行のリセット制御線及び選択線が、それぞれ符号ＲＳＴ１及びＧ１で指示されている。また、最も下の画素行のリセット制御線及び選択線が、それぞれ符号ＲＳＴｎ及びＧｎで指示されている。ｎは２以上の整数であり、画素行数に一致する。以下において、任意のリセット制御線及び選択線をそれぞれ、符号ＲＳＴｋ及びＧｋで表す。ｋは1からｎのいずれかの整数である。
リセット制御線ＲＳＴｋは、リセットする画素行ｋを選択するためのリセット制御信号を伝送する。選択線Ｇｋは、検出光に応じた画素の信号を読み取る画素行ｋを選択するための選択信号を伝送する。駆動回路１４は、光検出信号を読み取る画素行を選択線Ｇ１〜Ｇｎの選択信号により順次選択し、リセットする画素行をリセット制御線ＲＳＴ１〜ＲＳＴｎのリセット制御信号により順次選択する。
電源回路１７は、画素１３に対して電源電位を供給する。二つの電源線ＶＲ及びＶＢが、電源回路１７から画素領域１２に延びている。電源線ＶＢ及びＶＲは、画素領域内で延びており、全ての画素１３が電源線ＶＢ及びＶＲに接続されている。電源線ＶＢ及びＶＲは、それぞれ、各画素１３に対して一定の電源電位を与える。後述するように、電源線（リセット電源線）ＶＲは、画素１３をリセットするリセット電位を供給する。電源線ＶＢは基準電位を与える。
信号検出回路１６は、画素１３それぞれからの信号を検出する。信号検出回路１６は、駆動回路１４が選択した画素行の画素から、検出光に応じた信号を同時に読み取る。第１信号線及び第２信号線のペアが、信号検出回路１６から画素列それぞれに対して延びており、画素列の画素１３は、対応する第１信号線及び第２信号線に接続されている。
最も左の画素列の第１信号線及び第２信号線が、それぞれ符号ＤＤ１及びＤＧ１で指示されている。また、最も右の画素列の第１信号線及び第２信号線が、それぞれ符号ＤＤｍ及びＤＧｍで指示されている。ｍは２以上の整数であり、画素列数に一致する。以下において、任意の第１信号線及び第２信号線をそれぞれ、符号ＤＤｊ及びＤＧｊで表す。ｊは、１からｍのいずれかの整数である。後述するように、信号線ＤＤ、ＤＧのいずれの電位も、画素１３の光電変換素子の検出信号に応じて変化し、画素１３の光検出信号の大きさ（光検出量）を表す。
図１の例において、駆動回路１４及び信号検出回路１６は、センサ基板１１とは別の部品として形成されており、例えば、シリコン基板上に実装されている。これら回路は、それぞれ異なるＩＣチップに実装されていてもよく、これら回路の一部又はすべてが同一のＩＣチップに実装されていてもよく、一つの回路が複数のＩＣチップに実装されてもよい。
図２は一つの画素１３の回路及び信号検出回路１６内の一部回路の構成を示した回路図である。本開示のイメージセンサの一つの画素１３は、増幅トランジスタＴＡＭＰ、リセットトランジスタＴＲ、選択トランジスタＴＶＳ、及びフォトダイオードＰＤを含んでいる。増幅トランジスタＴＡＭＰ、リセットトランジスタＴＲ、選択トランジスタＴＶＳ、及びフォトダイオードＰＤは、それぞれ、第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、及び光電変換素子の例である。
フォトダイオードＰＤは、光を電荷に変換する光電変換素子の例であり、受光量に応じた光検出信号を生成する。他の光電変換素子が使用されてもよい。三つのトランジスタＴＡＭＰ、ＴＲ、ＴＶＳは、薄膜トランジスタである。任意のタイプの薄膜トランジスタを使用することができ、酸化物半導体薄膜トランジスタはその一例であり、他の例としてポリシリコン薄膜トランジスタを使用してもよい。
増幅トランジスタＴＡＭＰは、フォトダイオードＰＤの一端の電位（光検出信号）を増幅する。本開示の実施形態に係る増幅トランジスタＴＡＭＰは、ダブルゲート構造を有している。本明細書において、ダブルゲート構造は、チャネルを挟んで、トップゲートＴＧ及びボトムゲートＢＧを含む。
図２の例において、フォトダイオードＰＤのカソードが増幅トランジスタＴＡＭＰのトップゲートと、リセットトランジスタＴＲのソースとに接続され、アノードが基準電位を与える電源線ＶＢに接続されている。リセットトランジスタＴＲは、フォトダイオードＰＤ及び増幅トランジスタＴＡＭＰのトップゲートの電位をリセットする。リセットトランジスタＴＲのドレインは、リセット電位を与える電源線ＶＲに接続されている。電源線ＶＲのリセット電位は、電源線ＶＢの基準電位より高い。リセットトランジスタＴＲのゲートは、対応するリセット制御線ＲＳＴに接続されている。
増幅トランジスタＴＡＭＰのソースは電源線ＶＢに接続され、増幅トランジスタＴＡＭＰのドレインは選択トランジスタＴＶＳのソースに接続されている。増幅トランジスタＴＡＭＰのボトムゲートは、対応する信号線ＤＧｊに接続されている。選択トランジスタＴＶＳのドレインは対応する信号線ＤＤｊに接続されている。選択トランジスタＴＶＳのゲートは、対応する選択線Ｇｋに接続されている。選択トランジスタＴＶＳは、画素１３の出力を制御する。
図２は、信号検出回路１６内の、画素１３の光検出信号を読み取る回路を示す。信号検出回路１６は、画素列それぞれの読み取り回路を含む。読み取り回路は、定電流源２０１、ボルテージフォロワ２０３及び電源Ｖｂｓを含む。定電流源２０１は、電源ＶＰに接続され、信号線ＤＤに定電流Ｉｒｅｆを出力する。
信号線ＤＤｊは、ボルテージフォロワ２０３のオペアンプの非反転入力に接続されており、信号線ＤＤｊの電位が入力される。オペアンプの出力は反転入力に接続されている。オペアンプの出力はボルテージフォロワの出力であり、電位Ｖｏｕｔを出力する。出力電位Ｖｏｕｔは、信号線ＤＤｊの電位と同一である。
ボルテージフォロワ２０３の出力と信号線ＤＧｊとの間に電源Ｖｂｓが接続されている。図２の例において、信号線ＤＧｊの電位は、ボルテージフォロワ２０３の出力電位Ｖｏｕｔよりも、電源Ｖｂｓの電圧（定電圧）だけ低い。従って、ボルテージフォロワ２０３の出力電位Ｖｏｕｔから所定電圧だけ低い電位が、増幅トランジスタＴＡＭＰのボトムゲートＢＧに与えられる。これにより、増幅トランジスタＴＡＭＰに適切に定電流を流すことができる。
図３は、図２に示す回路における信号のタイミングチャートを示し、具体的には、一つ画素の光検出信号を読み取るためのタイミングチャートを示す。図３は、選択線Ｇｋの選択信号、リセット制御線ＲＳＴｋのリセット信号、信号線ＤＤｊの信号、及び信号線ＤＧｊの信号の時間変化を示す。
時刻Ｔ１において、駆動回路１４は、選択線Ｇｋの選択信号を、ＬｏｗからＨｉｇｈに変化させる。信号線ＤＤｊの電位は、フォトダイオードＰＤの受光量に応じた電位Ｖ１まで上昇する。信号検出回路１６は、時刻Ｔ１から時刻Ｔ２の間において、フォトダイオードＰＤの受光量に応じた信号電位を読み取る。
時刻Ｔ２において、駆動回路１４は、画素１３のリセット制御信号（リセット制御線ＲＳＴｋの信号）をＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、フォトダイオードＰＤの電位に対応した、信号線ＤＤの電圧がＶ１から電位Ｖ２に変化する。時刻Ｔ３からＴ４の間に、信号検出回路１６は、フォトダイオードＰＤのリセット後の信号電位Ｖ２を読み取る。信号検出回路１６は、画素の実際の光検出信号として、（Ｖ１−Ｖ２）を出力する。
図２に戻って、増幅トランジスタＴＡＭＰによる、フォトダイオードＰＤの電位（光検出信号）の増幅動作を説明する。読み取り回路内のボルテージフォロワ２０３の出力電位Ｖｏｕｔは、増幅トランジスタＴＡＭＰにより増幅されたフォトダイオードＰＤの光検出信号となる。
具体的には、フォトダイオードＰＤに照射された光量に応じて、フォトダイオードＰＤの電位Ｖｐｄが変化する。電位Ｖｐｄは、増幅トランジスタＴＡＭＰのトップゲートＴＧに与えられる。選択線Ｇｋの選択信号により選択トランジスタＴＶＳが導通状態となると、増幅トランジスタＴＡＭＰのドレイン電流が電流源の設定電流Ｉｒｅｆと等しくなるように、信号線ＤＤｊの電位が変化する。
信号線ＤＤｊの電位は、ボルテージフォロワ２０３の非反転入力に入力され、ボルテージフォロワ２０３の出力に伝達される。ボルテージフォロワ２０３の出力電位Ｖｏｕｔから、電源Ｖｂｓの電圧だけ低い電位が、信号線ＤＧｊに与えられる。信号線ＤＧｊは、増幅トランジスタＴＡＭＰのボトムゲートＢＧに接続されている。
ここで、増幅トランジスタＴＡＭＰが飽和領域で動作し、飽和領域でのドレイン電流（ドレインとソースの間のチャネルを流れる電流）が、ドレインソース間電圧にからほぼ独立（∂Ｉｄ／∂Ｖｄｓ＝０）の場合、以下の関係が成り立つ。
Figure 2021192494
上記数式において、Ｃｔｇは、増幅トランジスタＴＡＭＰのトップゲートＴＧと半導体膜との間のトップゲート容量である。Ｃｇｂは、ボトムゲートＢＧと半導体膜との間のボトムゲート容量である。Ｖｔｇｓは、増幅トランジスタＴＡＭＰにおけるトップゲートのソースに対する電圧である。α及びα´は定数である。上記数式から、Ｃｔｇ＞Ｃｂｇであるならば、フォトダイオードＰＤの光検出信号電位Ｖｐｄの増幅率を１より大きくすることができる。
詳細に説明する。薄膜トランジスタの飽和領域において、ドレイン電流のドレインソース間電圧依存性が無視できる場合の例として、以下に記載のＧｒａｄｕａｌ Ｃｈａｎｎｅｌ近似に基づく近似式がある。
Figure 2021192494
上記数式（２）を用いて、本開示の実施形態の画素１３の動作を説明する。図２に示す増幅トランジスタＴＡＭＰの動作では、Ｉｄｓ＝Ｉｒｅｆ、Ｖｇｓ＝Ｖｏｕｔ−Ｖｂｓ、Ｖｄｓ=Ｖｏｕｔである。Ｖｇｓは、ゲートソース間電圧（ソースに対するゲートの電圧）、Ｖｂｓは、ここでは、電源Ｖｂｓの電圧を示す。ここで、ダブルゲート構造を有する増幅トランジスタＴＡＭＰの閾値電圧Ｖｔｈは、以下の数式で表される。Ｖｔｈ０は、増幅トランジスタＴＡＭＰの構造で決まる定数である。
Figure 2021192494
上記数式（２）に、上記の値を代入すると、次の式が得られる。ここで、電源線ＶＢの電位（ソース電位）を０とする。
Figure 2021192494
これをＶｏｕｔに対して解くと、以下のようになる。
Figure 2021192494
これは数式（１）と同一である。ダブルゲート構造を有する増幅トランジスタＴＡＭＰを上述のように飽和領域で動作させることで、フォトダイオードＰＤの光検出信号を特定の増幅率で増幅することができる。なお、この出力電位ＶｏｕｔとフォトダイオードＰＤの電位（光検出信号）Ｖｐｄとの間の関係係式は、近似式の種類に依存しない。ドレイン電流がドレインソース間電圧に依存しない場合、上記関係式は成立する。この依存性が小さいと、より効果的にフォトダイオードＰＤの光検出信号を増幅することができる。
図２の例において、三つのトランジスタＴＡＭＰ、ＴＲ、ＴＶＳはＮ型トランジスタであるが、これらの一部又は全てがＰ型トランジスタであってもよい。図２の例は、フォトダイオードＰＤのカソードの電位が増幅トランジスタＴＡＭＰに与えられるが、アノードの電位が増幅トランジスタに与えられてもよい。
図２の構成例において、増幅トランジスタＴＡＭＰのボトムゲートＢＧにボルテージフォロワの出力から一定電圧低い電位が与えられるが、増幅トランジスタのゲートとの間の電圧の極性は、回路構成に依存する。信号線ＤＤの電位に影響を与えることなく、信号線ＤＤの電位から一定電圧だけ異なる電位を生成するため、ボルテージフォロワと異なる回路構成を利用してもよい。
以下において、画素１３のデバイス構造を説明する。図４は、増幅トランジスタＴＡＭＰ及びフォトダイオードＰＤのデバイス構造例を模式的に示す断面図である。増幅トランジスタＴＡＭＰ及びフォトダイオードＰＤは、絶縁基板４０１、例えばガラス基板又は樹脂基板上に形成されている。
増幅トランジスタＴＡＭＰは、絶縁基板４０１上に形成されたボトムゲート電極４０２を含む。ボトムゲート電極４０２は、例えば、アルミニウムを主成分とする合金材料で形成される。
ボトムゲート絶縁膜４０３が、ボトムゲート電極４０２を覆うように、絶縁基板４０１上及びボトムゲート電極４０２上に形成されている。ボトムゲート絶縁膜４０３は、例えば、酸化シリコン膜、窒化シリコン膜又はこれらの積層膜で構成することができる。
島状の半導体膜４０４が、ボトムゲート絶縁膜４０３上に形成されている。半導体膜４０４は、例えば酸化物半導体で形成されている。酸化物半導体の例は、非晶質ＩｎＧａＺｎＯ（ａ−ＩｎＧａＺｎＯ）や微結晶ＩｎＧａＺｎＯである。この他、ａ−ＩｎＳｎＺｎＯ、ａ−ＩｎＧａＺｎＳｎＯ、ＺｎＯ等の酸化物半導体を使用することができる。酸化物半導体は、他の薄膜半導体材料よりも飽和特性の優れたトランジスタを実現できる。
ソース電極４０５及びドレイン電極４０６が、半導体膜４０４の上面の一部に接するように形成されている。ソース電極４０５及びドレイン電極４０６の材料として、例えば、チタンやモリブデンを使用することができる。
トップゲート絶縁膜４０７が、半導体膜４０４並びにソース電極４０５及びドレイン電極４０６を覆うように、形成される。トップゲート絶縁膜４０７は、例えば、酸化シリコン膜、窒化シリコン膜又はこれらの積層膜で構成することができる。トップゲート電極４０８は、トップゲート絶縁膜４０７上に形成されている。トップゲート電極４０８は、例えば、アルミニウムを主成分とする合金材料で形成される。トップゲート電極４０８とボトムゲート電極４０２は、積層方向において半導体膜４０４を挟むように配置されている。
トップゲート電極４０８及びトップゲート絶縁膜４０７上に、層間絶縁膜４０９が形成されている。層間絶縁膜４０９は、無機あるいは有機の絶縁膜を用いることができる。層間絶縁膜４０９上に、フォトダイオードＰＤのボトム電極４１０が形成されている。ボトム電極４１０は、層間絶縁膜４０９内のビアホールを介して、トップゲート電極４０８と接触している。ボトム電極４１０の材料として、例えば、Ｃｒを使用することができる。
ボトム電極４１０上に、Ｎ型アモルファスシリコン膜４１１、真正アモルファスシリコン膜４１２、Ｐ型アモルファスシリコン膜４１３の順で、積層されている。なお、フォトダイオードのシリコン膜の材料は、特に限定されない。
Ｐ型アモルファスシリコン膜４１３上に、フォトダイオードＰＤのトップ電極４１５が形成されている。トップ電極４１５の材料として透明金属が使用され、例えば、ＩＴＯを使用することができる。
トップ電極４１５上にパッシベーション膜４１６が形成されている。パッシベーション膜４１６は絶縁材料で形成され、例えば、酸化シリコン膜、窒化シリコン膜又はこれらの積層膜で構成することができる。
電源線４１７がパッシベーション膜４１６上に形成されている。電源線４１７は、パッシベーション膜４１６内のビアホールを介して、トップ電極４１５と接触している。電源線４１７は、図２における電源線ＶＢに対応する。電源線４１７は、例えば、アルミニウムを主成分とする合金材料で形成される。第２のパッシベーション膜４１８が、電源線４１７及びパッシベーション膜４１６上に形成されている。パッシベーション膜４１８は、画素１３全体を覆う。パッシベーション膜４１８は、絶縁材料で形成され、例えば、酸化シリコン膜、窒化シリコン膜又はこれらの積層膜で構成することができる。
図４に示す構成例において、フォトダイオードＰＤは、増幅トランジスタＴＡＭＰよりも上層に形成されている。これにより、フォトダイオードＰＤは、絶縁基板４０１の反対側から受光できるため、絶縁基板４０１による検出光の低下を避け、効率的に光を検出することができる。また、上側のフォトダイオードＰＤのボトム電極４１０が、下側の増幅トランジスタＴＡＭＰのトップゲート電極４０８にコンタクトしており、シンプルな構造が実現されている。なお、設計によって、フォトダイオードと増幅トランジスタの位置関係及び接続する電極の関係は、変化し得る。
上述のように、トップゲート電極４０８と半導体膜４０４との間のトップゲート容量は、ボトムゲート電極４０２と半導体膜４０４との間のボトムゲート容量より、大きい。これにより、フォトダイオードの検出信号の増幅率を１より大きくできる。なお、フォトダイオードＰＤの端子がボトムゲートに接続されている場合、増幅トランジスタは、ボトムゲート容量が、トップゲート容量より大きくなるように構成される。
図５は、増幅トランジスタＴＡＭＰ及びフォトダイオードＰＤのデバイス構造の他の例を模式的に示す断面図である。図４に示す構造例との差異を主に説明する。図５に示す構造例において、一つの共用電極４２０が、フォトダイオードＰＤと増幅トランジスタＴＡＭＰに共用されている。具体的には、共用電極４２０は、フォトダイオードＰＤのボトム電極であり、増幅トランジスタＴＡＭＰのトップゲート電極でもある。図４に示す層間絶縁膜４０９は省略されている。このように、一つ電極がフォトダイオードＰＤと増幅トランジスタＴＡＭＰに共用されることで、センサ基板１１の製造プロセスを簡略化できる。
図６は、本開示の実施形態に関わるイメージセンサの他の構成例を示したブロック図である。以下において、図１に示す構成例との相違点を主に説明する。図１に示す構成例における信号検出回路１６の一部回路が、出力回路１９としてセンサ基板１１に形成されている。図６の構成例は、画素列それぞれに対する、出力回路１９を含み、そのうちの一つのみが符号１９で指示されている。
出力回路１９は、図２に示す回路図の定電流源２０１を含む。出力回路１９から、対応する画素列の信号線ＤＤｊが延びている。信号検出回路１６から、電源ＶＰからの電位を伝送する電源線ＶＰＬが延びて、出力回路１９それぞれに接続されている。さらに、制御信号線ＲｅｆＢが、信号検出回路１６から、延びて、出力回路１９それぞれに接続されている。制御信号線ＲｅｆＢは、出力回路１９における定電流源の電流量を制御するための信号を伝送する
図７は、出力回路１９の構成例を示す。具体的には、出力回路１９は、トランジスタＴＣＭを含む。トランジスタＴＣＭのゲートに、制御信号線ＲｅｆＢの制御信号が与えられる。トランジスタＴＣＭのドレインは電源線ＶＰＬに接続され、ソースは信号線ＤＤｊに接続されている。制御信号線ＲｅｆＢは、所定の定電流がトランジスタＴＣＭを流れるように、一定の電位が与えられる。例えば、トランジスタＴＣＭは、信号検出回路１６内のダイオード接続されたトランジスタとカレントミラー回路を構成してもよい。
上述のように、信号検出回路１６の定電流源をセンサ基板１１上に形成することで、信号検出回路１６の構成を簡略化できる。また、トランジスタＴＣＭを酸化物半導体トランジスタ構成することで、その良好な飽和特性により、高性能な定電流源を実現することができる。
上述のように、本開示のイメージセンサでは、高精細化により画素サイズが小さくなっても、高いＳＮＲを維持することが可能である。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
１０ イメージセンサ、１１ センサ基板、１２ 画素領域、１３ 画素、１４ 駆動回路、１６ 信号検出回路、１７ 電源回路、１９ 出力回路、２０１ 定電流源、２０３ ボルテージフォロワ、４０１ 絶縁基板、４０２ ボトムゲート電極、４０３ ボトムゲート絶縁膜、４０４ 半導体膜、４０５ ソース電極、４０６ ドレイン電極、４０７ トップゲート絶縁膜、４０８ トップゲート電極、４０９ 層間絶縁膜、４１０ ボトム電極、４１１ Ｎ型アモルファスシリコン膜、４１２ 真正アモルファスシリコン膜、４１３ Ｐ型アモルファスシリコン膜、４１５ トップ電極、４１６ パッシベーション膜、４１７ 電源線、４１８ 第２のパッシベーション膜、４２０ 共用電極、ＴＡＭＰ 増幅トランジスタ、ＴＶＳ 選択トランジスタ、ＴＲ リセットトランジスタ、ＢＧ ボトムゲート、ＴＧ トップゲート、ＰＤ フォトダイオード、ＤＤ１−ＤＤｍ 信号線、ＤＧ１−ＤＧｍ 信号線、Ｇ１−Ｇｎ 選択線、ＲＳＴ１−ＲＳＴｎ リセット制御線、Ｉｒｅｆ 定電流、ＶＢ、ＶＰＬ、ＶＲ 電源線、ＶＰ、Ｖｂｓ 電源、Ｖｏｕｔ 出力電位、ＴＣＭ トランジスタ、ＲｅｆＢ 制御信号線

Claims (6)

  1. イメージセンサであって、
    絶縁基板と、
    前記絶縁基板上の複数の画素と、
    定電流源と、
    を含み、
    前記複数の画素の各画素は、
    光電変換素子と、
    チャネルを挟むように形成された第１ゲート及び第２ゲートを含む、第１薄膜トランジスタと、
    第２薄膜トランジスタと、
    第３薄膜トランジスタと、を含み、
    前記光電変換素子により生成された信号は、前記第１ゲートに与えられ、
    前記定電流源は、第１信号線を介して前記第１薄膜トランジスタに定電流を供給し、
    前記第１信号線の電位から一定電圧異なる電位が、第２信号線を介して前記第２ゲートに与えられ、
    前記第２ゲートの容量は、前記第１ゲートの容量より小さく、
    前記第２薄膜トランジスタのゲートにはリセット制御信号が与えられ、
    前記第２薄膜トランジスタは、リセット電源線からのリセット電位を、前記光電変換素子に与え、
    前記第３薄膜トランジスタのゲートに入力される選択信号により、前記第３薄膜トランジスタの導通状態が制御され、
    前記第３薄膜トランジスタは、前記第１信号線と前記第１薄膜トランジスタとの間に配置され、前記定電流源からの電流は導通状態の前記第３薄膜トランジスタを介して前記第１薄膜トランジスタに流れる、
    イメージセンサ。
  2. 請求項１に記載のイメージセンサであって、
    前記第１ゲートは、前記第２ゲートより上層に形成されており、
    前記光電変換素子は、前記第１薄膜トランジスタより上層に形成されている、
    イメージセンサ。
  3. 請求項２に記載のイメージセンサであって、
    前記光電変換素子は、トップ電極とボトム電極とを含み、
    前記第１ゲートは前記ボトム電極に含まれる、
    イメージセンサ。
  4. 請求項１に記載のイメージセンサであって、
    前記第１薄膜トランジスタは、酸化物半導体トランジスタである、
    イメージセンサ。
  5. 請求項１に記載のイメージセンサであって、
    前記定電流源は、前記絶縁基板上に形成されている、
    イメージセンサ。
  6. イメージセンサの制御方法であって、
    前記イメージセンサは、
    絶縁基板と、
    前記絶縁基板上の複数の画素と、
    を含み、
    前記複数の画素の各画素は、
    光電変換素子と、
    積層方向においてチャネルを挟むように形成された第１ゲート及び第２ゲートを含む、第１薄膜トランジスタと、
    第２薄膜トランジスタと、
    第１信号線と前記第１薄膜トランジスタとの間に配置された第３薄膜トランジスタと、を含み、
    前記第２ゲートの容量は、前記第１ゲートの容量より小さく、
    前記光電変換素子により生成された信号は、前記第１ゲートに与えられ、
    前記制御方法は、
    前記第３薄膜トランジスタのゲートに選択信号を与えて導通状態を制御し、前記第１信号線を介して前記第１薄膜トランジスタに定電流を供給し、
    前記第１信号線の電位から一定電圧異なる電位を、第２信号線を介して前記第２ゲートに与え、
    前記第１信号線の電位に対応する電位を出力し、
    前記第２薄膜トランジスタのゲートにリセット制御信号を与え、
    前記第２薄膜トランジスタを介して、リセット電源線からのリセット電位を、前記光電変換素子に与える、
    制御方法。
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