JP2021180540A - パワーモジュール - Google Patents

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Abstract

【課題】寄生容量の低減及び電流経路の短縮の少なくとも一方を実現したパワーモジュールを提供する。【解決手段】パワーモジュール（１）においては、第１の回路素子（Ｆ１）と第１のスイッチング素子（Ｔ１）との間の領域を流れる電流経路の方向と、第１のスイッチング素子（Ｔ１）の領域下を流れる電流経路の方向とは、交差する。【選択図】図１

Description

本開示は、パワーモジュールに関する。
通常、多層基材（多層ＰＣＢ基板）に実装されたスイッチング素子及びその他の回路素子の配線は、前記多層基材の表面と裏面とで重畳するように形成される。すなわち、表面主電流経路と裏面主電流経路とが一致するように配線を形成することで、寄生インダクタンスの低減によるサージとリンギングの抑制を実現している。
ＷＯ２０１９／０９２９２６ Ａ１（２０１９年５月１６日公開）
図１８は、従来のパワーモジュール２００の問題点を説明するための図である。
パワーモジュール２００は、図示していない多層基材と、前記多層基材の表面に備えられた表面の配線パターンＨＰ１０５と、前記多層基材の裏面に備えられた裏面の配線パターンＨＰ１０６と、表面の配線パターンＨＰ１０５に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むスイッチング素子Ｑ１と、表面の配線パターンＨＰ１０５または裏面の配線パターンＨＰ１０６に設けられた回路素子Ｆ１とを含む。なお、表面の配線パターンＨＰ１０５と裏面の配線パターンＨＰ１０６とは、ビアＶを介して、電気的に接続されている。
図１８に示すパワーモジュール２００の場合、表面主電流経路と裏面主電流経路とを重畳させているので、寄生インダクタンスの低減を実現できる。
しかしながら、パワーモジュール２００の場合、スイッチング素子Ｑ１の第１端子Ｔ１及び第２端子Ｔ２の下において、表面の配線パターンＨＰ１０５と裏面の配線パターンＨＰ１０６との重畳は避けられず、比較的大きな寄生容量の発生による効率の低下が生じてしまうという問題がある。
さらに、パワーモジュール２００の場合、スイッチング素子Ｑ１と重畳する裏面の配線パターンＨＰ１０６の一部が、スイッチング素子Ｑ１の対向する２つの端部（図中の左右の端部）と重畳するように設けられているので、裏面主電流経路が長くなってしまい電流経路の短縮化が困難であるという問題もある。
本開示の一態様は、前記の問題点に鑑みてなされたものであり、寄生容量の低減及び電流経路の短縮の少なくとも一方を実現したパワーモジュールを提供することを目的とする。
本発明の一態様に係るパワーモジュールは、
多層基材と、
前記多層基材の一方側の面に設けられた第１の配線パターンと、
前記多層基材の前記一方側の面と対向する他方側の面に設けられた第２の配線パターンと、
前記第１の配線パターンに設けられた第１端子及び第２端子を含む第１のスイッチング素子と、
前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられた第１の回路素子と、を備え、
前記第１の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向と、前記第１のスイッチング素子の領域下を流れる電流経路の方向とは、交差する。
寄生容量の低減及び電流経路の短縮の少なくとも一方を実現したパワーモジュールを提供できる。
実施形態１に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態１の変形例に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態２に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態３に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態４に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態４に係るパワーモジュールを下面側から見た場合を模式的に示す図である。 実施形態４に係るパワーモジュールの等価回路を示す図である。 実施形態４の変形例に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態４の変形例に係るパワーモジュールを下面側から見た場合を模式的に示す図である。 実施形態５に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態５に係るパワーモジュールを下面側から見た場合を模式的に示す図である。 実施形態６に係るパワーモジュールを上面側から見た場合を模式的に示す図である。 実施形態６に係るパワーモジュールを下面側から見た場合を模式的に示す図である。 第１比較例であるパワーモジュールの問題点を説明するための図であり、第１比較例であるパワーモジュールを上面側から見た場合を模式的に示す図である。 図１４に図示した第１比較例であるパワーモジュールを下面側から見た場合を模式的に示す図である。 第２比較例であるパワーモジュールを下面側から見た場合を模式的に示す図である。 第３比較例であるパワーモジュールを下面側から見た場合を模式的に示す図である。 従来のパワーモジュールの問題点を説明するための図である。
本開示の実施の形態について、図１〜図１７に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。
〔実施形態１〕
以下、本開示の実施形態１について、図１及び図２に基づいて説明する。
図１は、パワーモジュール１を上面側から見た場合を模式的に示す図である。
パワーモジュール１は、図示していない多層基材と、前記多層基材の表面に備えられた表面の配線パターンＨＰ１と、前記多層基材の裏面に備えられた裏面の配線パターンＨＰ２と、表面の配線パターンＨＰ１に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むスイッチング素子（第１のスイッチング素子）Ｑ１と、表面の配線パターンＨＰ１または裏面の配線パターンＨＰ２に設けられた回路素子（第１の回路素子）Ｆ１とを含む。なお、表面の配線パターンＨＰ１と裏面の配線パターンＨＰ２とは、ビアＶを介して、電気的に接続されている。
本実施形態においては、スイッチング素子Ｑ１はトランジスタ素子であり、ソース端子である第１端子Ｔ１と、ドレイン端子である第２端子Ｔ２と、図示していないゲート端子である第３端子とを備えている場合を一例に挙げて説明するが、これに限定されることはない。
また、本実施形態においては、スイッチング素子Ｑ１として、例えば、ＧａＮから構成されるパワー半導体スイッチング素子であるトランジスタを用いているが、これに限定されることはない。
また、回路素子Ｆ１は、例えば、トランジスタ素子であってもよく、キャパシタであってもよい。
本実施形態においては、図１に示すように、パワーモジュール１において、スイッチング素子Ｑ１と重畳する裏面の配線パターンＨＰ２の一部は、回路素子Ｆ１及び第２端子Ｔ２の両方に近い第１端子Ｔ１の縁の一部と、第１端子Ｔ１と第２端子Ｔ２との間の領域の回路素子Ｆ１に近い部分と、回路素子Ｆ１に近い第２端子Ｔ２の縁と重畳し、パワーモジュール１においては、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向（図１の左右方向）と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向（図１の上下方向）とが、略直交する場合を一例に挙げて説明するが、これに限定されることはない。パワーモジュール１においては、スイッチング素子Ｑ１と重畳する裏面の配線パターンＨＰ２の一部は、回路素子Ｆ１及び第２端子Ｔ２の両方に近い第１端子Ｔ１の縁の一部と、第１端子Ｔ１と第２端子Ｔ２との間の領域の少なくとも回路素子Ｆ１に近い部分と、第２端子Ｔ２の少なくとも回路素子Ｆ１に近い縁と重畳してもよい。また、例えば、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ１、裏面の配線パターンＨＰ２、スイッチング素子Ｑ１及び回路素子Ｆ１が設けられていてもよい。
そして、パワーモジュール１においては、スイッチング素子Ｑ１と回路素子Ｆ１との間で、表面の配線パターンＨＰ１の一部と裏面の配線パターンＨＰ２の一部とは重畳する。
図１に示すように、パワーモジュール１においては、表面の配線パターンＨＰ１の端と裏面の配線パターンＨＰ２の端とを重畳させてループを形成しており、パワーモジュール１に高周波電流が流れる場合には、前記ループの内側を通る性質が特に強いことから、表面の配線パターンＨＰ１を流れる表面主電流経路（電流経路）と、裏面の配線パターンＨＰ２を流れる裏面主電流経路（電流経路）とが重畳するので、低インダクタンスとなる。また、パワーモジュール１においては、高周波であるリンギング成分の低減を実現できる。
さらに、パワーモジュール１においては、第１端子Ｔ１の一部と裏面の配線パターンＨＰ２とが重畳する領域を最小化しているので、寄生容量の低減を実現できる。
なお、パワーモジュール１に低周波電流が流れる場合には、低周波電流が表面の配線パターンＨＰ１と裏面の配線パターンＨＰ２とが重畳するループの内側を通る性質が強くないので、低インダクタンスを実現できる効果よりは、寄生容量の抑制効果が大きくなる。
また、パワーモジュール１においては、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向とが直交または交差するので、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化を実現できる。
なお、パワーモジュール１において、スイッチング素子Ｑ１の第２端子Ｔ２は、ビアＶを介して、裏面の配線パターンＨＰ２と直接接続されているので、スイッチング素子Ｑ１の第２端子Ｔ２と裏面の配線パターンＨＰ２とは同電位である。したがって、スイッチング素子Ｑ１の第２端子Ｔ２と、裏面の配線パターンＨＰ２との重畳による寄生容量は効率を悪化させないので、パワーモジュール１は、少なくとも、スイッチング素子Ｑ１の第１端子Ｔ１と、裏面の配線パターンＨＰ２とが重畳する領域を最小化する構成であれば良い。
［実施形態１の変形例］
図２は、実施形態１の変形例であるパワーモジュール１ａを上面側から見た場合を模式的に示す図である。
図２に示すように、パワーモジュール１ａは、表面の配線パターンＨＰ１を流れる表面主電流経路及び裏面の配線パターンＨＰ２を流れる裏面主電流経路と重畳しない第１端子Ｔ１の一部の直下に、サーマルビアＶ’を備えている。したがって、放熱性の高いパワーモジュールを実現できる。なお、サーマルビアとは、導通機能と放熱機能とを備えた貫通孔を意味し、本実施形態においては、表面の配線パターンＨＰ１と図示していない多層基材とを貫通する孔である。
本実施形態においては、表面の配線パターンＨＰ１を流れる表面主電流経路及び裏面の配線パターンＨＰ２を流れる裏面主電流経路と重畳しない第１端子Ｔ１の一部の直下に、サーマルビアＶ’を備えている場合を一例に挙げて説明したが、これに限定されることはなく、サーマルビアＶ’は、表面の配線パターンＨＰ１を流れる表面主電流経路及び裏面の配線パターンＨＰ２を流れる裏面主電流経路と重畳しない第１端子Ｔ１の一部及び第２端子Ｔ２の一部の少なくとも一方の直下に設けられていてもよい。パワーモジュール１ａの放熱性の向上を考慮した場合には、表面の配線パターンＨＰ１を流れる表面主電流経路及び裏面の配線パターンＨＰ２を流れる裏面主電流経路と重畳しない第１端子Ｔ１の一部及び第２端子Ｔ２の一部の両方の直下にサーマルビアＶ’を設けることが好ましい。
〔実施形態２〕
次に、図３に基づき、本発明の実施形態２について説明する。本実施形態のパワーモジュール１ｂは、表面の配線パターンＨＰ１’または裏面の配線パターンＨＰ２’に設けられた回路素子（第１の回路素子）Ｆ１とともに、表面の配線パターンＨＰ１’または裏面の配線パターンＨＰ２’に設けられた回路素子（第２の回路素子）Ｆ２をさらに備えている点において、実施形態１とは異なり、その他については実施形態１において説明したとおりである。説明の便宜上、実施形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図３は、実施形態２のパワーモジュール１ｂを上面側から見た場合を模式的に示す図である。
図３に示すように、パワーモジュール１ｂは、回路素子（第１の回路素子）Ｆ１とともに、回路素子（第２の回路素子）Ｆ２をさらに備えている。
そして、スイッチング素子Ｑ１と回路素子Ｆ１との間のみでなく、スイッチング素子Ｑ１と回路素子Ｆ２との間でも、表面の配線パターンＨＰ１’の一部と裏面の配線パターンＨＰ２’の一部とは重畳する。
本実施形態においては、回路素子Ｆ２とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向（図３の上下方向）と、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向（図３の左右方向）とが、略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、回路素子Ｆ２とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向と、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ１’、裏面の配線パターンＨＰ２’、スイッチング素子Ｑ１、回路素子Ｆ１及び回路素子Ｆ２が設けられていてもよい。
なお、表面の配線パターンＨＰ１’と裏面の配線パターンＨＰ２’とは、図示していないビアを介して、電気的に接続されている。
回路素子Ｆ２は、例えば、トランジスタ素子であってもよく、キャパシタであってもよい。
図３に示すように、パワーモジュール１ｂにおいては、表面の配線パターンＨＰ１’の端と裏面の配線パターンＨＰ２’の端とを重畳させてループを形成しており、パワーモジュール１ｂに高周波電流が流れる場合には、前記ループの内側を通る性質が特に強いことから、表面の配線パターンＨＰ１’を流れる表面主電流経路（電流経路）と、裏面の配線パターンＨＰ２’を流れる裏面主電流経路（電流経路）とが重畳するので、低インダクタンスとなる。また、パワーモジュール１ｂにおいては、高周波であるリンギング成分の低減を実現できる。
さらに、パワーモジュール１ｂにおいては、第１端子Ｔ１の一部及び第２端子Ｔ２の一部と裏面の配線パターンＨＰ２’とが重畳する領域を最小化しているので、寄生容量の低減を実現できる。
なお、パワーモジュール１ｂに低周波電流が流れる場合には、低周波電流が表面の配線パターンＨＰ１’と裏面の配線パターンＨＰ２’とが重畳するループの内側を通る性質が強くないので、低インダクタンスを実現できる効果よりは、寄生容量の抑制効果が大きくなる。
また、パワーモジュール１ｂにおいては、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向とが直交または交差するとともに、回路素子Ｆ２とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向と、回路素子Ｆ１とスイッチング素子Ｑ１との間の領域を流れる電流経路の方向とが直交または交差するので、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化を実現できる。
なお、放熱性の向上を図るためには、パワーモジュール１ｂにおいても、図２に基づき上述したサーマルビアを備えていることが好ましい。
〔実施形態３〕
次に、図４に基づき、本発明の実施形態３について説明する。本実施形態のパワーモジュール１ｃは、表面の配線パターンＨＰ３に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むスイッチング素子（第１のスイッチング素子）Ｑ１とともに、表面の配線パターンＨＰ３または裏面の配線パターンＨＰ４に設けられた回路素子（第１の回路素子）Ｆ１として、表面の配線パターンＨＰ３に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むスイッチング素子（第２のスイッチング素子）Ｑ２を備えている点において、実施形態１とは異なり、その他については実施形態１において説明したとおりである。説明の便宜上、実施形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図４は、実施形態３のパワーモジュール１ｃを上面側から見た場合を模式的に示す図である。
本実施形態においては、図４に示すように、スイッチング素子（第２のスイッチング素子）Ｑ２と重畳する裏面の配線パターンＨＰ４の一部は、スイッチング素子Ｑ２の第１端子Ｔ１及びスイッチング素子Ｑ１の両方に近いスイッチング素子Ｑ２の第２端子Ｔ２の縁の一部と、スイッチング素子Ｑ２の第１端子Ｔ１とスイッチング素子Ｑ２の第２端子Ｔ２との間の領域のスイッチング素子Ｑ１に近い部分と、スイッチング素子Ｑ１に近いスイッチング素子Ｑ２の第１端子Ｔ１の縁と重畳する場合を一例に挙げて説明するが、これに限定されることはない。パワーモジュール１ｃにおいては、スイッチング素子Ｑ２と重畳する裏面の配線パターンＨＰ４の一部は、スイッチング素子Ｑ２の第１端子Ｔ１及びスイッチング素子Ｑ１の両方に近いスイッチング素子Ｑ２の第２端子Ｔ２の縁の一部と、スイッチング素子Ｑ２の第１端子Ｔ１とスイッチング素子Ｑ２の第２端子Ｔ２との間の領域の少なくともスイッチング素子Ｑ１に近い部分と、スイッチング素子Ｑ２の第２端子Ｔ１の少なくともスイッチング素子Ｑ１に近い縁と重畳してもよい。
本実施形態においては、スイッチング素子Ｑ２の領域下を流れる電流経路の方向（図４の上下方向）と、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向（図４の左右方向）とが略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、スイッチング素子Ｑ２の領域下を流れる電流経路の方向と、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ３、裏面の配線パターンＨＰ４、スイッチング素子Ｑ１及びスイッチング素子Ｑ２が設けられていてもよい。
図４に示すように、パワーモジュール１ｃのスイッチング素子Ｑ１及びスイッチング素子Ｑ２が設けられている領域においては、表面の配線パターンＨＰ３の端と裏面の配線パターンＨＰ４の端とを重畳させてループを形成しており、パワーモジュール１ｃに高周波電流が流れる場合には、前記ループの内側を通る性質が特に強いことから、表面の配線パターンＨＰ３を流れる表面主電流経路（電流経路）と、裏面の配線パターンＨＰ４を流れる裏面主電流経路（電流経路）とが重畳するので、低インダクタンスとなる。また、パワーモジュール１ｃにおいては、高周波であるリンギング成分の低減を実現できる。
さらに、パワーモジュール１ｃにおいては、スイッチング素子Ｑ１の第１端子Ｔ１の一部と裏面の配線パターンＨＰ４とが重畳する領域を最小化しているので、寄生容量の低減を実現できる。
なお、パワーモジュール１ｃに低周波電流が流れる場合には、低周波電流が表面の配線パターンＨＰ３と裏面の配線パターンＨＰ４とが重畳するループの内側を通る性質が強くないので、低インダクタンスを実現できる効果よりは、寄生容量の抑制効果が大きくなる。
また、パワーモジュール１ｃにおいては、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向とが直交または交差するとともに、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ２の領域下を流れる電流経路の方向とが直交または交差するので、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化を実現できる。
図４に示すように、パワーモジュール１ｃは、表面の配線パターンＨＰ３に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１をさらに備えており、スイッチング素子Ｑ２とキャパシタＣ１との間で、表面の配線パターンＨＰ３の一部と裏面の配線パターンＨＰ４の一部とは重畳し、スイッチング素子（第１のスイッチング素子）Ｑ１と、スイッチング素子（第２のスイッチング素子）Ｑ２と、キャパシタＣ１とは、ハーフブリッジ回路を構成する。
本実施形態においては、スイッチング素子Ｑ２とキャパシタＣ１との間の領域を流れる電流経路の方向（図４の上下方向）と、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向（図４の左右方向）とが略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、スイッチング素子Ｑ２とキャパシタＣ１との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ３、裏面の配線パターンＨＰ４、スイッチング素子Ｑ１、スイッチング素子Ｑ２及びキャパシタＣ１が設けられていてもよい。
図４に示すように、パワーモジュール１ｃのハーフブリッジ回路においても、表面の配線パターンＨＰ３の端と裏面の配線パターンＨＰ４の端とを重畳させてループを形成しており、前記ハーフブリッジ回路に高周波電流が流れる場合には、前記ループの内側を通る性質が特に強いことから、表面の配線パターンＨＰ３を流れる表面主電流経路（電流経路）と、裏面の配線パターンＨＰ４を流れる裏面主電流経路（電流経路）とが重畳するので、低インダクタンスとなる。また、前記ハーフブリッジ回路においては、高周波であるリンギング成分の低減を実現できる。
さらに、パワーモジュール１ｃのハーフブリッジ回路においては、スイッチング素子Ｑ１の第１端子Ｔ１の一部と裏面の配線パターンＨＰ４とが重畳する領域を最小化しているので、寄生容量の低減を実現できる。
なお、パワーモジュール１ｃのハーフブリッジ回路に低周波電流が流れる場合には、低周波電流が表面の配線パターンＨＰ３と裏面の配線パターンＨＰ４とが重畳するループの内側を通る性質が強くないので、低インダクタンスを実現できる効果よりは、寄生容量の抑制効果が大きくなる。
また、パワーモジュール１ｃのハーフブリッジ回路においては、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ１の領域下を流れる電流経路の方向とが直交または交差するとともに、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間の領域を流れる電流経路の方向と、スイッチング素子Ｑ２の領域下を流れる電流経路の方向とが直交または交差するので、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化を実現できる。
本実施形態においては、キャパシタＣ１の第１端子Ｔ１及び第２端子Ｔ２が表面の配線パターンＨＰ３に設けられた場合を一例に挙げて説明するが、これに限定されることはなく、キャパシタＣ１の第１端子Ｔ１及び第２端子Ｔ２は裏面の配線パターンＨＰ４に設けられていてもよい。
本実施形態においては、スイッチング素子Ｑ１・Ｑ２として、例えば、ＧａＮから構成されるパワー半導体スイッチング素子であるトランジスタを用いているが、これに限定されることはない。
本実施形態においては、スイッチング素子Ｑ１・Ｑ２はトランジスタ素子であり、ソース端子である第１端子Ｔ１と、ドレイン端子である第２端子Ｔ２と、図示していないゲート端子である第３端子とを備えている場合を一例に挙げて説明するが、これに限定されることはない。
また、本実施形態においては、キャパシタＣ１として、例えば、セラミックコンデンサを用いているが、これに限定されることはない。
なお、パワーモジュール１ｃにおいては、スイッチング素子Ｑ１の第２端子Ｔ２、スイッチング素子Ｑ２の第１端子Ｔ１、キャパシタＣ１の第１端子Ｔ１及び第２端子Ｔ２と、裏面配線パターンＨＰ４との重畳による寄生容量は効率を悪化させないため、パワーモジュール１ｃは、少なくとも、スイッチング素子Ｑ１の第１端子Ｔ１及びスイッチング素子Ｑ２の第２端子Ｔ２と、裏面配線パターンＨＰ４とが重畳する領域を最小化する構成であれば良い。
〔実施形態４〕
次に、図５に基づき、本発明の実施形態４について説明する。本実施形態のパワーモジュール１ｄにおいては、スイッチング素子（第１のスイッチング素子）Ｑ３及びスイッチング素子（第２のスイッチング素子）Ｑ４の形状及び配置向きが、上述した実施形態３のパワーモジュール１ｃとは異なる。その他については実施形態３において説明したとおりである。説明の便宜上、実施形態３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図５は、実施形態４に係るパワーモジュール１ｄを上面側から見た場合を模式的に示す図である。
図５に示すように、パワーモジュール１ｄは、図示していない多層基材と、前記多層基材の表面層Ｌ１である表面の配線パターンＨＰ５と、表面の配線パターンＨＰ５に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第１のスイッチング素子）Ｑ３と、表面の配線パターンＨＰ５に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第２のスイッチング素子）Ｑ４と、表面の配線パターンＨＰ５に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１と、を備えている。なお、表面の配線パターンＨＰ５と裏面の配線パターンＨＰ６とは、ビアＶ及びサーマルビアＶ’を介して、電気的に接続されている。
なお、スイッチング素子（第１のスイッチング素子）Ｑ３と、スイッチング素子（第２のスイッチング素子）Ｑ４と、キャパシタＣ１とは、ハーフブリッジ回路を構成する。
本実施形態においては、スイッチング素子Ｑ３・Ｑ４はトランジスタ素子であり、ソース端子である第１端子Ｔ１と、ドレイン端子である第２端子Ｔ２と、ゲート端子である第３端子とを備えている場合を一例に挙げて説明するが、これに限定されることはない。
図５に示すように、スイッチング素子Ｑ４のソース端子である第１端子Ｔ１は、表面の配線パターンＨＰ５の一部を介して、スイッチング素子Ｑ３のドレイン端子である第２端子Ｔ２と電気的に接続されており、スイッチング素子Ｑ３のソース端子である第１端子Ｔ１は、表面の配線パターンＨＰ５の他の一部を介して、キャパシタＣ１の第１端子Ｔ１と電気的に接続されている。さらに、キャパシタＣ１の第２端子Ｔ２とスイッチング素子Ｑ４のドレイン端子である第２端子Ｔ２とは、裏面の配線パターンＨＰ６の一部を介して、電気的に接続されている。なお、表面の配線パターンＨＰ５の一部は表面の配線パターンＨＰ５の他の一部と電気的に絶縁されており、裏面の配線パターンＨＰ６の一部も裏面の配線パターンＨＰ６の他の一部と電気的に絶縁されている。
本実施形態においては、図５に示すように、スイッチング素子Ｑ３の領域下を流れる電流経路の方向（図５の左右方向）と、スイッチング素子Ｑ４の領域下を流れる電流経路の方向（図５の上下方向）とが、略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、スイッチング素子Ｑ３の領域下を流れる電流経路の方向と、スイッチング素子Ｑ４の領域下を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ５、裏面の配線パターンＨＰ６、スイッチング素子Ｑ３、スイッチング素子Ｑ４及びキャパシタＣ１が設けられていてもよい。
図６は、図５に図示したパワーモジュール１ｄを下面側から見た場合を模式的に示す図である。
図６に示すように、パワーモジュール１ｄは、前記多層基材の裏面層Ｌ２である裏面の配線パターンＨＰ６を備えている。そして、本実施形態においては、表面の配線パターンＨＰ５を流れる表面主電流経路及び裏面の配線パターンＨＰ６を流れる裏面主電流経路と重畳しないスイッチング素子Ｑ３・Ｑ４の第２端子Ｔ２の一部の直下に、サーマルビアＶ’を備えている場合を一例に挙げて説明したが、これに限定されることはない。
なお、本実施形態においては、サーマルビアＶ’は、表面の配線パターンＨＰ５と図示していない多層基材とを貫通する孔である。
図５に示すように、本実施形態のパワーモジュール１ｄにおいては、スイッチング素子Ｑ３を時計回りに９０度回転させた場合に、スイッチング素子Ｑ４と完全に重なるように配置されている。具体的には、スイッチング素子Ｑ４の第１端子Ｔ１は、スイッチング素子Ｑ３においてスイッチング素子Ｑ４の第１端子Ｔ１と対向する側（スイッチング素子Ｑ３の第１端子Ｔ１に隣接するスイッチング素子Ｑ３の上側の側面）と直交するように、スイッチング素子Ｑ３とスイッチング素子Ｑ４とは配置されている。これに限定されることはなく、スイッチング素子Ｑ４の第１端子Ｔ１は、スイッチング素子Ｑ３においてスイッチング素子Ｑ４の第１端子Ｔ１と対向する側（スイッチング素子Ｑ３の第１端子Ｔ１に隣接するスイッチング素子Ｑ３の上側の側面）と交差するように、スイッチング素子Ｑ３とスイッチング素子Ｑ４とが配置されていてもよい。
図５に示すように、パワーモジュール１ｄにおいては、スイッチング素子Ｑ３と、スイッチング素子Ｑ４とが、上述したように配置されるため、キャパシタＣ１の第１端子Ｔ１とスイッチング素子Ｑ３の第１端子Ｔ１との間を流れる表面主電流経路の方向と、スイッチング素子Ｑ３とスイッチング素子Ｑ４の第１端子Ｔ１との間を流れる表面主電流経路の方向とは、直交する。
したがって、図５に示すパワーモジュール１ｄの表面主電流経路の長さは、後述する図１４から図１７に示す比較例１〜３のパワーモジュール１００・１０１・１０２の表面主電流経路の長さより短い。
（パワーモジュール１ｄの等価回路）
図７は、図５及び図６に図示するパワーモジュール１ｄの等価回路を示す図である。
図７に図示するように、パワーモジュール１ｄにおいては、スイッチング素子Ｑ３の第２端子Ｔ２と、スイッチング素子Ｑ４の第１端子とは、表面の配線パターンＨＰ５の一部を介して、電気的に接続されており、表面の配線パターンＨＰ５の一部には端子部ＴＥ４が設けられている。なお、スイッチング素子Ｑ３の第３端子Ｔ３には、端子部ＴＥ１が設けられている。また、スイッチング素子Ｑ４の第２端子Ｔ２と、キャパシタＣ１の第２端子Ｔ２とは、ビアＶ、サーマルビアＶ’及び裏面の配線パターンＨＰ６の一部を介して、電気的に接続されており、裏面の配線パターンＨＰ６の一部には、端子部ＴＥ３が設けられている。なお、スイッチング素子Ｑ４の第３端子Ｔ３には、端子部ＴＥ２が設けられている。さらに、キャパシタＣ１の第１端子Ｔ１とスイッチング素子Ｑ３の第１端子Ｔ１とは、表面の配線パターンＨＰ５の他の一部を介して、電気的に接続されており、表面の配線パターンＨＰ５の他の一部には、端子部ＴＥ５が設けられている。
図５及び図６に示すように、パワーモジュール１ｄにおいては、表面の配線パターンＨＰ５を流れる表面主電流経路と、裏面の配線パターンＨＰ６を流れる裏面主電流経路とが重畳するので、寄生インダクタンスの低減によるサージとリンギングの抑制を実現できる。
また、パワーモジュール１ｄにおいては、上述したように、表面主電流経路の長さを短くすることができるので、裏面主電流経路も短くすることができ、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮を実現できる。
さらに、パワーモジュール１ｄにおいては、スイッチング素子Ｑ３及びスイッチング素子Ｑ４と重畳するように、十分な数のサーマルビアＶ’を設けることができるので、パワーモジュール１ｄの放熱性も十分に確保できる。
なお、本実施形態においては、ハーフブリッジ回路を構成する、スイッチング素子（第１のスイッチング素子）Ｑ３がロー側スイッチング素子であり、スイッチング素子（第２のスイッチング素子）Ｑ４がハイ側スイッチング素子である場合を一例に挙げて説明するが、これに限定されることはない。
（比較例）
図１４は、第１比較例であるパワーモジュール１００の問題点を説明するための図であり、第１比較例であるパワーモジュール１００を上面側から見た場合を模式的に示す図である。
図１４に示すように、パワーモジュール１００は、図示していない多層基材と、前記多層基材の表面層Ｌ１００である表面の配線パターンＨＰ１０１と、表面の配線パターンＨＰ１０１に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子を含むスイッチング素子Ｑ３と、表面の配線パターンＨＰ１０１に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子を含むスイッチング素子Ｑ４と、表面の配線パターンＨＰ１０１に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１とを含む。なお、表面の配線パターンＨＰ１０１と、図１５に示す裏面の配線パターンＨＰ１０２とは、ビアＶを介して、電気的に接続されている。
しかしながら、パワーモジュール１００においては、スイッチング素子Ｑ３とスイッチング素子Ｑ４とが一直線状に配置されているため、表面主電流経路が長くなってしまうという問題がある。すなわち、表面主電流経路は、スイッチング素子Ｑ３及びスイッチング素子Ｑ４それぞれの一辺に沿うため、必然的に長くなってしまう。
図１５は、図１４に図示した第１比較例であるパワーモジュール１００を下面側から見た場合を模式的に示す図である。
図１５に示すように、パワーモジュール１００は、図示していない多層基材と、前記多層基材の裏面層Ｌ１０１である裏面の配線パターンＨＰ１０２とを含む。
図１４及び図１５に示すように、第１比較例であるパワーモジュール１００においては、寄生インダクタンスを低減するために、表面主電流経路と裏面主電流経路とを重畳させているが、上述したように、パワーモジュール１００においては、表面主電流経路が長いため、必然的に裏面主電流経路も長くなり、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化は困難である。
図１６は、第２比較例であるパワーモジュール１０１を下面側から見た場合を模式的に示す図である。
なお、比較例であるパワーモジュール１０１を上面側から見た場合の模式図は、図１４に図示するパワーモジュール１００の場合と同一であるため、図示を省略する。
図１６に示すように、パワーモジュール１０１は、図示していない多層基材と、前記多層基材の裏面層Ｌ１０２である裏面の配線パターンＨＰ１０３とを含む。
パワーモジュール１０１の場合、スイッチング素子Ｑ３と重畳する位置及びスイッチング素子Ｑ４と重畳する位置に多数のサーマルビアＶ’を備えているので、放熱性の高いパワーモジュールを実現できる。
しかしながら、パワーモジュール１０１の構成においては、スイッチング素子Ｑ３とスイッチング素子Ｑ４とが一直線状に配置されているため、表面主電流経路の長さを短くすることはできない。
さらに、パワーモジュール１０１の構成においては、裏面主電流経路を形成する配線パターンＨＰ１０３を、サーマルビアＶ’と重畳しないように配置する必要があるため、裏面主電流経路が長くなるとともに、表面主電流経路と裏面主電流経路とを重畳できる部分も減ってしまう。
したがって、比較例であるパワーモジュール１０１においては、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化は困難であるとともに、寄生インダクタンスの低減も困難である。
図１７は、第３比較例であるパワーモジュール１０２を下面側から見た場合を模式的に示す図である。
なお、パワーモジュール１０２を上面側から見た場合の模式図は、図１４に図示する従来のパワーモジュール１００の場合と同一であるため、図示を省略する。
図１７に示すように、パワーモジュール１０２は、図示していない多層基材と、前記多層基材の裏面層Ｌ１０３である裏面の配線パターンＨＰ１０４とを含む。
パワーモジュール１０２の場合、図１６に示すパワーモジュール１０１と比較すると少ない数であるが、スイッチング素子Ｑ３と重畳する位置及びスイッチング素子Ｑ４と重畳する位置にサーマルビアＶ’を備えているので、良好な放熱性を有するパワーモジュールを実現できる。
しかしながら、パワーモジュール１０２の構成においては、スイッチング素子Ｑ３とスイッチング素子Ｑ４とが一直線状に配置されているため、表面主電流経路の長さを短くすることはできない。また、裏面主電流経路を形成する配線パターンＨＰ１０３を、サーマルビアＶ’と重畳しないように配置する必要があるため、裏面主電流経路も長くなる。したがって、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮化は困難である。
［実施形態４の変形例］
図８及び図９に基づき、実施形態４の変形例であるパワーモジュール１ｅについて説明する。パワーモジュール１ｅにおいては、キャパシタＣ１の配置が、上述した実施形態４のパワーモジュール１ｄにおけるキャパシタＣ１の配置とは異なる。その他については実施形態４において説明したとおりである。説明の便宜上、実施形態４の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
キャパシタＣ１に関しては、位置や向きの自由度が大きいため、例えば、図８に図示するような配置とすることも可能である。
図８は、パワーモジュール１ｅを上面側から見た場合を模式的に示す図である。
パワーモジュール１ｅは、図示していない多層基材と、前記多層基材の表面層Ｌ１１である表面の配線パターンＨＰ７と、表面の配線パターンＨＰ７に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子を含むスイッチング素子Ｑ３と、表面の配線パターンＨＰ７に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子を含むスイッチング素子Ｑ４と、表面の配線パターンＨＰ７に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１とを含む。なお、表面の配線パターンＨＰ７と、図９に示す裏面の配線パターンＨＰ８とは、ビアＶ及びサーマルビアＶ’を介して、電気的に接続されている。
図８に示すパワーモジュール１ｅの表面主電流経路の長さは、図１４から図１７に示す比較例１〜３のパワーモジュール１００・１０１・１０２の表面主電流経路の長さより短い。
図９は、図８に図示したパワーモジュール１ｅを下面側から見た場合を模式的に示す図である。
図９に示すように、パワーモジュール１ｅは、図示していない多層基材と、前記多層基材の裏面層Ｌ１２である裏面の配線パターンＨＰ８とを含む。
図８及び図９に示すように、パワーモジュール１ｅにおいては、表面の配線パターンＨＰ７を流れる表面主電流経路と、裏面の配線パターンＨＰ８を流れる裏面主電流経路とが重畳するので、寄生インダクタンスの低減によるサージとリンギングの抑制を実現できる。
また、パワーモジュール１ｅにおいては、上述したように、表面主電流経路の長さを短くすることができるので、裏面主電流経路も短くすることができ、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮を実現できる。
さらに、パワーモジュール１ｅにおいては、スイッチング素子Ｑ３及びスイッチング素子Ｑ４と重畳するように、十分な数のサーマルビアＶ’を設けることができるので、パワーモジュール１ｅの放熱性も十分に確保できる。
〔実施形態５〕
次に、図１０及び図１１に基づき、本発明の実施形態５について説明する。本実施形態のパワーモジュール１ｆにおいては、スイッチング素子Ｑ３’（第１のスイッチング素子）の第２端子Ｔ２は、スイッチング素子Ｑ４’（第２のスイッチング素子）と対向配置されている点において、実施形態４とは異なり、その他については実施形態４において説明したとおりである。説明の便宜上、実施形態４の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図１０は、パワーモジュール１ｆを上面側から見た場合を模式的に示す図である。
図１０に示すように、パワーモジュール１ｆは、図示していない多層基材と、前記多層基材の表面層Ｌ２１である表面の配線パターンＨＰ９と、表面の配線パターンＨＰ９に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第１のスイッチング素子）Ｑ３’と、表面の配線パターンＨＰ９に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第２のスイッチング素子）Ｑ４’と、表面の配線パターンＨＰ９に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１と、を備えている。なお、表面の配線パターンＨＰ９と、図１１に示す裏面の配線パターンＨＰ１０とは、ビアＶ及びサーマルビアＶ’を介して、電気的に接続されている。
なお、スイッチング素子（第１のスイッチング素子）Ｑ３’と、スイッチング素子（第２のスイッチング素子）Ｑ４’と、キャパシタＣ１とは、ハーフブリッジ回路を構成する。
スイッチング素子Ｑ３’のドレイン端子である第２端子Ｔ２は、表面の配線パターンＨＰ９の一部を介して、スイッチング素子Ｑ４’のソース端子である第１端子Ｔ１と電気的に接続されており、スイッチング素子Ｑ４’のドレイン端子である第２端子Ｔ２は、表面の配線パターンＨＰ９の他の一部を介して、キャパシタＣ１の第２端子Ｔ２と電気的に接続されており、さらに、キャパシタＣ１の第１端子Ｔ１とスイッチング素子Ｑ３’のソース端子である第１端子Ｔ１とは、裏面の配線パターンＨＰ１０の一部を介して、電気的に接続されている。なお、表面の配線パターンＨＰ９の一部は表面の配線パターンＨＰ９の他の一部と電気的に絶縁されており、裏面の配線パターンＨＰ１０の一部も裏面の配線パターンＨＰ１０の他の一部と電気的に絶縁されている。
本実施形態においては、図１０に示すように、スイッチング素子Ｑ３’の領域下を流れる電流経路の方向（図１０の上下方向）と、スイッチング素子Ｑ４’の領域下を流れる電流経路の方向（図１０の左右方向）とが、略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、スイッチング素子Ｑ３’の領域下を流れる電流経路の方向とスイッチング素子Ｑ４’の領域下を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ９、裏面の配線パターンＨＰ１０、スイッチング素子Ｑ３’、スイッチング素子Ｑ４’及びキャパシタＣ１が設けられていてもよい。
図１１は、図１０に図示したパワーモジュール１ｆを下面側から見た場合を模式的に示す図である。
図１１に示すように、パワーモジュール１ｆは、前記多層基材の裏面層Ｌ２２である裏面の配線パターンＨＰ１０を備えている。そして、本実施形態においては、表面の配線パターンＨＰ９を流れる表面主電流経路及び裏面の配線パターンＨＰ１０を流れる裏面主電流経路と重畳しないスイッチング素子Ｑ３’・Ｑ４’の第１端子Ｔ１の一部の直下に、サーマルビアＶ’を備えている場合を一例に挙げて説明したが、これに限定されることはない。
なお、本実施形態においては、サーマルビアＶ’は、表面の配線パターンＨＰ９と図示していない多層基材とを貫通する孔である。
図１０に示すように、本実施形態のパワーモジュール１ｆにおいては、スイッチング素子Ｑ４’を時計回りに９０度回転させた場合に、スイッチング素子Ｑ３’と完全に重なるように配置されている。具体的には、スイッチング素子Ｑ３’の第２端子Ｔ２は、スイッチング素子Ｑ４’においてスイッチング素子Ｑ３’の第２端子Ｔ２と対向する側（スイッチング素子Ｑ４’の第２端子Ｔ２に隣接するスイッチング素子Ｑ４’の上側の側面）と直交するように、スイッチング素子Ｑ３’とスイッチング素子Ｑ４’とは配置されている。これに限定されることはなく、スイッチング素子Ｑ３’の第２端子Ｔ２は、スイッチング素子Ｑ４’においてスイッチング素子Ｑ３’の第２端子Ｔ２と対向する側（スイッチング素子Ｑ４’の第２端子Ｔ２に隣接するスイッチング素子Ｑ４’の上側の側面）と交差するように、スイッチング素子Ｑ３’とスイッチング素子Ｑ４’とは配置されていてもよい。
図１０に示すように、パワーモジュール１ｆにおいては、スイッチング素子Ｑ３’と、スイッチング素子Ｑ４’とが、上述したように配置されるため、キャパシタＣ１の第２端子Ｔ２とスイッチング素子Ｑ４’の第２端子Ｔ２との間を流れる表面主電流経路の方向と、スイッチング素子Ｑ４’とスイッチング素子Ｑ３’の第２端子Ｔ２との間を流れる表面主電流経路の方向とは、直交する。
したがって、図１０に示すパワーモジュール１ｆの表面主電流経路の長さは、図１４から図１７に示す比較例１〜３のパワーモジュール１００・１０１・１０２の表面主電流経路の長さより短い。
図１０及び図１１に示すように、パワーモジュール１ｆにおいては、表面の配線パターンＨＰ９を流れる表面主電流経路と、裏面の配線パターンＨＰ１０を流れる裏面主電流経路とが重畳するので、寄生インダクタンスの低減によるサージとリンギングの抑制を実現できる。
また、パワーモジュール１ｆにおいては、上述したように、表面主電流経路の長さを短くすることができるので、裏面主電流経路も短くすることができ、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮を実現できる。
さらに、パワーモジュール１ｆにおいては、スイッチング素子Ｑ３’及びスイッチング素子Ｑ４’と重畳するように、十分な数のサーマルビアＶ’を設けることができるので、パワーモジュール１ｆの放熱性も十分に確保できる。
なお、本実施形態においては、ハーフブリッジ回路を構成する、スイッチング素子（第１のスイッチング素子）Ｑ３’がロー側スイッチング素子であり、スイッチング素子（第２のスイッチング素子）Ｑ４’がハイ側スイッチング素子である場合を一例に挙げて説明するが、これに限定されることはない。
本実施形態においては、上述したように、キャパシタＣ１を表面の配線パターンＨＰ９に設けた場合を一例に挙げて説明したが、これに限定されることはなく、第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１は、裏面の配線パターンＨＰ１０に設けられていてもよい。
〔実施形態６〕
次に、図１２及び図１３に基づき、本発明の実施形態６について説明する。本実施形態のパワーモジュール１ｇは、キャパシタＣ１を表面層Ｌ３１ではなく、裏面層Ｌ３２に実装している点において、実施形態４とは異なり、その他については実施形態４において説明したとおりである。説明の便宜上、実施形態４の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図１２は、パワーモジュール１ｇを上面側から見た場合を模式的に示す図である。
図１２に示すように、パワーモジュール１ｇは、図示していない多層基材と、前記多層基材の表面層Ｌ３１である表面の配線パターンＨＰ１１と、表面の配線パターンＨＰ１１に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第１のスイッチング素子）Ｑ３と、表面の配線パターンＨＰ１１に設けられた第１端子Ｔ１、第２端子Ｔ２及び第３端子Ｔ３を含むスイッチング素子（第２のスイッチング素子）Ｑ４と、を備えている。なお、表面の配線パターンＨＰ１１と、図１３に示す裏面の配線パターンＨＰ１２とは、ビアＶ及びサーマルビアＶ’を介して、電気的に接続されている。
図１３は、図１２に図示したパワーモジュール１ｇを下面側から見た場合を模式的に示す図である。
図１３に示すように、パワーモジュール１ｇは、前記多層基材の裏面層Ｌ３２である裏面の配線パターンＨＰ１２と、裏面の配線パターンＨＰ１２に設けられた第１端子Ｔ１及び第２端子Ｔ２を含むキャパシタＣ１と、を備えている。そして、本実施形態においては、表面の配線パターンＨＰ１１を流れる表面主電流経路及び裏面の配線パターンＨＰ１２を流れる裏面主電流経路と重畳しないスイッチング素子Ｑ３・Ｑ４の第２端子Ｔ２の一部の直下に、サーマルビアＶ’を備えている場合を一例に挙げて説明したが、これに限定されることはない。
図１２及び図１３に示すように、スイッチング素子Ｑ４のソース端子である第１端子Ｔ１は、表面の配線パターンＨＰ１１の一部を介して、スイッチング素子Ｑ３のドレイン端子である第２端子Ｔ２と電気的に接続されており、スイッチング素子Ｑ３のソース端子である第１端子Ｔ１は、表面の配線パターンＨＰ１１の他の一部及び裏面の配線パターンＨＰ１２の一部を介して、キャパシタＣ１の第１端子Ｔ１と電気的に接続されている。さらに、キャパシタＣ１の第２端子Ｔ２とスイッチング素子Ｑ４のドレイン端子である第２端子Ｔ２とは、裏面の配線パターンＨＰ１２の他の一部を介して、電気的に接続されている。なお、表面の配線パターンＨＰ１１の一部は表面の配線パターンＨＰ１１の他の一部と電気的に絶縁されており、裏面の配線パターンＨＰ１２の一部も裏面の配線パターンＨＰ１２の他の一部と電気的に絶縁されている。
本実施形態においては、図１２に示すように、スイッチング素子Ｑ３の領域下を流れる電流経路の方向（図１２の左右方向）と、スイッチング素子Ｑ４の領域下を流れる電流経路の方向（図１２の上下方向）とが、略直交する場合を一例に挙げて説明するが、これに限定されることはない。例えば、スイッチング素子Ｑ３の領域下を流れる電流経路の方向と、スイッチング素子Ｑ４の領域下を流れる電流経路の方向とが交差するように、表面の配線パターンＨＰ１１、裏面の配線パターンＨＰ１２、スイッチング素子Ｑ３、スイッチング素子Ｑ４及びキャパシタＣ１が設けられていてもよい。
図１２に示すように、パワーモジュール１ｇにおけるスイッチング素子Ｑ３及びスイッチング素子Ｑ４の配置は、図５及び図８に示すパワーモジュール１ｄ・１ｅにおけるスイッチング素子Ｑ３及びスイッチング素子Ｑ４の配置と同様であることと、キャパシタＣ１が裏面の配線パターンＨＰ１２に設けられているので、図１２に示すパワーモジュール１ｇの表面主電流経路の長さは、図１４から図１７に示す比較例１〜３のパワーモジュール１００・１０１・１０２の表面主電流経路の長さより短い。
図１２及び図１３に示すように、パワーモジュール１ｇにおいては、表面の配線パターンＨＰ１１を流れる表面主電流経路と、裏面の配線パターンＨＰ１２を流れる裏面主電流経路とが重畳するので、寄生インダクタンスの低減によるサージとリンギングの抑制を実現できる。
また、パワーモジュール１ｇにおいては、上述したように、表面主電流経路の長さを短くすることができるので、裏面主電流経路も短くすることができ、表面主電流経路と裏面主電流経路とを合わせた電流経路の短縮を実現できる。
さらに、パワーモジュール１ｇにおいては、スイッチング素子Ｑ３及びスイッチング素子Ｑ４と重畳するように、十分な数のサーマルビアＶ’を設けることができるので、パワーモジュール１ｇの放熱性も十分に確保できる。
〔まとめ〕
〔態様１〕
多層基材と、
前記多層基材の一方側の面に設けられた第１の配線パターンと、
前記多層基材の前記一方側の面と対向する他方側の面に設けられた第２の配線パターンと、
前記第１の配線パターンに設けられた第１端子及び第２端子を含む第１のスイッチング素子と、
前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられた第１の回路素子と、を備え、
前記第１の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向と、前記第１のスイッチング素子の領域下を流れる電流経路の方向とは、交差する、パワーモジュール。
〔態様２〕
前記第１のスイッチング素子と重畳する前記第２の配線パターンの一部は、前記第１の回路素子及び前記第２端子に近い前記第１端子の縁の一部と、前記第１端子と前記第２端子との間の領域の少なくとも前記第１の回路素子に近い部分と、前記第２端子の少なくとも前記第１の回路素子に近い縁と重畳し、
前記第１のスイッチング素子と前記第１の回路素子との間で、前記第１の配線パターンの一部と前記第２の配線パターンの一部とは重畳し、
前記第１の配線パターンを流れる電流経路と、前記第２の配線パターンを流れる電流経路とは、重畳する、態様１に記載のパワーモジュール。
〔態様３〕
前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられた第２の回路素子をさらに備え、
前記第２の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向と、前記第１の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向とは、交差する、態様１または２に記載のパワーモジュール。
〔態様４〕
前記第１の回路素子は、前記第１の配線パターンに設けられた第１端子及び第２端子を含む第２のスイッチング素子であり、
前記第２のスイッチング素子の領域下を流れる電流経路の方向と、前記第１のスイッチング素子と前記第２のスイッチング素子との間の領域を流れる電流経路の方向とは、交差する、態様１または２に記載のパワーモジュール。
〔態様５〕
前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられたキャパシタをさらに備え、
前記第２のスイッチング素子と前記キャパシタとの間の領域を流れる電流経路の方向と、前記第１のスイッチング素子と前記第２のスイッチング素子との間の領域を流れる電流経路の方向とは、交差し、
前記第１のスイッチング素子と、前記第２のスイッチング素子と、前記キャパシタとは、ハーフブリッジ回路を構成する、態様４に記載のパワーモジュール。
〔態様６〕
前記第１の配線パターンを流れる電流経路及び前記第２の配線パターンを流れる電流経路と重畳しない前記第１端子の一部及び前記第２端子の一部の少なくとも一方の直下には、サーマルビアが設けられている、態様１から５の何れかに記載のパワーモジュール。
〔態様７〕
多層基材と、
前記多層基材の一方側の面に設けられた第１の配線パターンと、
前記多層基材の前記一方側の面と対向する他方側の面に設けられた第２の配線パターンと、
前記第１の配線パターンに実装された、第１端子及び第２端子を含む第１のスイッチング素子と、第１端子及び第２端子を含む第２のスイッチング素子と、を含み、
前記第１のスイッチング素子の領域下を流れる電流経路の方向と、前記第２のスイッチング素子の領域下を流れる電流経路の方向とは、交差する、パワーモジュール。
〔態様８〕
前記第１の配線パターンには、第１端子及び第２端子を含むキャパシタがさらに実装されており、
前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の第１端子は、それぞれ、ソース端子であり、
前記第１のスイッチング素子の第２端子及び前記第２のスイッチング素子の第２端子は、それぞれ、ドレイン端子であり、
前記第２のスイッチング素子の前記ソース端子は、前記第１の配線パターンの一部を介して、前記第１のスイッチング素子の前記ドレイン端子と電気的に接続され、
前記第１のスイッチング素子の前記ソース端子は、前記第１の配線パターンの他の一部を介して、前記キャパシタの前記第１端子と電気的に接続され、
前記第２のスイッチング素子の前記ドレイン端子は、前記第２の配線パターンの一部を介して、前記キャパシタの前記第２端子と電気的に接続されている、態様７に記載のパワーモジュール。
〔態様９〕
前記第１の配線パターンには、第１端子及び第２端子を含むキャパシタがさらに実装されており、
前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の第１端子は、それぞれ、ソース端子であり、
前記第１のスイッチング素子の第２端子及び前記第２のスイッチング素子の第２端子は、それぞれ、ドレイン端子であり、
前記第１のスイッチング素子の前記ドレイン端子は、前記第１の配線パターンの一部を介して、前記第２のスイッチング素子のソース端子と電気的に接続され、
前記第２のスイッチング素子の前記ドレイン端子は、前記第１の配線パターンの他の一部を介して、前記キャパシタの前記第２端子と電気的に接続され、
前記第１のスイッチング素子の前記ソース端子は、前記第２の配線パターンの一部を介して、前記キャパシタの前記第１端子と電気的に接続されている、態様７に記載のパワーモジュール。
〔態様１０〕
前記第２の配線パターンには、第１端子及び第２端子を含むキャパシタがさらに実装されており、
前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の第１端子は、それぞれ、ソース端子であり、
前記第１のスイッチング素子の第２端子及び前記第２のスイッチング素子の第２端子は、それぞれ、ドレイン端子であり、
前記第２のスイッチング素子の前記ソース端子は、前記第１の配線パターンの一部を介して、前記第１のスイッチング素子のドレイン端子と電気的に接続され、
前記第１のスイッチング素子の前記ソース端子は、前記第１の配線パターンの他の一部及び前記第２の配線パターンの一部を介して、前記キャパシタの前記第１端子と電気的に接続され、
前記第２のスイッチング素子の前記ドレイン端子は、前記第２の配線パターンの他の一部を介して、前記キャパシタの前記第２端子と電気的に接続されている、態様７に記載のパワーモジュール。
〔態様１１〕
前記第２の配線パターンには、第１端子及び第２端子を含むキャパシタがさらに実装されており、
前記第１のスイッチング素子の第１端子及び前記第２のスイッチング素子の第１端子は、それぞれ、ソース端子であり、
前記第１のスイッチング素子の第２端子及び前記第２のスイッチング素子の第２端子は、それぞれ、ドレイン端子であり、
前記第１のスイッチング素子の前記ドレイン端子は、前記第１の配線パターンの一部を介して、前記第２のスイッチング素子のソース端子と電気的に接続され、
前記第２のスイッチング素子の前記ドレイン端子は、前記第１の配線パターンの他の一部及び前記第２の配線パターンの一部を介して、前記キャパシタの前記第２端子と電気的に接続され、
前記第１のスイッチング素子の前記ソース端子は、前記第２の配線パターンの他の一部を介して、前記キャパシタの前記第１端子と電気的に接続されている、態様７に記載のパワーモジュール。
〔態様１２〕
前記第１のスイッチング素子及び前記第２のスイッチング素子と重畳するサーマルビアが設けられている、態様７から１１の何れかに記載のパワーモジュール。
本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１、１ａ〜１ｇ パワーモジュール
Ｑ１、Ｑ３、Ｑ３’ スイッチング素子（第１のスイッチング素子）
Ｑ２、Ｑ４、Ｑ４’ スイッチング素子（第２のスイッチング素子）
ＨＰ１、ＨＰ３、ＨＰ５ 表面の配線パターン（第１の配線パターン）
ＨＰ７、ＨＰ９、ＨＰ１１ 表面の配線パターン（第１の配線パターン）
ＨＰ２、ＨＰ４、ＨＰ６ 裏面の配線パターン（第２の配線パターン）
ＨＰ８、ＨＰ１０、ＨＰ１２ 裏面の配線パターン（第２の配線パターン）
Ｖ ビア
Ｖ’ サーマルビア
Ｆ１ 回路素子（第１の回路素子）
Ｆ２ 回路素子（第２の回路素子）
Ｃ１ キャパシタ
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｔ３ 第３端子

Claims (6)

  1. 多層基材と、
    前記多層基材の一方側の面に設けられた第１の配線パターンと、
    前記多層基材の前記一方側の面と対向する他方側の面に設けられた第２の配線パターンと、
    前記第１の配線パターンに設けられた第１端子及び第２端子を含む第１のスイッチング素子と、
    前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられた第１の回路素子と、を備え、
    前記第１の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向と、前記第１のスイッチング素子の領域下を流れる電流経路の方向とは、交差する、パワーモジュール。
  2. 前記第１のスイッチング素子と重畳する前記第２の配線パターンの一部は、前記第１の回路素子及び前記第２端子に近い前記第１端子の縁の一部と、前記第１端子と前記第２端子との間の領域の少なくとも前記第１の回路素子に近い部分と、前記第２端子の少なくとも前記第１の回路素子に近い縁と重畳し、
    前記第１のスイッチング素子と前記第１の回路素子との間で、前記第１の配線パターンの一部と前記第２の配線パターンの一部とは重畳し、
    前記第１の配線パターンを流れる電流経路と、前記第２の配線パターンを流れる電流経路とは、重畳する、請求項１に記載のパワーモジュール。
  3. 前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられた第２の回路素子をさらに備え、
    前記第２の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向と、前記第１の回路素子と前記第１のスイッチング素子との間の領域を流れる電流経路の方向とは、交差する、請求項１または２に記載のパワーモジュール。
  4. 前記第１の回路素子は、前記第１の配線パターンに設けられた第１端子及び第２端子を含む第２のスイッチング素子であり、
    前記第２のスイッチング素子の領域下を流れる電流経路の方向と、前記第１のスイッチング素子と前記第２のスイッチング素子との間の領域を流れる電流経路の方向とは、交差する、請求項１または２に記載のパワーモジュール。
  5. 前記第１の配線パターン及び前記第２の配線パターンの何れか一方に設けられたキャパシタをさらに備え、
    前記第２のスイッチング素子と前記キャパシタとの間の領域を流れる電流経路の方向と、前記第１のスイッチング素子と前記第２のスイッチング素子との間の領域を流れる電流経路の方向とは、交差し、
    前記第１のスイッチング素子と、前記第２のスイッチング素子と、前記キャパシタとは、ハーフブリッジ回路を構成する、請求項４に記載のパワーモジュール。
  6. 前記第１の配線パターンを流れる電流経路及び前記第２の配線パターンを流れる電流経路と重畳しない前記第１端子の一部及び前記第２端子の一部の少なくとも一方の直下には、サーマルビアが設けられている、請求項１から５の何れか１項に記載のパワーモジュール。

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