JP2023032303A - パワーモジュール - Google Patents

Abstract

【課題】従来型のパワーモジュールと同等の端子配列で配線インダクタンスを低減する。
【解決手段】実施形態のパワーモジュールは、パワーモジュールは、一端側に制御端子と、他端側に電極端子とを有する筐体と、筐体内に配置される回路基板と、を備える。回路基板には、電極端子に含まれる第１の端子と接続される第１の電極パターンと、電極端子に含まれる第２の端子と接続される第２の電極パターンと、上アームを構成するＧａＮ系スイッチング素子を含む第１のスイッチング素子と下アームを構成するＧａＮ系スイッチング素子を含む第２のスイッチング素子とで構成されるレグと、を備える。レグにおいて、上アームと下アームとの接続点は電極端子に含まれる第３の端子と接続される。回路基板において、第１のスイッチング素子および第２のスイッチング素子は、第１の電極パターンと、第２の電極パターンとの間に挟まれるように配置される。
【選択図】図１１

Description

本発明の実施形態は、パワーモジュールに関する。

パワーモジュールに搭載されるシリコン（以下Ｓｉとも称する）をベースとしたパワーデバイスには、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）、ＦＥＴ（Field-Effect Transistor：電界効果トランジスタ）がある。これらＳｉをベースとするパワーデバイスは、ＯＮ電圧を上げずに耐圧を高くすることについて、すでに物理的性能限界に達している。また、Ｓｉをベースとするパワーデバイスはスイッチングスピードも物理的性能限界に近づいており、スイッチングの高速化による損失低減も限界に近付いている。

このため、Ｓｉの代わりにシリコンカーバイド（以下ＳｉＣとも呼称する）やガリウムナイトライド（以下ＧａＮとも呼称する。ＧａＮ：Gallium Nitride）といった上記Ｓｉの物理的性能限界を超えることのできる材料を用いた新しいパワーデバイスの開発が行われている。また、ＳｉＣやＧａＮを用いたパワーデバイスを搭載したパワーモジュールの提供が進められている。

特開２０２０－１６７８６９号公報 特開２０１４－７１８９号公報

しかしながら、上記の従来技術では、近年開発が進むＧａＮを用いたパワーデバイスについて、パワーモジュール内における配置（ＧａＮを用いたスイッチング素子、コンデンサ、配線など）の最適化が十分に実施されているとは言えない。

例えば、ＧａＮを用いたパワーデバイスは、Ｓｉをベースとするスイッチング素子と電極の配置などの構造が異なる。このため、Ｓｉをベースとするパワーデバイスを用いた従来型のパワーモジュール内の配置をそのまま用いると、ノイズ発生の原因となる配線インダクタンスが増加する場合がある。また、配線インダクタンスを低減するようにＧａＮを用いたスイッチング素子を配置する場合には、外部と接続するための端子配列が従来型のパワーモジュールと異なるものとなり、パワーモジュールと外部との接続箇所の設計変更を要することとなる。

そこで、本開示では、従来型のパワーモジュールと同等の端子配列で配線インダクタンスを低減できるパワーモジュールを提案する。

本開示の一態様によるパワーモジュールは、一端側に制御端子と、他端側に電極端子とを有する筐体と、筐体内に配置される回路基板と、を備える。回路基板には、電極端子に含まれる第１の端子と接続される第１の電極パターンと、電極端子に含まれる第２の端子と接続される第２の電極パターンと、上アームを構成するＧａＮ系スイッチング素子を含む第１のスイッチング素子と下アームを構成するＧａＮ系スイッチング素子を含む第２のスイッチング素子とで構成されるレグと、を備える。レグにおいて、上アームと下アームとの接続点は電極端子に含まれる第３の端子と接続される。回路基板において、第１のスイッチング素子および第２のスイッチング素子は、第１の電極パターンと、第２の電極パターンとの間に挟まれるように配置される。

従来型のパワーモジュールと同等の端子配列で配線インダクタンスを低減できる。

図１は、ＧａＮ－ＦＥＴの回路例を示す図である。 図２は、カスケード型ＧａＮ－ＦＥＴの回路例を示す図である。 図３は、ＧａＮ－ＦＥＴのチップ例を示す図である。 図４は、Ｓｉ－ＦＥＴのチップ例を示す図である。 図５は、カスケード型ＧａＮ－ＦＥＴの実装例を示す図である。 図６は、実施形態にかかるパワーモジュールの回路例を示す図である。 図７は、実施形態にかかるパワーモジュールの回路例を示す図である。 図８は、実施形態にかかるパワーモジュールにおいて配線インダクタンスの低減について説明するための図である。 図９は、実施形態にかかるパワーモジュールにおいて配線インダクタンスの低減について説明するための図である。 図１０は、実施形態にかかるパワーモジュールにおいて配線インダクタンスの低減について説明するための図である。 図１１は、実施形態にかかるパワーモジュールにおける第１スイッチング素子～第６スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１２Ａは、実施形態にかかるパワーモジュールにおける第１スイッチング素子～第６スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１２Ｂは、実施形態にかかるパワーモジュールにおける第１スイッチング素子～第６スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１３は、実施形態にかかるパワーモジュールにおける第１スイッチング素子～第４スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１４Ａは、実施形態にかかるパワーモジュールにおける第１スイッチング素子～第４スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１４Ｂは、実施形態にかかるパワーモジュールにおける第１～第４スイッチング素子およびコンデンサの最適な配置について説明するための図である。 図１５は、実施形態にかかるパワーモジュールの構成を示す上面図、側面図および断面図を示す図である。 図１６は、実施形態にかかるパワーモジュールの構成を示す上面図、側面図および断面図を示す図である。 図１７は、実施形態にかかるパワーモジュールの組立工程の一例を示す図である。 図１８は、ケースへのパワー基板およびドライバ基板の接着を例示する図である。 図１９Ａは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図１９Ｂは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図１９Ｃは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図２０Ａは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図２０Ｂは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図２０Ｃは、実施形態にかかるパワーモジュール内の回路ループについて説明するための図である。 図２１は、実施形態にかかるパワーモジュール内の共通インピーダンスについて説明するための図である。 図２２Ａは、参考例におけるパワーモジュールの上面図および側面図を示す図である。 図２２Ｂは、参考例におけるパワーモジュールの上面図および側面図を示す図である。 図２３Ａは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。 図２３Ｂは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。 図２３Ｃは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。 図２４Ａは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。 図２４Ｂは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。 図２４Ｃは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。

以下、図面を参照して、実施形態にかかるパワーモジュールを説明する。実施形態において同一の機能を有する構成には同一の符号を付し、重複する説明は省略する。なお、以下の実施形態で説明するパワーモジュールは、一例を示すに過ぎず、実施形態を限定するものではない。また、以下の各実施形態は、矛盾しない範囲内で適宜組みあわせてもよい。

また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。さらに、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

＜スイッチング素子の構成＞
本開示は、ＧａＮ－ＦＥＴまたはカスケード型ＧａＮ－ＦＥＴであるＧａＮ系スイッチング素子を用いたパワーモジュールに関するものである。そこで、本開示の実施形態の理解を容易とするために、図１～図５を参照しながら、各実施形態に適用可能なＧａＮ－ＦＥＴおよびカスケード型ＧａＮ－ＦＥＴについて説明する。

図１は、ＧａＮ－ＦＥＴの回路例を示す図である。ＧａＮ－ＦＥＴでは、ゲートに印加される電圧を制御することによって、ドレインからソースに流れる電流が制御される。

図２は、カスケード型ＧａＮ－ＦＥＴの回路例を示す図である。図２に示すように、カスケード型ＧａＮ－ＦＥＴの内部では、ＧａＮ－ＦＥＴのソース端子とＳｉ－ＦＥＴのドレイン端子とが電気的に接続され、Ｓｉ－ＦＥＴのソース端子とＧａＮ－ＦＥＴのゲート端子とが電気的に接続される。

そして、ＧａＮ－ＦＥＴのドレイン端子がカスケード型ＧａＮ－ＦＥＴのドレイン電極となり、Ｓｉ－ＦＥＴのソース端子がカスケード型ＧａＮ－ＦＥＴのソース電極となり、Ｓｉ－ＦＥＴのゲート端子がカスケード型ＧａＮ－ＦＥＴのゲート電極となる。

このような回路構成のカスケード型ＧａＮ－ＦＥＴでは、ノーマリーオンのＧａＮ－ＦＥＴを、ノーマリーオフのスイッチング素子として駆動させることができる。すなわち、カスケード型ＧａＮ－ＦＥＴでは、ゲート電極（すなわち、Ｓｉ－ＦＥＴのゲート端子）にローレベルの信号を入力することにより、素子をオフ状態にすることができる。また、カスケード型ＧａＮ－ＦＥＴでは、ゲート電極にハイレベルの信号を入力することにより、素子をオン状態にすることができる。

そして、カスケード型ＧａＮ－ＦＥＴは、ＧａＮ－ＦＥＴの耐圧特性を利用できることから、高い耐圧特性を有する。さらに、カスケード型ＧａＮ－ＦＥＴは、ゲートの駆動に低耐圧Ｓｉ－ＦＥＴの特性を利用できることから、ＧａＮ－ＦＥＴの高速性を損なうことなく、高電圧での駆動が可能となる。

図３は、ＧａＮ－ＦＥＴの例を示す図である。このＧａＮ－ＦＥＴはパッケージのないベアチップであり、図３は、その上面図である。ＧａＮ－ＦＥＴの外形は長方形であり、長辺と短辺とを有する。ＧａＮ－ＦＥＴのおもて面には、一方の長辺の近傍にドレインパッドが設けられる。このドレインパッドは一方の長辺に沿って設けられる。他方の長辺の近傍にはソースパッドが設けられる。このソースパッドは他方の長辺に沿って設けられる。また、ＧａＮ－ＦＥＴのおもて面には、他方の長辺に沿ってソースパッドを挟む位置に１対のゲートパッドが設けられる。

図４は、Ｓｉ－ＦＥＴの例を示す図である。このＳｉ－ＦＥＴはパッケージのないベアチップであり、図４は、その上面図である。図４に示すように、Ｓｉ－ＦＥＴは、おもて面にソースパッドおよびゲートパッドを有し、裏面にドレインパッドを有する。

なお、図３および図４はＧａＮ－ＦＥＴおよびＳｉ－ＦＥＴの一例であり、本実施形態に限定しない。例えば、ＧａＮ－ＦＥＴおよびＳｉ－ＦＥＴの外形は長方形には限られず、正方形であってもよい。また、例えばＧａＮ－ＦＥＴのおもて面のドレインパッドやソースパッドは短辺に沿って設けられてもよい。

図５は、カスケード型ＧａＮ－ＦＥＴの実装例を示す図である。図５に示すように、カスケード型ＧａＮ－ＦＥＴは、長方形状のＧａＮ－ＦＥＴと、かかるＧａＮ－ＦＥＴより小さい長方形状のＳｉ－ＦＥＴとが積層されて形成される。ＧａＮ－ＦＥＴのおもて面に設けられるソースパッドと、Ｓｉ－ＦＥＴの裏面に設けられるドレインパッドとが、ハンダや導電性接着剤などの導電性接合材で電気的および機械的に接続される。これにより、ＧａＮ－ＦＥＴのドレインがカスケード型ＧａＮ－ＦＥＴのドレインとなり、Ｓｉ－ＦＥＴのソースがカスケード型ＧａＮ－ＦＥＴのソースとなり、Ｓｉ－ＦＥＴのゲートがカスケード型ＧａＮ－ＦＥＴのゲートとなる。

また、カスケード型ＧａＮ－ＦＥＴのドレインパッドが沿う長辺に沿ってＧａＮ－ＦＥＴの一方のドレインのリードフレームが設けられ、ＧａＮ－ＦＥＴの他方の長辺に沿ってソースのリードフレームが設けられる。また、カスケード型ＧａＮ－ＦＥＴのゲートパッドがある側のＧａＮ－ＦＥＴの短辺に沿ってゲートのリードフレームが設けられる。ドレインパッドとドレインのリードフレームとはＡＬ（Aluminum）ワイヤなどのボンディングワイヤで接続される。ソースパッドとソースのリードフレームとはＡＬワイヤなどのボンディングワイヤで接続される。ゲートパッドとゲートのリードフレームとはＡＬワイヤなどで接続される。また、ＧａＮ－ＦＥＴの２つのゲートパッドとソースのリードフレームとはＡＬワイヤなどで接続される。

ドレインパッド、ソースパッド、ゲートパッドは、絶縁性の樹脂で覆われる。図示例における点線枠は、樹脂で覆われる部分の一例である。このように、樹脂で覆った後には、ドレインパッド、ソースパッド、ゲートパッドは樹脂で封止され、ドレイン、ソースおよびゲートのリードフレームの一部だけが外部と接続される。

なお、カスケード型ＧａＮ－ＦＥＴには、ＧａＮ－ＦＥＴチップとＳｉ－ＦＥＴチップを重ねる（Chip on Chip）以外に、２つのチップを並列に並べてワイヤ、パターン、リードフレームなどで接続する例もある。

＜パワーモジュールの回路構成＞
つづいて、実施形態にかかるパワーモジュールの回路構成について、図６～図１０を参照しながら説明する。図６および図７は、実施形態にかかるパワーモジュールの回路例を示す図である。

図６では、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６の６つのスイッチング素子を備える６ｉｎ１のパワーモジュール１の回路例である。具体的には、上アームを構成するスイッチング素子（Ｑ１、Ｑ３、Ｑ５）と、下アームを構成するスイッチング素子（Ｑ２、Ｑ４、Ｑ６）とによるレグを３つ備える三相フルブリッジインバータとしてのパワーモジュール１の回路例が示されている。

図７では、第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４の４つのスイッチング素子を備える４ｉｎ１のパワーモジュール１ａの回路例である。具体的には、上アームを構成するスイッチング素子（Ｑ１、Ｑ３）と、下アームを構成するスイッチング素子（Ｑ２、Ｑ４）とによるレグを２つ備える単相フルブリッジインバータとしてパワーモジュール１ａの回路例が示されている。

なお、図６および図７はパワーモジュールにおける回路の一例であり、パワーモジュールは三相フルブリッジインバータまたは単相フルブリッジインバータに限定しない。例えば、パワーモジュールは、上アームを構成するスイッチング素子（Ｑ１）と、下アームを構成するスイッチング素子（Ｑ２）とによるレグを１つ備える単相ハーフブリッジインバータであってもよい。

このパワーモジュール１、１ａにおける第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６は、すべてカスケード型ＧａＮ－ＦＥＴであるスイッチング素子Ｑで構成され、略等しい耐圧特性およびスイッチング特性を有する。なお、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６は、すべてＧａＮ－ＦＥＴであってもよい。また、一部のスイッチング素子をカスケード型ＧａＮ－ＦＥＴとして、その他のスイッチング素子をＧａＮ－ＦＥＴとしても良い。

図６に示すように、パワーモジュール１は、点線枠内の回路ブロックＫ１０において、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６の６つのスイッチング素子を備える。また、図７に示すように、パワーモジュール１ａは、点線枠内の回路ブロックＫ１０ａにおいて、第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４の４つのスイッチング素子を備える。この回路ブロックＫ１０の正極端子Ｐと負極端子Ｎとの間には、例えばコンデンサＣ１、Ｃ２が並列に接続される。コンデンサＣ１は、正極端子Ｐおよび負極端子Ｎ間のノイズ除去を行うためのコンデンサである。具体的には、コンデンサＣ１は、例えば第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２がＯＮ、ＯＦＦする際に、リーケージインダクタンス（不要インダクタンス）が発生する急激なスパイクノイズを吸収する。一方、コンデンサＣ２は、コンデンサＣ１よりも静電容量が大きく設定されており、大きな電流が必要な場合の一時的な電力の供給源（バッファ）として機能する。

また、パワーモジュール１は、この回路ブロックＫ１０内のスイッチング素子それぞれを駆動させるＱ１ドライブ回路ｄ１～Ｑ６ドライブ回路ｄ６を備える。なお、図６では、第１スイッチング素子Ｑ１を駆動させるＱ１ドライブ回路ｄ１と、第２スイッチング素子Ｑ２を駆動させるＱ２ドライブ回路ｄ２とを例示しており、第３スイッチング素子Ｑ３～第６スイッチング素子Ｑ６に関するＱ３ドライブ回路ｄ３～Ｑ６ドライブ回路ｄ６は図示を省略している。

第１スイッチング素子Ｑ１のドレイン端子は、正極端子Ｐに接続され、第１スイッチング素子Ｑ１のソース端子は、第２スイッチング素子Ｑ２のドレイン端子に接続される。また、第１スイッチング素子Ｑ１のゲート端子Ｑ１－Ｇは、Ｑ１ドライブ回路ｄ１の第１出力に接続され、第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓは、Ｑ１ドライブ回路ｄ１の第２出力に接続される。

第２スイッチング素子Ｑ２のドレイン端子は、第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓに接続され、第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓは、負極端子Ｎに接続される。また、第２スイッチング素子Ｑ２のゲート端子Ｑ２－Ｇは、Ｑ２ドライブ回路ｄ２の第１出力に接続され、第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓは、Ｑ２ドライブ回路ｄ２の第２出力に接続される。

第３スイッチング素子Ｑ３のドレイン端子は、正極端子Ｐに接続され、第３スイッチング素子Ｑ３のソース端子は、第４スイッチング素子Ｑ４のドレイン端子に接続される。また、第３スイッチング素子Ｑ３のゲート端子Ｑ３－Ｇは、Ｑ３ドライブ回路ｄ３の第１出力に接続され、第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓは、Ｑ３ドライブ回路ｄ３の第２出力に接続される。なお、図６では、ゲート端子Ｑ３－Ｇ、ソースタンスＱ３－ＳおよびＱ３ドライブ回路ｄ３は省略されている。

第４スイッチング素子Ｑ４のドレイン端子は、第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓに接続され、第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓは、負極端子Ｎに接続される。また、第４スイッチング素子Ｑ４のゲート端子Ｑ４－Ｇは、Ｑ４ドライブ回路ｄ４の第１出力に接続され、第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓは、Ｑ４ドライブ回路ｄ４の第１出力に接続される。なお、図６では、ゲート端子Ｑ４－Ｇ、ソース端子Ｑ４－ＳおよびＱ４ドライブ回路ｄ４は省略されている。

第５スイッチング素子Ｑ５のドレイン端子は、正極端子Ｐに接続され、第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓは、第６スイッチング素子Ｑ６のドレイン端子に接続される。また、第５スイッチング素子Ｑ５のゲート端子Ｑ５－Ｇは、Ｑ５ドライブ回路ｄ５の第１出力に接続され、第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓは、Ｑ５ドライブ回路ｄ５の第２出力に接続される。なお、図６では、ゲート端子Ｑ５－Ｇ、ソース端子Ｑ５－ＳおよびＱ５ドライブ回路ｄ５は省略されている。

第６スイッチング素子Ｑ６のドレイン端子は、第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓに接続され、第６スイッチング素子Ｑ６のソース端子Ｑ６－Ｓは、負極端子Ｎに接続される。また、第６スイッチング素子Ｑ６のゲート端子Ｑ６－Ｇは、Ｑ６ドライブ回路ｄ６の第１出力に接続され、第６スイッチング素子Ｑ６のソース端子Ｑ６－Ｓは、Ｑ６ドライブ回路ｄ６の第２出力に接続される。なお、図６では、ゲート端子Ｑ６－Ｇ、ソース端子Ｑ６－ＳおよびＱ６ドライブ回路ｄ６は省略されている。

パワーモジュール１の回路ブロックＫ１０では、出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を有する。また、パワーモジュール１ａの回路ブロックＫ１０ａでは、出力端子ＯＵＴ２、ＯＵＴ３を有する。

図６に示すように、パワーモジュール１の出力端子ＯＵＴ１は、第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓと第２スイッチング素子Ｑ２のドレイン端子とをつなぐラインに接続される。また、パワーモジュール１の出力端子ＯＵＴ２は、第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓと第４スイッチング素子Ｑ４のドレイン端子とをつなぐラインに接続される。また、パワーモジュール１の出力端子ＯＵＴ３は、第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓと第６スイッチング素子Ｑ６のドレイン端子とをつなぐラインに接続される。

図７に示すように、パワーモジュール１ａの出力端子ＯＵＴ２は、第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓと第２スイッチング素子Ｑ２のドレイン端子とをつなぐラインに接続される。また、パワーモジュール１ａの出力端子ＯＵＴ３は、第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓと第４スイッチング素子Ｑ４のドレイン端子とをつなぐラインに接続される。

Ｑ１ドライブ回路ｄ１は、第１スイッチング素子Ｑ１を駆動（オン／オフ）し、Ｑ２ドライブ回路ｄ２は、第２スイッチング素子Ｑ２を駆動（オン／オフ）する。また、図６では省略されているが、Ｑ３ドライブ回路ｄ３は第３スイッチング素子Ｑ３を、Ｑ４ドライブ回路ｄ４は第４スイッチング素子Ｑ４を、Ｑ５ドライブ回路ｄ５は第５スイッチング素子Ｑ５を、Ｑ６ドライブ回路ｄ６は第６スイッチング素子Ｑ６をそれぞれ駆動（オン／オフ）する。これらＱ１ドライブ回路ｄ１～Ｑ６ドライブ回路ｄ６は、制御端子Ｔ２より制御端子周辺回路ｄ１０（例えば、抵抗やコンデンサで構成された回路）を介して入力される制御信号に基づいて第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６を駆動する。

そして、図６や図７に示したようなパワーモジュール１、１ａにおいて、スイッチング素子をオンオフし大電流が断続的に流れることにより発生するノイズを低減するためには、回路ブロック内の配線インダクタンスを低減することが重要である。そこで、回路ブロック内の配線インダクタンスの低減について、図８～図１０を参照しながら説明する。

図８～１０は、実施形態にかかるパワーモジュール１、１ａにおいて配線インダクタンスの低減について説明するための図である。図８、図９に示すように、パワーモジュール１、１ａの内部には、矢印で示される電流の流れによる様々な経路の回路ループが形成される。

たとえば、パワーモジュール１内には、第１スイッチング素子Ｑ１を駆動するＱ１ドライブ回路ｄ１から出力された電流が、第１スイッチング素子Ｑ１のゲート端子、第１スイッチング素子Ｑ１のソース端子、Ｑ１ドライブ回路ｄ１の順で戻る回路ループ１－１が形成される。

また、パワーモジュール１内には、第２スイッチング素子Ｑ２を駆動するＱ２ドライブ回路ｄ２から出力された電流が、第２スイッチング素子Ｑ２のゲート端子、第２スイッチング素子Ｑ２のソース端子、Ｑ２ドライブ回路ｄ２の順で戻る回路ループ１－２が形成される。

同様に、パワーモジュール１内には、第３スイッチング素子Ｑ３に関して回路ループ１－３が形成され、第４スイッチング素子Ｑ４に関して回路ループ１－４が形成され、第５スイッチング素子Ｑ５に関して回路ループ１－５が形成され、第６スイッチング素子Ｑ６に関して回路ループ１－６が形成される。なお、パワーモジュール１ａについても、パワーモジュール１と同様、第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に関する回路ループ１－１～回路ループ１－４が形成される。

また、パワーモジュール１内には、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第３スイッチング素子Ｑ３に流れる電流の回路ループ２－１が形成される。なお、パワーモジュール１ａについても、パワーモジュール１と同様、第１スイッチング素子Ｑ１から、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第３スイッチング素子Ｑ３に順に流れる電流の回路ループ２が形成される。

また、パワーモジュール１内には、第３スイッチング素子Ｑ３から、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第５スイッチング素子Ｑ５に流れる電流の回路ループ２－２が形成される。

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－１が形成される。なお、パワーモジュール１ａについても、パワーモジュール１と同様、コンデンサＣ１から、正極端子Ｐ、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－１が形成される。

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－２が形成される。なお、パワーモジュール１ａについても、パワーモジュール１と同様、コンデンサＣ１から、正極端子Ｐ、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－２が形成される。

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－３が形成される。

そして、実施形態にかかるパワーモジュール１、１ａでは、上述の回路ループ１－１～１－６、回路ループ２－１、２－２、２、回路ループ３－１～３－３の長さをすべて極力短くすると共に、かかる回路ループに内包される面積（ループ面積）をすべて極力小さくすることにより、回路ループから発生されるノイズ（以下、発生ノイズともいう）を低減（配線インダクタンスを低減）することができる。

また、図１０に示すように、パワーモジュール１、１ａ内の第１スイッチング素子Ｑ１には、ドレイン端子からソース端子に大電流を流す大電流ラインＩＬが形成される。なお、図１０の拡大図にある□は配線のインピーダンス（抵抗やインダクタンス）を表す。

また、パワーモジュール１、１ａ内の第１スイッチング素子Ｑ１には、ゲート端子からソース端子に制御信号を流す制御信号ラインＩＳが形成される。

そして、実施形態にかかるパワーモジュール１、１ａでは、上述の大電流ラインＩＬと制御信号ラインＩＳのそれぞれを流れる電流が共通して流れる部位のインピーダンス（図１０の拡大図にある□で表現したインピーダンス。以下、共通インピーダンスと呼ぶことがある）を極力小さくすることができる。これにより、スイッチング素子の誤動作の原因となるゲート・ソース間に発生するノイズが低減される。

なお、図１０の例では第１スイッチング素子Ｑ１について示したが、第２スイッチング素子Ｑ２～第６スイッチング素子Ｑ６においても同様に、この共通インピーダンスを極力小さくすることができる。これにより、スイッチング素子の誤動作の原因となるゲート・ソース間に発生するノイズが低減される。

図８および図９に示す回路ループは図６および図７の回路に共通して含まれる。すなわち、図８および図９を用いて説明した配線インダクタンスを低減するための考え方は、図６および図７の回路に共通して有効であり、図６および図７に示す回路ブロックを有する多種多様な回路にも有効である。なお、図８および図９では、スイッチング素子としてカスケード型ＧａＮ－ＦＥＴを用いたが、すべてのスイッチング素子はＧａＮ－ＦＥＴであってもよい。また、一部のスイッチング素子をカスケード型ＧａＮ－ＦＥＴとして、その他のスイッチング素子をＧａＮ－ＦＥＴとしても良い。

＜パワーモジュールの実装例＞
次に、パワーモジュール１、１ａ内の配線インダクタンスを低減する具体的な実装例について、図１１～図１６を参照しながら説明する。

図１１は、実施形態にかかるパワーモジュール１における第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６およびコンデンサＣ１の最適な配置について説明するための図である。図１１の左側は回路を示し、図１０の右側は最適配置を示す。本開示では、図１１の左側に示すように、パワーモジュール１の内部の配線を仮想的に分割する（以下、配線部ともいう）。

具体的には、コンデンサＣ１から正極端子Ｐを介して第１スイッチング素子Ｑ１のドレイン端子、第３スイッチング素子Ｑ３のドレイン端子または第５スイッチング素子Ｑ５のドレイン端子に至る配線部を、正極端子Ｐ－ＮＥＴとする。また、Ｑ１ドライブ回路ｄ１の第１出力から第１スイッチング素子Ｑ１のゲート端子Ｑ１－Ｇ、当該ゲート端子Ｑ１－ＧからＳｉ－ＦＥＴの内部を経由して第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓ、当該ソース端子Ｑ１－Ｓを介してＱ１ドライブ回路ｄ１の第２出力に至る配線部をネットワークＱ１Ｇ－ＮＥＴとする。

また、出力端子ＯＵＴ１から第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓおよび第２スイッチング素子Ｑ２のドレイン端子に至る配線部を出力端子ＯＵＴ１－ＮＥＴとする。また、Ｑ２ドライブ回路ｄ２の第１出力から第２スイッチング素子Ｑ２のゲート端子Ｑ２－Ｇ、当該ゲート端子Ｑ２－ＧからＳｉ－ＦＥＴの内部を経由して第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓ、当該ソース端子Ｑ２－Ｓを介してＱ２ドライブ回路ｄ２の第２出力に至る配線部をネットワークＱ２Ｇ－ＮＥＴとする。

また、Ｑ３ドライブ回路ｄ３の第１出力から第３スイッチング素子Ｑ３のゲート端子Ｑ３－Ｇ、当該ゲート端子Ｑ３－ＧからＳｉ－ＦＥＴの内部を経由して第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓ、当該ソース端子Ｑ３－Ｓを介してＱ３ドライブ回路ｄ３の第２出力に至る配線部をネットワークＱ３Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ２から第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓおよび第４スイッチング素子Ｑ４のドレイン端子に至る配線部を出力端子ＯＵＴ２－ＮＥＴとする。

また、Ｑ４ドライブ回路ｄ４の第１出力から第４スイッチング素子Ｑ４のゲート端子Ｑ４－Ｇ、当該ゲート端子Ｑ４－ＧからＳｉ－ＦＥＴの内部を経由して第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓ、当該ソース端子Ｑ４－Ｓを介してＱ４ドライブ回路ｄ４の第２出力に至る配線部をネットワークＱ４Ｇ－ＮＥＴとする。また、Ｑ５ドライブ回路ｄ５の第１出力から第５スイッチング素子Ｑ５のゲート端子Ｑ５－Ｇ、当該ゲート端子Ｑ５－ＧからＳｉ－ＦＥＴの内部を経由して第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓ、当該ソース端子Ｑ５－Ｓを介してＱ５ドライブ回路ｄ５の第２出力に至る配線部をネットワークＱ５Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ３から第５スイッチング素子Ｑ５のソース端子Ｑ５－Ｓおよび第６スイッチング素子Ｑ６のドレイン端子に至る配線部を出力端子ＯＵＴ３－ＮＥＴとする。

また、Ｑ６ドライブ回路ｄ６の第１出力から第６スイッチング素子Ｑ６のゲート端子Ｑ６－Ｇ、当該ゲート端子Ｑ６－ＧからＳｉ－ＦＥＴの内部を経由して第６スイッチング素子Ｑ６のソース端子Ｑ６－Ｓ、当該ソース端子Ｑ６－Ｓを介してＱ６ドライブ回路ｄ６の第２出力に至る配線部をネットワークＱ６Ｇ－ＮＥＴとする。また、コンデンサＣ１から負極端子Ｎを介して第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓ、第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓまたは第６スイッチング素子Ｑ６のソース端子Ｑ６－Ｓに至る配線部を、負極端子Ｎ－ＮＥＴとする。

図１１の右側に示すように、上記の配線部は、電極パターンＰ２１～Ｐ２５と、ボンディングワイヤＢ３１～Ｂ３６とがそれぞれ対応する。具体的には、正極端子Ｐ－ＮＥＴは電極パターンＰ２１に対応し、負極端子Ｎ－ＮＥＴは電極パターンＰ２２に対応する。また、出力端子ＯＵＴ１－ＮＥＴは電極パターンＰ２３に対応し、出力端子ＯＵＴ２－ＮＥＴは電極パターンＰ２４に対応し、出力端子ＯＵＴ３－ＮＥＴは電極パターンＰ２５に対応する。また、ネットワークＱ１Ｇ－ＮＥＴ～Ｑ６Ｇ－ＮＥＴは、それぞれボンディングワイヤＢ３１～Ｂ３６に対応する。

また、図１１の右側に示すように、第１スイッチング素子Ｑ１～Ｑ６の全ては、Ｓｉ－ＦＥＴのゲートが下部に来るように配置される。その上で、回路図の上アーム、下アームとして対をなすスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６）は、互いに隣り合うように配置される。また、互いに隣り合うように配置されたスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６）は、上アーム側のスイッチング素子（Ｑ１、Ｑ３、Ｑ５）のソースが対となる下アームのスイッチング素子（Ｑ２、Ｑ４、Ｑ６）側になる様に配置される。また、下アーム側のスイッチング素子（Ｑ２、Ｑ４、Ｑ６）のドレインは、対となる上アームのスイッチング素子（Ｑ１、Ｑ３、Ｑ５）側となるように配置される。

パワーモジュール１では、このように配置された第１スイッチング素子Ｑ１～Ｑ６を、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１と、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２とが囲むように配置される。例えばスイッチング素子が四角形である場合には、その四角形のうちの少なくとも１つの角から延びる二つの辺に沿って電極パターンが配置された状態を、「スイッチング素子を電極パターンが囲む」、と定義する。本実施例では、上アーム、下アームとして対をなすスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６）を、電極パターンＰ２１が下側と右側から囲むように配置される。また、電極パターンＰ２２が上側と左側から囲むように配置される。すなわち、上アーム、下アームとして対をなすスイッチング素子（Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６）は、電極パターンＰ２１と、電極パターンＰ２２とにより上下または左右に挟まれるような配置である。

より具体的には、電極パターンＰ２１は、第１スイッチング素子Ｑ１～Ｑ６の下側において横方向の辺に沿って平行に伸びるパターンＰ２１ａと、パターンＰ２１ａの伸びる方向と直交する方向（上方向）に伸びるパターンＰ２１ｂとを有する。電極パターンＰ２１は、このパターンＰ２１ａ、Ｐ２１ｂにより、第１スイッチング素子Ｑ１～Ｑ６を下または横方向（図示例では右側）から囲む。

また、電極パターンＰ２２は、第１スイッチング素子Ｑ１～Ｑ６の上側において横方向の辺に沿って平行に伸びるパターンＰ２２ａと、パターンＰ２２ａの伸びる方向と直交する方向（下方向）に伸びるパターンＰ２２ｂとを有する。電極パターンＰ２２は、このパターンＰ２２ａ、Ｐ２２ｂにより、第１スイッチング素子Ｑ１～Ｑ６を上または横方向（図示例では左側）から囲む。

なお、電極パターンＰ２１のパターンＰ２１ａ、Ｐ２１ｂまたは電極パターンＰ２２のパターンＰ２２ａ、Ｐ２２ｂにおける平行および直交は、厳密なものでなくてよく、例えば第１スイッチング素子Ｑ１～Ｑ６を囲める程度のものでよい。また、電極パターンＰ２１、Ｐ２２は、一部を円弧状などの直線形状以外のものとしてもよい。

また、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１と、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２とは、少なくとも一方の電極パターンの一部が他方の電極パターンの一部と隣接するように配置される。なお、ここでいう隣接は、位置が隣り合うということであり、電気的には繋がっていないものとする。

例えば、電極パターンＰ２１のパターンＰ２１ａが横方向に伸びる先と、電極パターンＰ２２のパターンＰ２２ｂとが隣接するように配置される。また、電極パターンＰ２１のパターンＰ２１ｂが上方向に伸びる先と、電極パターンＰ２２のパターンＰ２２ａとが隣接するように配置される。また、電極パターンＰ２２のパターンＰ２２ａが横方向に伸びる先と、電極パターンＰ２１のパターンＰ２１ｂとが隣接するように配置される。また、電極パターンＰ２２のパターンＰ２２ｂが下方向に伸びる先と、電極パターンＰ２１のパターンＰ２１ａとが隣接するように配置される。

回路上で正極端子Ｐ－ＮＥＴと負極端子Ｎ－ＮＥＴの間に配するコンデンサＣ１は、電極パターンＰ２１と電極パターンＰ２２とが隣接する位置に配置される。具体的には、図示例で示した位置である。しかし、コンデンサＣ１の配置位置はこの実施形態に限られない。例えば、点線で外形を描写した他の５箇所のいずれかに配置しても構わない。さらに、コンデンサＣ１は、その全てに複数個配置しても構わない。また、このコンデンサＣ１は、抵抗（Ｒ）を直列に接続した所謂ＣＲスナバでも構わない。

また、出力端子ＯＵＴ１－ＮＥＴ～ＯＵＴ３－ＮＥＴに対応する電極パターンＰ２３～Ｐ２５は、上アームと下アームとで対をなすスイッチング素子同士の間（Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６）に少なくとも一部が配置される。具体的には、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との間には電極パターンＰ２３の少なくとも一部が配置される。また、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との間には電極パターンＰ２４の少なくとも一部が配置される。また、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との間には電極パターンＰ２５の少なくとも一部が配置される。

なお、電極パターンＰ２１～Ｐ２５が交差する箇所は、多層基板であれば別層で配線され、単相基板であればジャンパー線などで接続される。また、Ｑ１ドライブ回路ｄ１～ｄ６は、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６および電極パターンＰ２１～Ｐ２５の下部に配置される。このＱ１ドライブ回路ｄ１～ｄ６の下には、Ｑ１ドライブ回路ｄ１～ｄ６に制御信号を入力するための制御端子周辺回路ｄ１０が配置される。

図１２Ａ、図１２Ｂは、実施形態にかかるパワーモジュール１における第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６およびコンデンサＣ１の最適な配置について説明するための図である。図１２Ａに示すように、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６に関する配置は、図１１に例示した配置構成を左右に入れ替えたものであってもよい。また、図１２Ｂに示すように、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１と、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２とについても、図１１に例示した配置構成から上下配置を入れ替えたものであってもよい。

図１３は、実施形態にかかるパワーモジュール１ａにおける第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１および、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２の最適な配置について説明するための図である。図１３の左側は回路を示し、図１３の右側は最適配置を示す。

図１１と同様に、コンデンサＣ１から正極端子Ｐを介して第１スイッチング素子Ｑ１のドレイン端子または第３スイッチング素子Ｑ３のドレイン端子に至る配線部を、正極端子Ｐ－ＮＥＴとする。また、Ｑ１ドライブ回路ｄ１の第１出力から第１スイッチング素子Ｑ１のゲート端子Ｑ１－Ｇ、当該ゲート端子Ｑ１－ＧからＳｉ－ＦＥＴの内部を経由して第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓ、当該ソース端子Ｑ１－Ｓを介してＱ１ドライブ回路ｄ１の第２出力に至る配線部をネットワークＱ１Ｇ－ＮＥＴとする。

また、出力端子ＯＵＴ１から第１スイッチング素子Ｑ１のソース端子Ｑ１－Ｓおよび第２スイッチング素子Ｑ２のドレイン端子に至る配線部を出力端子ＯＵＴ１－ＮＥＴとする。また、Ｑ２ドライブ回路ｄ２の第１出力から第２スイッチング素子Ｑ２のゲート端子Ｑ２－Ｇ、当該ゲート端子Ｑ２－ＧからＳｉ－ＦＥＴの内部を経由して第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓ、当該ソース端子Ｑ２－Ｓを介してＱ２ドライブ回路ｄ２の第２出力に至る配線部をネットワークＱ２Ｇ－ＮＥＴとする。

また、Ｑ３ドライブ回路ｄ３の第１出力から第３スイッチング素子Ｑ３のゲート端子Ｑ３－Ｇ、当該ゲート端子Ｑ３－ＧからＳｉ－ＦＥＴの内部を経由して第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓ、当該ソース端子Ｑ３－Ｓを介してＱ３ドライブ回路ｄ３の第２出力に至る配線部をネットワークＱ３Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ２から第３スイッチング素子Ｑ３のソース端子Ｑ３－Ｓおよび第４スイッチング素子Ｑ４のドレイン端子に至る配線部を出力端子ＯＵＴ２－ＮＥＴとする。

また、Ｑ４ドライブ回路ｄ４の第１出力から第４スイッチング素子Ｑ４のゲート端子Ｑ４－Ｇ、当該ゲート端子Ｑ４－ＧからＳｉ－ＦＥＴの内部を経由して第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓ、当該ソース端子Ｑ４－Ｓを介してＱ４ドライブ回路ｄ４の第２出力に至る配線部をネットワークＱ４Ｇ－ＮＥＴとする。また、コンデンサＣ１から負極端子Ｎを介して第２スイッチング素子Ｑ２のソース端子Ｑ２－Ｓまたは第４スイッチング素子Ｑ４のソース端子Ｑ４－Ｓに至る配線部を、負極端子Ｎ－ＮＥＴとする。

図１３の右側に示すように、上記の配線部は、電極パターンＰ２１～Ｐ２４と、ボンディングワイヤＢ３１～Ｂ３４とがそれぞれ対応する。具体的には、正極端子Ｐ－ＮＥＴは電極パターンＰ２１に対応し、負極端子Ｎ－ＮＥＴは電極パターンＰ２２に対応する。また、出力端子ＯＵＴ１－ＮＥＴは電極パターンＰ２３に対応し、出力端子ＯＵＴ２－ＮＥＴは電極パターンＰ２４に対応する。また、ネットワークＱ１Ｇ－ＮＥＴ～Ｑ４Ｇ－ＮＥＴは、それぞれボンディングワイヤＢ３１～Ｂ３４に対応する。

また、図１３の右側に示すように、第１スイッチング素子Ｑ１～Ｑ４の全ては、Ｓｉ－ＦＥＴのゲートが下部に来るように配置される。その上で、回路図の上アーム、下アームとして対をなすスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４）は、互いに隣り合うように配置される。また、互いに隣り合うように配置されたスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４）は、上アーム側のスイッチング素子（Ｑ１、Ｑ３）のソースが対となる下アームのスイッチング素子（Ｑ２、Ｑ４）側になる様に配置される。また、下アーム側のスイッチング素子（Ｑ２、Ｑ４）のドレインは、対となる上アームのスイッチング素子（Ｑ１、Ｑ３）となるように配置される。

パワーモジュール１では、このように配置された第１スイッチング素子Ｑ１～Ｑ６を、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１と、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２とが囲むように配置される。具体的には、上アーム、下アームとして対をなすスイッチング素子同士（Ｑ１とＱ２、Ｑ３とＱ４）を、電極パターンＰ２１が下側と右側から、電極パターンＰ２２が上側と左側から囲むように配置される。

より具体的には、電極パターンＰ２１は、第１スイッチング素子Ｑ１～Ｑ４の下側において横方向の辺に沿って平行に伸びるパターンＰ２１ａと、パターンＰ２１ａの伸びる方向と直交する方向（上方向）に伸びるパターンＰ２１ｂとを有する。電極パターンＰ２１は、このパターンＰ２１ａ、Ｐ２１ｂにより、第１スイッチング素子Ｑ１～Ｑ４を下または横方向（図示例では右側）から囲む。

また、電極パターンＰ２２は、第１スイッチング素子Ｑ１～Ｑ４の上側において横方向の辺に沿って平行に伸びるパターンＰ２２ａと、パターンＰ２２ａの伸びる方向と直交する方向（下方向）に伸びるパターンＰ２２ｂとを有する。電極パターンＰ２２は、このパターンＰ２２ａ、Ｐ２２ｂにより、第１スイッチング素子Ｑ１～Ｑ４を上または横方向（図示例では左側）から囲む。

また、出力端子ＯＵＴ１－ＮＥＴ～ＯＵＴ２－ＮＥＴに対応する電極パターンＰ２３～Ｐ２４は、上アームと下アームとで対をなすスイッチング素子同士の間（Ｑ１とＱ２、Ｑ３とＱ４）に少なくとも一部が配置される。具体的には、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との間には電極パターンＰ２３の少なくとも一部が配置される。また、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との間には電極パターンＰ２４の少なくとも一部が配置される。

図１４Ａ、図１４Ｂは、実施形態にかかるパワーモジュール１ａにおける第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１および、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２の最適な配置について説明するための図である。図１４Ａに示すように、第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４に関する配置は、図１３に例示した配置構成を左右に入れ替えたものであってもよい。また、図１４Ｂに示すように、正極端子Ｐ－ＮＥＴに対応する電極パターンＰ２１と、負極端子Ｎ－ＮＥＴに対応する電極パターンＰ２２とについても、図１３に例示した配置構成から上下配置を入れ替えたものであってもよい。

図１５は、実施形態にかかるパワーモジュール１の構成を示す上面図、側面図および断面図を示す図である。具体的には、図１５（ａ）は、パワーモジュール１のケース２の上蓋を開けた状態の上面図を示している。また、図１５（ｂ）は、パワーモジュール１のケース２の側面図を示している。また、図１５（ｃ）は、Ａ－Ａ’断面図を示している。同様に、図１６は、実施形態にかかるパワーモジュール１ａの構成を示す上面図、側面図および断面図を示す図である。

図１５および図１６に示すように、パワーモジュール１、１ａのケース２は、対となる両側面（図示例では上下の側面）において大電力端子Ｔ１および制御端子Ｔ２を含む外部接続端子Ｔを備える。具体的には、ケース２の一方の側面に大電力端子Ｔ１が配置され、他方の側面には制御端子Ｔ２が配置されている。この大電力端子Ｔ１には、例えば正極端子Ｐ、負極端子Ｎ、出力端子ＯＵＴ１～ＯＵＴ３が含まれる。制御端子Ｔ２は、全体制御ブロックなどから通知される制御信号を受け付ける端子である。

ケース２内において、大電力端子Ｔ１が設けられた側面側には、第１スイッチング素子Ｑ１～Ｑ６および電極パターンＰ２１～Ｐ２５（符号の図示は省略）を有するパワー基板Ｋ１が配置される。また、制御端子Ｔ２が設けられた側面側には、ドライブ回路ｄ（ｄ１～ｄ６の総称）および制御端子周辺回路ｄ１０を有するドライバ基板Ｋ２が配置される。大電力端子Ｔ１とパワー基板Ｋ１は、ボンディングワイヤＢ１０を介して接続される。また、パワー基板Ｋ１とドライバ基板Ｋ２との間は、ボンディングワイヤＢ３０（Ｂ３１～Ｂ３６の総称）を介して接続される。また、ドライバ基板Ｋ２と制御端子Ｔ２は、ボンディングワイヤＢ２０を介して接続される。

パワーモジュール１、１ａでは、ケース２内に並べて配置されたパワー基板Ｋ１、ドライバ基板Ｋ２の上を絶縁性の樹脂で覆う。そしてケース２に上蓋４を装着する。これにより、パワーモジュール１、１ａでは、パワーモジュール１の内部に配置されたパワー基板Ｋ１、ドライバ基板Ｋ２を適切に絶縁した上でホコリなどから保護する。

＜パワーモジュールの組立例＞
ここで、上述したケース２へのパワーモジュール１、１ａの組立例を図１７、図１８を参照して説明する。図１７は、実施形態にかかるパワーモジュール１、１ａの組立工程の一例を示すフローチャートである。図１８は、ケース２へのパワー基板Ｋ１およびドライバ基板Ｋ２の接着を例示する図である。

図１７に示すように、組立工程では、パワー基板Ｋ１の組立を行う（Ｓ１）。具体的には、パワー基板Ｋ１の組立工程では、パワー基板Ｋ１にハンダペーストを塗布した上で（Ｓ１０）、ＧａＮ－ＦＥＴチップ、および、その他電気部品を実装し（Ｓ１１）、基板洗浄を行う（Ｓ１２）。同様にして、ドライバ基板Ｋ２の組立も行う（Ｓ２）。

ついで、組立工程では、ケース２にパワー基板Ｋ１、ドライバ基板Ｋ２を組み合わせるモジュール化を行う（Ｓ３）。具体的には、図１８に示すように、ケース２の接着面に接着剤３０を塗布した上で、ケース２にパワー基板Ｋ１とドライバ基板Ｋ２とを接着する（Ｓ３１）。

ここで、ケース２は、パワー基板Ｋ１の大きさに合わせた開口部２０を備える。この開口部２０の周囲には、パワー基板Ｋ１を縁に掛けて止める突起２１が設けられている。ケース２へのパワー基板Ｋ１の接着では、突起２１に接着剤３０を塗布したうえで、パワー基板Ｋ１を開口部２０よりはめ込む。このようにパワー基板Ｋ１をケース２に設置することで、パワー基板Ｋ１の基板面を筐体内に配置した状態とし、パワー基板Ｋ１の裏面は、開口部２０より外部に露出される。

Ｓ３１についで、組立工程では、パワー基板Ｋ１、ドライバ基板Ｋ２などへのワイヤボンディングを行い（Ｓ３２）、絶縁性の樹脂を注入して熱硬化させる（Ｓ３３）。ついで、ケース２に上蓋４を装着することで（Ｓ３４）、パワーモジュール１、１ａの組立が完了する。

なお、ケース２、上蓋４は、たとえば、ポリフェニレンサルファイド（ＰＰＳ）樹脂やポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリブチレンサクシネート（ＰＢＳ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂などで形成される。また、絶縁性の樹脂は、シリコンゲルなどが適用できる。

＜参考例との比較＞
図１９Ａ～Ｃは、実施形態にかかるパワーモジュール１内の回路ループについて説明するための図である。図１９Ａに示すように、実施形態にかかるパワーモジュール１では、回路ループ１－１～１－６の長さが極力短くなっていると共に、かかる回路ループ１－１～１－６のループ面積が極力小さくなっている。

また、図１９Ｂに示すように、実施形態にかかるパワーモジュール１では、回路ループ２－１の長さが極力短くなっていると共に、かかる回路ループ２－１のループ面積が極力小さくなっている。同様に、パワーモジュール１では、回路ループ２－２の長さが極力短くなっていると共に、かかる回路ループ２－２のループ面積が極力小さくなっている。

また、図１９Ｃに示すように、実施形態にかかるパワーモジュール１では、回路ループ３－１の長さが極力短くなっていると共に、かかる回路ループ３－１のループ面積が極力小さくなっている。同様に、パワーモジュール１では、回路ループ３－２の長さが極力短くなっていると共に、かかる回路ループ３－２のループ面積が極力小さくなっている。同様に、パワーモジュール１では、回路ループ３－３の長さが極力短くなっていると共に、かかる回路ループ３－３のループ面積が極力小さくなっている。

以上説明したように、パワーモジュール１内の回路ループ１－１～１－６、回路ループ２－１、２－２、３－１、３－２、３－３に関して、それぞれの回路ループの長さが極力短くなっていると共に、それぞれのループ面積が極力小さくなっている。従って、それぞれの回路ループにおける発生ノイズを低減させる効果が得られる。なお、回路ループ１－１～１－６および回路ループ２－１、２－２はコンデンサＣ１を経由するループでなくても、それぞれの回路ループにおける配線インダクタンスを低減させる効果が得られる。

図２０Ａ～Ｃは、実施形態にかかるパワーモジュール１ａ内の回路ループについて説明するための図である。図２０Ａに示すように、実施形態にかかるパワーモジュール１ａでは、回路ループ１－１～１－４の長さが極力短くなっていると共に、かかる回路ループ１－１～１－４のループ面積が極力小さくなっている。

また、図２０Ｂに示すように、実施形態にかかるパワーモジュール１ａでは、回路ループ２の長さが極力短くなっていると共に、かかる回路ループ２のループ面積が極力小さくなっている。

また、図２０Ｃに示すように、実施形態にかかるパワーモジュール１ａでは、回路ループ３－１の長さが極力短くなっていると共に、かかる回路ループ３－１のループ面積が極力小さくなっている。同様に、パワーモジュール１ａでは、回路ループ３－２の長さが極力短くなっていると共に、かかる回路ループ３－２のループ面積が極力小さくなっている。

以上説明したように、パワーモジュール１ａ内の回路ループ１－１～１－４、回路ループ２、３－１、３－２に関して、それぞれの回路ループの長さが極力短くなっていると共に、それぞれのループ面積が極力小さくなっている。従って、それぞれの回路ループにおける発生ノイズを低減させる効果が得られる。なお、回路ループ１－１～１－４および回路ループ２はコンデンサＣ１を経由するループでなくても、それぞれの回路ループにおける配線インダクタンスを低減させる効果が得られる。

図２１は、実施形態にかかるパワーモジュール１、１ａ内の共通インピーダンスについて説明するための図である。図２１に示すように、第１スイッチング素子Ｑ１の共通インピーダンスは、一部のワイヤ部分のみであり、電極パターン上にほとんど無いほどに極小化されている。

図２２Ａ、図２２Ｂは、参考例におけるパワーモジュールの上面図および側面図を示す図である。この参考例は、実施形態とは別コンセプトで実装した場合のパワーモジュールの例であり、Ｓｉ－ＦＥＴ、Ｓｉ－ＩＧＢＴを用いた従来型のパワーモジュールで一般的に採用されている形状および大電力端子および制御端子の配置である。具体的には、図２２Ａはパワーモジュール１と同等の三相フルブリッジインバータの参考例を示しており、図２２Ｂはパワーモジュール１ａと同等の単層フルブリッジインバータの参考例を示している。

図２２Ａ、図２２Ｂに示すように、大電力端子および制御端子の配置位置は、参考例と実施形態とは同等のものとなっている。このように、パワーモジュール１、１ａは、従来型のパワーモジュールと同等の端子配列となっている。

図２３Ａ～図２３Ｃ、図２４Ａ～図２４Ｃは、参考例におけるパワーモジュール内の回路ループについて説明するための図である。具体的には、図２３Ａ～図２３Ｃは、パワーモジュール１と同等の三相フルブリッジインバータの参考例における回路ループを示している。また、図２４Ａ～図２４Ｃは、パワーモジュール１ａと同等の単層フルブリッジインバータの参考例における回路ループを示している。

図１９Ａと図２３Ａとを比較すると、パワーモジュール１と参考例のパワーモジュールとでは、回路ループの長さに優劣差はない。これに対し、図１９Ｂと図２３Ｂを比較すると、参考例のパワーモジュールでは、実施形態に比べて、回路ループ２－１、２－２の長さが長くなっていると共に、かかる回路ループ２－１、２－２のループ面積が大きくなっている。また、図１９Ｃと図２３Ｃとを比較すると、参考例のパワーモジュールでは、実施形態に比べて、回路ループ３－１～３－３の長さが長くなっていると共に、かかる回路ループ３－１～３－３のループ面積が大きくなっている。

図２０Ａと図２４Ａとを比較すると、パワーモジュール１ａと参考例のパワーモジュールとでは、回路ループの長さに優劣差はない。これに対し、図２０Ｂと図２４Ｂを比較すると、参考例のパワーモジュールでは、実施形態に比べて、回路ループ２の長さが長くなっていると共に、かかる回路ループ２のループ面積が大きくなっている。また、図２０Ｃと図２４Ｃとを比較すると、参考例のパワーモジュールでは、実施形態に比べて、回路ループ３－１～３－２の長さが長くなっていると共に、かかる回路ループ３－１～３－２のループ面積が大きくなっている。

すなわち、実施形態にかかるパワーモジュール１は、参考例のパワーモジュールに比べて、回路ループの長さが短くなっていると共に、かかる回路ループのループ面積が小さくなっている。これにより、実施形態では、パワーモジュール１、１ａの配線インダクタンスを低減することができる。

以上のように、パワーモジュール１、１ａは、一端側に制御端子（Ｔ２）と、他端側に電極端子（Ｔ１）とを有する筐体（２）と、筐体内に配置される回路基板（Ｋ１）と、を備える。回路基板には、電極端子に含まれる第１の端子（Ｐ）と接続される第１の電極パターン（Ｐ２１）と、電極端子に含まれる第２の端子（Ｎ）と接続される第２の電極パターン（Ｐ２２）と、上アームを構成するＧａＮ系スイッチング素子を含む第１のスイッチング素子（Ｑ１、Ｑ３、Ｑ５）と下アームを構成するＧａＮ系スイッチング素子を含む第２のスイッチング素子（Ｑ２、Ｑ４、Ｑ６）とで構成されるレグと、を備える。このレグにおいて、上アームと下アームとの接続点は電極端子に含まれる第３の端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）と接続される。この回路基板において、第１のスイッチング素子および第２のスイッチング素子は、第１の電極パターンと、第２の電極パターンとの間に挟まれるように配置される。

これにより、パワーモジュール１、１ａでは、従来型のパワーモジュールと同等の端子配列となる。また、パワーモジュール１、１ａでは、回路ループ１－１～１－６、回路ループ２－１～２－２、回路ループ３－１～３－３を全て極力短くし、さらにこれらの回路ループのループ面積を極力小さくできる。このため、パワーモジュール１、１ａでは、配線インダクタンスを低減できる。

また、パワーモジュール１、１ａの回路基板（Ｋ１）において、回路基板における第１のスイッチング素子および第２のスイッチング素子を第１の電極パターン（Ｐ２１）と、第２の電極パターン（Ｐ２２）とが囲むように配置される。これにより、上記の参考例との比較からも明らかなように、回路ループのループ面積を極力小さくでき、パワーモジュール１、１ａにおける配線インダクタンスを低減できる。

また、第１の電極パターン（Ｐ２１）は、回路基板（Ｋ１）の一辺側においてこの辺と平行に伸びる第１のパターン（Ｐ２１ａ）と、この第１のパターンと直交する方向に伸びる第２のパターン（Ｐ２１ｂ）とを有する。第２の電極パターン（Ｐ２２）は、回路基板（Ｋ１）の一辺と対向する辺側においてこの辺と平行して伸びる第３のパターン（Ｐ２２ａ）と、この第３のパターンと直交する方向に伸びる第４のパターン（Ｐ２２ｂ）とを有する。第１のスイッチング素子および第２のスイッチング素子は、第１のパターンおよび第３のパターンの間と、第２のパターンおよび第４のパターンの間とに挟むように配置される。これにより、上記の参考例との比較からも明らかなように、回路ループのループ面積を極力小さくでき、パワーモジュール１、１ａにおける配線インダクタンスを低減できる。

また、第１のパターン（Ｐ２１ａ）および第４のパターン（Ｐ２２ｂ）と、第２のパターン（Ｐ２１ｂ）および第３のパターン（Ｐ２２ａ）とは、それぞれが一部で隣接するように配置される。これにより、パワーモジュール１、１ａでは、第１のパターンおよび第４のパターンと、第２のパターンおよび第３のパターンとが隣接する位置を介して、電気的な接続を容易とすることができる。

また、回路基板（Ｋ１）は、第３の端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）および上アームと下アームの接続点と接続される第３の電極パターン（Ｐ２３、Ｐ２４、Ｐ２５）を備える。この回路基板において、第３の電極パターンは、第１のスイッチング素子と、第２のスイッチング素子との間に挟むように配置される。これにより、上記の参考例との比較からも明らかなように、回路ループのループ面積を極力小さくでき、パワーモジュール１、１ａにおける配線インダクタンスを低減できる。

また、パワーモジュール１ａの回路基板は、レグを２つ備える単相フルブリッジインバータである。これにより、単相フルブリッジインバータにおける配線インダクタンスを低減できる。

また、パワーモジュール１の回路基板は、レグ３つを備える三相フルブリッジインバータである。これにより、三相フルブリッジインバータにおける配線インダクタンスを低減できる。

また、回路基板は、第１の電極パターン（Ｐ２１）と、第２の電極パターン（Ｐ２２）との間を接続するコンデンサ（Ｃ１）を備える。これにより、パワーモジュール１、１ａでは、電極パターン間におけるノイズ除去などを行うことができる。

また、回路基板において、第１の電極パターン（Ｐ２１）と、第２の電極パターン（Ｐ２２）とは、少なくとも一方の電極パターンの一部が他方の電極パターンの一部と隣接するように配置される。コンデンサ（Ｃ１）は、第１の電極パターンおよび第２の電極パターンの一部同士が隣接する位置に配置される。これにより、パワーモジュール１、１ａでは、ノイズ除去などを行うコンデンサを容易に設置できる。

また、第１の電極パターン（Ｐ２１）と第２の電極パターン（Ｐ２２）は、少なくとも一方の電極パターンの一部が他方の電極パターンに向かって伸びることで、第１の電極パターンと第２の電極パターンとが一部で隣接する。これにより、パワーモジュール１、１ａでは、第１の電極パターンと第２の電極パターンとを隣接させることができる。

また、筐体（２）は、回路基板（Ｋ１）を掛け止める突起（２１）を備えた開口部（２０）を有する。この筐体は、突起に回路基板を掛け止めて回路基板を開口部にはめ込むことで、回路基板における第１の電極パターン、第２の電極パターンおよびレグが設けられた基板面を筐体内に配置し、基板面の裏面を筐体の外に露出させる。これにより、パワーモジュール１、１ａでは、第１の電極パターン、第２の電極パターンおよびレグが設けられた基板面を筐体内で保護しつつ、基板の裏面からの放熱を容易とすることができる。

また、パワーモジュール１、１ａは、制御端子（Ｔ２）と、第１のスイッチング素子（Ｑ１、Ｑ３、Ｑ５）と、第２のスイッチング素子（Ｑ２、Ｑ４、Ｑ６）と接続され、制御端子からの入力信号に基づいて第１のスイッチング素子および第２のスイッチング素子を駆動する駆動部としてドライバ基板Ｋ２を有する。筐体内において、回路基板（Ｋ１）は筐体の一端側に、駆動部は他端側に並べて配置される。これにより、パワーモジュール１、１ａでは、回路基板と、その駆動部とを筐体内に収めることができる。

１、１ａ…パワーモジュール
２…ケース
３…封止樹脂
４…上蓋
２０…開口部
２１…突起
３０…接着剤
Ｂ１０～Ｂ３６…ボンディングワイヤ
Ｃ１、Ｃ２…コンデンサ
ｄ、ｄ１～ｄ６…ドライブ回路
ｄ１０…制御端子周辺回路
ＩＳ…制御信号ライン
ＩＬ…大電流ライン
Ｋ１…パワー基板
Ｋ２…ドライバ基板
Ｋ１０、Ｋ１０ａ…回路ブロック
ＯＵＴ１～ＯＵＴ３…出力端子
Ｐ…正極端子
Ｐ２１、Ｐ２２、Ｐ２３～Ｐ２５…電極パターン
Ｐ２１ａ、Ｐ２１ｂ、Ｐ２２ａ、Ｐ２２ｂ…パターン
Ｎ…負極端子
Ｑ１…第１スイッチング素子
Ｑ２…第２スイッチング素子
Ｑ３…第３スイッチング素子
Ｑ４…第４スイッチング素子
Ｑ５…第５スイッチング素子
Ｑ６…第６スイッチング素子
Ｔ…外部接続端子
Ｔ１…大電力端子
Ｔ２…制御端子

Claims (12)

1. 一端側に制御端子と、他端側に電極端子とを有する筐体と、
   前記筐体内に配置される回路基板と、を備え、
   前記回路基板には、前記電極端子に含まれる第１の端子と接続される第１の電極パターンと、前記電極端子に含まれる第２の端子と接続される第２の電極パターンと、上アームを構成するＧａＮ系スイッチング素子を含む第１のスイッチング素子と下アームを構成するＧａＮ系スイッチング素子を含む第２のスイッチング素子とで構成されるレグと、を備え、
   前記レグにおいて、前記上アームと前記下アームとの接続点は前記電極端子に含まれる第３の端子と接続され、
   前記回路基板において、前記第１のスイッチング素子および前記第２のスイッチング素子は、前記第１の電極パターンと、前記第２の電極パターンとの間に挟まれるように配置される、
   ことを特徴とするパワーモジュール。
2. 前記回路基板において、前記回路基板における前記第１のスイッチング素子および前記第２のスイッチング素子を前記第１の電極パターンと、前記第２の電極パターンとが囲むように配置される、
   ことを特徴とする請求項１に記載のパワーモジュール。
3. 前記第１の電極パターンは、前記回路基板の一辺側において当該辺と平行に伸びる第１のパターンと、前記第１のパターンと直交する方向に伸びる第２のパターンとを有し、
   前記第２の電極パターンは、前記回路基板の一辺と対向する辺側において当該辺と平行して伸びる第３のパターンと、前記第３のパターンと直交する方向に伸びる第４のパターンとを有し、
   前記第１のスイッチング素子および前記第２のスイッチング素子は、前記第１のパターンおよび第３のパターンの間と、前記第２のパターンおよび前記第４のパターンの間とに挟むように配置される、
   ことを特徴とする請求項１または２に記載のパワーモジュール。
4. 前記第１のパターンおよび前記第４のパターンと、前記第２のパターンおよび前記第３のパターンとは、それぞれが一部で隣接するように配置される、
   ことを特徴とする請求項３に記載のパワーモジュール。
5. 前記回路基板は、前記第３の端子および前記上アームと前記下アームの接続点と接続される第３の電極パターンを備え、
   前記回路基板において、前記第３の電極パターンは、前記第１のスイッチング素子と、前記第２のスイッチング素子との間に挟むように配置される、
   ことを特徴とする請求項１乃至４のいずれか一項に記載のパワーモジュール。
6. 前記回路基板は、前記レグを２つ備える単相フルブリッジインバータである、
   ことを特徴とする請求項１乃至５のいずれか一項に記載のパワーモジュール。
7. 前記回路基板は、前記レグを３つ備える三相フルブリッジインバータである、
   ことを特徴とする請求項１乃至５のいずれか一項に記載のパワーモジュール。
8. 前記回路基板は、前記第１の電極パターンと、前記第２の電極パターンとの間を接続するコンデンサを備える、
   ことを特徴とする請求項１乃至７のいずれか一項に記載のパワーモジュール。
9. 前記回路基板において、前記第１の電極パターンと、前記第２の電極パターンとは、少なくとも一方の電極パターンの一部が他方の電極パターンの一部と隣接するように配置され、
   前記コンデンサは、前記第１の電極パターンおよび前記第２の電極パターンの隣接する一部に配置される、
   ことを特徴とする請求項８に記載のパワーモジュール。
10. 前記第１の電極パターンと前記第２の電極パターンは、少なくとも一方の電極パターンの一部が他方の電極パターンに向かって伸びることで、前記第１の電極パターンと前記第２の電極パターンとが一部で隣接する、
    ことを特徴とする請求項９に記載のパワーモジュール。
11. 前記筐体は、前記回路基板を掛け止める突起を備えた開口部を有し、
    前記突起に前記回路基板を掛け止めて前記回路基板を前記開口部にはめ込むことで、前記回路基板における前記第１の電極パターン、前記第２の電極パターンおよび前記レグが設けられた基板面を前記筐体内に配置し、前記基板面の裏面を前記筐体の外に露出させる、
    ことを特徴とする請求項１乃至９のいずれか一項に記載のパワーモジュール。
12. 前記制御端子と、前記第１のスイッチング素子と、前記第２のスイッチング素子と接続され、前記制御端子からの入力信号に基づいて前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動部を有し、
    前記筐体内において、前記回路基板は前記一端側に、前記駆動部は前記他端側に並べて配置される、
    ことを特徴とする請求項１乃至１０のいずれか一項に記載のパワーモジュール。

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