JP2021180401A - 給電制御装置 - Google Patents

Abstract

【課題】ＦＥＴがオフからオンに切替わるまでの過渡期間において、ＦＥＴを介して大きい電流が流れた場合にＦＥＴをオフに戻す給電制御装置を提供する。
【解決手段】給電制御装置１０が有するＮチャネル型のＦＥＴ２０に関して、直流電源１１から負荷１２に流れる電流の電流経路に、電流が入力されるドレインと、電流が出力されるソースとが配置されている。第１判定回路２４によって、ＦＥＴ２０のゲート及びソース間の制御電圧が第１閾値以上であると判定され、かつ、第２判定回路２５によって、ＦＥＴ２０のドレイン及びソース間の両端電圧が第２閾値以上であると判定された場合、駆動回路２２は、ＦＥＴ２０をオフに切替える。
【選択図】図１

Description

本開示は給電制御装置に関する。

車両には、直流電源から負荷への給電を制御する給電制御装置（例えば、特許文献１を参照）が搭載されている。特許文献１に記載の給電制御装置では、直流電源から負荷に流れる電流の電流経路に、半導体スイッチとして機能するＮチャネル型のＦＥＴ(Field Effect Transistor)のドレイン及びソースが配置されている。電流経路において、ドレインがソースの上流側に配置されている。ＦＥＴをオン又はオフに切替えることによって、直流電源から負荷への給電を制御する。

ＦＥＴがオンである場合におけるＦＥＴのドレイン及びソース間の電圧は、ＦＥＴのドレイン及びソース間の抵抗値と、ＦＥＴを介して流れる電流との積で表される。ＦＥＴがオンである場合において、ＦＥＴのドレイン及びソース間の電圧が所定電圧以上であるとき、ＦＥＴを介して流れる電流が大きいとして、ＦＥＴをオフに切替える。これにより、ＦＥＴを介して過電流を流れることが防止される。

ＦＥＴをオフからオンに切替える場合、接地電位を基準としたＦＥＴのゲートの電圧を上昇させる。これにより、ＦＥＴについて、ゲート及びソース間の電圧が上昇し、ドレイン及びソース間の抵抗値が十分に小さい値に低下する。結果、ＦＥＴがオンに切替わる。ＦＥＴがオフからオンに切替わるまでの過渡期間では、ＦＥＴのドレイン及びソース間の抵抗値が大きい。このため、過渡期間においては、ＦＥＴを介して流れる電流が小さいにも関わらず、ＦＥＴのドレイン及びソース間の電圧が所定電圧以上の電圧となる可能性がある。ＦＥＴを介して流れる電流が小さいにも関わらず、ＦＥＴをオフに切替える誤動作を防止するため、ＦＥＴ２０がオフからオンに切替わるまでの過渡期間において、ＦＥＴをオフに戻さず、ゲート及びソース間の電圧を上昇させ続ける。

特開２００６−２２９８６４号公報

ＦＥＴがオフからオンに切替わるまでの過渡期間中、ＦＥＴを介して電流が流れる。特許文献１に記載の給電制御装置において、例えば、負荷の両端が短絡した状態でＦＥＴがオフからオンに切替わった場合、過渡期間中、過電流が流れ続ける。これにより、ＦＥＴの温度が異常な温度に上昇し、ＦＥＴにおいて故障が発生する可能性がある。

本開示は斯かる事情に鑑みてなされたものであり、その目的とするところは、ＦＥＴがオフからオンに切替わるまでの過渡期間において、ＦＥＴを介して大きい電流が流れた場合にＦＥＴをオフに戻す給電制御装置を提供することにある。

本開示の一態様に係る給電制御装置は、直流電源から負荷に流れる電流の電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型のＦＥＴと、前記ＦＥＴのゲート及びソース間の制御電圧が第１閾値以上であるか否かを判定する第１判定回路と、前記ＦＥＴのドレイン及びソース間の両端電圧が第２閾値以上であるか否かを判定する第２判定回路と、前記第１判定回路によって、前記制御電圧が前記第１閾値以上であると判定され、かつ、前記第２判定回路によって、前記両端電圧が前記第２閾値以上であると判定された場合、前記ＦＥＴをオフに切替える切替え回路とを備える。

上記の態様によれば、ＦＥＴがオフからオンに切替わるまでの過渡期間において、ＦＥＴを介して大きい電流が流れた場合にＦＥＴをオフに戻す。

実施形態１における電源システムの要部構成を示すブロック図である。 給電制御装置の動作の第１例を示すタイミングチャートである。 給電制御装置の動作の第２例を示すタイミングチャートである。 給電制御装置の動作の第３例を示すタイミングチャートである。 第１判定回路の回路図である。 第２判定回路の回路図である。 実施形態２における第２判定回路の回路図である。

［本開示の実施形態の説明］
最初に本開示の実施態様を列挙して説明する。以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本開示の一態様に係る給電制御装置は、直流電源から負荷に流れる電流の電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型のＦＥＴと、前記ＦＥＴのゲート及びソース間の制御電圧が第１閾値以上であるか否かを判定する第１判定回路と、前記ＦＥＴのドレイン及びソース間の両端電圧が第２閾値以上であるか否かを判定する第２判定回路と、前記第１判定回路によって、前記制御電圧が前記第１閾値以上であると判定され、かつ、前記第２判定回路によって、前記両端電圧が前記第２閾値以上であると判定された場合、前記ＦＥＴをオフに切替える切替え回路とを備える。

上記の態様にあっては、ＦＥＴのゲート及びソース間の電圧が制御電圧である。ＦＥＴのドレイン及びソース間の電圧が両端電圧である。ＦＥＴをオフからオンに切替える場合、制御電圧を上昇させる。故障が発生していない場合においては、制御電圧が上昇したとき、ＦＥＴのドレイン及びソース間の抵抗値が低下するので、両端電圧が低下する。

以下の条件が満たされるように、第１閾値及び第２閾値が設定される。故障が発生していない場合においては、ＦＥＴがオフであるとき、制御電圧は第１閾値未満であり、かつ、両端電圧は第２閾値以上である。制御電圧が上昇した場合においては、制御電圧が第１閾値未満である間に両端電圧が第２閾値未満の電圧に低下する。この条件が満たされるように第１閾値及び第２閾値が設定された場合においては、故障が発生していない限り、制御電圧が第１閾値以上であり、かつ、両端電圧が第２閾値以上である状態は存在しない。
ＦＥＴがオフからオンに切替わるまでの過渡期間において、ＦＥＴを介して大きい電流が流れた場合、制御電圧が第１閾値以上であり、かつ、両端電圧が第２閾値以上である状態が実現され、ＦＥＴはオフに戻される。

（２）本開示の一態様に係る給電制御装置では、前記第１閾値は、前記制御電圧を上昇させた場合にて、前記ＦＥＴのドレイン及びソースを介して電流が流れ始めた時点の前記制御電圧を超えており、前記第２閾値は、ゼロＶ以上であり、かつ、前記直流電源の電圧未満である。

上記の態様にあっては、基準電位が例えば接地電位であるゲートの電圧を上昇させることによって、ＦＥＴのゲート及びソース間の制御電圧を上昇させる。故障が発生していないと仮定する。この場合、ＦＥＴのドレイン及びソースを介して電流が流れ始めてから、両端電圧が直流電源の電圧からゼロＶ近傍の電圧に低下するまで、制御電圧は、電流が流れ始めた時点の電圧に維持される。第１閾値が、ＦＥＴのドレイン及びソースを介して電流が流れ始めた時点の制御電圧を超えているので、故障が発生していない場合、制御電圧が第１閾値未満である間に両端電圧が第２閾値未満の電圧に確実に低下する。

（３）本開示の一態様に係る給電制御装置では、前記第１判定回路は、前記制御電圧を増幅する増幅器と、前記増幅器が増幅した電圧を所定電圧と比較する比較器とを有し、前記所定電圧は、前記第１閾値と、前記増幅器の増幅率との積に設定されている。

上記の態様にあっては、増幅器を用いて制御電圧に比例する電圧を生成し、生成した電圧を所定電圧と比較する。これにより、制御電圧及び第１閾値の比較が実現される。

（４）本開示の一態様に係る給電制御装置では、前記第２判定回路は、電流が流れる第２の電流経路に配置され、上流側の一端が前記ＦＥＴのドレインに接続される第１抵抗と、前記第１抵抗の下流側の一端の電圧を前記ＦＥＴのソースの電圧に調整する調整器と、前記第２の電流経路にて前記第１抵抗の下流側に配置される第２抵抗と、前記第２抵抗の両端間の電圧を第２の所定電圧と比較する第２の比較器とを有し、前記第２の所定電圧は、前記第２閾値及び前記第２抵抗の抵抗値の積を、前記第１抵抗の抵抗値で除算した値に設定されている。

上記の態様にあっては、第１抵抗の下流側の一端の電圧がＦＥＴのソースの電圧に調整されるので、第２抵抗の両端間の電圧は、ＦＥＴのドレイン及びソース間の両端電圧に比例する。第２抵抗の両端間の電圧を第２の所定電圧と比較する。これにより、両端電圧及び第２閾値の比較が実現される。

（５）本開示の一態様に係る給電制御装置では、前記第２判定回路は、前記両端電圧を増幅する第２の増幅器と、前記第２の増幅器が増幅した電圧を第３の所定電圧と比較する第３の比較器とを有し、前記第３の所定電圧は、前記第２閾値と、前記第２の増幅器の増幅率との積に設定されている。

上記の態様にあっては、第２の増幅器を用いて両端電圧に比例する電圧を生成し、生成した電圧を第３の所定電圧と比較する。これにより、両端電圧及び第２閾値の比較が実現される。

［本開示の実施形態の詳細］
本開示の実施形態に係る電源システムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（実施形態１）
＜電源システムの構成＞
図１は、実施形態１における電源システム１の要部構成を示すブロック図である。電源システム１は、車両に好適に搭載されており、給電制御装置１０、直流電源１１及び負荷１２を備える。給電制御装置１０は、半導体スイッチとして機能するＮチャネル型のＦＥＴ２０を有する。ＦＥＴ２０のドレイン及びゲート間に第１キャパシタＣ１が接続されている。ＦＥＴ２０のソース及びゲート間に第２キャパシタＣ２が接続されている。第１キャパシタＣ１及び第２キャパシタＣ２それぞれはＦＥＴ２０の寄生容量である。直流電源１１は、例えばバッテリである。負荷１２は、車両に搭載された電気機器である。

ＦＥＴ２０がオンである場合、ＦＥＴ２０のドレイン及びソース間の抵抗値が十分に小さく、ＦＥＴ２０のドレイン及びソースを介して電流が流れることが可能である。ＦＥＴ２０がオフである場合、ＦＥＴ２０のドレイン及びソース間の抵抗値が十分に大きく、ＦＥＴ２０を介して電流が流れることはない。

ＦＥＴ２０のドレイン及びソースそれぞれは、直流電源１１の正極及び負荷１２の一端に接続されている。直流電源１１の負極と、負荷１２の他端とは接地されている。給電制御装置１０では、ＦＥＴ２０をオン又はオフに切替えることによって、直流電源１１から負荷１２の給電を制御する。

ＦＥＴ２０がオンである場合、電流が、直流電源１１の正極からＦＥＴ２０を介して負荷１２に流れる。これにより、電力が直流電源１１から負荷１２に供給され、負荷１２は作動する。ＦＥＴ２０を介して電流が流れる場合、ＦＥＴ２０において、電流はドレイン及びソースの順に流れる。従って、ＦＥＴ２０のドレイン及びソースは、直流電源１１から負荷１２に流れる電流の電流経路に配置され、ドレインはソースの上流側に配置されている。

ＦＥＴ２０がオフである場合、ＦＥＴ２０を介して電流が流れない。ＦＥＴ２０がオンからオフに切替わった場合、負荷１２への電力供給が停止し、負荷１２は動作を停止する。

＜給電制御装置１０の構成＞
給電制御装置１０は、ＦＥＴ２０に加えて、装置抵抗２１、駆動回路２２、マイクロコンピュータ（以下、マイコンという）２３、第１判定回路２４、第２判定回路２５及びＯＲ回路２６を有する。駆動回路２２は、第１入力端、第２入力端、出力端及び接地端を有する。ＯＲ回路２６は、第１入力端、第２入力端及び出力端を有する。

ＦＥＴ２０のゲートは、更に、装置抵抗２１の一端に接続されている。装置抵抗２１の他端は駆動回路２２の出力端に接続されている。駆動回路２２の第１入力端は、マイコン２３に接続されている。ＦＥＴ２０のゲート及びソースは第１判定回路２４に各別に接続されている。第１判定回路２４は、更に、ＯＲ回路２６の第１入力端に接続されている。ＦＥＴ２０のドレイン及びソースは第２判定回路２５に各別に接続されている。第２判定回路２５は、更に、ＯＲ回路２６の第２入力端に接続されている。ＯＲ回路２６の出力端は、駆動回路２２の第２入力端に接続されている。駆動回路２２の接地端は接地されている。

ＦＥＴ２０の導電型はＮチャネル型であるので、ＦＥＴ２０について、ドレイン及びソース間の抵抗値は、ゲート及びソース間の電圧が上昇した場合に低下する。以下では、ＦＥＴ２０のゲート及びソース間の電圧を制御電圧と記載する。制御電圧がオフ電圧未満である場合、ＦＥＴ２０はオフである。オフ電圧はゼロＶを超えている。制御電圧がオン電圧以上である場合、ＦＥＴ２０はオンである。オン電圧はオフ電圧を超えている。制御電圧がオフ電圧以上であり、かつ、オン電圧未満である場合、ＦＥＴ２０のドレイン及びソースを介して電流が流れることが可能である。しかしながら、ＦＥＴ２０のドレイン及びソースの抵抗値は大きい。

駆動回路２２は、基準電位が接地電位である出力端の電圧を調整することによって、ＦＥＴ２０をオン又はオフに切替える。ＦＥＴ２０がオフである場合、駆動回路２２は出力端の電圧をゼロＶに調整している。このため、第１キャパシタＣ１は、直流電源１１によって充電され、第１キャパシタＣ１の両端間の電圧は直流電源１１の両端間の電圧と一致している。このとき、基準電位が接地電位であるドレインの電圧は、基準電位が接地電位であるゲートの電圧を超えている。また、ＦＥＴ２０がオフである場合、第２キャパシタＣ２の両端間の電圧、即ち、制御電圧はゼロＶである。
なお、第１キャパシタＣ１の両端間の電圧と、直流電源１１の両端間の電圧との「一致」は厳密な一致のみを意味しない。実質的な一致が実現されていればよい。

以下では、直流電源１１の両端間の電圧を電源電圧と記載する。基準電位が接地電位であるゲートの電圧をゲート電圧と記載する。基準電位が接地電位であるドレインの電圧をドレイン電圧と記載する。基準電位が接地電位であるソースの電圧をソース電圧と記載する。

駆動回路２２は、ＦＥＴ２０をオフからオンに切替える場合、出力端の電圧を、一定の目標電圧に上昇させる。目標電圧は電源電圧よりも高い。目標電圧及び電源電圧の差はオン電圧以上である。駆動回路２２が出力端の電圧を上昇させた場合、電流が駆動回路２２の出力端から装置抵抗２１及び第２キャパシタＣ２の順に流れ、第２キャパシタＣ２が充電される。結果、第２キャパシタＣ２の両端間の電圧、即ち、制御電圧が上昇する。

また、第２キャパシタＣ２が充電された場合、ゲート電圧も上昇する。ゲート電圧が上昇した場合、第１キャパシタＣ１の両端間の電圧が低下する。ゲート電圧が電源電圧を超えた場合、第２キャパシタＣ２に加えて、第１キャパシタＣ１も充電される。このとき、ゲート電圧はドレイン電圧を超えている。制御電圧がオン電圧以上の電圧となった場合、ＦＥＴ２０はオンに切替わる。

駆動回路２２は、ＦＥＴ２０をオフに切替える場合、出力端の電圧をゼロＶに低下させる。これにより、電流は、第１キャパシタＣ１及び第２キャパシタＣ２から装置抵抗２１及び駆動回路２２の順に流れ、第１キャパシタＣ１及び第２キャパシタＣ２は放電する。第２キャパシタＣ２が放電した場合、第２キャパシタＣ２の両端間の電圧、即ち、制御電圧が低下する。

制御電圧がオフ電圧未満の電圧となった場合、ＦＥＴ２０はオフに切替わる。第１キャパシタＣ１については、放電が終了した後、電流が直流電源１１の正極から第１キャパシタＣ１、装置抵抗２１及び駆動回路２２の順に流れ、直流電源１１が第１キャパシタＣ１を充電する。第１キャパシタＣ１の両端間の電圧が電源電圧となった場合、第１キャパシタＣ１の充電が終了する。
以上のように、駆動回路２２は、ＦＥＴ２０をオン又はオフに切替える。

マイコン２３及びＯＲ回路２６それぞれは、駆動回路２２に電圧を出力する。マイコン２３及びＯＲ回路２６それぞれの出力電圧の基準電位は接地電位である。マイコン２３及びＯＲ回路２６それぞれは、出力電圧を、ハイレベル電圧又はローレベル電圧に切替える。

ＯＲ回路２６の出力電圧がハイレベル電圧である場合において、マイコン２３が出力電圧をローレベル電圧からハイレベル電圧に切替えたとき、駆動回路２２はＦＥＴ２０をオンに切替える。マイコン２３が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、駆動回路２２は、ＯＲ回路２６の出力電圧に無関係に、ＦＥＴ２０をオフに切替える。ＯＲ回路２６が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、駆動回路２２は、マイコン２３の出力電圧に無関係に、ＦＥＴ２０をオフに切替える。その後、駆動回路２２はＦＥＴ２０のオフを維持する。

第１判定回路２４及び第２判定回路２５それぞれは、ＯＲ回路２６に電圧を出力する。第１判定回路２４及び第２判定回路２５それぞれの出力電圧の基準電位は接地電位である。第１判定回路２４及び第２判定回路２５それぞれの出力電圧は、ハイレベル電圧又はローレベル電圧である。

第１判定回路２４は、ＦＥＴ２０のゲート及びソース間の電圧、即ち、制御電圧が一定の第１閾値以上であるか否かを判定する。第１判定回路２４は、制御電圧が第１閾値未満であると判定した場合、ハイレベル電圧をＯＲ回路２６に出力する。第１判定回路２４は、制御電圧が第１閾値以上であると判定した場合、ローレベル電圧をＯＲ回路２６に出力する。第２判定回路２５は、ＦＥＴ２０のドレイン及びソース間の電圧、即ち、両端電圧が一定の第２閾値以上であるか否かを判定する。第２判定回路２５は、両端電圧が第２閾値未満であると判定した場合、ハイレベル電圧をＯＲ回路２６に出力する。第２判定回路２５は、両端電圧が第２閾値以上である場合、ローレベル電圧をＯＲ回路２６に出力する。

ＯＲ回路２６は、第１判定回路２４及び第２判定回路２５の出力電圧の中で少なくとも一方の電圧がハイレベル電圧である場合、ハイレベル電圧を出力する。ＯＲ回路２６は、第１判定回路２４及び第２判定回路２５の出力電圧の両方がローレベル電圧である場合、ローレベル電圧を出力する。

＜給電制御装置１０の動作の第１例＞
図２は、給電制御装置１０の動作の第１例を示すタイミングチャートである。図２では、電源システム１において故障が発生していない場合における給電制御装置１０の動作が示されている。Ｖｇ、Ｖｓ及びＶｄそれぞれは、ゲート電圧、ソース電圧及びドレイン電圧を示す。Ｖｂ及びＶｐそれぞれは、直流電源１１の電源電圧及び目標電圧を示す。Ｖｇｓ及びＶｄｓそれぞれは制御電圧及び両端電圧を示す。Ｖｎ及びＶｆそれぞれはオン電圧及びオフ電圧を示す。Ｖｔｈ１及びＶｔｈ２それぞれは、第１閾値及び第２閾値を示す。

図２において、第１段目には、ゲート電圧Ｖｇ、ソース電圧Ｖｓ及びドレイン電圧Ｖｄそれぞれの推移が太い実線、細い実線及び太い破線で示されている。第２段目には制御電圧Ｖｇｓの推移が示されている。第３段目には両端電圧Ｖｄｓの推移が示されている。第４段目には、第１判定回路２４の出力電圧の推移が示されている。第５段目には、第２判定回路２５の出力電圧の推移が示されている。これらの推移の横軸には時間が示されている。

ＦＥＴ２０のドレインは直流電源１１の正極に直接に接続されているため、ドレイン電圧Ｖｄは電源電圧Ｖｂに固定されている。前述したように、駆動回路２２は出力電圧をゼロＶに維持することによって、ＦＥＴ２０をオフに維持している。駆動回路２２の出力電圧がゼロＶである場合、第２キャパシタＣ２は放電する。第２キャパシタＣ２の放電が終了した場合、制御電圧ＶｇｓはゼロＶであり、ゲート電圧Ｖｇ及びソース電圧Ｖｓは一致している。

制御電圧がゼロＶである場合、ＦＥＴ２０はオフであるため、負荷１２を介して電流が流れることはない。従って、ゲート電圧Ｖｇ及びソース電圧ＶｓはゼロＶである。ドレイン電圧Ｖｄは電源電圧Ｖｂに固定されているので、ソース電圧ＶｓがゼロＶである間、両端電圧は電源電圧Ｖｂに維持される。

前述したように、駆動回路２２は、ＦＥＴ２０をオンに切替える場合、出力電圧を上昇させる。これにより、第１キャパシタＣ１及び第２キャパシタＣ２が充電される。第２キャパシタＣ２の両端間の電圧の上昇に伴って、ゲート電圧Ｖｇは上昇する。ゲート電圧Ｖｇがオフ電圧Ｖｆ未満である間、ＦＥＴ２０はオフであるため、ソース電圧ＶｓはゼロＶを維持している。従って、ゲート電圧Ｖｇが上昇した場合、制御電圧Ｖｇｓも上昇する。

制御電圧Ｖｇｓがオフ電圧Ｖｆとなった場合、ＦＥＴ２０及び負荷１２を介して電流が流れる。オフ電圧Ｖｆは、制御電圧Ｖｇｓを上昇させた場合において、ＦＥＴ２０のドレイン及びソースを介して電流が流れ始めた時点の制御電圧Ｖｇｓである。ＦＥＴ２０及び負荷１２を介して電流が流れた場合、ソース電圧Ｖｓが上昇する。これにより、制御電圧Ｖｇｓがオフ電圧Ｖｆ未満の電圧となり、ＦＥＴ２０がオフに切替わる。ＦＥＴ２０がオフに切替わった場合、ソース電圧ＶｓがゼロＶに低下するので、再び、制御電圧Ｖｇｓはオフ電圧Ｖｆ以上の電圧となり、ＦＥＴ２０を介して電流が流れる。このように、ＦＥＴ２０を介した電流の通流と、ＦＥＴ２０のオフへの切替えとが交互に行われる。ゼロＶへのソース電圧Ｖｓの低下の記載と制御電圧Ｖｇｓの上昇の記載とについては、図２において省略している。

ＦＥＴ２０を介した電流の通流と、ＦＥＴ２０のオフへの切替えとが交互に行われている間、ゲート電圧Ｖｇは上昇し続けており、ＦＥＴ２０がオフに切替わった時点の制御電圧Ｖｇｓは、時間の経過とともに上昇する。制御電圧Ｖｇｓが高い程、ＦＥＴ２０のドレイン及びソース間の抵抗値は小さく、ＦＥＴ２０及び負荷１２を介して流れる電流は大きい。従って、ＦＥＴ２０がオフに切替わった時点のソース電圧Ｖｓは、時間の経過とともに上昇する。結果、ソース電圧Ｖｓは、電源電圧Ｖｂ近傍の電圧となるまで、ゲート電圧Ｖｇの上昇とともに上昇する。ソース電圧Ｖｓが電源電圧Ｖｂ近傍の電圧となるまでの間、制御電圧Ｖｇｓはオフ電圧Ｖｆに維持される。前述したように、ドレイン電圧Ｖｄは電源電圧Ｖｂに固定されているので、ソース電圧Ｖｓの上昇に伴って、ＦＥＴ２０の両端電圧Ｖｄｓは低下する。

ソース電圧Ｖｓが電源電圧Ｖｂ近傍の電圧となった後においては、ＦＥＴ２０及び負荷１２を介した電流の通流によって、制御電圧Ｖｇｓはオフ電圧Ｖｆ未満となることはない。このため、ＦＥＴ２０及び負荷１２を介して電流が流れ続ける。ソース電圧Ｖｓが電源電圧Ｖｂ近傍の電圧となった後においては、ソース電圧Ｖｓは、ＦＥＴ２０を介して流れる電流の大きさに応じて変動する。しかしながら、この変動幅は小さいので、ソース電圧Ｖｓは、電源電圧Ｖｂ近傍の電圧に維持される。両端電圧Ｖｄｓも、ＦＥＴ２０を介して流れる電流の大きさに応じて変動する。しかしながら、この変動幅も小さいので、両端電圧Ｖｄｓは、ゼロＶ近傍の電圧に維持される。

ソース電圧Ｖｓが電源電圧Ｖｂ近傍の電圧となった後においては、ゲート電圧Ｖｇの上昇とともに、制御電圧Ｖｇｓも上昇する。制御電圧Ｖｇｓがオン電圧Ｖｎ以上の電圧となった場合、ＦＥＴ２０はオンに切替わる。その後、ゲート電圧Ｖｇは目標電圧Ｖｐまで上昇する。ゲート電圧Ｖｇが目標電圧Ｖｐに到達するまで、制御電圧Ｖｇｓも上昇する。ゲート電圧Ｖｇが目標電圧Ｖｐに到達した後、駆動回路２２は、ゲート電圧Ｖｇを目標電圧Ｖｐに維持する。ゲート電圧Ｖｇが目標電圧Ｖｐである間、制御電圧Ｖｇｓも一定の電圧に維持される。

前述したように、駆動回路２２は、ＦＥＴ２０をオフに切替える場合、出力電圧をゼロＶに低下させる。これにより、第１キャパシタＣ１及び第２キャパシタＣ２は放電する。第２キャパシタＣ２の両端間の電圧の低下に伴って、ゲート電圧Ｖｇは低下する。ゲート電圧Ｖｇの低下に伴って、制御電圧Ｖｇｓも低下する。制御電圧Ｖｇｓがオン電圧Ｖｎ未満の電圧となった後においても、ＦＥＴ２０を介して電流が流れ続ける。

制御電圧Ｖｇｓがオフ電圧Ｖｆ未満の電圧となった場合、ＦＥＴ２０がオフに切替わる。負荷１２を介した電流の通流が停止するので、ソース電圧ＶｓがゼロＶに低下する。これにより、制御電圧Ｖｇｓがオフ電圧Ｖｆ以上の電圧となり、ＦＥＴ２０を介した電流の通流が開始される。ＦＥＴ２０を介して電流が通流した場合、ソース電圧Ｖｓが上昇するので、再び、制御電圧Ｖｇｓはオフ電圧Ｖｆ未満の電圧となり、ＦＥＴ２０を介した電流の通流が停止する。このように、ＦＥＴ２０のオフへの切替えと、ＦＥＴ２０を介した電流の通流とが交互に行われる。ゼロＶへのソース電圧Ｖｓの低下の記載と制御電圧Ｖｇｓの上昇の記載とについては、図２において省略している。

ＦＥＴ２０のオフへの切替えと、ＦＥＴ２０を介した電流の通流とが交互に行われている間、ゲート電圧Ｖｇは低下し続けており、ＦＥＴ２０がオフに切替わった時点の制御電圧Ｖｇｓは、時間の経過とともに低下する。制御電圧Ｖｇｓが低い程、ＦＥＴ２０のドレイン及びソース間の抵抗値は大きく、ＦＥＴ２０及び負荷１２を介して流れる電流は小さい。従って、ＦＥＴ２０を介して電流が流れた時点のソース電圧Ｖｓは、時間の経過とともに低下する。結果、ソース電圧ＶｓはゼロＶとなるまで、ゲート電圧Ｖｇの低下とともに低下する。ソース電圧ＶｓがゼロＶとなるまでの間、制御電圧Ｖｇｓはオフ電圧Ｖｆに維持される。前述したように、ドレイン電圧Ｖｄは電源電圧Ｖｂに固定されているので、ソース電圧Ｖｓの低下に伴って、ＦＥＴ２０の両端電圧Ｖｄｓは上昇する。

ソース電圧ＶｓがゼロＶとなった後においては、ＦＥＴ２０はオフに維持され、ゲート電圧Ｖｇの低下とともに、制御電圧Ｖｇｓも低下する。その後、ゲート電圧ＶｇはゼロＶまで低下する。ソース電圧ＶｓがゼロＶとなった後においては、ソース電圧ＶｓはゼロＶに固定されているので、ゲート電圧ＶｇがゼロＶに到達するまで、制御電圧Ｖｇｓも低下する。ゲート電圧ＶｇがゼロＶに到達した後、駆動回路２２は、ゲート電圧ＶｇをゼロＶに維持する。ゲート電圧ＶｇがゼロＶである間、制御電圧ＶｇｓもゼロＶに維持される。

ソース電圧ＶｓがゼロＶとなった場合、ＦＥＴ２０の両端電圧Ｖｄｓは電源電圧Ｖｂとなる。その後、制御電圧Ｖｇｓがオフ電圧Ｖｆ以上の電圧となるまで、両端電圧Ｖｄｓは電源電圧Ｖｂに維持される。

第１閾値Ｖｔｈ１はオフ電圧Ｖｆを超えている。第１閾値Ｖｔｈ１は、更に、ゲート電圧Ｖｇが目標電圧Ｖｐである場合における制御電圧Ｖｇｓ以下である。図２では、第１閾値Ｖｔｈ１がオン電圧Ｖｎ未満である例が記載されている。しかしながら、第１閾値Ｖｔｈ１はオン電圧Ｖｎ以上であってもよい。

第２閾値Ｖｔｈ２は、ゲート電圧Ｖｇが目標電圧Ｖｐである場合における両端電圧Ｖｄｓ以上であり、かつ、電源電圧Ｖｂ未満である。ゲート電圧Ｖｇが目標電圧Ｖｐである場合における両端電圧ＶｄｓはゼロＶ以上である。

以上のように、第１閾値Ｖｔｈ１及び第２閾値Ｖｔｈ２が設定されている。このため、電源システム１において故障が発生していない場合においては、ＦＥＴ２０がオフであるとき、制御電圧Ｖｇｓは第１閾値Ｖｔｈ１未満であり、かつ、両端電圧Ｖｄｓは第２閾値Ｖｔｈ２以上である。ＦＥＴ２０をオフからオンに切替える場合においては、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満である間に、両端電圧Ｖｄｓは、電源電圧Ｖｂから第２閾値Ｖｔｈ２未満の電圧に確実に低下する。両端電圧Ｖｄｓが第２閾値Ｖｔｈ２未満である状態で制御電圧Ｖｇｓが第１閾値Ｖｔｈ１以上の電圧となる。結果、ＦＥＴ２０がオフからオンに切替わるまでの過渡期間において、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満であり、かつ、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２未満である状態が実現されることはない。

従って、ＦＥＴ２０をオフからオンに切替える場合においては、第１判定回路２４の出力電圧がハイレベル電圧である間に、第２判定回路２５は、出力電圧をローレベル電圧からハイレベル電圧に切替える。第２判定回路２５の出力電圧がハイレベル電圧である状態で第１判定回路２４は、出力電圧をハイレベル電圧からローレベル電圧に切替える。結果、第１判定回路２４及び第２判定回路２５の出力電圧がローレベル電圧である状態が実現されることはない。

同様に、ＦＥＴ２０をオンからオフに切替える場合においては、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満の電圧となった後に、両端電圧Ｖｄｓは、第２閾値Ｖｔｈ２未満の電圧から第２閾値Ｖｔｈ２以上の電圧となる。結果、ＦＥＴ２０がオンからオフに切替わるまでの過渡期間において、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満であり、かつ、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２未満である状態が実現されることはない。

従って、ＦＥＴ２０をオフからオンに切替える場合においては、第１判定回路２４が出力電圧をローレベル電圧からハイレベル電圧に切替えた後に、第２判定回路２５が出力電圧をハイレベル電圧からローレベル電圧に切替える。結果、第１判定回路２４及び第２判定回路２５の出力電圧がローレベル電圧である状態が実現されることはない。

以上のことから、電源システム１に故障が発生してない場合、第１判定回路２４及び第２判定回路２５の出力電圧の少なくとも一方はハイレベル電圧であるので、ＯＲ回路２６はハイレベル電圧を出力し続ける。駆動回路２２は、マイコン２３が出力電圧をハイレベル電圧に切替えた場合、ＦＥＴ２０をオンに切替える。駆動回路２２は、マイコン２３が出力電圧をローレベル電圧に切替えた場合、ＦＥＴ２０をオフに切替える。

＜給電制御装置１０の動作の第２例＞
図３は、給電制御装置１０の動作の第２例を示すタイミングチャートである。図３では、ＦＥＴ２０がオフである間に負荷１２の両端が短絡した場合における給電制御装置１０の動作が示されている。

図３においても、第１段目には、ゲート電圧Ｖｇ、ソース電圧Ｖｓ及びドレイン電圧Ｖｄそれぞれの推移が太い実線、細い実線及び太い破線で示されている。第２段目には制御電圧Ｖｇｓの推移が示されている。第３段目には両端電圧Ｖｄｓの推移が示されている。第４段目には、第１判定回路２４の出力電圧の推移が示されている。第５段目には、第２判定回路２５の出力電圧の推移が示されている。これらの推移の横軸には時間が示されている。

前述したように、ＦＥＴ２０のドレインは直流電源１１の正極に直接に接続されているため、ドレイン電圧Ｖｄは電源電圧Ｖｂに固定されている。駆動回路２２は出力電圧をゼロＶに維持することによって、ＦＥＴ２０をオフに維持している。第２キャパシタＣ２の放電が終了しており、ゲート電圧Ｖｇ、ソース電圧Ｖｓ及び制御電圧ＶｇｓはゼロＶである。ＦＥＴ２０がオフである間に、負荷１２の両端が短絡されたと仮定する。この場合においては、ＦＥＴ２０がオフからオンに切替わるまでの過渡期間中にＦＥＴ２０を介して流れる電流は大きい。

負荷１２の両端が短絡しているため、ソース電圧ＶｓはゼロＶに固定されている。従って、ＦＥＴ２０のドレイン及びソース間の電圧、即ち、両端電圧Ｖｄｓは電源電圧Ｖｂに固定されている。前述したように、第２閾値Ｖｔｈ２は電源電圧Ｖｂ未満である。このため、負荷１２の両端が短絡している間、第２判定回路２５の出力電圧は、ローレベル電圧に固定され、ハイレベル電圧に切替わることはない。

前述したように、駆動回路２２は、ＦＥＴ２０をオンに切替える場合、出力電圧を上昇させる。これにより、第１キャパシタＣ１及び第２キャパシタＣ２が充電される。第２キャパシタＣ２の両端間の電圧の上昇に伴って、ゲート電圧Ｖｇは上昇する。ソース電圧ＶｓはゼロＶに固定されているので、制御電圧Ｖｇｓの推移はゲート電圧Ｖｇの推移と一致する。制御電圧Ｖｇｓがオフ電圧Ｖｆ以上の電圧となった場合、ＦＥＴ２０を介して電流が流れる。

負荷１２の両端が短絡しているので、ＦＥＴ２０のドレイン及びソース間の抵抗値の低下、即ち、制御電圧Ｖｇｓの上昇に伴って、ＦＥＴ２０を介して流れる電流は上昇する。制御電圧Ｖｇｓが第１閾値Ｖｔｈ１以上の電圧となった場合、第２判定回路２５がローレベル電圧を出力している状態で第１判定回路２４が出力電圧をハイレベル電圧からローレベル電圧に切替える。ここで、第１判定回路２４及び第２判定回路２５によって、ＦＥＴ２０を介して流れる電流が大きいことが検知される。

第２判定回路２５がローレベル電圧を出力している状態で第１判定回路２４が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、ＯＲ回路２６は出力電圧をハイレベル電圧からローレベルに切替える。ＯＲ回路２６の出力電圧がハイレベル電圧からローレベル電圧に切替わった場合、前述したように、駆動回路２２は、マイコン２３の出力電圧に無関係にＦＥＴ２０をオフに切替え、ＦＥＴ２０のオフを維持する。具体的には、駆動回路２２は、出力電圧をゼロＶに低下させ、出力電圧をゼロＶに維持する。駆動回路２２は切替え回路として機能する。

従って、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１以上の電圧となった場合、駆動回路２２が出力電圧をゼロＶに低下させるので、ゲート電圧Ｖｇ及び制御電圧Ｖｇｓは低下する。制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満の電圧となった場合、第１判定回路２４は、出力電圧をローレベル電圧からハイレベル電圧に切替え、ＯＲ回路２６は出力電圧をローレベル電圧からハイレベル電圧に切替える。しかしながら、駆動回路２２は、出力電圧を低下させ続ける。制御電圧Ｖｇｓがオフ電圧Ｖｆ未満の電圧となった場合、ＦＥＴ２０はオフに切替わる。その後、ゲート電圧Ｖｇ及び制御電圧Ｖｇｓは、ゼロＶに低下し、ゼロＶに維持される。

以上のように、給電制御装置１０では、ＦＥＴ２０がオフからオンに切替わるまでの過渡期間において、ＦＥＴ２０を介して大きい電流が流れた場合、駆動回路２２はＦＥＴ２０をオフに戻す。これにより、ＦＥＴ２０を介して過電流が流れることが防止される。

＜給電制御装置１０の動作の第３例＞
図４は、給電制御装置１０の動作の第３例を示すタイミングチャートである。図４では、ＦＥＴ２０がオンである間に負荷１２の両端が短絡した場合における給電制御装置１０の動作が示されている。

図４においても、第１段目には、ゲート電圧Ｖｇ、ソース電圧Ｖｓ及びドレイン電圧Ｖｄそれぞれの推移が太い実線、細い実線及び太い破線で示されている。第２段目には制御電圧Ｖｇｓの推移が示されている。第３段目には両端電圧Ｖｄｓの推移が示されている。第４段目には、第１判定回路２４の出力電圧の推移が示されている。第５段目には、第２判定回路２５の出力電圧の推移が示されている。これらの推移の横軸には時間が示されている。

ＦＥＴ２０がオンである場合、前述したように、制御電圧Ｖｇｓは第１閾値Ｖｔｈ１以上であり、かつ、両端電圧Ｖｄｓは第２閾値Ｖｔｈ２未満である。ＦＥＴ２０がオンである間に負荷１２の両端が短絡し、ＦＥＴ２０を介して流れる電流が上昇したと仮定する。この場合、ソース電圧Ｖｓは、電源電圧Ｖｂ近傍の電圧からゼロＶに低下する。これにより、制御電圧Ｖｇｓが上昇し、両端電圧Ｖｄｓは電源電圧Ｖｂまで上昇する。前述したように、第２閾値Ｖｔｈ２は電源電圧Ｖｂ未満である。このため、負荷１２の両端が短絡した場合、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１以上である状態で両端電圧Ｖｄｓが第２閾値Ｖｔｈ２以上の電圧になる。

このとき、第２判定回路２５の出力電圧がローレベル電圧である状態で第１判定回路２４の出力電圧がハイレベル電圧からローレベル電圧に切替わる。ここで、第１判定回路２４及び第２判定回路２５によって、ＦＥＴ２０を介して流れる電流が大きいことが検知される。第２判定回路２５の出力電圧がローレベル電圧である状態で第１判定回路２４の出力電圧がハイレベル電圧からローレベル電圧に切替わった場合、ＯＲ回路２６は出力電圧をハイレベル電圧からローレベルに切替える。ＯＲ回路２６の出力電圧がハイレベル電圧からローレベル電圧に切替わった場合、前述したように、駆動回路２２は、出力電圧をゼロＶに低下させ、出力電圧をゼロＶに維持する。結果、ＦＥＴ２０はオフに切替わり、ＦＥＴ２０のオフが維持される。

負荷１２の両端が短絡した後、ソース電圧ＶｓはゼロＶに固定されるので、ゲート電圧Ｖｇ及び制御電圧Ｖｇｓは一致する。駆動回路２２が出力電圧をゼロＶに低下させた場合、制御電圧Ｖｇｓは低下する。制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満の電圧となった場合、第１判定回路２４は、出力電圧をローレベル電圧からハイレベル電圧に切替え、ＯＲ回路２６は出力電圧をローレベル電圧からハイレベル電圧に切替える。しかしながら、駆動回路２２は、出力電圧を低下させ続ける。制御電圧Ｖｇｓがオフ電圧Ｖｆ未満の電圧となった場合、ＦＥＴ２０はオフに切替わる。その後、ゲート電圧Ｖｇ及び制御電圧Ｖｇｓは、ゼロＶに低下し、ゼロＶに維持される。

以上のように、給電制御装置１０では、ＦＥＴ２０がオンである間にＦＥＴ２０を介して大きい電流が流れた場合、駆動回路２２はＦＥＴ２０をオフに切替える。これにより、ＦＥＴ２０を介して過電流が流れることが防止される。
なお、ＦＥＴ２０がオンからオフに切替わるまでの過渡期間中に、ＦＥＴ２０を介して大きい電流が流れた場合、駆動回路２２は、制御電圧Ｖｇｓを継続して低下させることによってＦＥＴ２０をオフに切替える。

＜第１判定回路２４の構成＞
図５は第１判定回路２４の回路図である。Ｖｒ１は、基準電位が接地電位である一定の第１基準電圧を示す。第１判定回路２４は、第１差動増幅器３０及び第１コンパレータ３１を有する。第１差動増幅器３０は、回路抵抗４０，４１，４２，４３及び第１オペアンプ４４を有する。第１コンパレータ３１及び第１オペアンプ４４それぞれは、プラス端、マイナス端及び出力端を有する。

ＦＥＴ２０のソースは、更に、回路抵抗４０の一端に接続されている。回路抵抗４０の他端は、回路抵抗４１の一端と、第１オペアンプ４４のマイナス端とに接続されている。回路抵抗４１の他端は第１オペアンプ４４の出力端に接続されている。ＦＥＴ２０のゲートは、更に、回路抵抗４２の一端に接続されている。回路抵抗４２の他端は、回路抵抗４３の一端と、第１オペアンプ４４のプラス端とに接続されている。回路抵抗４３の他端は接地されている。

第１オペアンプ４４の出力端は、第１コンパレータ３１のマイナス端に接続されている。第１コンパレータ３１のプラス端には、第１基準電圧Ｖｒ１が印加されている。第１コンパレータ３１の出力端はＯＲ回路２６の第１入力端に接続されている。第１基準電圧Ｖｒ１は、例えば、図示しないレギュレータが直流電源１１の電源電圧Ｖｂを降圧することによって生成される。

回路抵抗４０，４２の抵抗値は一致している。回路抵抗４１，４３の抵抗値は一致している。従って、第１オペアンプ４４は、ＦＥＴ２０のゲート及びソース間の電圧、即ち、制御電圧Ｖｇｓを増幅する。第１オペアンプ４４は、増幅した電圧を第１コンパレータ３１のマイナス端に印加する。回路抵抗４０，４２の抵抗値の「一致」、及び、回路抵抗４１，４３の抵抗値の「一致」それぞれは、厳密な一致のみを意味しない。実質的な一致が実現されていればよい。

図５において、Ａは、第１差動増幅器３０の増幅率を示す。第１オペアンプ４４の出力電圧は、Ａ・Ｖｇｓで表される。「・」は積を表す。増幅率Ａは、（回路抵抗４１の抵抗値）／（回路抵抗４０の抵抗値）で表され、ゼロを超えている。回路抵抗４０，４１，４２，４３の抵抗値は一定値であるので、増幅率Ａの一定値である。回路抵抗４０，４１，４２，４３の抵抗値が一致している場合、増幅率Ａは１である。

第１コンパレータ３１は、ＯＲ回路２６に電圧を出力する。第１コンパレータ３１の出力電圧は、前述した第１判定回路２４の出力電圧である。第１コンパレータ３１は、第１オペアンプ４４の出力電圧を第１基準電圧Ｖｒ１と比較する。第１コンパレータ３１は比較器として機能する。第１基準電圧Ｖｒ１は所定電圧に相当する。第１コンパレータ３１は、比較結果に応じて、出力電圧をハイレベル電圧又はローレベル電圧に切替える。
第１コンパレータ３１は、下記の（１）式が満たされた場合、出力電圧をローレベル電圧に切替える。
Ａ・Ｖｇｓ≧Ｖｒ１・・・（１）

（１）式を展開することによって下記の（２）式が得られる。
Ｖｇｓ≧Ｖｒ１／Ａ・・・（２）
ここで、第１基準電圧Ｖｒ１はＡ・Ｖｔｈ１に設定されている。このため、第１コンパレータ３１は、下記の（３）式が満たされる場合、出力電圧をローレベル電圧に切替える。
Ｖｇｓ≧Ｖｔｈ１・・・（３）

同様に、第１コンパレータ３１は、下記の（４）式が満たされた場合、出力電圧をハイレベル電圧に切替える。
Ａ・Ｖｇｓ＜Ｖｒ１・・・（４）

前述したように、Ｖｒ１はＡ・Ｖｔｈ１に設定されているので、第１コンパレータ３１は、下記の（５）式が満たされる場合、出力電圧をハイレベル電圧に切替える。
Ｖｇｓ＜Ｖｔｈ１・・・（５）

以上のように、第１基準電圧Ｖｒ１がＡ・Ｖｔｈ１に設定されているので、制御電圧Ｖｇｓと第１閾値Ｖｔｈ１との比較が実現される。第１コンパレータ３１は、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１以上である場合にローレベル電圧を出力し、制御電圧Ｖｇｓが第１閾値Ｖｔｈ１未満である場合にハイレベル電圧を出力する。

＜第２判定回路２５の構成＞
図６は第２判定回路２５の回路図である。第２判定回路２５は、第１抵抗５０、第２抵抗５１、調整器５２及び第２コンパレータ５３を有する。調整器５２は、トランジスタ６０及び第２オペアンプ６１を有する。トランジスタ６０は、ＰＮＰ型のバイポーラトランジスタであり、可変抵抗器として機能する。第２オペアンプ６１は、プラス端、マイナス端及び出力端を有する。Ｖｒ２は、基準電位が接地電位である一定の第２基準電圧を示す。Ｒ１及びＲ２それぞれは、第１抵抗５０及び第２抵抗５１の抵抗値を示す。

第１抵抗５０の一端はＦＥＴ２０のドレインに接続されている。第１抵抗５０の他端は、トランジスタ６０のエミッタに接続されている。トランジスタ６０のコレクタは第２抵抗５１の一端に接続されている。第２抵抗５１の他端は接地されている。トランジスタ６０のエミッタ及びベースそれぞれは、第２オペアンプ６１のマイナス端及び出力端に接続されている。第２オペアンプ６１のプラス端はＦＥＴ２０のソースに接続されている。トランジスタ６０のコレクタは、更に、第２オペアンプ６１のマイナス端に接続されている。第２オペアンプ６１のプラス端には、第２基準電圧Ｖｒ２が印加されている。第２オペアンプ６１の出力端はＯＲ回路２６の第２入力端に接続されている。第２基準電圧Ｖｒ２は、例えば、図示しないレギュレータが電源電圧Ｖｂを降圧することによって生成される。

Ｉｓは、ＦＥＴ２０のドレインから第１抵抗５０に向けて流れる電流を示す。電流Ｉｓは、第１抵抗５０、トランジスタ６０及び第２抵抗５１の順に流れる。電流Ｉｓの電流経路は第２の電流経路に相当する。従って、第１抵抗５０は、電流Ｉｓの電流経路に配置され、第１抵抗５０の一端は上流側の一端である。第１抵抗５０の他端は下流側の一端である。電流Ｉｓの電流経路において、トランジスタ６０は第１抵抗５０の下流側に配置されており、第２抵抗５１はトランジスタ６０の下流側に配置されている。トランジスタ６０において、電流Ｉｓは、エミッタ及びコレクタの順に流れる。

トランジスタ６０に関して、エミッタ及びコレクタ間の抵抗値は、基準電位がエミッタの電位であるベースの電圧に応じて変化する。エミッタ及びコレクタ間の抵抗値は、基準電位がエミッタの電位であるベースの電圧が低い程、小さい。

以下では、基準電位が接地電位であるベースの電圧をベース電圧と記載する。ベース電圧が低下した場合、基準電位がエミッタの電位であるベースの電圧が低下する。ベース電圧が上昇した場合、基準電位がエミッタの電位であるベースの電圧が上昇する。第２オペアンプ６１は、ベース電圧を調整することによって、トランジスタ６０のエミッタ及びコレクタ間の抵抗値を調整する。

以下では、第１抵抗５０の下流側の一端の電圧を抵抗電圧と記載する。ＦＥＴ２０のソースの電圧をスイッチ電圧と記載する。抵抗電圧及びスイッチ電圧の基準電位は接地電位である。第２オペアンプ６１は、スイッチ電圧から抵抗電圧を減算することで得られる差分電圧を増幅し、増幅した電圧をトランジスタ６０のベースに印加する。第２オペアンプ６１の出力電圧はベース電圧である。第２オペアンプ６１は、差分電圧に応じてベース電圧を調整する。

第２オペアンプ６１は、スイッチ電圧が抵抗電圧未満の電圧に低下した場合、ベース電圧を低下させる。これにより、トランジスタ６０のエミッタ及びコレクタ間の抵抗値が低下する。結果、電流Ｉｓが上昇し、抵抗電圧が低下する。第２オペアンプ６１は、スイッチ電圧が抵抗電圧以上の電圧に上昇した場合、ベース電圧を上昇させる。これにより、トランジスタ６０のエミッタ及びコレクタ間の抵抗値が上昇する。結果、電流Ｉｓが低下し、抵抗電圧が上昇する。このように、第２オペアンプ６１は、抵抗電圧をスイッチ電圧に調整する。

第２オペアンプ６１は、抵抗電圧をスイッチ電圧に調整するので、下記の（６）式が成り立つ。
Ｖｂ−Ｖｄｓ＝Ｖｂ−Ｒ１・Ｉｓ・・・（６）
ここで、Ｖｂ及びＶｄｓそれぞれは、前述したように、直流電源１１の電源電圧及びＦＥＴ２０の両端電圧である。（６）式を展開することによって、（７）式が得られる。
Ｉｓ＝Ｖｄｓ／Ｒ１・・・（７）

なお、トランジスタ６０は、可変抵抗器として機能すればよいので、ＰＮＰ型のバイポーラトランジスタに限定されない。トランジスタ６０は、例えば、Ｐチャネル型のＦＥＴであってもよい。この場合、ドレイン、ソース及びコネクタそれぞれは、コレクタ、エミッタ及びベースに対応する。

第２抵抗５１の両端間の電圧をＶｓと記載した場合、下記の（８）式が成り立つ。
Ｖｓ＝Ｒ２・Ｉｓ・・・（８）
（７）式及び（８）式に基づいて、電流Ｉｓを消去することによって、下記の（９）式が得られる。
Ｖｓ＝Ｒ２・Ｖｄｓ／Ｒ１・・・（９）

第２コンパレータ５３は、ＯＲ回路２６に電圧を出力する。第２コンパレータ５３の出力電圧は、前述した第２判定回路２５の出力電圧である。第２コンパレータ５３は、第２抵抗５１の両端間の電圧を第２基準電圧Ｖｒ２と比較する。第２コンパレータ５３は、第２の比較器として機能する。第２基準電圧Ｖｒ２は第２の所定電圧に相当する。第２抵抗５１の両端間の電圧が第２基準電圧Ｖｒ２以上である場合、出力電圧をローレベル電圧に切替える。従って、第２コンパレータ５３は、下記の（１０）式が満たされた場合、出力電圧をローレベル電圧に切替える。
Ｒ２・Ｖｄｓ／Ｒ１≧Ｖｒ２・・・（１０）

（１０）式を展開することによって下記の（１１）式が得られる。
Ｖｄｓ≧Ｒ１・Ｖｒ２／Ｒ２・・・（１１）
ここで、第２基準電圧Ｖｒ２はＲ２・Ｖｔｈ２／Ｒ１に設定されている。このため、第２コンパレータ５３は、下記の（１２）式が満たされる場合、出力電圧をハイレベル電圧に切替える。Ｖｔｈ２は、前述したように第２閾値である。
Ｖｄｓ≧Ｖｔｈ２・・・（１２）

同様に、第２コンパレータ５３は、第２抵抗５１の両端間の電圧が第２基準電圧Ｖｒ２未満である場合、出力電圧をハイレベル電圧に切替える。従って、第２コンパレータ５３は、下記の（１３）式が満たされた場合、出力電圧をハイレベル電圧に切替える。
Ｒ２・Ｖｄｓ／Ｒ１＜Ｖｒ２・・・（１３）

前述したように、Ｖｒ２＝Ｒ２・Ｖｔｈ２／Ｒ１に設定されるので、第２コンパレータ５３は、下記の（１４）式が満たされる場合、出力電圧をハイレベル電圧に切替える。
Ｖｄｓ＜Ｖｔｈ２・・・（１４）

以上のように、第２基準電圧Ｖｒ２がＲ２・Ｖｔｈ２／Ｒ１に設定されているので、両端電圧Ｖｄｓと第２閾値Ｖｔｈ２との比較が実現される。第２コンパレータ５３は、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２以上である場合にローレベル電圧を出力し、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２未満である場合にハイレベル電圧を出力する。

（実施形態２）
実施形態１において、第２判定回路２５は、ＦＥＴ２０の両端電圧Ｖｄｓ及び第２閾値Ｖｔｈ２の比較結果に応じた電圧が出力される回路であればよい。このため、第２判定回路２５の構成は、第１抵抗５０、第２抵抗５１、調整器５２及び第２コンパレータ５３を用いた構成に限定されない。
以下では、実施形態２について、実施形態１と異なる点を説明する。後述する構成を除く他の構成は実施形態１と共通している。このため、実施形態１と共通する構成部には、実施形態１と同一の参照符号を付してその説明を省略する。

＜第２判定回路２５の構成＞
図７は実施形態２における第２判定回路２５の回路図である。実施形態２における給電制御装置１０を実施形態１における給電制御装置１０と比較した場合、第２判定回路２５の構成が異なる。第２判定回路２５は、第２差動増幅器７０及び第３コンパレータ７１を有する。第２差動増幅器７０は、第２の回路抵抗８０，８１，８２，８３及び第３オペアンプ８４を有する。第３コンパレータ７１及び第３オペアンプ８４それぞれは、プラス端、マイナス端及び出力端を有する。

実施形態２における第２判定回路２５は、第１判定回路２４と同様に構成されている。第２の回路抵抗８０，８１，８２，８３及び第３オペアンプ８４それぞれは、回路抵抗４０，４１，４２，４３及び第１オペアンプ４４に対応する。第３オペアンプ８４のマイナス端は、第２の回路抵抗８０を介してＦＥＴ２０のソースに接続されている。第３オペアンプ８４のプラス端は、第２の回路抵抗８２を介してＦＥＴ２０のドレインに接続されている。第３コンパレータ７１の出力端はＯＲ回路２６の第２入力端に接続されている。第３コンパレータ７１のプラス端には第２基準電圧Ｖｒ２が印加されている。

第２の回路抵抗８０，８２の抵抗値は一致している。第２の回路抵抗８１，８３の抵抗値は一致している。従って、第３オペアンプ８４は、ＦＥＴ２０のドレイン及びソース間の電圧、即ち、両端電圧Ｖｄｓを増幅する。第３オペアンプ８４は、増幅した電圧を第３コンパレータ７１のマイナス端に印加する。第２の回路抵抗８０，８２の抵抗値の「一致」、及び、第２の回路抵抗８１，８３の抵抗値の「一致」それぞれは、厳密な一致のみを意味しない。実質的な一致が実現されていればよい。

図７において、Ｂは、第２差動増幅器７０の増幅率を示す。第３オペアンプ８４の出力電圧は、Ｂ・Ｖｄｓで表される。増幅率Ｂは、（第２の回路抵抗８１の抵抗値）／（第２の回路抵抗８０の抵抗値）で表され、ゼロを超えている。第２の回路抵抗８０，８１，８２，８３の抵抗値は一定値であるので、増幅率Ｂの一定値である。第２の回路抵抗８０，８１，８２，８３の抵抗値が一致している場合、増幅率Ｂは１である。

第３コンパレータ７１は、ＯＲ回路２６に電圧を出力する。第３コンパレータ７１の出力電圧は、第２判定回路２５の出力電圧である。第３コンパレータ７１は、第３オペアンプ８４の出力電圧を第２基準電圧Ｖｒ２と比較する。第３コンパレータ７１は第３の比較器として機能する。実施形態２における第２基準電圧Ｖｒ２は第３の所定電圧に相当する。第３コンパレータ７１は、比較結果に応じて、出力電圧をハイレベル電圧又はローレベル電圧に切替える。
第３コンパレータ７１は、下記の（１５）式が満たされた場合、出力電圧をローレベル電圧に切替える。
Ｂ・Ｖｄｓ≧Ｖｒ２・・・（１５）

（１５）式を展開することによって下記の（１６）式が得られる。
Ｖｄｓ≧Ｖｒ２／Ｂ・・・（１６）
実施形態２においては、第２基準電圧Ｖｒ２はＢ・Ｖｔｈ２に設定されている。このため、第３コンパレータ７１は、下記の（１７）式が満たされる場合、出力電圧をローレベル電圧に切替える。
Ｖｄｓ≧Ｖｔｈ２・・・（１７）

同様に、第３コンパレータ７１は、下記の（１８）式が満たされた場合、出力電圧をハイレベル電圧に切替える。
Ｂ・Ｖｄｓ＜Ｖｒ２・・・（１８）

前述したように、Ｖｒ２はＢ・Ｖｔｈ２に設定されているので、第３コンパレータ７１は、下記の（１９）式が満たされる場合、出力電圧をハイレベル電圧に切替える。
Ｖｄｓ＜Ｖｔｈ２・・・（１９）

以上のように、第２基準電圧Ｖｒ２がＢ・Ｖｔｈ２に設定されているので、両端電圧Ｖｄｓと第２閾値Ｖｔｈ２との比較が実現される。第３コンパレータ７１は、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２以上である場合にローレベル電圧を出力し、両端電圧Ｖｄｓが第２閾値Ｖｔｈ２未満である場合にハイレベル電圧を出力する。
実施形態２における給電制御装置１０は、実施形態１における給電制御装置１０が奏する効果を同様に奏する。

＜実施形態１，２の変形例＞
実施形態１，２において、ＦＥＴ２０は半導体スイッチとして機能すればよいので、ＦＥＴ２０の代わりに、Ｎチャネル型のＦＥＴとは異なる半導体スイッチ、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)が用いられてもよい。この場合、ＩＧＢＴのコレクタ及びエミッタそれぞれは、ＦＥＴ２０のドレイン及びソースに対応する。また、実施形態１，２において、第１判定回路２４は、制御電圧Ｖｇｓ及び第１閾値Ｖｔｈ１の比較結果に応じた電圧が出力される回路であればよい。このため、第１判定回路２４の構成は、第１差動増幅器３０及び第１コンパレータ３１を用いた構成に限定されない。

開示された実施形態１，２はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ 電源システム
１０ 給電制御装置
１１ 直流電源
１２ 負荷
２０ ＦＥＴ
２１ 装置抵抗
２２ 駆動回路（切替え回路）
２３ マイコン
２４ 第１判定回路
２５ 第２判定回路
２６ ＯＲ回路
３０ 第１差動増幅器（増幅器）
３１ 第１コンパレータ（比較器）
４０，４１，４２，４３ 回路抵抗
４４ 第１オペアンプ
５０ 第１抵抗
５１ 第２抵抗
５２ 調整器
５３ 第２コンパレータ（第２の比較器）
６０ トランジスタ
６１ 第２オペアンプ
７０ 第２差動増幅器（第２の増幅器）
７１ 第３コンパレータ（第３の比較器）
８０，８１，８２，８３ 第２の回路抵抗
８４ 第３オペアンプ
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ

Claims (5)

1. 直流電源から負荷に流れる電流の電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型のＦＥＴと、
   前記ＦＥＴのゲート及びソース間の制御電圧が第１閾値以上であるか否かを判定する第１判定回路と、
   前記ＦＥＴのドレイン及びソース間の両端電圧が第２閾値以上であるか否かを判定する第２判定回路と、
   前記第１判定回路によって、前記制御電圧が前記第１閾値以上であると判定され、かつ、前記第２判定回路によって、前記両端電圧が前記第２閾値以上であると判定された場合、前記ＦＥＴをオフに切替える切替え回路と
   を備える給電制御装置。
2. 前記第１閾値は、前記制御電圧を上昇させた場合にて、前記ＦＥＴのドレイン及びソースを介して電流が流れ始めた時点の前記制御電圧を超えており、
   前記第２閾値は、ゼロＶ以上であり、かつ、前記直流電源の電圧未満である
   請求項１に記載の給電制御装置。
3. 前記第１判定回路は、
   前記制御電圧を増幅する増幅器と、
   前記増幅器が増幅した電圧を所定電圧と比較する比較器と
   を有し、
   前記所定電圧は、前記第１閾値と、前記増幅器の増幅率との積に設定されている
   請求項１又は請求項２に記載の給電制御装置。
4. 前記第２判定回路は、
   電流が流れる第２の電流経路に配置され、上流側の一端が前記ＦＥＴのドレインに接続される第１抵抗と、
   前記第１抵抗の下流側の一端の電圧を前記ＦＥＴのソースの電圧に調整する調整器と、
   前記第２の電流経路にて前記第１抵抗の下流側に配置される第２抵抗と、
   前記第２抵抗の両端間の電圧を第２の所定電圧と比較する第２の比較器と
   を有し、
   前記第２の所定電圧は、前記第２閾値及び前記第２抵抗の抵抗値の積を、前記第１抵抗の抵抗値で除算した値に設定されている
   請求項１から請求項３のいずれか１項に記載の給電制御装置。
5. 前記第２判定回路は、
   前記両端電圧を増幅する第２の増幅器と、
   前記第２の増幅器が増幅した電圧を第３の所定電圧と比較する第３の比較器と
   を有し、
   前記第３の所定電圧は、前記第２閾値と、前記第２の増幅器の増幅率との積に設定されている
   請求項１から請求項３のいずれか１項に記載の給電制御装置。

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