JP2021177208A - 表示装置及び表示装置の製造方法 - Google Patents

Abstract

【課題】製造に要するフォトマスクの枚数を削減し、工数を削減する。【解決手段】表示装置１１は、画素接続部２３Ｃを有するスイッチング素子２３と、画素接続部２３Ｃの少なくとも一部と重畳する位置に第１画素コンタクトホールＣＨ１が形成される第１絶縁膜Ｆ５と、共通配線２８と、共通配線２８と同じ導電膜Ｆ６からなり第１画素コンタクトホールＣＨ１に対して重畳するよう配されていて画素接続部２３Ｃに接続される中間電極２９と、中間電極２９とは非接続とされるものの共通配線２８に接続される共通電極２５と、中間電極２９の少なくとも一部に対して重畳する位置に第２画素コンタクトホールＣＨ２が形成される第２絶縁膜Ｆ８と、少なくとも一部が第２画素コンタクトホールＣＨ２に対して重畳するよう配される画素電極２４と、を備える。【選択図】図４

Description

本明細書が開示する技術は、表示装置及び表示装置の製造方法に関する。

従来、タッチセンサ一体型表示装置の一例として下記特許文献１に記載されたものが知られている。特許文献１に記載のタッチセンサ一体型表示装置は、互いに交差するよう配列されるゲート線及びデータ線と、画素電極と、複数のタッチ及び共通電極と、第１−１、第１−２、第２−１及び第２−２ルーティング配線とを含む。第１−１及び第２−２ルーティング配線は、奇数番目の行の奇数番目の列に配置された第１−１タッチ及び共通電極と偶数番目の行の偶数番目の列に配置された第２−２タッチ及び共通電極に各々接続されて第１方向又は第２方向に配列される。第１−２及び第２−１ルーティング配線は、奇数番目の行の偶数番目の列に配置された第１−２タッチ及び共通電極と偶数番目の行の奇数番目の列に配置された第２−１タッチ及び共通電極に各々接続され、第２方向又は第１方向に配列される。

特開２０１６−１２６７７８号公報

上記した特許文献１では、第１−１及び第２−２ルーティング配線と、第１−２及び第２−１ルーティング配線と、が互い直交する関係にあるため、相互の短絡を避けるために間に絶縁膜が介在する構成となっている。このため、製造に要するフォトマスクの枚数が多くなりがちであり、それに伴って製造に係る工数も多くなりがちとなっていた。

本願明細書に記載の技術は、上記のような事情に基づいて完成されたものであって、製造に要するフォトマスクの枚数を削減し、工数を削減することを目的とする。

（１）本願明細書に記載の技術に関わる表示装置は、画素接続部を有するスイッチング素子と、前記画素接続部の上層側に配されて前記画素接続部の少なくとも一部と重畳する位置に第１画素コンタクトホールが形成される第１絶縁膜と、前記第１絶縁膜の上層側に配される共通配線と、前記共通配線と同じ導電膜からなり前記第１画素コンタクトホールに対して重畳するよう配されていて前記画素接続部に接続される中間電極と、前記共通配線の上層側に配されて前記中間電極とは非接続とされるものの前記共通配線に接続される共通電極と、前記共通電極の上層側に配されて前記中間電極の少なくとも一部に対して重畳する位置に第２画素コンタクトホールが形成される第２絶縁膜と、前記第２絶縁膜の上層側に配されて少なくとも一部が前記第２画素コンタクトホールに対して重畳するよう配される画素電極と、を備える。

（２）また、上記表示装置は、上記（１）に加え、前記画素接続部と同じ導電膜からなる第１配線と、前記共通配線と同じ導電膜からなり一部が前記第１配線に対して重畳するよう配される第２配線と、を備えており、前記第１絶縁膜のうち、前記第１配線及び前記第２配線に対して重畳する位置には、配線間コンタクトホールが形成されてもよい。

（３）また、上記表示装置は、上記（２）に加え、前記共通電極と同じ導電膜からなり前記第２配線の少なくとも一部に対して重畳するよう配される配線保護部を備えてもよい。

（４）また、上記表示装置は、上記（１）から上記（３）のいずれかに加え、前記画素接続部の下層側に配される下層側絶縁膜と、前記下層側絶縁膜の下層側に配される下層側配線と、前記画素接続部と同じ導電膜からなる上層側配線と、前記画素電極と同じ導電膜からなり少なくとも一部が前記下層側配線及び前記上層側配線に対して重畳するよう配される配線接続部と、を備えており、前記第１絶縁膜のうち、前記配線接続部の少なくとも一部に対して重畳する位置には、第１配線接続コンタクトホールが形成されるのに対し、前記下層側絶縁膜及び前記第２絶縁膜のうち、前記下層側配線及び前記第１配線接続コンタクトホールの少なくとも一部に対して重畳するものの前記上層側配線とは非重畳となる位置には、第２配線接続コンタクトホールが形成されてもよい。

（５）また、上記表示装置は、上記（４）に加え、前記共通配線と同じ導電膜からなり前記第１配線接続コンタクトホールに対して重畳するものの前記下層側絶縁膜における前記第２配線接続コンタクトホールとは非重畳となるよう配される配線中間電極を備えてもよい。

（６）また、上記表示装置は、上記（５）に加え、前記共通電極と同じ導電膜からなり前記配線中間電極に対して重畳するよう配される第２の配線中間電極を備えてもよい。

（７）また、上記表示装置は、上記（１）から上記（６）のいずれかに加え、少なくとも前記共通電極及び前記画素電極が配されていて画像が表示される表示領域と、前記画素電極よりも上層側にて少なくとも前記表示領域に配される配向膜と、を備えており、前記第１絶縁膜のうち、前記表示領域の外側となる位置には、前記配向膜の成膜範囲を規制する成膜範囲規制溝部が形成されてもよい。

（８）また、上記表示装置は、上記（１）から上記（７）のいずれかに加え、前記共通電極及び前記画素電極とは非重畳となる端子形成領域に配されていて前記画素接続部と同じ導電膜からなる端子部と、前記画素電極と同じ導電膜からなり前記端子部に対して重畳するよう配される端子保護部と、を備えており、前記第１絶縁膜は、前記端子形成領域において非形成とされており、前記第２絶縁膜のうち、前記端子部及び前記端子保護部に対して重畳する位置には、端子コンタクトホールが形成されてもよい。

（９）また、上記表示装置は、上記（８）に加え、前記共通配線と同じ導電膜からなり前記端子部に対して重畳するよう配される端子中間電極を備えてもよい。

（１０）また、上記表示装置は、上記（８）または上記（９）に加え、前記共通電極と同じ導電膜からなり前記端子部及び前記端子保護部に対して重畳するよう配される第２の端子保護部を備えてもよい。

（１１）また、上記表示装置は、上記（１）から上記（１０）のいずれかに加え、前記画素接続部の下層側に配される下層側絶縁膜と、前記共通電極及び前記画素電極とは非重畳となる端子形成領域に配されていて前記下層側絶縁膜の下層側に配される下層側端子部と、前記画素電極と同じ導電膜からなり前記下層側端子部に対して重畳するよう配される下層側端子保護部と、を備えており、前記第１絶縁膜は、前記端子形成領域において非形成とされており、前記下層側絶縁膜及び前記第２絶縁膜のうち、前記下層側端子部及び前記下層側端子保護部に対して重畳する位置には、下層側端子コンタクトホールが形成されてもよい。

（１２）また、上記表示装置は、上記（１）から上記（１１）のいずれかに加え、前記共通配線は、自身を構成する導電膜が、下層側の透明電極膜と上層側の金属膜との積層構造とされてもよい。

（１３）また、上記表示装置は、上記（１２）に加え、前記透明電極膜は、少なくとも前記共通電極に対して重畳するよう配されていて前記共通電極に接続されてもよい。

（１４）本願明細書に記載の技術に関わる表示装置の製造方法は、スイッチング素子の画素接続部を形成する画素接続部形成工程と、前記画素接続部の上層側に第１絶縁膜を成膜して前記第１絶縁膜のうち前記画素接続部に対して重畳する位置に第１画素コンタクトホールを形成する第１絶縁膜形成工程と、前記第１絶縁膜の上層側に共通配線を形成するとともに前記第１画素コンタクトホールに対して重畳するよう配されていて前記共通配線と同じ導電膜からなる中間電極を形成する共通配線形成工程と、前記共通配線の上層側に前記中間電極とは非接続とされるものの前記共通配線に接続される共通電極を形成する共通電極形成工程と、前記共通電極の上層側に第２絶縁膜を成膜して前記第２絶縁膜のうち前記中間電極の少なくとも一部と重畳する位置に第２画素コンタクトホールを形成する第２絶縁膜形成工程と、前記第２絶縁膜の上層側に少なくとも一部が前記第２画素コンタクトホールに対して重畳するよう画素電極を形成する画素電極形成工程と、を備える。

（１５）また、上記表示装置の製造方法は、上記（１４）に加え、前記共通配線形成工程では、前記第１絶縁膜の上層側に透明電極膜を成膜し、前記透明電極膜の上層側に金属膜を成膜してから前記金属膜を選択的にパターニングすることで前記共通配線及び前記中間電極を形成し、前記共通電極形成工程では、前記金属膜の上層側に導電膜を成膜してその導電膜を前記金属膜の下層側に配された前記透明電極膜と共にパターニングすることで、前記共通電極を形成してもよい。

本願明細書に記載の技術によれば、製造に要するフォトマスクの枚数を削減し、工数を削減することができる。

実施形態１に係る液晶表示装置を構成する液晶パネルなどの平面図 液晶パネルの概略的な断面図 液晶パネルを構成するアレイ基板の表示領域における平面図 アレイ基板におけるＴＦＴ付近の断面図 アレイ基板におけるゲート回路部付近の断面図 アレイ基板における引き出し配線付近の平面図 アレイ基板における引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板における引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板における端子形成領域付近の平面図 アレイ基板における端子部付近の断面図 アレイ基板における成膜範囲規制溝部付近の平面図 アレイ基板における成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板においてゲート配線形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板においてソース配線形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板においてゲート配線形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板においてソース配線形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板においてゲート配線形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板においてソース配線形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板においてゲート配線形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板においてソース配線形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板においてゲート配線形成工程が行われた状態の端子部付近の断面図 アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の端子部付近の断面図 アレイ基板においてソース配線形成工程が行われた状態の端子部付近の断面図 アレイ基板においてゲート配線形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板においてソース配線形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板において第１絶縁膜形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において共通配線形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において共通電極形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において第１絶縁膜形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において共通配線形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において共通電極形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において第１絶縁膜形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板において共通配線形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板において共通電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板において第１絶縁膜形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板において共通配線形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板において共通電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板において第１絶縁膜形成工程が行われた状態の端子部付近の断面図 アレイ基板において共通配線形成工程が行われた状態の端子部付近の断面図 アレイ基板において共通電極形成工程が行われた状態の端子部付近の断面図 アレイ基板において第１絶縁膜形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板において共通配線形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板において共通電極形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板において第２絶縁膜形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において画素電極形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において画素電極形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板において画素電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線断面図） アレイ基板において第２絶縁膜形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板において画素電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線断面図） アレイ基板において第２絶縁膜形成工程が行われた状態の端子部付近の断面図 アレイ基板において画素電極形成工程が行われた状態の端子部付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） アレイ基板において画素電極形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線断面図） 実施形態２に係るアレイ基板において共通配線形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において共通電極形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において共通配線形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において共通電極形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において共通配線形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図） アレイ基板において共通電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図） アレイ基板において共通配線形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図） アレイ基板において共通電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図） アレイ基板において共通配線形成工程が行われた状態の端子部付近の断面図 アレイ基板において共通電極形成工程が行われた状態の端子部付近の断面図 アレイ基板において共通配線形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図） アレイ基板において共通電極形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図） アレイ基板において第２絶縁膜形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において画素電極形成工程が行われた状態のＴＦＴ付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において画素電極形成工程が行われた状態のゲート回路部付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図） アレイ基板において画素電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図） アレイ基板において第２絶縁膜形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図） アレイ基板において画素電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図） アレイ基板において第２絶縁膜形成工程が行われた状態の端子部付近の断面図 アレイ基板において画素電極形成工程が行われた状態の端子部付近の断面図 アレイ基板において第２絶縁膜形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図） アレイ基板において画素電極形成工程が行われた状態の成膜範囲規制溝部付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図）

＜実施形態１＞
実施形態１を図１から図３０Ｂによって説明する。液晶表示装置１０に備わる液晶パネル（表示装置、表示パネル）１１について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、上下方向については、図２，図４，図５，図７，図８，図１０，図１２，図１３Ａ〜図３０Ｂを基準とし、且つ同図上側を表側とするとともに同図下側を裏側とする。

図１は、液晶表示装置１０を構成する液晶パネル１１などの平面図である。液晶表示装置１０は、図１に示すように、横長の方形状をなしていて画像を表示可能な液晶パネル１１と、液晶パネル１１に対して表示に利用するための光を照射する外部光源であるバックライト装置（照明装置）と、を少なくとも備える。この液晶パネル１１は、その短辺方向がＹ軸方向と、長辺方向がＸ軸方向と、板厚方向がＺ軸方向と、それぞれ一致している。バックライト装置は、液晶パネル１１に対して裏側（背面側）に配置され、例えば白色の光（白色光）を発する光源（例えばＬＥＤなど）や光源からの光に光学作用を付与することで面状の光に変換する光学部材などを有する。

液晶パネル１１は、図１に示すように、表示面の中央側部分が、画像が表示される表示領域（図１において一点鎖線により囲った範囲）ＡＡとされる。これに対し、液晶パネル１１の表示面における表示領域ＡＡを取り囲む方形の枠状（額縁状）の外周側部分が、画像が表示されない非表示領域ＮＡＡとされる。液晶パネル１１は、一対の基板２０，２１を貼り合わせてなる。一対の基板２０，２１のうち表側（正面側）がＣＦ基板（対向基板）２０とされ、裏側（背面側）がアレイ基板２１とされる。ＣＦ基板２０及びアレイ基板２１は、いずれもガラス基板の内面側に各種の膜が積層形成されてなる。なお、両基板２０，２１の外面側には、それぞれ偏光板が貼り付けられている。

アレイ基板２１は、図１に示すように、短辺寸法がＣＦ基板２０の短辺寸法よりも長くされるのに対し、ＣＦ基板２０に対して短辺方向（Ｙ軸方向）についての一方の端部が揃う形で貼り合わせられている。従って、アレイ基板２１は、短辺方向についての他方の端部がＣＦ基板２０に対して重なり合うことがなく、そこにドライバ（信号供給部）１２及びフレキシブル基板（信号伝送部）１３が実装されている。ドライバ１２は、内部に駆動回路を有するＬＳＩチップからなり、アレイ基板２１に対してＣＯＧ（Chip On Glass）実装されており、フレキシブル基板１３によって伝送される各種信号を処理する。フレキシブル基板１３は、絶縁性及び可撓性を有する合成樹脂材料（例えばポリイミド系樹脂等）からなる基材上に多数本の配線パターン（図示せず）を形成した構成とされ、一端側がアレイ基板２１に、他端側が外部のコントロール基板（信号供給源）に、それぞれ接続されている。コントロール基板から供給される各種信号は、フレキシブル基板１３を介して液晶パネル１１に伝送される。

アレイ基板２１の非表示領域ＮＡＡには、図１に示すように、表示領域ＡＡをＸ軸方向について両側から挟み込む形で一対のゲート回路部１４が設けられている。ゲート回路部１４は、後述するゲート配線２６に走査信号を供給するためのものであり、アレイ基板２１にモノリシックに設けられている。アレイ基板２１の非表示領域ＮＡＡのうち、Ｙ軸方向について表示領域ＡＡとドライバ１２との間の領域には、後述するソース配線２７から非表示領域ＮＡＡに引き出された引き出し配線１５が設けられている。引き出し配線１５は、ソース配線２７におけるドライバ１２側の端部と、ドライバ１２の実装領域に配された端子部１６（図９を参照）と、に接続されていて、ドライバ１２から出力された信号をソース配線２７に伝送するものである。

図２は、液晶パネル１１の概略的な断面図である。液晶パネル１１は、図２に示すように、一対の基板２０，２１間の内部空間に充填されて電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層（媒質層）２２を有している。液晶層２２は、一対の基板２０，２１間の内部空間を取り囲むシール部１７によって封止されている。シール部１７は、非表示領域ＮＡＡに配されるとともに両基板２０，２１間の内部空間を全周にわたって取り囲むよう方形の枠状（無端環状）に形成されている。

図３は、液晶パネル１１を構成するアレイ基板２１の表示領域ＡＡにおける平面図である。アレイ基板２１におけるＣＦ基板２０と対向する内面側の表示領域ＡＡには、図３に示すように、ＴＦＴ（スイッチング素子、薄膜トランジスタ）２３及び画素電極２４が設けられている。ＴＦＴ２３及び画素電極２４は、複数ずつＸ軸方向及びＹ軸方向に沿って間隔を空けて並んでマトリクス状（行列状）に設けられている。これらＴＦＴ２３及び画素電極２４の周りには、互いに直交（交差）する複数ずつのゲート配線（走査配線）２６及びソース配線（画像配線、データ配線）２７が配設されている。ゲート配線２６がＸ軸方向に沿って延在するのに対し、ソース配線２７がＹ軸方向に沿って延在している。ゲート配線２６とソース配線２７とがそれぞれＴＦＴ２３のゲート電極２３Ａとソース電極２３Ｂとに接続され、画素電極２４がＴＦＴ２３のドレイン電極（画素接続部）２３Ｃに接続されている。ＴＦＴ２３は、ゲート配線２６に伝送される走査信号に基づいて駆動されると、ソース配線２７に伝送される画像信号に基づく電位に画素電極２４を充電することが可能とされる。画素電極２４は、平面形状が縦長の長方形状とされる。画素電極２４には、複数のスリット２４Ａが開口形成されている。また、ＣＦ基板２０の表示領域ＡＡには、アレイ基板２１側の各画素電極２４と対向状をなす位置に複数のカラーフィルタが設けられている。カラーフィルタは、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の三色が所定の順で繰り返し並んで配されてなり、画素電極２４と共に各色の画素（赤色画素、緑色画素及び青色画素）を構成する。赤色画素、緑色画素及び青色画素の３つの画素によって所定の階調のカラー表示を可能な表示画素が構成されている。また、各カラーフィルタ間には、混色を防ぐための遮光部（ブラックマトリクス）が形成されている。

ここで、アレイ基板２１のガラス基板に積層される各種の膜について、図４を参照して詳しく説明する。図４は、アレイ基板２１におけるＴＦＴ２３付近の断面図である。アレイ基板２１のガラス基板には、図４に示すように、下層側（ガラス基板側）から順に第１導電膜（導電膜、下層側導電膜）Ｆ１、ゲート絶縁膜（下層側絶縁膜）Ｆ２、半導体膜Ｆ３、第２導電膜（導電膜）Ｆ４、第１絶縁膜Ｆ５、第３導電膜（導電膜）Ｆ６、第４導電膜（導電膜）Ｆ７、第２絶縁膜Ｆ８、第５導電膜（導電膜）Ｆ９、配向膜Ｆ１０が少なくとも積層形成されている。第１導電膜Ｆ１及び第２導電膜Ｆ４は、それぞれ銅、チタン、アルミニウム、モリブデン、タングステンなどの中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされ、導電性を有している。第１導電膜Ｆ１は、ゲート配線２６、ＴＦＴ２３のゲート電極２３Ａなどを構成している。第２導電膜Ｆ４は、ソース配線２７、ＴＦＴ２３のソース電極２３Ｂ及びドレイン電極２３Ｃなどを構成している。半導体膜Ｆ３は、材料として例えば酸化物半導体やアモルファスシリコン等の半導体材料を用いた薄膜からなり、ＴＦＴ２３のチャネル部２３Ｄなどを構成する。ゲート絶縁膜Ｆ２は、窒化ケイ素（ＳｉＮ_ｘ）、酸化ケイ素（ＳｉＯ_２）等の無機材料からなり、第１導電膜Ｆ１と半導体膜Ｆ３及び第２導電膜Ｆ４との間に介在してこれらを絶縁する。第１絶縁膜Ｆ５は、下層側の層間絶縁膜Ｆ５Ａと、上層側の平坦化膜Ｆ５Ｂと、の積層構造とされる。層間絶縁膜Ｆ５Ａは、ゲート絶縁膜Ｆ２と同様の無機材料からなる。平坦化膜Ｆ５Ｂは、感光性を有するＰＭＭＡ（アクリル樹脂）などの有機材料からなる。第１絶縁膜Ｆ５は、半導体膜Ｆ３及び第２導電膜Ｆ４と第３導電膜Ｆ６との間に介在してこれらを絶縁する。第１絶縁膜Ｆ５のうち、ＴＦＴ２３のドレイン電極２３Ｃと画素電極２４との双方に対して重畳する位置には、第１画素コンタクトホールＣＨ１が開口形成されている。

第３導電膜Ｆ６は、図４に示すように、下層側の透明電極膜Ｆ６Ａと、上層側の金属膜Ｆ６Ｂと、の積層構造とされる。透明電極膜Ｆ６Ａは、透明電極材料（例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）など）からなる。金属膜Ｆ６Ｂは、例えば金属材料（例えば銅など）からなる単層膜などとされる。第３導電膜Ｆ６は、共通配線２８及び中間電極２９などを構成する。共通配線２８は、後述する共通電極２５に接続されており、共通電極２５に対して共通電位信号を供給するためのものである。共通配線２８は、ゲート配線２６及びソース配線２７に対して重畳するよう配されており、平面に視て略格子状をなしている（図３を参照）。共通配線２８は、表示領域ＡＡのほぼ全域にわたって張り巡らされることで、共通電極２５の抵抗分布を低減することができる。中間電極２９は、第１絶縁膜Ｆ５の第１画素コンタクトホールＣＨ１に対して重畳するよう配されており、第１画素コンタクトホールＣＨ１を通して下層側のドレイン電極２３Ｃに対して接続されている。第４導電膜Ｆ７は、第３導電膜Ｆ６を構成する透明電極膜Ｆ６Ａと同様に、透明電極材料からなり、共通電極２５などを構成する。従って、第４導電膜Ｆ７は、共通電極用透明電極膜（第１電極用透明電極膜）であると言える。共通電極２５は、共通配線２８の上層側に絶縁膜を介することなく直接的に積層されており、共通配線２８のほぼ全域に対して接続されている。第２絶縁膜Ｆ８は、ゲート絶縁膜Ｆ２及び層間絶縁膜Ｆ５Ａと同様の無機材料からなる。第２絶縁膜Ｆ８は、第４導電膜Ｆ７と第５導電膜Ｆ９との間に介在してこれらを絶縁する。第２絶縁膜Ｆ８のうち、中間電極２９に対して重畳する位置には、第２画素コンタクトホールＣＨ２が開口形成されている。第５導電膜Ｆ９は、透明電極膜Ｆ６Ａ及び第４導電膜Ｆ７と同様に、透明電極材料からなり、画素電極２４などを構成する。従って、第５導電膜Ｆ９は、画素電極用透明電極膜（第２電極用透明電極膜）であると言える。画素電極２４は、その一部が第２画素コンタクトホールＣＨ２に対して重畳するよう配されており、当該部分が第２画素コンタクトホールＣＨ２を通して下層側の中間電極２９に接続されている。このように、ＴＦＴ２３のドレイン電極２３Ｃと画素電極２４とは、それらの中間に位置する中間電極２９を介して電気的な接続がとられている。配向膜Ｆ１０は、ポリイミドなどの配向膜材料からなり、少なくとも表示領域ＡＡの全域にわたって延在するようベタ状に形成されている。

ここで、共通電極２５は、図４に示すように、少なくとも表示領域ＡＡの全域にわたって延在するようベタ状に形成されており、第２絶縁膜Ｆ８を介して全ての画素電極２４に対して下層側に重畳するよう配されている。共通電極２５には、共通配線によって共通電位信号が供給されており、それにより共通電位（基準電位）に保たれている。ＴＦＴ２３の駆動に伴って画素電極２４がソース配線２７に伝送される画像信号に基づく電位に充電されると、画素電極２４と共通電極２５との間には電位差が生じる。すると、共通電極２５と画素電極２４におけるスリット２４Ａの開口縁との間には、アレイ基板２１の板面に沿う成分に加えて、アレイ基板２１の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じる。従って、このフリンジ電界を利用することで液晶層２２に含まれる液晶分子の配向状態を制御することができ、この液晶分子の配向状態に基づいて所定の表示がなされる。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。

ゲート回路部１４について図５を参照して説明する。図５は、アレイ基板２１におけるゲート回路部１４付近の断面図である。ゲート回路部１４は、いわゆるシフトレジスタ回路であり、Ｙ軸方向に沿って並ぶ複数のゲート配線２６に対してそれぞれ接続される複数の単位回路からなる。複数の単位回路は、相互に接続されていて、接続対象とされるゲート配線２６に対して上段側から順次に走査信号を供給することができる。単位回路は、複数のトランジスタやキャパシタなどの回路素子を有するとともにこれらの回路素子を接続するための配線を有する。この配線には、図５に示すように、ソース配線２７やドレイン電極２３Ｃなどと同じ第２導電膜Ｆ４からなる第１配線３０と、共通配線２８などと同じ第３導電膜Ｆ６からなる第２配線３１と、ゲート配線２６などと同じ第１導電膜Ｆ１からなる第３配線３２と、が少なくとも含まれる。このうちの第１配線３０及び第２配線３１は、一部同士が互いに重畳するよう配されるとともにその重畳部位が第１絶縁膜Ｆ５に開口形成された配線間コンタクトホールＣＨ３を通して接続されている。配線間コンタクトホールＣＨ３は、第１絶縁膜Ｆ５のうち、第１配線３０及び第２配線３１に対して重畳する位置に配されている。互いに接続される第１配線３０及び第２配線３１のうち、上層側に位置する第２配線３１は、さらに上層側に位置していて共通電極２５などと同じ第４導電膜Ｆ７からなる配線保護部３３によって覆われている。この配線保護部３３により第２配線３１は、保護が図られており、それにより腐食などが生じ難くなっている。一方、第３配線３２は、その一部が第１配線３０及び第２配線３１に対して重畳する配置とされるものの、間にゲート絶縁膜Ｆ２が介在することで第１配線３０及び第２配線３１とは絶縁状態に保たれている。

引き出し配線１５について図６から図８を参照して説明する。図６は、アレイ基板２１における引き出し配線１５付近の平面図である。図７及び図８は、それぞれアレイ基板２１における引き出し配線１５付近の断面図である。図７は、アレイ基板２１における図６のＡ−Ａ線断面図である。図８は、アレイ基板２１における図６のＢ−Ｂ線断面図である。引き出し配線１５は、図６に示すように、互いに異なる層に配された下層側配線３４と上層側配線３５とを接続してなる。引き出し配線１５は、図７及び図８に示すように、第１導電膜Ｆ１からなる下層側配線３４と、第２導電膜Ｆ４からなる上層側配線３５と、第５導電膜Ｆ９からなる配線接続部３６と、を有する。下層側配線３４は、一方の端部がドライバ１２の実装領域に配された端子部１６に接続されるのに対し、他方の端部が上層側配線３５に対してゲート絶縁膜Ｆ２を介して下層側に重畳するよう配されている。上層側配線３５は、ソース配線２７やドレイン電極２３Ｃなどと同じ第２導電膜Ｆ４からなり、一方の端部がソース配線２７に接続されるのに対し、他方の端部が下層側配線３４の他方の端部に対してゲート絶縁膜Ｆ２を介して上層側に重畳するよう配されている。配線接続部３６は、下層側配線３４における他方の端部と、上層側配線３５における他方の端部と、に跨るよう配されていてこれらに対して接続されている。上層側配線３５と配線接続部３６との間には、第３導電膜Ｆ６からなる第１配線中間電極（配線中間電極）３７と、第４導電膜Ｆ７からなる第２配線中間電極（第２の配線中間電極）３８と、が介在する形で設けられている。

配線接続部３６を下層側配線３４及び上層側配線３５に対して接続するため、第１絶縁膜Ｆ５には、図７及び図８に示すように、第１配線接続コンタクトホールＣＨ４が開口形成されるとともに、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８には、第２配線接続コンタクトホールＣＨ５が開口形成されている。第１配線接続コンタクトホールＣＨ４は、第１絶縁膜Ｆ５のうち、配線接続部３６の大部分に対して重畳する位置に配されている。つまり、第１配線接続コンタクトホールＣＨ４は、下層側配線３４における他方の端部と、上層側配線３５における他方の端部と、に跨るよう配されている。第１配線中間電極３７及び第２配線中間電極３８は、第１配線接続コンタクトホールＣＨ４を通して上層側配線３５に接続されており、それぞれの一部が第１絶縁膜Ｆ５における第１配線接続コンタクトホールＣＨ４の開口縁に乗り上げた状態とされる。第２配線接続コンタクトホールＣＨ５は、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８のうち下層側配線３４及び第１配線接続コンタクトホールＣＨ４の少なくとも一部に対して重畳するものの上層側配線３５とは非重畳となる位置に配されている。詳しくは、第２配線接続コンタクトホールＣＨ５は、第２絶縁膜Ｆ８においては、第１配線接続コンタクトホールＣＨ４の大部分に対して重畳する範囲とされるのに対し、ゲート絶縁膜Ｆ２においては、下層側配線３４には重畳するものの上層側配線３５とは非重畳となる範囲とされる。配線接続部３６は、第２配線接続コンタクトホールＣＨ５を通して下層側配線３４における他方の端部と、第２配線中間電極３８と、に対してそれぞれ接続されている。配線接続部３６は、上層側配線３５における他方の端部に対して第１配線中間電極３７及び第２配線中間電極３８を介して接続されている。第２配線接続コンタクトホールＣＨ５は、図６に示すように、平面に視て「Ｔ」字型をなしている。従って、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８における第２配線接続コンタクトホールＣＨ５のＹ軸方向についての開口範囲は、図７に示されるＸ軸方向についての中央側では広いのに対し、図８に示されるＸ軸方向についての端側では狭くなっている。

アレイ基板２１におけるドライバ１２の実装領域に配される端子部１６について図９及び図１０を参照して説明する。図９は、アレイ基板２１におけるドライバ１２の実装領域付近の平面図である。アレイ基板２１におけるドライバ１２の実装領域は、図９に示すように、端子部１６が形成される端子形成領域ＴＡである、と言える。端子形成領域ＴＡは、非表示領域ＮＡＡにあり、画素電極２４及び共通電極２５とは非重畳となる配置となっている。端子部１６には、下層側端子部１６Ａと、上層側端子部（端子部）１６Ｂと、が含まれる。本実施形態では、下層側端子部１６Ａがドライバ１２に信号を入力するもの（入力側端子部）であり、上層側端子部１６Ｂがドライバ１２から出力される信号を受けるもの（出力側端子部）である。下層側端子部１６Ａと上層側端子部１６Ｂとは、Ｙ軸方向について間隔を空けた位置に配されている。下層側端子部１６Ａ及び上層側端子部１６Ｂは、いずれもＸ軸方向に沿って複数ずつが間隔を空けて並んで配されている。

図１０は、アレイ基板２１における下層側端子部１６Ａ及び上層側端子部１６Ｂ付近の断面図である。まず、端子形成領域ＴＡでは、図１０に示すように、そのほぼ全域にわたって第１絶縁膜Ｆ５が非形成とされている。従って、端子形成領域ＴＡには、絶縁膜としては、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８のみが存在している。下層側端子部１６Ａは、ゲート配線２６などと同じ第１導電膜Ｆ１からなる。この下層側端子部１６Ａには、画素電極２４などと同じ第５導電膜Ｆ９からなる下層側端子保護部３９が接続されている。第１導電膜Ｆ１からなる下層側端子部１６Ａは、第５導電膜Ｆ９からなる下層側端子保護部３９により被覆されていて外部への露出が避けられることで、腐食が生じ難くなっている。下層側端子部１６Ａと下層側端子保護部３９との間に介在するゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８には、下層側端子部１６Ａと下層側端子保護部３９との双方に対して重畳する位置に下層側端子コンタクトホールＣＨ６が開口形成されている。この下層側端子コンタクトホールＣＨ６を通して下層側端子部１６Ａに対して下層側端子保護部３９が接続されている。

上層側端子部１６Ｂは、図１０に示すように、ソース配線２７やドレイン電極２３Ｃなどと同じ第２導電膜Ｆ４からなる。この上層側端子部１６Ｂには、画素電極２４などと同じ第５導電膜Ｆ９からなる上層側端子保護部（端子保護部）４０が接続されている。第１金属膜Ｆ１からなる上層側端子部１６Ｂは、第５導電膜Ｆ９からなる上層側端子保護部４０により被覆されている。その上で、上層側端子部１６Ｂには、共通配線２８などと同じ第３導電膜Ｆ６からなる端子中間電極４１が重畳するよう配されるとともに接続されている。さらには、上層側端子部１６Ｂには、共通電極２５などと同じ第４導電膜Ｆ７からなる第２の端子保護部４２が重畳するよう配されるとともに接続されている。つまり、上層側端子部１６Ｂと上層側端子保護部４０との間には、端子中間電極４１及び第２の端子保護部４２が介在する形で設けられている。上層側端子部１６Ｂは、上層側端子保護部４０及び第２の端子保護部４２によって被覆されていて外部への露出が避けられることで、腐食が生じ難くなっている。続けて積層された上層側端子部１６Ｂ、端子中間電極４１及び第２の端子保護部４２のうちの最上層に位置する第２の端子保護部４２と上層側端子保護部４０との間に介在する第２絶縁膜Ｆ８には、上層側端子部１６Ｂ、端子中間電極４１及び第２の端子保護部４２と上層側端子保護部４０との双方に対して重畳する位置に上層側端子コンタクトホール（端子コンタクトホール）ＣＨ７が開口形成されている。この上層側端子コンタクトホールＣＨ７を通して第２の端子保護部４２に対して上層側端子保護部４０が接続されている。

アレイ基板２１におけるシール部１７付近に配される成膜範囲規制溝部４３について図１１及び図１２を参照して説明する。図１１は、アレイ基板２１におけるシール部１７付近の平面図である。図１２は、アレイ基板２１における図１１のＣ−Ｃ線断面図である。成膜範囲規制溝部４３は、図１１及び図１２に示すように、第１絶縁膜Ｆ５のうち、表示領域ＡＡの外側（非表示領域ＮＡＡ）となる位置で且つシール部１７の内側となる位置に設けられている。従って、成膜範囲規制溝部４３は、アレイ基板２１において少なくとも表示領域ＡＡの全域にわたって延在する配向膜Ｆ１０の成膜範囲の外側となる位置に配されている。成膜範囲規制溝部４３は、シール部１７に並行する形で延在していて平面に視て表示領域ＡＡを全周にわたって取り囲む無端環状をなしている。成膜範囲規制溝部４３は、第１絶縁膜Ｆ５を貫通する開口として形成されている。この成膜範囲規制溝部４３によってアレイ基板２１の表面には、第１絶縁膜Ｆ５の膜厚分の凹みが生じている。このようにすれば、アレイ基板２１の製造過程において、配向膜Ｆ１０を成膜する際に流動する配向膜Ｆ１０の材料が、表示領域ＡＡ（配向膜Ｆ１０の成膜範囲）の外側にまで広がろうとした場合でも、配向膜Ｆ１０の材料が成膜範囲規制溝部４３によってアレイ基板２１の表面に生じた凹みを超える事態が生じ難くなる。これにより、配向膜Ｆ１０の成膜範囲がシール部１７の形成予定位置にまで拡張されるのが規制されるので、アレイ基板２１に対するシール部１７の密着性が低下し難くなる。なお、図１２には、成膜範囲規制溝部４３に対して重畳する位置に第１導電膜Ｆ１からなる配線４４が設けられている。

本実施形態に係る液晶パネル１１は、以上のような構造であり、続いてその製造方法を説明する。本実施形態に係る液晶パネル１１の製造方法には、ＣＦ基板２０を製造するＣＦ基板製造工程（対向基板製造工程）と、アレイ基板２１を製造するアレイ基板製造工程と、製造されたＣＦ基板２０とアレイ基板２１とを貼り合わせる貼り合わせ工程と、が含まれている。なお、ＣＦ基板製造工程及びアレイ基板製造工程では、いずれも複数のガラス基板が板面内に並んで配されてなるマザーガラス基板が用いられている。このうちのアレイ基板製造工程は、ゲート配線２６などを形成するゲート配線形成工程（走査配線形成工程）と、ゲート絶縁膜Ｆ２を形成するゲート絶縁膜形成工程（下層側絶縁膜形成工程）と、ＴＦＴ２３のチャネル部２３Ｄを形成するチャネル部形成工程と、ソース配線２７などを形成するソース配線形成工程（画像配線形成工程）と、第１絶縁膜Ｆ５を形成する第１絶縁膜形成工程と、共通配線２８などを形成する共通配線形成工程と、共通電極２５などを形成する共通電極形成工程と、第２絶縁膜Ｆ８を形成する第２絶縁膜形成工程と、画素電極２４などを形成する画素電極形成工程と、を備える。

液晶パネル１１の製造方法に含まれるアレイ基板製造工程について図１３Ａ〜図３０Ｂを参照しつつ説明する。図１３Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態のＴＦＴ２３付近の断面図であり、図１３Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態のＴＦＴ２３付近の断面図であり、図１３Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態のＴＦＴ２３付近の断面図である。図１４Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態のゲート回路部１４付近の断面図であり、図１４Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態のゲート回路部１４付近の断面図であり、図１４Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態のゲート回路部１４付近の断面図である。図１５Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）であり、図１５Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）であり、図１５Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）である。図１６Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）であり、図１６Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）であり、図１６Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）である。図１７Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態の端子部１６付近の断面図であり、図１７Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の端子部１６付近の断面図であり、図１７Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態の端子部１６付近の断面図である。図１８Ａは、アレイ基板２１においてゲート配線形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）であり、図１８Ｂは、アレイ基板２１においてゲート絶縁膜形成工程、チャネル部形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）であり、図１８Ｃは、アレイ基板２１においてソース配線形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）である。

図１９Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態のＴＦＴ２３付近の断面図であり、図１９Ｂは、アレイ基板２１において共通配線形成工程が行われた状態のＴＦＴ２３付近の断面図であり、図１９Ｃは、アレイ基板２１において共通電極形成工程が行われた状態のＴＦＴ２３付近の断面図である。図２０Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態のゲート回路部１４付近の断面図であり、図２０Ｂは、アレイ基板２１において共通配線形成工程が行われた状態のゲート回路部１４付近の断面図であり、図２０Ｃは、アレイ基板２１において共通電極形成工程が行われた状態のゲート回路部１４付近の断面図である。図２１Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）であり、図２１Ｂは、アレイ基板２１において共通配線形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）であり、図２１Ｃは、アレイ基板２１において共通電極形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）である。図２２Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）であり、図２２Ｂは、アレイ基板２１において共通配線形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）であり、図２２Ｃは、アレイ基板２１において共通電極形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）である。図２３Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態の端子部１６付近の断面図であり、図２３Ｂは、アレイ基板２１において共通配線形成工程が行われた状態の端子部１６付近の断面図であり、図２３Ｃは、アレイ基板２１において共通電極形成工程が行われた状態の端子部１６付近の断面図である。図２４Ａは、アレイ基板２１において第１絶縁膜形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）であり、図２４Ｂは、アレイ基板２１において共通配線形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）であり、図２４Ｃは、アレイ基板２１において共通電極形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）である。

図２５Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態のＴＦＴ２３付近の断面図であり、図２５Ｂは、アレイ基板２１において画素電極形成工程が行われた状態のＴＦＴ２３付近の断面図である。図２６Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態のゲート回路部１４付近の断面図であり、図２６Ｂは、アレイ基板２１において画素電極形成工程が行われた状態のゲート回路部１４付近の断面図である。図２７Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）であり、図２７Ｂは、アレイ基板２１において画素電極形成工程が行われた状態の引き出し配線１５付近の中央側の断面図（図６のＡ−Ａ線断面図）である。図２８Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）であり、図２８Ｂは、アレイ基板２１において画素電極形成工程が行われた状態の引き出し配線１５付近の端側の断面図（図６のＢ−Ｂ線断面図）である。図２９Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態の端子部１６付近の断面図であり、図２９Ｂは、アレイ基板２１において画素電極形成工程が行われた状態の端子部１６付近の断面図である。図３０Ａは、アレイ基板２１において第２絶縁膜形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）であり、図３０Ｂは、アレイ基板２１において画素電極形成工程が行われた状態の成膜範囲規制溝部４３付近の断面図（図１１のＣ−Ｃ線断面図）である。

ゲート配線形成工程では、アレイ基板２１のガラス基板の上層側に第１導電膜Ｆ１を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第１導電膜Ｆ１をエッチングすることで、第１導電膜Ｆ１がパターニングされ、ゲート配線２６が形成されるとともに、図１３Ａに示すように、ＴＦＴ２３のゲート電極２３Ａが形成される。このとき、ゲート回路部１４付近では、図１４Ａに示すように、第３配線３２が形成される。また、引き出し配線１５付近では、図１５Ａ及び図１６Ａに示すように、下層側配線３４が形成される。また、端子形成領域ＴＡ付近では、図１７Ａに示すように、下層側端子部１６Ａが形成される。また、表示領域ＡＡの外側付近では、図１８Ａに示すように、配線４４が形成される。第１導電膜Ｆ１のエッチングを終えたら、レジスト膜を剥離する。

ゲート絶縁膜形成工程が行われると、図１３Ｂ，図１４Ｂ，図１５Ｂ，図１６Ｂ，図１７Ｂ及び図１８Ｂに示すように、ガラス基板及び第１導電膜Ｆ１の上層側にゲート絶縁膜Ｆ２が成膜される。その後、チャネル部形成工程が行われると、ゲート絶縁膜Ｆ２の上層側に半導体膜Ｆ３を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して半導体膜Ｆ３をエッチングすることで、半導体膜Ｆ３がパターニングされ、図１３Ｂに示すように、ＴＦＴ２３のチャネル部２３Ｄが形成される。

ソース配線形成工程では、ゲート絶縁膜Ｆ２及び半導体膜Ｆ３の上層側に第２導電膜Ｆ４を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第２導電膜Ｆ４をエッチングすることで、第２導電膜Ｆ４がパターニングされてソース配線２７が形成されるとともに、図１３Ｃに示すように、ＴＦＴ２３のソース電極２３Ｂ及びドレイン電極２３Ｃが形成される。つまり、ソース配線形成工程は、ソース電極２３Ｂを形成するソース電極形成工程と、ドレイン電極２３Ｃを形成するドレイン電極形成工程と、を含む。このとき、ゲート回路部１４付近では、図１４Ｃに示すように、第１配線３０が形成される。また、引き出し配線１５付近では、図１５Ｃ及び図１６Ｃに示すように、上層側配線３５が形成される。また、端子形成領域ＴＡ付近では、図１７Ｃに示すように、上層側端子部１６Ｂが形成される。また、表示領域ＡＡの外側付近では、図１８Ｃに示すように、第２導電膜Ｆ４からなる構造物は形成されていない。第２導電膜Ｆ４のエッチングを終えたら、レジスト膜を剥離する。

第１絶縁膜形成工程では、第２導電膜Ｆ４などの上層側に、第１絶縁膜Ｆ５を構成する層間絶縁膜Ｆ５Ａと平坦化膜Ｆ５Ｂとを順次に連続して成膜する。上層側に位置する平坦化膜Ｆ５Ｂは、感光性を有する有機材料からなるので、この平坦化膜Ｆ５Ｂを、フォトマスクを介して露光してから現像することで、平坦化膜Ｆ５Ｂをパターニングする。さらに、パターニングされた平坦化膜Ｆ５Ｂをマスクとして利用することで、下層側に位置する層間絶縁膜Ｆ５Ａをエッチングする。すると、ＴＦＴ２３付近では、図１９Ａに示すように、第１絶縁膜Ｆ５のうちのドレイン電極２３Ｃの一部に対して重畳する位置に第１画素コンタクトホールＣＨ１が開口形成される。このとき、ゲート回路部１４付近では、図２０Ａに示すように、第１絶縁膜Ｆ５のうちの第１配線３０の一部に対して重畳する位置に配線間コンタクトホールＣＨ３が開口形成される。また、引き出し配線１５付近では、図２１Ａ及び図２２Ａに示すように、第１絶縁膜Ｆ５のうちの上層側配線３５に対して重畳する位置に第１配線接続コンタクトホールＣＨ４が開口形成される。また、端子形成領域ＴＡ付近では、図２３Ａに示すように、第１絶縁膜Ｆ５が非形成とされる。また、表示領域ＡＡの外側付近では、図２４Ａに示すように、第１絶縁膜Ｆ５のうちの表示領域ＡＡの外側となる位置に成膜範囲規制溝部４３が開口形成される。

共通配線形成工程では、第１絶縁膜Ｆ５の上層側に、第３導電膜Ｆ６を構成する透明電極膜Ｆ６Ａと金属膜Ｆ６Ｂとを順次に連続して成膜する。それからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第３導電膜Ｆ６を構成する透明電極膜Ｆ６Ａ及び金属膜Ｆ６Ｂを共にエッチングすることで、第３導電膜Ｆ６がパターニングされ、図１９Ｂに示すように、共通配線２８が形成される。このとき、第１画素コンタクトホールＣＨ１に対して重畳する位置には、中間電極２９が形成される。つまり、共通配線形成工程は、中間電極２９を形成する中間電極形成工程を含む。また、ゲート回路部１４付近では、図２０Ｂに示すように、第２配線３１が形成される。第２配線３１の一部は、配線間コンタクトホールＣＨ３に対して重畳する位置に配されているので、配線間コンタクトホールＣＨ３を通して第１配線３０に接続される。また、引き出し配線１５付近では、図２１Ｂ及び図２２Ｂに示すように、第１配線接続コンタクトホールＣＨ４を介して露出した上層側配線３５に対して重畳する位置に第１配線中間電極３７が形成される。第１配線中間電極３７は、第１配線接続コンタクトホールＣＨ４を通して上層側配線３５に接続される。また、端子形成領域ＴＡ付近では、図２３Ｂに示すように、上層側端子部１６Ｂに対して重畳する位置に端子中間電極４１が形成される。端子中間電極４１は、上層側端子部１６Ｂに対して接続される。また、表示領域ＡＡの外側付近では、図２４Ｂに示すように、第３導電膜Ｆ６からなる構造物は形成されていない。第３導電膜Ｆ６のエッチングを終えたら、レジスト膜を剥離する。

共通電極形成工程では、第３導電膜Ｆ６などの上層側に第４導電膜Ｆ７を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第４導電膜Ｆ７をエッチングすることで、第４導電膜Ｆ７がパターニングされ、図１９Ｃに示すように、共通電極２５が形成される。形成された共通電極２５は、中間電極２９を取り囲む開口を有しており、それにより中間電極２９との短絡が避けられている。このとき、ゲート回路部１４付近では、図２０Ｃに示すように、配線保護部３３が形成される。配線保護部３３は、第２配線３１を覆う形で配されているので、第２配線３１の保護を図ることができる。また、引き出し配線１５付近では、図２１Ｃ及び図２２Ｃに示すように、第１配線中間電極３７に対して重畳する位置に第２配線中間電極３８が形成される。第２配線中間電極３８は、第１配線中間電極３７に接続される。また、端子形成領域ＴＡ付近では、図２３Ｃに示すように、端子中間電極４１に対して重畳する位置に第２の端子保護部４２が形成される。第２の端子保護部４２は、端子中間電極４１を覆って保護するとともに端子中間電極４１に接続される。また、表示領域ＡＡの外側付近では、図２４Ｃに示すように、第４導電膜Ｆ７からなる構造物は形成されていない。第４導電膜Ｆ７のエッチングを終えたら、レジスト膜を剥離する。

第２絶縁膜形成工程では、第４導電膜Ｆ７などの上層側に、第２絶縁膜Ｆ８を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介してエッチングを行う。このとき、第２絶縁膜Ｆ８に加えてゲート絶縁膜Ｆ２についてもエッチングすることで、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８がパターニングされる。すると、ＴＦＴ２３付近では、図２５Ａに示すように、第２絶縁膜Ｆ８のうちの中間電極２９に対して重畳する位置に第２画素コンタクトホールＣＨ２が開口形成される。このとき、ゲート回路部１４付近では、図２６Ａに示すように、第２絶縁膜Ｆ８がベタ状に存在していて配線保護部３３を覆っている。これに対して、引き出し配線１５付近では、図２７Ａ及び図２８Ａに示すように、第２絶縁膜Ｆ８と共にゲート絶縁膜Ｆ２がエッチングされることで、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８に連通する第２配線接続コンタクトホールＣＨ５が開口形成される。第２配線接続コンタクトホールＣＨ５は、第２絶縁膜Ｆ８においては、第１配線接続コンタクトホールＣＨ４の大部分に対して重畳する範囲とされるのに対し、ゲート絶縁膜Ｆ２においては、下層側配線３４には重畳するものの上層側配線３５とは非重畳となる範囲とされる。従って、第２配線接続コンタクトホールＣＨ５を通して下層側配線３４の一部と、第２配線中間電極３８と、が露出した状態となる。また、端子形成領域ＴＡ付近では、図２９Ａに示すように、第２絶縁膜Ｆ８のうちの下層側端子部１６Ａ及び端子中間電極４１に対して重畳する位置にそれぞれ下層側端子コンタクトホールＣＨ６及び上層側端子コンタクトホールＣＨ７が開口形成される。下層側端子コンタクトホールＣＨ６を通して下層側端子部１６Ａが露出するとともに上層側端子コンタクトホールＣＨ７を通して第２の端子保護部４２が露出した状態となる。また、表示領域ＡＡの外側付近では、図３０Ａに示すように、第２絶縁膜Ｆ８がベタ状に存在していて成膜範囲規制溝部４３を覆っている。第２絶縁膜Ｆ８の表面には、成膜範囲規制溝部４３によって第１絶縁膜Ｆ５の厚み分の凹みが生じている。ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８のエッチングを終えたら、レジスト膜を剥離する。

画素電極形成工程では、第２絶縁膜Ｆ８などの上層側に第５導電膜Ｆ９を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第５導電膜Ｆ９をエッチングすることで、第５導電膜Ｆ９がパターニングされ、図２５Ｂに示すように、画素電極２４が形成される。形成された画素電極２４は、第２画素コンタクトホールＣＨ２を通して中間電極２９に接続される。このとき、ゲート回路部１４付近では、図２６Ｂに示すように、第５導電膜Ｆ９からなる構造物は形成されていない。また、引き出し配線１５付近では、図２７Ｂ及び図２８Ｂに示すように、配線接続部３６が形成される。配線接続部３６は、第２配線接続コンタクトホールＣＨ５を通して下層側配線３４の一部と、第２配線中間電極３８と、に対してそれぞれ接続される。この配線接続部３６により下層側配線３４と上層側配線３５との接続が図られる。また、端子形成領域ＴＡ付近では、図２９Ｂに示すように、下層側端子保護部３９及び上層側端子保護部４０が形成される。下層側端子保護部３９は、下層側端子コンタクトホールＣＨ６を通して下層側端子部１６Ａに接続される。下層側端子部１６Ａは、下層側端子保護部３９によって覆われて保護された状態となる。上層側端子保護部４０は、上層側端子コンタクトホールＣＨ７を通して第２の端子保護部４２に接続される。上層側端子部１６Ｂは、上層側端子保護部４０、端子中間電極４１及び第２の端子保護部４２によって覆われて保護された状態となる。また、表示領域ＡＡの外側付近では、図３０Ｂに示すように、第５導電膜Ｆ９からなる構造物は形成されていない。第５導電膜Ｆ９のエッチングを終えたら、レジスト膜を剥離する。

以上のように、本実施形態では、アレイ基板２１が複雑な構造を有しているものの、アレイ基板製造工程にて用いられるフォトマスクの枚数が８枚で済み、製造に係る工数が削減されている。

以上説明したように本実施形態の液晶パネル（表示装置）１１は、ドレイン電極（画素接続部）２３Ｃを有するＴＦＴ（スイッチング素子）２３と、ドレイン電極２３Ｃの上層側に配されてドレイン電極２３Ｃの少なくとも一部と重畳する位置に第１画素コンタクトホールＣＨ１が形成される第１絶縁膜Ｆ５と、第１絶縁膜Ｆ５の上層側に配される共通配線２８と、共通配線２８と同じ第３導電膜（導電膜）Ｆ６からなり第１画素コンタクトホールＣＨ１に対して重畳するよう配されていてドレイン電極２３Ｃに接続される中間電極２９と、共通配線２８の上層側に配されて中間電極２９とは非接続とされるものの共通配線２８に接続される共通電極２５と、共通電極２５の上層側に配されて中間電極２９の少なくとも一部に対して重畳する位置に第２画素コンタクトホールＣＨ２が形成される第２絶縁膜Ｆ８と、第２絶縁膜Ｆ８の上層側に配されて少なくとも一部が第２画素コンタクトホールＣＨ２に対して重畳するよう配される画素電極２４と、を備える。

このようにすれば、ＴＦＴ２３が駆動されるとドレイン電極２３Ｃから中間電極２９を介して画素電極２４に信号が供給され、その信号に基づく電位に画素電極２４が充電される。共通電極２５は、共通配線２８により供給される共通電位に保たれている。従って、充電された画素電極２４と、共通電位に保たれる共通電極２５と、の間に生じる電位差に基づいて画像の表示がなされる。画素電極２４は、第２絶縁膜Ｆ８に形成された第２画素コンタクトホールＣＨ２を通して中間電極２９に接続されており、中間電極２９は、第１絶縁膜Ｆ５に形成された第１画素コンタクトホールＣＨ１を通してドレイン電極２３Ｃに接続されている。このような構成によれば、第１絶縁膜Ｆ５には、第１画素コンタクトホールＣＨ１を形成する際に別のコンタクトホールを形成することが可能となるので、共通電極２５と同じ第４導電膜（導電膜）Ｆ７や共通配線２８と同じ第３導電膜（導電膜）Ｆ６を用いた構造をドレイン電極２３Ｃと同じ第２導電膜（導電膜）Ｆ４を用いた構造に接続することなどが可能となる。同様に、第２絶縁膜Ｆ８には、第２画素コンタクトホールＣＨ２を形成する際に別のコンタクトホールを形成することが可能となるので、画素電極２４と同じ第５導電膜（導電膜）Ｆ９を用いた構造を共通電極２５と同じ第４導電膜Ｆ７や共通配線２８と同じ第３導電膜Ｆ６を用いた構造に接続することなどが可能となる。これにより、構造が複雑化した場合でも、製造に要するフォトマスクの枚数が削減され、製造に係る工数が削減される。

ところで、共通配線２８の上層側に配される共通電極２５は、中間電極２９とは非接続とされるものの共通配線２８に接続されるよう形成されている。このようなパターンの共通電極２５を形成する際には、仮に第１画素コンタクトホールＣＨ１を通してドレイン電極２３Ｃが露出しているとオーバーエッチされる可能性がある。その点、ドレイン電極２３Ｃは、共通配線２８と同じ第３導電膜Ｆ６からなる中間電極２９によって覆われているので、共通電極２５をパターニングする際に中間電極２９がエッチングストッパとして機能してドレイン電極２３Ｃがオーバーエッチされ難くなっている。このようにして形成された共通電極２５は、共通配線２８に接続されているので、抵抗分布が低減される。

また、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４からなる第１配線３０と、共通配線２８と同じ第３導電膜Ｆ６からなり一部が第１配線３０に対して重畳するよう配される第２配線３１と、を備えており、第１絶縁膜Ｆ５のうち、第１配線３０及び第２配線３１に対して重畳する位置には、配線間コンタクトホールＣＨ３が形成されている。このようにすれば、第１絶縁膜Ｆ５には、第１画素コンタクトホールＣＨ１を形成する際に配線間コンタクトホールＣＨ３が形成されている。これにより、共通配線２８と同じ第３導電膜Ｆ６を用いた構造である第２配線３１を、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４を用いた構造である第１配線３０に接続することができる。

また、共通電極２５と同じ第４導電膜Ｆ７からなり第２配線３１の少なくとも一部に対して重畳するよう配される配線保護部３３を備える。このようにすれば、第２配線３１は、共通電極２５と同じ第４導電膜Ｆ７からなる配線保護部３３に接続されるとともに少なくとも一部が配線保護部３３によって保護される。これにより、第２配線３１に腐食などが生じ難くなる。

また、ドレイン電極２３Ｃの下層側に配されるゲート絶縁膜（下層側絶縁膜）Ｆ２と、ゲート絶縁膜Ｆ２の下層側に配される下層側配線３４と、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４からなる上層側配線３５と、画素電極２４と同じ第５導電膜Ｆ９からなり少なくとも一部が下層側配線３４及び上層側配線３５に対して重畳するよう配される配線接続部３６と、を備えており、第１絶縁膜Ｆ５のうち、配線接続部３６の少なくとも一部に対して重畳する位置には、第１配線接続コンタクトホールＣＨ４が形成されるのに対し、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８のうち、下層側配線３４及び第１配線接続コンタクトホールＣＨ４の少なくとも一部に対して重畳するものの上層側配線３５とは非重畳となる位置には、第２配線接続コンタクトホールＣＨ５が形成される。このようにすれば、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８には、第２絶縁膜Ｆ８に第２画素コンタクトホールＣＨ２を形成する際に第２配線接続コンタクトホールＣＨ５が形成されている。第２絶縁膜Ｆ８をパターニングするのに用いられるフォトマスクを用いてゲート絶縁膜Ｆ２をパターニングすることができ、フォトマスクの枚数の削減及び工数の削減を図る上で好適となる。なお、ゲート絶縁膜Ｆ２のうち、上層側配線３５に対して重畳する部分には、第２配線接続コンタクトホールＣＨ５が非形成とされる。これに対し、第１絶縁膜Ｆ５には、第１画素コンタクトホールＣＨ１を形成する際に第１配線接続コンタクトホールＣＨ４が形成されている。以上により、画素電極２４と同じ第５導電膜Ｆ９を用いた構造である配線接続部３６を、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４を用いた構造である上層側配線３５と、上層側配線３５に対してゲート絶縁膜Ｆ２を介して下層側に配される下層側配線３４と、に対して接続することができる。上層側配線３５及び下層側配線３４は、ドレイン電極２３Ｃを介して接続されることになる。

また、共通配線２８と同じ第３導電膜Ｆ６からなり第１配線接続コンタクトホールＣＨ４に対して重畳するもののゲート絶縁膜Ｆ２における第２配線接続コンタクトホールＣＨ５とは非重畳となるよう配される第１配線中間電極（配線中間電極）３７を備える。このようにすれば、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４からなる上層側配線３５には、第１配線接続コンタクトホールＣＨ４を通して共通配線２８と同じ第３導電膜Ｆ６からなる第１配線中間電極３７が接続される。上層側配線３５は、第１配線接続コンタクトホールＣＨ４に対して重畳する部分が第１配線中間電極３７によって覆われているので、第２絶縁膜Ｆ８をパターニングする際に第１配線中間電極３７がエッチングストッパとして機能し、上層側配線３５がオーバーエッチされ難くなっている。

また、共通電極２５と同じ第４導電膜Ｆ７からなり第１配線中間電極３７に対して重畳するよう配される第２配線中間電極（第２の配線中間電極）３８を備える。このようにすれば、共通配線２８と同じ第３導電膜Ｆ６からなる第１配線中間電極３７と、画素電極２４と同じ第５導電膜Ｆ９からなる配線接続部３６と、が共通電極２５と同じ第４導電膜Ｆ７からなる第２配線中間電極３８を介して接続される。

また、少なくとも共通電極２５及び画素電極２４が配されていて画像が表示される表示領域ＡＡと、画素電極２４よりも上層側にて少なくとも表示領域ＡＡに配される配向膜Ｆ１０と、を備えており、第１絶縁膜Ｆ５のうち、表示領域ＡＡの外側となる位置には、配向膜Ｆ１０の成膜範囲を規制する成膜範囲規制溝部４３が形成されている。このようにすれば、第１絶縁膜Ｆ５には、第１画素コンタクトホールＣＨ１を形成する際に成膜範囲規制溝部４３が形成されている。配向膜Ｆ１０の成膜に際しては、配向膜Ｆ１０が表示領域ＡＡの外側にまで広がろうとするのを成膜範囲規制溝部４３によって規制することができる。

また、共通電極２５及び画素電極２４とは非重畳となる端子形成領域ＴＡに配されていてドレイン電極２３Ｃと同じ第２導電膜Ｆ４からなる上層側端子部（端子部）１６Ｂと、画素電極２４と同じ第５導電膜Ｆ９からなり上層側端子部１６Ｂに対して重畳するよう配される上層側端子保護部（端子保護部）４０と、を備えており、第１絶縁膜Ｆ５は、端子形成領域ＴＡにおいて非形成とされており、第２絶縁膜Ｆ８のうち、上層側端子部１６Ｂ及び上層側端子保護部４０に対して重畳する位置には、上層側端子コンタクトホール（端子コンタクトホール）ＣＨ７が形成されている。このようにすれば、第１絶縁膜Ｆ５は、第１画素コンタクトホールＣＨ１を形成する際に、共通電極２５及び画素電極２４とは非重畳となる端子形成領域ＴＡにおいて非形成とされている。その上で、第２絶縁膜Ｆ８には、第２画素コンタクトホールＣＨ２を形成する際に、上層側端子部１６Ｂ及び上層側端子保護部４０に対して重畳する位置に上層側端子コンタクトホールＣＨ７が形成されている。これにより、端子形成領域ＴＡに配されていてドレイン電極２３Ｃと同じ第２導電膜Ｆ４を用いた構造である上層側端子部１６Ｂと、画素電極２４と同じ第５導電膜Ｆ９を用いた構造であって上層側端子部１６Ｂに対して重畳するよう配される上層側端子保護部４０と、が接続される。上層側端子部１６Ｂは、上層側端子保護部４０により覆われることで、腐食などが生じ難くなる。

また、共通配線２８と同じ第３導電膜Ｆ６からなり上層側端子部１６Ｂに対して重畳するよう配される端子中間電極４１を備える。このようにすれば、ドレイン電極２３Ｃと同じ第２導電膜Ｆ４からなる上層側端子部１６Ｂと、画素電極２４と同じ第５導電膜Ｆ９からなる上層側端子保護部４０と、が、共通配線２８と同じ第３導電膜Ｆ６からなる端子中間電極４１を介して接続される。上層側端子部１６Ｂは、端子中間電極４１によって覆われているので、第２絶縁膜Ｆ８をパターニングする際に端子中間電極４１がエッチングストッパとして機能し、上層側端子部１６Ｂがオーバーエッチされ難くなっている。

また、共通電極２５と同じ第４導電膜Ｆ７からなり上層側端子部１６Ｂ及び上層側端子保護部４０に対して重畳するよう配される第２の端子保護部４２を備える。このようにすれば、上層側端子部１６Ｂは、上層側端子保護部４０及び第２の端子保護部４２により覆われることで、腐食などが生じ難くなる。

また、ドレイン電極２３Ｃの下層側に配されるゲート絶縁膜Ｆ２と、共通電極２５及び画素電極２４とは非重畳となる端子形成領域ＴＡに配されていてゲート絶縁膜Ｆ２の下層側に配される下層側端子部１６Ａと、画素電極２４と同じ第５導電膜Ｆ９からなり下層側端子部１６Ａに対して重畳するよう配される下層側端子保護部３９と、を備えており、第１絶縁膜Ｆ５は、端子形成領域ＴＡにおいて非形成とされており、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８のうち、下層側端子部１６Ａ及び下層側端子保護部３９に対して重畳する位置には、下層側端子コンタクトホールＣＨ６が形成されている。このようにすれば、第１絶縁膜Ｆ５は、第１画素コンタクトホールＣＨ１を形成する際に、共通電極２５及び画素電極２４とは非重畳となる端子形成領域ＴＡにおいて非形成とされている。その上で、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ８には、第２絶縁膜Ｆ８に第２画素コンタクトホールＣＨ２を形成する際に、下層側端子部１６Ａ及び下層側端子保護部３９に対して重畳する位置に下層側端子コンタクトホールＣＨ６が形成されている。第２絶縁膜Ｆ８をパターニングするのに用いられるフォトマスクを用いてゲート絶縁膜Ｆ２をパターニングすることができ、フォトマスクの枚数の削減及び工数の削減を図る上で好適となる。これにより、端子形成領域ＴＡに配されていてゲート絶縁膜Ｆ２の下層側に配される下層側端子部１６Ａと、画素電極２４と同じ第５導電膜Ｆ９からなり下層側端子部１６Ａに対して重畳するよう配される下層側端子保護部３９と、が接続される。下層側端子部１６Ａは、下層側端子保護部３９により覆われることで、腐食などが生じ難くなる。

また、共通配線２８は、自身を構成する第３導電膜（導電膜）Ｆ６が、下層側の透明電極膜Ｆ６Ａと上層側の金属膜Ｆ６Ｂとの積層構造とされる。このようにすれば、共通配線２８を構成していて積層構造とされる第３導電膜Ｆ６には、下層側の透明電極膜Ｆ６Ａが含まれているから、第１絶縁膜Ｆ５に対する共通配線２８の密着性が良好に保たれる。そして、上層側の金属膜Ｆ６Ｂによって共通配線２８の配線抵抗が低減され、共通電極２５の抵抗分布を低減する上で好適となる。

また、本実施形態に係る液晶パネル１１の製造方法は、ＴＦＴ２３のドレイン電極２３Ｃを形成するドレイン電極形成工程（画素接続部形成工程）と、ドレイン電極２３Ｃの上層側に第１絶縁膜Ｆ５を成膜して第１絶縁膜Ｆ５のうちドレイン電極２３Ｃに対して重畳する位置に第１画素コンタクトホールＣＨ１を形成する第１絶縁膜形成工程と、第１絶縁膜Ｆ５の上層側に共通配線２８を形成するとともに第１画素コンタクトホールＣＨ１に対して重畳するよう配されていて共通配線２８と同じ第３導電膜Ｆ６からなる中間電極２９を形成する共通配線形成工程と、共通配線２８の上層側に中間電極２９とは非接続とされるものの共通配線２８に接続される共通電極２５を形成する共通電極形成工程と、共通電極２５の上層側に第２絶縁膜Ｆ８を成膜して第２絶縁膜Ｆ８のうち中間電極２９の少なくとも一部と重畳する位置に第２画素コンタクトホールＣＨ２を形成する第２絶縁膜形成工程と、第２絶縁膜Ｆ８の上層側に少なくとも一部が第２画素コンタクトホールＣＨ２に対して重畳するよう画素電極２４を形成する画素電極形成工程と、を備える。

このようにすれば、ドレイン電極形成工程が行われると、ＴＦＴ２３のドレイン電極２３Ｃが形成される。その後、第１絶縁膜形成工程が行われると、ドレイン電極２３Ｃの上層側に第１絶縁膜Ｆ５が成膜され、成膜された第１絶縁膜Ｆ５がパターニングされると、ドレイン電極２３Ｃに対して重畳する位置に第１画素コンタクトホールＣＨ１が形成される。その後、共通配線形成工程が行われると、第１絶縁膜Ｆ５の上層側に共通配線２８が形成されるとともに第１画素コンタクトホールＣＨ１に対して重畳するよう配される中間電極２９が形成される。その後、共通電極形成工程が行われると、共通配線２８の上層側に中間電極２９とは非接続とされるものの共通配線２８に接続される共通電極２５が形成される。その後、第２絶縁膜形成工程が行われると、共通電極２５の上層側に第２絶縁膜Ｆ８が成膜され、成膜された第２絶縁膜Ｆ８がパターニングされると、中間電極２９の少なくとも一部と重畳する位置に第２画素コンタクトホールＣＨ２が形成される。その後、画素電極形成工程が行われると、第２絶縁膜Ｆ８の上層側に少なくとも一部が第２画素コンタクトホールＣＨ２に対して重畳するよう画素電極２４が形成される。

上記した第１絶縁膜形成工程では、第１絶縁膜Ｆ５に第１画素コンタクトホールＣＨ１を形成する際に別のコンタクトホールを形成することが可能となるので、共通電極２５や共通配線２８と同じ第３導電膜Ｆ６を用いた構造をドレイン電極２３Ｃと同じ第２導電膜Ｆ４を用いた構造に接続することなどが可能となる。同様に、第２絶縁膜形成工程では、第２絶縁膜Ｆ８に第２画素コンタクトホールＣＨ２を形成する際に別のコンタクトホールを形成することが可能となるので、画素電極２４と同じ第５導電膜Ｆ９を用いた構造を共通電極２５や共通配線２８と同じ第３導電膜Ｆ６を用いた構造に接続することなどが可能となる。これにより、構造が複雑化した場合でも、製造に要するフォトマスクの枚数が削減され、製造に係る工数が削減される。

ところで、共通電極形成工程では、共通配線２８の上層側に配される共通電極２５は、中間電極２９とは非接続とされるものの共通配線２８に接続されるよう形成されている。共通電極形成工程においてこのようなパターンの共通電極２５を形成する際には、仮に第１画素コンタクトホールＣＨ１を通してドレイン電極２３Ｃが露出しているとオーバーエッチされる可能性がある。その点、共通配線形成工程では、共通配線２８と同じ第３導電膜Ｆ６からなる中間電極２９が形成されていて、その中間電極２９によってドレイン電極２３Ｃが覆われているので、共通電極形成工程にて共通電極２５をパターニングする際に中間電極２９がエッチングストッパとして機能してドレイン電極２３Ｃがオーバーエッチされ難くなっている。このようにして形成された共通電極２５は、共通配線２８に接続されているので、抵抗分布が低減される。

＜実施形態２＞
実施形態２を図３１Ａから図４２Ｂによって説明する。この実施形態２では、アレイ基板製造工程のうちの共通配線形成工程を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

以下では、アレイ基板製造工程のうちの共通配線形成工程以降の各工程について図３１Ａから図４２Ｂを用いて説明する。図３１Ａは、アレイ基板１２１において共通配線形成工程が行われた状態のＴＦＴ１２３付近の断面図であり、図３１Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態のＴＦＴ１２３付近の断面図である。図３２Ａは、アレイ基板１２１において共通配線形成工程が行われた状態のゲート回路部付近の断面図であり、図３２Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態のゲート回路部付近の断面図である。図３３Ａは、アレイ基板１２１において共通配線形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図）であり、図３２Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図）である。図３４Ａは、アレイ基板１２１において共通配線形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図）であり、図３４Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図）である。図３５Ａは、アレイ基板１２１において共通配線形成工程が行われた状態の端子部１１６付近の断面図であり、図３５Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態の端子部１１６付近の断面図である。図３６Ａは、アレイ基板１２１において共通配線形成工程が行われた状態の成膜範囲規制溝部１４３付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図）であり、図３６Ｂは、アレイ基板１２１において共通電極形成工程が行われた状態の成膜範囲規制溝部１４３付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図）である。

図３７Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態のＴＦＴ１２３付近の断面図であり、図３７Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態のＴＦＴ１２３付近の断面図である。図３８Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態のゲート回路部付近の断面図であり、図３８Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態のゲート回路部付近の断面図である。図３９Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図）であり、図３９Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態の引き出し配線付近の中央側の断面図（図６のＡ−Ａ線と同じ位置の断面図）である。図４０Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図）であり、図４０Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態の引き出し配線付近の端側の断面図（図６のＢ−Ｂ線と同じ位置の断面図）である。図４１Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態の端子部１１６付近の断面図であり、図４１Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態の端子部１１６付近の断面図である。図４２Ａは、アレイ基板１２１において第２絶縁膜形成工程が行われた状態の成膜範囲規制溝部１４３付近の断面図（図１１のＣ−Ｃ線と同じ位置の断面図）であり、図４２Ｂは、アレイ基板１２１において画素電極形成工程が行われた状態の成膜範囲規制溝部１４３付近の断面図（図１１のＣ−Ｃ線断面図）である。

共通配線形成工程では、第１絶縁膜Ｆ５の上層側に、第３導電膜Ｆ１６を構成する透明電極膜Ｆ１６Ａと金属膜Ｆ１６Ｂとを順次に連続して成膜する。それからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第３導電膜Ｆ１６を構成する透明電極膜Ｆ１６Ａ及び金属膜Ｆ１６Ｂのうち、上層側に位置する金属膜Ｆ１６Ｂを選択的にエッチングする。すると、金属膜Ｆ１６Ｂのみがパターニングされ、図３１Ａに示すように、共通配線１２８及び中間電極１２９が形成される。なお、透明電極膜Ｆ１６Ａは、この時点ではパターニングされておらず、第１絶縁膜Ｆ５の上層側にてベタ状に存在している。また、ゲート回路部付近では、図３２Ａに示すように、第２配線１３１が形成される。また、引き出し配線付近では、図３３Ａ及び図３４Ａに示すように、第１配線中間電極１３７が形成される。また、端子形成領域付近では、図３５Ａに示すように、端子中間電極１４１が形成される。また、表示領域の外側付近では、図３６Ａに示すように、ベタ状の透明電極膜Ｆ１６Ａが残存した状態とされる。第３導電膜Ｆ１６のエッチングを終えたら、レジスト膜を剥離する。

共通電極形成工程では、第３導電膜Ｆ１６などの上層側に第４導電膜Ｆ１７を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第４導電膜Ｆ１７をエッチングする。このとき、第４導電膜Ｆ１７に加えて第３導電膜Ｆ１６を構成する透明電極膜Ｆ１６Ａについてもエッチングすることで、第４導電膜Ｆ１７及び透明電極膜Ｆ１６Ａが同一パターンとなるようパターニングされる。このように、共通電極形成工程では、同じフォトマスクを用いて第４導電膜Ｆ１７及び透明電極膜Ｆ１６Ａを一括してパターニングしている。このようにして、図３１Ｂに示すように、共通電極１２５が形成される。共通電極１２５には、その下層側に透明電極膜Ｆ１６Ａが重畳するよう配されるとともに電気的な接続が図られている。このとき、ゲート回路部付近では、図３２Ｂに示すように、配線保護部１３３が形成される。また、引き出し配線付近では、図３３Ｂ及び図３４Ｂに示すように、第２配線中間電極１３８が形成される。また、端子形成領域付近では、図３５Ｂに示すように、第２の端子保護部１４２が形成される。また、表示領域の外側付近では、図３６Ｂに示すように、透明電極膜Ｆ１６Ａが除去されるとともに第４導電膜Ｆ１７からなる構造物は形成されていない。第４導電膜Ｆ１７のエッチングを終えたら、レジスト膜を剥離する。

第２絶縁膜形成工程では、第４導電膜Ｆ１７などの上層側に、第２絶縁膜Ｆ１８を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介してエッチングを行う。このとき、第２絶縁膜Ｆ１８に加えてゲート絶縁膜Ｆ２についてもエッチングすることで、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ１８がパターニングされる。すると、ＴＦＴ１２３付近では、図３７Ａに示すように、第２絶縁膜Ｆ１８に第２画素コンタクトホールＣＨ２が開口形成される。このとき、ゲート回路部付近では、図３８Ａに示すように、第２絶縁膜Ｆ１８がベタ状に存在していて配線保護部１３３を覆っている。これに対して、引き出し配線付近では、図３９Ａ及び図４０Ａに示すように、第２絶縁膜Ｆ１８と共にゲート絶縁膜Ｆ２がエッチングされることで、ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ１８に連通する第２配線接続コンタクトホールＣＨ５が開口形成される。また、端子形成領域付近では、図４１Ａに示すように、第２絶縁膜Ｆ１８にそれぞれ下層側端子コンタクトホールＣＨ６及び上層側端子コンタクトホールＣＨ７が開口形成される。また、表示領域の外側付近では、図４２Ａに示すように、第２絶縁膜Ｆ１８がベタ状に存在していて成膜範囲規制溝部１４３を覆っている。ゲート絶縁膜Ｆ２及び第２絶縁膜Ｆ１８のエッチングを終えたら、レジスト膜を剥離する。

画素電極形成工程では、第２絶縁膜Ｆ１８などの上層側に第５導電膜Ｆ１９を成膜してからレジスト膜を塗布し、そのレジスト膜を、フォトマスクを介して露光してから現像することで、レジスト膜をパターニングする。そして、パターニングされたレジスト膜を介して第５導電膜Ｆ１９をエッチングすることで、第５導電膜Ｆ１９がパターニングされ、図３７Ｂに示すように、画素電極１２４が形成される。このとき、ゲート回路部１４付近では、図３８Ｂに示すように、第５導電膜Ｆ１９からなる構造物は形成されていない。また、引き出し配線付近では、図３９Ｂ及び図４０Ｂに示すように、配線接続部１３６が形成される。また、端子形成領域付近では、図４１Ｂに示すように、下層側端子保護部１３９及び上層側端子保護部１４０が形成される。また、表示領域の外側付近では、図４２Ｂに示すように、第５導電膜Ｆ１９からなる構造物は形成されていない。第５導電膜Ｆ１９のエッチングを終えたら、レジスト膜を剥離する。

以上のように、本実施形態では、アレイ基板１２１が複雑な構造を有しているものの、アレイ基板製造工程にて用いられるフォトマスクの枚数が上記した実施形態１と同じ８枚で済み、製造に係る工数が削減されている。

以上説明したように本実施形態に係る液晶パネルによれば、透明電極膜Ｆ１６Ａは、少なくとも共通電極１２５に対して重畳するよう配されていて共通電極１２５に接続されている。このようにすれば、共通電極１２５の下層側には、共通配線１２８を構成する導電膜に含まれる透明電極膜Ｆ１６Ａが重畳配置されているから、共通電極１２５の抵抗分布を低減する上でより好適となる。共通電極１２５をパターニングするのに用いられるフォトマスクを用いて透明電極膜Ｆ１６Ａをパターニングすることができ、フォトマスクの枚数の削減及び工数の削減を図る上で好適となる。

以上説明したように本実施形態に係る液晶パネルの製造方法によれば、共通配線形成工程では、第１絶縁膜Ｆ５の上層側に透明電極膜Ｆ１６Ａを成膜し、透明電極膜Ｆ１６Ａの上層側に金属膜Ｆ１６Ｂを成膜してから金属膜Ｆ１６Ｂを選択的にパターニングすることで共通配線１２８及び中間電極１２９を形成し、共通電極形成工程では、金属膜Ｆ１６Ｂの上層側に第４導電膜（導電膜）Ｆ１７を成膜してその第４導電膜Ｆ１７を金属膜Ｆ１６Ｂの下層側に配された透明電極膜Ｆ１６Ａと共にパターニングすることで、共通電極１２５を形成する。このようにすれば、共通配線形成工程が行われると、第１絶縁膜Ｆ５の上層側に成膜された透明電極膜Ｆ１６Ａと、透明電極膜Ｆ１６Ａの上層側に成膜された金属膜Ｆ１６Ｂと、のうちの金属膜Ｆ１６Ｂが選択的にパターニングされることで、共通配線１２８及び中間電極１２９が形成される。第１絶縁膜Ｆ５の上層側に透明電極膜Ｆ１６Ａが成膜されているから、第１絶縁膜Ｆ５に対する共通配線１２８の密着性が良好に保たれる。透明電極膜Ｆ１６Ａの上層側に金属膜Ｆ１６Ｂが成膜されているから、共通配線１２８の配線抵抗が低減され、共通電極１２５の抵抗分布を低減する上で好適となる。共通電極形成工程が行われると、金属膜Ｆ１６Ｂの上層側に成膜された第４導電膜Ｆ１７がパターニングされることで、共通電極１２５が形成される。共通電極形成工程では、金属膜Ｆ１６Ｂの上層側に成膜された第４導電膜Ｆ１７が、金属膜Ｆ１６Ｂの下層側に配された透明電極膜Ｆ１６Ａと共にパターニングされているから、下層側の透明電極膜Ｆ１６Ａと上層側の金属膜Ｆ１６Ｂとの積層構造とされる共通配線１２８及び中間電極１２９が相互に電気的に独立した状態となる。このように、共通電極形成工程では、共通電極１２５をパターニングするのに用いられるフォトマスクを用いて透明電極膜Ｆ１６Ａをパターニングすることができ、フォトマスクの枚数の削減及び工数の削減を図る上で好適となる。そして、透明電極膜Ｆ１６Ａは、少なくとも共通電極１２５に対して重畳するよう配されていて共通電極１２５に接続されているから、共通電極１２５の抵抗分布を低減する上でより好適となる。

＜他の実施形態＞
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も技術的範囲に含まれる。

（１）ゲート回路部１４付近において、配線保護部３３，１３３を省略することも可能である。

（２）引き出し配線１５を構成する下層側配線３４がソース配線２７に接続され、上層側配線３５が端子部１６，１１６に接続されるよう構成されていても構わない。

（３）引き出し配線１５を構成する下層側配線３４と上層側配線３５とが、非重畳となるよう配されていても構わない。その場合でも、配線接続部３６，１３６が下層側配線３４と上層側配線３５とに対して跨るよう配されていればよい。

（４）第１配線中間電極３７，１３７や第２配線中間電極３８，１３８を省略することも可能である。

（５）第１配線接続コンタクトホールＣＨ４や第２配線接続コンタクトホールＣＨ５における具体的な形成範囲は、適宜に変更可能である。

（６）端子形成領域ＴＡにおいて、下層側端子部１６Ａが出力側（ドライバ１２から出力される信号を受ける）に、上層側端子部１６Ｂが入力側（ドライバ１２に信号を入力する）に、それぞれ配されていても構わない。

（７）端子形成領域ＴＡにおいて、端子中間電極４１，１４１や第２の端子保護部４２，１４２を省略することも可能である。

（８）端子形成領域ＴＡにおいて、第５導電膜Ｆ９，Ｆ１９からなる上層側端子保護部４０を省略し、第４導電膜Ｆ７，Ｆ１７からなる第２の端子保護部４２により上層側端子部１６Ｂを保護してもよい。

（９）下層側端子保護部３９は、第４導電膜Ｆ７，Ｆ１７により構成されてもよい。

（１０）成膜範囲規制部４３，１４３付近において、成膜範囲規制部４３，１４３に対して非重畳となる位置に配線４４が配されていてもよい。また、配線４４が省略されていてもよい。

（１１）端子部１６，１１６は、ドライバ１２の実装領域の他にもフレキシブル基板１３の実装領域にも存在しており、両実装領域に存在する端子部１６，１１６が共通の構造を有していても構わない。

（１２）端子部１６，１１６は、直線状に並ぶ配列以外にも、千鳥状に並ぶ配列であっても構わない。

（１３）ドライバ１２は、アレイ基板２１，１２１に対してＦＯＧ（Film On Glass）実装されるフレキシブル基板１３に対してＣＯＦ（Chip On Film）実装されていても構わない。

（１４）画素電極２４，１２４の平面形状は、縦長形状以外にも横長形状であっても構わない。

（１５）液晶パネル１１は、透過型以外にも、反射型や半透過型であっても構わない。反射型の場合は、バックライト装置が不要となる。

（１６）液晶パネル１１以外の種類の表示パネル（有機ＥＬパネル、ＥＰＤ（マイクロカプセル型電気泳動方式のディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）でも構わない。

１１…液晶パネル（表示装置）、１６Ａ…下層側端子部、１６Ｂ…上層側端子部（端子部）、２３，１２３…ＴＦＴ（スイッチング素子）、２３Ｃ…ドレイン電極（画素接続部）、２４，１２４…画素電極、２５，１２５…共通電極、２８，１２８…共通配線、２９，１２９…中間電極、３０…第１配線、３１，１３１…第２配線、３３，１３３…配線保護部、３４…下層側配線、３５…上層側配線、３６，１３６…配線接続部、３７，１３７…第１配線中間電極（配線中間電極）、３８，１３８…第２配線中間電極（第２の配線中間電極）、３９，１３９…下層側端子保護部、４０，１４０…上層側端子保護部（端子保護部）、４１，１４１…端子中間電極、４２，１４２…第２の端子保護部、４３，１４３…成膜範囲規制溝部、ＡＡ…表示領域、ＣＨ１…第１画素コンタクトホール、ＣＨ２…第２画素コンタクトホール、ＣＨ３…配線間コンタクトホール、ＣＨ４…第１配線接続コンタクトホール、ＣＨ５…第２配線接続コンタクトホール、ＣＨ６…下層側端子コンタクトホール、ＣＨ７…上層側端子コンタクトホール（端子コンタクトホール）、Ｆ２…ゲート絶縁膜（下層側絶縁膜）、Ｆ４…第２導電膜（導電膜）、Ｆ５…第１絶縁膜、Ｆ６，Ｆ１６…第３導電膜（導電膜）、Ｆ６Ａ，Ｆ１６Ａ…透明電極膜、Ｆ６Ｂ，Ｆ１６Ｂ…金属膜、Ｆ７，Ｆ１７…第４導電膜（導電膜）、Ｆ８，Ｆ１８…第２絶縁膜、Ｆ９，Ｆ１９…第５導電膜（導電膜）、Ｆ１０…配向膜、ＴＡ…端子形成領域

Claims (15)

1. 画素接続部を有するスイッチング素子と、
   前記画素接続部の上層側に配されて前記画素接続部の少なくとも一部と重畳する位置に第１画素コンタクトホールが形成される第１絶縁膜と、
   前記第１絶縁膜の上層側に配される共通配線と、
   前記共通配線と同じ導電膜からなり前記第１画素コンタクトホールに対して重畳するよう配されていて前記画素接続部に接続される中間電極と、
   前記共通配線の上層側に配されて前記中間電極とは非接続とされるものの前記共通配線に接続される共通電極と、
   前記共通電極の上層側に配されて前記中間電極の少なくとも一部に対して重畳する位置に第２画素コンタクトホールが形成される第２絶縁膜と、
   前記第２絶縁膜の上層側に配されて少なくとも一部が前記第２画素コンタクトホールに対して重畳するよう配される画素電極と、を備える表示装置。
2. 前記画素接続部と同じ導電膜からなる第１配線と、
   前記共通配線と同じ導電膜からなり一部が前記第１配線に対して重畳するよう配される第２配線と、を備えており、
   前記第１絶縁膜のうち、前記第１配線及び前記第２配線に対して重畳する位置には、配線間コンタクトホールが形成されている請求項１記載の表示装置。
3. 前記共通電極と同じ導電膜からなり前記第２配線の少なくとも一部に対して重畳するよう配される配線保護部を備える請求項２記載の表示装置。
4. 前記画素接続部の下層側に配される下層側絶縁膜と、
   前記下層側絶縁膜の下層側に配される下層側配線と、
   前記画素接続部と同じ導電膜からなる上層側配線と、
   前記画素電極と同じ導電膜からなり少なくとも一部が前記下層側配線及び前記上層側配線に対して重畳するよう配される配線接続部と、を備えており、
   前記第１絶縁膜のうち、前記配線接続部の少なくとも一部に対して重畳する位置には、第１配線接続コンタクトホールが形成されるのに対し、前記下層側絶縁膜及び前記第２絶縁膜のうち、前記下層側配線及び前記第１配線接続コンタクトホールの少なくとも一部に対して重畳するものの前記上層側配線とは非重畳となる位置には、第２配線接続コンタクトホールが形成される請求項１から請求項３のいずれか１項に記載の表示装置。
5. 前記共通配線と同じ導電膜からなり前記第１配線接続コンタクトホールに対して重畳するものの前記下層側絶縁膜における前記第２配線接続コンタクトホールとは非重畳となるよう配される配線中間電極を備える請求項４記載の表示装置。
6. 前記共通電極と同じ導電膜からなり前記配線中間電極に対して重畳するよう配される第２の配線中間電極を備える請求項５記載の表示装置。
7. 少なくとも前記共通電極及び前記画素電極が配されていて画像が表示される表示領域と、
   前記画素電極よりも上層側にて少なくとも前記表示領域に配される配向膜と、を備えており、
   前記第１絶縁膜のうち、前記表示領域の外側となる位置には、前記配向膜の成膜範囲を規制する成膜範囲規制溝部が形成されている請求項１から請求項６のいずれか１項に記載の表示装置。
8. 前記共通電極及び前記画素電極とは非重畳となる端子形成領域に配されていて前記画素接続部と同じ導電膜からなる端子部と、
   前記画素電極と同じ導電膜からなり前記端子部に対して重畳するよう配される端子保護部と、を備えており、
   前記第１絶縁膜は、前記端子形成領域において非形成とされており、
   前記第２絶縁膜のうち、前記端子部及び前記端子保護部に対して重畳する位置には、端子コンタクトホールが形成されている請求項１から請求項７のいずれか１項に記載の表示装置。
9. 前記共通配線と同じ導電膜からなり前記端子部に対して重畳するよう配される端子中間電極を備える請求項８記載の表示装置。
10. 前記共通電極と同じ導電膜からなり前記端子部及び前記端子保護部に対して重畳するよう配される第２の端子保護部を備える請求項８または請求項９記載の表示装置。
11. 前記画素接続部の下層側に配される下層側絶縁膜と、
    前記共通電極及び前記画素電極とは非重畳となる端子形成領域に配されていて前記下層側絶縁膜の下層側に配される下層側端子部と、
    前記画素電極と同じ導電膜からなり前記下層側端子部に対して重畳するよう配される下層側端子保護部と、を備えており、
    前記第１絶縁膜は、前記端子形成領域において非形成とされており、
    前記下層側絶縁膜及び前記第２絶縁膜のうち、前記下層側端子部及び前記下層側端子保護部に対して重畳する位置には、下層側端子コンタクトホールが形成されている請求項１から請求項１０のいずれか１項に記載の表示装置。
12. 前記共通配線は、自身を構成する導電膜が、下層側の透明電極膜と上層側の金属膜との積層構造とされる請求項１から請求項１１のいずれか１項に記載の表示装置。
13. 前記透明電極膜は、少なくとも前記共通電極に対して重畳するよう配されていて前記共通電極に接続されている請求項１２記載の表示装置。
14. スイッチング素子の画素接続部を形成する画素接続部形成工程と、
    前記画素接続部の上層側に第１絶縁膜を成膜して前記第１絶縁膜のうち前記画素接続部に対して重畳する位置に第１画素コンタクトホールを形成する第１絶縁膜形成工程と、
    前記第１絶縁膜の上層側に共通配線を形成するとともに前記第１画素コンタクトホールに対して重畳するよう配されていて前記共通配線と同じ導電膜からなる中間電極を形成する共通配線形成工程と、
    前記共通配線の上層側に前記中間電極とは非接続とされるものの前記共通配線に接続される共通電極を形成する共通電極形成工程と、
    前記共通電極の上層側に第２絶縁膜を成膜して前記第２絶縁膜のうち前記中間電極の少なくとも一部と重畳する位置に第２画素コンタクトホールを形成する第２絶縁膜形成工程と、
    前記第２絶縁膜の上層側に少なくとも一部が前記第２画素コンタクトホールに対して重畳するよう画素電極を形成する画素電極形成工程と、を備える表示装置の製造方法。
15. 前記共通配線形成工程では、前記第１絶縁膜の上層側に透明電極膜を成膜し、前記透明電極膜の上層側に金属膜を成膜してから前記金属膜を選択的にパターニングすることで前記共通配線及び前記中間電極を形成し、
    前記共通電極形成工程では、前記金属膜の上層側に導電膜を成膜してその導電膜を前記金属膜の下層側に配された前記透明電極膜と共にパターニングすることで、前記共通電極を形成する請求項１４記載の表示装置の製造方法。

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