JP2021170904A

JP2021170904A - インバータ及び整流回路

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Publication number: JP2021170904A
Application number: JP2020073949A
Authority: JP
Inventors: 浩臼井; Hiroshi Usui
Original assignee: GS Yuasa Infrastructure Systems Co Ltd
Current assignee: GS Yuasa Infrastructure Systems Co Ltd
Priority date: 2020-04-17
Filing date: 2020-04-17
Publication date: 2021-10-28
Anticipated expiration: 2040-04-17
Also published as: JP7413906B2

Abstract

【課題】高周波化を実現しインダクタとキャパシタを小型化するインバータ及び整流回路を提供する。【解決手段】インバータにおいて、直流電源Ｖｉに、コンデンサＣ２とコンデンサＣ１の直列回路、ダイオードＤ２とスイッチング素子Ｑ１の直列回路、スイッチング素子Ｑ２とダイオードＤ１の直列回路が並列に接続される。コンデンサＣ２、Ｃ１の接続点とダイオードＤ２とスイッチング素子Ｑ１の接続点に磁芯に巻かれた巻線Ｌｏ１と、巻線Ｌо２が同相極性で、一方の端子間が接続されたインダクタンスＬｏの巻線とコンデンサＣｏが直列に接続され、コンデンサＣ２、Ｃ１の接続点とスイッチング素子Ｑ２とダイオードＤ１の接続点に巻線Ｌо2とコンデンサＣｏが直列に接続され、両巻線の一方の端子が接続された接続点がコンデンサＣｏと接続され、コンデンサＣｏの一端がインバータ出力の一端に接続され、コンデンサＣｏの他端がインバータ出力の他端に接続される。【選択図】図１

Description

本発明は、インバータ及び整流回路に関する。

図７に示す従来のハーフブリッジ型のインバータは、直流電源Ｖｉに、第２のコンデンサＣ２と第１のコンデンサＣ１の直列回路と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の直列回路が並列に接続されている。第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の接続点との間に、インダクタンスＬｏとコンデンサＣｏの直列回路が接続されている。コンデンサＣｏの両端がインバータの出力端子に接続されている。

次にインバータの動作を説明する。スイッチング素子Ｑ１，Ｑ２は、図示しない制御回路からのゲートドライブ信号Vgs1，Vgs2によりスイッチングされる。ゲートドライブ信号Vgs1，Vgs2は、図８に示すように、スイッチング素子Ｑ１，Ｑ２のゲート制御用ＰＷＭ信号Vgs1’，Vgs2’から生成される。スイッチング周波数を決めるキャリア周波数を三角波波形として生成し、目標の出力電圧波形として、商用周波数の正弦波を生成する。この正弦波は、出力電圧Voを基準となる正弦波と比較し、その差分を増幅しフィードバックして、目標正弦波の振幅を調整する。図８に示すように、目標正弦波とキャリア周波数の三角波波形を図示しないPWM比較器で比較し、ゲートドライブ信号Vgs1’，Vgs2’を生成する。Vgs1’，Vgs2’は、位相が１８０°異なる対称な波形である。

スイッチング素子Ｑ１，Ｑ２のゲートドライブ信号Vgs1，Vgs2は、図９に示すようにVgs1’，Vgs2’に、スイッチング素子Ｑ１とスイッチング素子Ｑ２が同時にオンすることがないように、波形生成の最後に僅かに両方がオフするデッドタイムを設けたものである。

このようなゲートドライブ信号によりスイッチング素子Ｑ１，Ｑ２が駆動されることにより、出力電圧Ｖｏには、スイッチング素子Ｑ１のPWMデューティ１００％では、Ｎ側を基準にすると出力ＶｏのＬ側に−１／２Ｖｉが出力され、PWMデューティ５０％では、Ｎ側を基準にすると出力ＶｏのＬ側に０Ｖが出力され、PWMデューティ０％では、Ｎ側を基準にすると出力ＶｏのＬ側に１／２Ｖｉが出力される。即ち、PWM信号により出力電圧Voとして正弦波電圧を出力できる。例えば、出力電圧がAC100Vであれば、ピーク電圧は、100V*√2＝141Vであるので、その２倍の282V以上の直流電源Viが必要となる。

また、図１０に示すように、フルブリッジ型のインバータは、直流電源Viに、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の直列回路と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の直列回路が接続されている。第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の接続点との間に、インダクタンスＬｏとコンデンサＣｏの直列回路が接続されている。コンデンサＣｏの両端がインバータの出力端子に接続されている。

この場合には、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、図示しない制御回路からのゲートドライブ信号Vgs1，Vgs2，Vgs3，Vgs4によりスイッチング制御される。これらのゲートドライブ信号Vgs1，Vgs2，Vgs3，Vgs4は、スイッチング素子Ｑ１，Ｑ２のゲート制御用ＰＷＭ信号Vgs1’，Vgs2’と、スイッチング素子Ｑ３，Ｑ４の出力商用周波数に同期したデューティ５０％で、各々位相が１８０°異なる制御信号Vgs3’，Vgs4’から生成される。

ひとつは、スイッチング周波数を決めるキャリア周波数を三角波波形として生成し、もうひとつは、目標の出力電圧波形として、商用周波数の正弦波を生成する。この正弦波は、出力電圧Voを基準となる正弦波と比較し、その差分を増幅しフィードバックして、目標正弦波の振幅を調整する。目標正弦波は、第３のスイッチング素子Ｑ３がオンの場合は正極側、第４のスイッチング素子Ｑ４がオンの場合は負極側とキャリア周波数の三角波波形を図示しないＰＷＭ比較器で比較し、ゲートドライブ信号Vgs1’，Vgs2’を生成する。

スイッチング素子Ｑ１，Ｑ２のゲートドライブ信号Vgs1，Vgs2は、図９に示すように、Vgs1’およびVgs2’に、スイッチング素子Ｑ１とスイッチング素子Ｑ２が同時にオンすることがないように、波形生成の最後に僅かに両方がオフするデッドタイムを設けたものである。

ここで、目標正弦波が正極側のときに第３のスイッチング素子Ｑ３のゲートドライブ信号Vgs3’はＨが生成され、目標正弦波が負極側のときに第４のスイッチング素子Ｑ４のゲートドライブ信号Vgs4’はＨが生成される。また、出力電圧がAC100Vであれば、ピーク電圧は、100V*√2＝141Vであるので、141V以上の直流電源Viが必要となる。

また、従来の力率改善機能を有したハーフブリッジ型の整流回路は、図１２に示すように構成されている。整流回路の出力である直流の出力電圧Ｖｏの両端に、第２のコンデンサＣ２と第１のコンデンサＣ１の直列回路と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の直列回路が接続されている。第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の接続点との間に、インダクタンスＬｉと商用電源ＡＣの直列回路が接続されている。

次に整流回路の動作を説明する。スイッチング素子Ｑ１，Ｑ２は、図示しない制御回路からのゲートドライブ信号Vgs1，Vgs2によりスイッチングされる。ゲートドライブ信号Vgs1，Vgs2は、図８に示すように、スイッチング素子Ｑ１，Ｑ２のゲート制御用ＰＷＭ信号Vgs1’，Vgs2’から生成される。図８に、スイッチング素子Ｑ１およびＱ２のゲート制御用ＰＷＭ信号Vgs1’およびVgs2’の生成概念図を示す。ひとつは、スイッチング周波数を決めるキャリア周波数を三角波波形として生成する。

もうひとつは、整流回路の力率改善を行うために、入力電流波形を、入力の商用電源周波数波形（正弦波）に近づけるための目標正弦波を生成する。この目標の入力電流波形の目標正弦波は、出力電圧Ｖｏを基準となる直流電圧と比較し、その差分を増幅しフィードバックして、目標正弦波の振幅を調整する。この目標の正弦波とキャリア周波数の三角波波形をＰＷＭ比較器で比較し、ゲートドライブ信号Vgs1’とVgs2’を生成する。Vgs1’，Vgs2’は、位相が１８０°異なる対称な波形である。

スイッチング素子Ｑ１，Ｑ２のゲートドライブ信号Vgs1，Vgs2は、図９に示すように、Vgs1’およびVgs2’に、スイッチング素子Ｑ１とスイッチング素子Ｑ２が同時にオンすることがないように、僅かに両方がオフするデッドタイムを設けている。

このようなゲートドライブ信号により駆動されることにより、出力電圧Ｖｏは一定電圧に保たれるとともに、入力電流Ｉｉは、入力電圧である商用電源ＡＣと同様な形の電流波形となる。すなわち、入力電圧が正弦波であれば、同様な正弦波波形となる。一般には、出力電圧Ｖｏを入力電圧である商用電源ＡＣのピーク電圧より高く設定し、入力電圧を昇圧して出力電圧Ｖｏを生成する。

また、従来の力率改善機能を有したフルブリッジ型の整流回路は、図１３に示す様に構成されていた。整流回路の出力である直流の出力電圧Ｖｏの両端に、第１のコンデンサＣ１と、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の直列回路と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の直列回路が接続されている。第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と、第２のスイッチング素子Ｑ２と第１のスイッチング素子Ｑ１の接続点との間に、インダクタンスＬｉと商用電源ＡＣの直列回路が接続されている。

スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、図示しない制御回路からのゲートドライブ信号Vgs1，Vgs2，Vgs3，Vgs4によりスイッチング制御される。これらのゲートドライブ信号Vgs1，Vgs2，Vgs3，Vgs4は、スイッチング素子Ｑ１，Ｑ２のゲート制御用ＰＷＭ信号Vgs1’，Vgs2’と、スイッチング素子Ｑ３，Ｑ４の商用電源ＡＣの交流周波数に同期したデューティ５０％で、各々位相が１８０°異なる制御信号Vgs3’，Vgs4’から生成される。ひとつは、スイッチング周波数を決めるキャリア周波数を三角波波形として生成する。整流回路の力率改善を行うために、入力電流波形を、入力の商用電源周波数波形（正弦波）に近づけるための目標正弦波を生成する。この目標の入力電流波形の目標正弦波は、出力電圧Ｖｏを基準となる直流電圧と比較し、その差分を増幅しフィードバックして、目標正弦波の振幅を調整する。この目標正弦波は、第３のスイッチング素子Ｑ３がオンの場合は正極側、第４のスイッチング素子Ｑ４がオンの場合は負極側とキャリア周波数の三角波波形をＰＷＭ比較器で比較し、ゲートドライブ信号Vgs1’とVgs2’を生成する。Vgs1’，Vgs2’は、位相が１８０°異なる対称な波形である。なお、目標正弦波が正極側のときに第３のスイッチング素子Ｑ３のゲートドライブ信号Vgs3’はＨが生成され、目標正弦波が負極側のときに第４のスイッチング素子Ｑ４のゲートドライブ信号Vgs4’はＨが生成される。

図１４に、図７、図１０に示す従来のインバータにおけるスイッチング電圧と電流の波形を示す。図１４（ａ）は出力電圧ＶｏのＬ側が＋電圧の場合、図１４（ｂ）は出力電圧ＶｏのＬ側が−電圧の場合のスイッチング電圧ＶＱ１，ＶＱ２と電流ＩＱ１，ＩＱ２の波形を示す。図１５に、図１２、図１３に示す整流回路におけるスイッチング電圧と電流の波形を示す。図１５（ａ）は商用電源ＡＣのＬ側が−電圧の場合、図１５（ｂ）は商用電源ＡＣのＬ側が＋電圧の場合のスイッチング電圧ＶＱ１，ＶＱ２と電流ＩＱ１，ＩＱ２の波形を示す。

特開２０１０−０１１５５５号公報特許第５３５５７５６号公報

しかしながら、図７、図１０に示す従来のインバータでは、出力インダクタンスＬｏから電流が放出されている回生期間は、一方のスイッチング素子の寄生Ｄｉに回生電流が流れている。また、図１２、図１３に示す従来の力率改善機能を有した整流回路では、入力インダクタンスＬｉから電流が放出されている回生期間は、一方のスイッチング素子の寄生Ｄｉに回生電流が流れている。

このとき、他方のスイッチング素子がオンすると、図１４、図１５に示すように、寄生Ｄｉのリカバリ期間にリカバリ電流が流れる。一般のMOS-FETの寄生Diは、リカバリ特性が悪く沢山のリカバリ電流が流れる。これは、上下のスイッチング素子のアームにリカバリによる貫通電流が流れることを意味する。

これらの寄生Diのリカバリ特性を改善したMOS-FETも存在するが、専用のファーストリカバリダイオードに比べれば、遥かに性能が劣る。このため、これらの貫通電流によるスイッチング損失が多く、スイッチング周波数を高くすることができない。例えば、20ｋHz以下のスイッチング周波数で用いられていることが多い。このため、高周波化による小型化ができない。

本発明の課題は、高周波化を実現し、インダクタンスおよびキャパシタンスの大幅な小型化を可能とした安価で小型なインバータ及び整流回路を提供する。

上記課題を解決するために、本発明に係るインバータは、直流電源に、第２のコンデンサと第１のコンデンサの直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点との間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの前記第１の巻線とコンデンサが直列に接続され、前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記コンデンサが直列に接続され、前記第１の巻線と前記第２の巻線の直列接続点が前記コンデンサの一端に接続され、前記コンデンサの一端がインバータ出力の一端に接続され、前記コンデンサの他端がインバータ出力の他端に接続されることを特徴とする。

また、本発明に係る整流回路は、出力電圧の両端に、第２のコンデンサと第１のコンデンサの直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点との間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの前記第１の巻線と商用電源が直列に接続され、前記第１の巻線と前記第２の巻線の直列接続点が前記商用電源の一端と接続され、前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記商用電源が直列に接続されることを特徴とする。

本発明によれば、高周波化を実現し、インダクタおよびキャパシタの大幅な小型化を可能とした安価で小型なインバータ及び整流回路を提供することができる。

本発明の第１の実施形態に係るハーフブリッジ型のインバータの回路図である。第１の実施形態に係るハーフブリッジ型のインバータの各スイッチング素子の電圧及び電流を示す波形図である。本発明の第２の実施形態に係るフルブリッジ型のインバータの回路図である。第３の実施形態に係るハーフブリッジ型の整流回路の回路図である。第３の実施形態に係るハーフブリッジ型の整流回路の各スイッチング素子の電圧及び電流を示す波形図である。第４の実施形態に係るフルブリッジ型の整流回路の回路図である。従来のハーフブリッジ型のインバータの回路図である。図７に示す従来のハーフブリッジ型のインバータの各スイッチング素子のゲートドライブ信号の波形図である。デッドタイムが付加されたゲートドライブ信号の波形図である。従来のフルブリッジ型のインバータの回路図である。図１０に示す従来のフルブリッジ型のインバータの各スイッチング素子のゲートドライブ信号の波形図である。従来のハーフブリッジ型の整流回路の回路図である。従来のフルブリッジ型の整流回路の回路図である。従来のハーフブリッジ型のインバータの各スイッチング素子の電圧及び電流を示す波形図である。従来のフルブリッジ型の整流回路の各スイッチング素子の電圧及び電流を示す波形図である。

以下、本発明の実施の形態に係るインバータ及び整流回路について、図面を参照しながら詳細に説明する。

（第１の実施形態）
図１が本発明の第１の実施形態に係るハーフブリッジ型のインバータの回路図である。図１において、直流電源Ｖｉに、第２のコンデンサＣ２と第１のコンデンサＣ１の直列回路と、第２のダイオードＤ２と第１のスイッチング素子Ｑ１との直列回路と、第２のスイッチング素子Ｑ２と第１のダイオードＤ１の直列回路とが並列に接続されている。第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２は、例えば、ＭＯＳＦＥＴ等からなる。

第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と第２のダイオードＤ２と第１のスイッチング素子Ｑ１との接続点との間に、一つの磁芯（磁気コア）に巻かれた第１の巻線Ｌｏ１と第２巻線Ｌｏ２とが同相極性で、一方の端子間が接続されたインダクタンスＬｏの第１の巻線Ｌｏ１とコンデンサＣｏが直列に接続されている。インダクタンスＬｏは、一体型の分割チョークコイルである。

第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と第２のスイッチング素子Ｑ２と第１のダイオードＤ１との接続点との間に、第２の巻線Ｌｏ２とコンデンサＣｏが直列に接続されている。第１の巻線Ｌｏ１と第２の巻線Ｌｏ２の直列接続点がコンデンサＣｏの一端に接続されている。コンデンサＣｏの一端がインバータ出力の一端に接続され、コンデンサＣｏの他端がインバータ出力の他端に接続されている。

制御回路１０は、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とをデッドタイムを設けて高周波で交互にオンオフさせる。

インダクタンスＬｏは、第１の巻線からなる第１のインダクタンスＬｏ１と第２の巻線からなる第２のインダクタンスＬｏ２から構成され、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２の結合度が１未満である。第１のインダクタンスＬｏ１には、その漏れインダクタンスとして、第１のリーケージインダクタンスＬｒ１が形成され、第２のインダクタンスＬｏ２には、その漏れインダクタンスとして、第２のリーケージインダクタンスＬｒ２が形成されている。

さらに、リーケージインダクタンスＬｒ１に発生するサージ電圧を直流電源Ｖｉに回生するためにダイオードＤ２を設けている。リーケージインダクタンスＬｒ２に発生するサージ電圧を直流電源Ｖｉに回生するためにダイオードＤ１をそれぞれ設けている。

次に、このように構成された第１の実施形態に係るハーフブリッジ型のインバータの動作を説明する。まず、図２（ａ）に示す、出力電圧ＶｏのＮ側を基準とし、出力電圧ＶｏのＬ側が＋電圧の場合のタイミングチャートを用いて説明する。

第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２の結合度が１であれば、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２はゼロである。第１の実施形態に係るハーフブリッジ型のインバータでは、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２は、分割巻き等により結合度を１未満に設定する。

これにより、第１のインダクタンスＬｏ１には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ１が形成され、第２のインダクタンスＬｏ２には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ２が形成される。

まず、時刻ｔ２において、第１のスイッチング素子Ｑ１がオンし、第２のスイッチング素子Ｑ２がオフする。このとき、Ｌｏ１→Ｃｏ→Ｃ１→Ｑ１→Ｌｒ１→Ｌｏ１の経路で電流ＩＱ１が流れる。次に、時刻ｔ３において、第１のスイッチング素子Ｑ１がオフし、第２のスイッチング素子Ｑ２がオンする。このとき、Ｃ２→Ｑ２→Ｌｒ２→Ｌｏ２→Ｃｏ→Ｃ２の経路で電流ＩＱ２が流れる。

次に、図２（ｂ）に示す出力電圧Ｖｏの、出力電圧ＶｏのＮ側を基準とし、Ｌ側が−電圧の場合の動作を説明する。

まず、時刻ｔ２において、第１のスイッチング素子Ｑ１がオフし、第２のスイッチング素子Ｑ２がオンする。このとき、Ｌｏ２→Ｌｒ２→Ｑ２→Ｃ２→Ｃｏ→Ｌｏ２の経路で電流ＩＱ２が流れる。次に、時刻ｔ３において、第２のスイッチング素子Ｑ２がオフし、第１のスイッチング素子Ｑ１がオンする。このとき、Ｃ１→Ｃｏ→Ｌｏ１→Ｌｒ１→Ｑ１→Ｃ１の経路で電流ＩＱ１が流れる。

第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との貫通電流経路には、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２が挿入され、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２が同相極性に巻かれているので、第１のインダクタンスＬｏ１の電圧と第２のインダクタンスＬｏ２の電圧とは相殺されて、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２との間の電圧は、略ゼロである。

また、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との貫通電流経路には、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２との少なくとも一方が存在するため、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２のインピーダンスによりリカバリ電流を抑制することができる。

図２（ａ）（ｂ）に示すように、時刻ｔ３において、スイッチング素子Ｑ１，Ｑ２の電流ＩＱ１，ＩＱ２において、リカバリによる寛通電流を大幅に減少することができる。

このように、第１の実施形態に係るインバータによれば、一つの磁芯に巻かれた第１の巻線Ｌｏ１と第２の巻線Ｌｏ２とが同相極性で、一方の端子間が接続されたインダクタンスＬｏからなる一体型の分割チョークをブリッジの接続間に配置したので、部品点数を増やすことなく、リーケージインダクタンスＬｏ１，Ｌｏ２でリカバリ電流を抑制できるので、高周波化を実現し、インダクタおよびキャパシタの大幅な小型化を可能とした安価で小型なインバータを提供することができる。

また、スイッチング素子Ｑ１がオフしたとき、リーケージインダクタンスＬｒ１に蓄えられたエネルギーは、Ｌｒ１→Ｄ２→Ｃ２→Ｃｏ→Ｌｏ１→Ｌｒ１の経路でＣ２に回生される。スイッチング素子Ｑ２がオフしたとき、リーケージインダクタンスＬｒ２に蓄えられたエネルギーは、Ｌｒ２→Ｌｏ２→Ｃｏ→Ｃ１→Ｄ１→Ｌｒ２の経路でＣ１に回生される。即ち、各スイッチング素子Ｑ１，Ｑ２と各巻線Ｌｏ１，Ｌｏ２との接続箇所から電源ラインに回生用ダイオードＤ１，Ｄ２を追加したので、インダクタンスＬｏに流れる回生電流の経路を確保することができる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るフルブリッジ型のインバータの回路図である。図３において、直流電源Ｖｉに、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の直列回路と、第２のダイオードＤ２と第１のスイッチング素子Ｑ１との直列回路と、第２のスイッチング素子Ｑ２と第１のダイオードＤ１の直列回路とが並列に接続されている。

第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と第２のダイオードＤ２と第１のスイッチング素子Ｑ１との接続点との間に、一つの磁芯に巻かれた第１の巻線Ｌｏ１と第２の巻線Ｌｏ２とが同相極性で、一方の端子間が接続されたインダクタンスＬｏの第１の巻線Ｌｏ１とコンデンサＣｏが直列に接続されている。

第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と第２のスイッチング素子Ｑ２と第１のダイオードＤ１との接続点との間に、第２の巻線Ｌｏ２とコンデンサＣｏが直列に接続されている。第１の巻線Ｌｏ１と第２の巻線Ｌｏ２の直列接続点がコンデンサＣｏの一端と接続されている。コンデンサＣｏの一端がインバータ出力の一端に接続され、コンデンサＣｏの他端がインバータ出力の他端に接続されている。

制御回路１１は、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とをデッドタイムを設けて交互に高周波でオンオフさせるとともに、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３とを商用電源の周波数でオンオフさせる。

次に、このように構成された第２の実施形態に係るフルブリッジ型のインバータの動作を説明する。第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２の結合度が１であれば、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２はゼロであり、図１０の従来のフルブリッジ型インバータと全く同様な動作となる。

第２の実施形態に係るフルブリッジ型のインバータでは、第１のインダクタンスＬｏ１と第２のインダクタンスＬｏ２は、分割巻き等により結合度を１未満に設定する。

第２の実施形態に係るフルブリッジ型インバータにおいては、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との貫通電流経路にリーケージインダクタンスＬｒ１もしくはＬｒ２が存在するため、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２のインピーダンスによりリカバリ電流を抑制することができる。

図２（ａ）（ｂ）に示すように、時刻ｔ３において、スイッチング素子Ｑ１，Ｑ２の電流ＩＱ１，ＩＱ２において、リカバリによる貫通電流を大幅に減少することができる。

以上、説明したように本発明のインバータは、寄生ダイオードＤｉのリカバリ特性が悪い安価なＭＯＳＦＥＴを用いても、リカバリ期間の貫通電流をリーケージインダクタンスＬｒ１もしくはＬｒ２により制限することができる。

これにより、貫通電流が大幅に減少し、貫通電流によるスイッチング損失を大幅に低減することができる。このため、従来不可能であった高周波化が可能となる。例えば、従来の20kHｚから100kHzの高周波化が可能となる。

これらは、新たに安価なＦＲＤを２素子追加するだけで、新たにインダクタンスを追加することなく、リーケージインダクタンスを利用して可能となるため、コストアップを最小限に抑制することができる。

（第３の実施形態）
図４は、第３の実施形態に係るハーフブリッジ型の整流回路の回路図である。図４において、出力電圧Ｖｏの両端に、第２のコンデンサＣ２と第１のコンデンサＣ１の直列回路と、第２のダイオードＤ２と第１のスイッチング素子Ｑ１との直列回路と、第２のスイッチング素子Ｑ２と第１のダイオードＤ１の直列回路とが並列に接続されている。

第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と第２のダイオードＤ２と第１のスイッチング素子Ｑ１との接続点との間に、一つの磁芯に巻かれた第１の巻線Ｌｉ１と第２の巻線Ｌｉ２とが同相極性で、一方の端子間が接続されたインダクタンスＬｉの第１の巻線Ｌｉ１と商用電源ＡＣが直列に接続されている。

第１の巻線Ｌｉ１と第２の巻線Ｌｉ２の直列接続点が商用電源ＡＣの一端と接続されている。第２のコンデンサＣ２と第１のコンデンサＣ１の接続点と第２のスイッチング素子Ｑ２と第１のダイオードＤ１との接続点との間に、第２の巻線Ｌｉ２と商用電源ＡＣが直列に接続されている。

制御回路１２は、スイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とをデッドタイムを設けて高周波で交互にオンオフさせる。

インダクタンスＬｉは、第１の巻線からなる第１のインダクタンスＬｉ１と第２の巻線からなる第２のインダクタンスＬｉ２から構成され、第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２の結合度が１未満である。第１のインダクタンスＬｉ１には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ１が形成され、第２のインダクタンスＬｉ２には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ２が形成される。

さらに、リーケージインダクタンスＬｒ１に発生するサージ電圧を出力電圧Ｖｏに回生するためにダイオードＤ２を設け、リーケージインダクタンスＬｒ２に発生するサージ電圧を出力電圧Ｖｏに回生するためにダイオードＤ１を設けている。

次に、このように構成された第３の実施形態に係るハーフブリッジ型の整流回路の動作を説明する。第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２の結合度が１であれば、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２はゼロであり、図１２の従来の力率改善機能を有したハーフブリッジ型の整流回路と全く同様な動作となる。

第３の実施形態に係るハーフブリッジ型の整流回路では、第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２は、分割巻き等により結合度を１未満に設定する。

これにより、第１のインダクタンスＬｉ１には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ１が形成され、第２のインダクタンスＬｉ２には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ２が形成される。

貫通電流経路にリーケージインダクタンスＬｒ１もしくはＬｒ２が存在するため、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２のインピーダンスによりリカバリ電流を抑制することができる。

図５（ａ）（ｂ）に示すように、時刻ｔ３において、スイッチング素子Ｑ１，Ｑ２の電流ＩＱ１，ＩＱ２において、リカバリによる貫通電流を大幅に減少することができる。

（第４の実施形態）
図６は、第４の実施形態に係るフルブリッジ型の整流回路の回路図である。図６において、出力電圧Ｖｏの両端に、第１のコンデンサＣ１と、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の直列回路と、第２のダイオードＤ２と第１のスイッチング素子Ｑ１との直列回路と、第２のスイッチング素子Ｑ２と第１のダイオードＤ１の直列回路とが並列に接続されている。

第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と第２のダイオードＤ２と第１のスイッチング素子Ｑ１との接続点の間に、一つの磁芯に巻かれた第１の巻線Ｌｉ１と第２の巻線Ｌｉ２とが同相極性で、一方の端子間が接続されたインダクタンスＬｉの第１の巻線Ｌｉ１と商用電源ＡＣが直列に接続されている。

インダクタンスＬｉの第１の巻線Ｌｉ１と第２の巻線のＬｉ２の直列接続点が商用電源ＡＣの一端と接続されている。

第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３の接続点と第２のスイッチング素子Ｑ２と第１のダイオードＤ１との接続点との間に、第２の巻線Ｌｉ２と商用電源ＡＣが直列に接続されている。

制御回路１３は、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とをデッドタイムを設けて交互に高周波でオンオフさせるとともに、第４のスイッチング素子Ｑ４と第３のスイッチング素子Ｑ３とを交互に商用電源の周波数でオンオフさせる。

第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２の結合度は１未満とし、第１のインダクタンスＬｉ１には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ１が形成され、第２のインダクタンスＬｉ２には、その漏れインダクタンスとして、リーケージインダクタンスＬｒ２が形成される。

次に、このように構成された第４の実施形態に係るフルブリッジ型の整流回路の動作を説明する。第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２の結合度が１であれば、リーケージインダクタンスＬｒ１とリーケージインダクタンスＬｒ２はゼロであり、図１３の従来のフルブリッジ型インバータと全く同様な動作となる。

第４の実施形態に係るフルブリッジ型の整流回路では、第１のインダクタンスＬｉ１と第２のインダクタンスＬｉ２は、分割巻き等により結合度を１未満に設定する。

フルブリッジ型の整流回路においては、その貫通電流経路にリーケージインダクタンスＬｒ１もしくはＬｒ２が存在するため、これらのリカバリ電流が図５に示すように、大幅に減少することができる。

以上、説明したように本発明の力率改善機能を有した整流回路は、寄生Ｄｉのリカバリ特性が悪い安価なＭＯＳ−ＦＥＴを用いても、リカバリ期間の貫通電流をリーケージインダクタンスＬｒ１もしくはＬｒ２により制限することができる。これにより、貫通電流が大幅に減少し、貫通電流によるスイッチング損失を大幅に低減することが可能となる。このため、従来不可能であった高周波化が可能となる。例えば、従来の20kHｚから100kHzの高周波化が可能となる。

これらは、新たに安価なＦＲＤを２素子追加するだけで、新たにインダクタンスを追加することなく、リーケージインダクタンスを利用して可能となるため、コストアップを最小限に抑えることが可能となる。

また、本発明は、インバータ、整流回路のいずれにも適用可能であるので、双方向インバータとしても適用可能である。

Ｖｉ直流電源
Ｑ１第１のスイッチング素子
Ｑ２第２のスイッチング素子
Ｑ３第３のスイッチング素子
Ｑ４第４のスイッチング素子
Ｃ１第１のコンデンサ
Ｃ２第２のコンデンサ
Ｃｏコンデンサ
Ｄ１第１のダイオード
Ｄ２第２のダイオード
Ｌｉ，Ｌｏインダクタンス
Ｌｏ１，Ｌｉ１第１の巻線
Ｌｏ２，Ｌｉ２第２の巻線
Ｌｒ１第１のリーケージインダクタンス
Ｌｒ２第２のリーケージインダクタンス
１０〜１３制御回路
ＡＣ商用電源

Claims

直流電源に、第２のコンデンサと第１のコンデンサの直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、
前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点との間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの前記第１の巻線とコンデンサが直列に接続され、
前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記コンデンサが直列に接続され、
前記第１の巻線と前記第２の巻線の一方の端子間が接続された接続点が前記コンデンサの一端に接続され、
前記コンデンサの一端がインバータ出力の一端に接続され、前記コンデンサの他端がインバータ出力の他端に接続されることを特徴とするインバータ。
直流電源に、第４のスイッチング素子と第３のスイッチング素子の直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、
前記第４のスイッチング素子と第３のスイッチング素子の接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点との間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの前記第１の巻線とコンデンサが直列に接続され、
前記第４のスイッチング素子と第３のスイッチング素子の接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記コンデンサが直列に接続され、
前記第１の巻線と前記第２の巻線の一方の端子間が接続された接続点が前記コンデンサの一端と接続され、
前記コンデンサの一端がインバータ出力の一端に接続され、前記コンデンサの他端がインバータ出力の他端に接続されることを特徴とするインバータ。
前記インダクタンスは、前記第１の巻線からなる第１のインダクタンスと前記第２の巻線からなる第２のインダクタンスから構成され、前記第１のインダクタンスと前記第２のインダクタンスの結合度が１未満であり、前記第１のインダクタンスには、第１のリーケージインダクタンスが形成され、前記第２のインダクタンスには、第２のリーケージインダクタンスが形成されることを特徴とする請求項１又は２記載のインバータ。
出力電圧の両端に、第２のコンデンサと第１のコンデンサの直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、
前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点との間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの前記第１の巻線と商用電源が直列に接続され、
前記第１の巻線と前記第２の巻線の直列接続点が前記商用電源の一端と接続され、
前記第２のコンデンサと前記第１のコンデンサの接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記商用電源が直列に接続されることを特徴とする整流回路。
出力電圧の両端に、第４のスイッチング素子と第３のスイッチング素子の直列回路と、第２のダイオードと第１のスイッチング素子との直列回路と、第２のスイッチング素子と第１のダイオードの直列回路とが並列に接続され、
前記第４のスイッチング素子と第３のスイッチング素子の接続点と前記第２のダイオードと前記第１のスイッチング素子との接続点の間に、一つの磁芯に巻かれた第１の巻線と第２の巻線とが同相極性で、一方の端子間が接続されたインダクタンスの第１の巻線と商用電源が直列に接続され、
前記インダクタンスの前記第１の巻線と前記第２の巻線の一方の端子間が接続された接続点が前記商用電源の一端と接続され、
前記第４のスイッチング素子と前記第３のスイッチング素子の接続点と前記第２のスイッチング素子と前記第１のダイオードとの接続点との間に、前記第２の巻線と前記商用電源が直列に接続されることを特徴とする整流回路。
前記インダクタンスは、前記第１の巻線からなる第１のインダクタンスと前記第２の巻線からなる第２のインダクタンスから構成され、前記第１のインダクタンスと前記第２のインダクタンスの結合度が１未満であり、前記第１のインダクタンスには、第１のリーケージインダクタンスが形成され、前記第２のインダクタンスには、第２のリーケージインダクタンスが形成されることを特徴とする請求項４又は５に記載の整流回路。