JP2021155322A - 半導体素子用下地基板の製造方法、半導体素子の製造方法、半導体素子用下地基板、半導体素子用エピタキシャル基板、および半導体素子 - Google Patents

Abstract

【課題】特性の優れた半導体素子を実現可能な下地基板およびこれを用いた半導体素子を提供する。【解決手段】半導体素子用下地基板の製造方法が、板状のＺｎドープＧａＮ単結晶を得る単結晶取得工程と、板状のＺｎドープＧａＮ単結晶の少なくとも一方主面にアッシングダメージ層を形成するダメージ層形成工程と、を備え、ダメージ層形成工程においては、一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ２の励起強度にて照射してフォトルミネッセンス測定を行ったときのバンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が１０％以上となるように、一方主面をプラズマアッシングすることによって、アッシングダメージ層を形成する、ようにした。【選択図】図１

Description

本発明は、半導体素子に関し、特に、ＨＥＭＴ（高電子移動度トランジスタ）の下地基板に関する。

１３族窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、１３族窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。

このようなＨＥＭＴは、一般的に、ＧａＮとは異種の材料である半絶縁性ＳｉＣからなるウエハーを、下地基板に用いて作製される。それゆえ、チャネル層のＧａＮと基板のＳｉＣとの格子定数の違いに起因した多数の欠陥がデバイス層に発生し、これに伴う特性の低下が少なからず生じる。

こうした特性の低下を抑制するべく、ＨＥＭＴの下地基板として、結晶性が良い半絶縁性ＧａＮウエハーが求められている。近年、Ｚｎがドープされることにより半絶縁性とされたＧａＮウエハーが、開発されている（例えば、特許文献１参照）。

また、ＧａＮウエハーにＡｌＧａＮ／ＧａＮを含むトランジスタ構造をエピタキシャル成長させると、得られたエピタキシャル膜とＧａＮウエハーとの界面にＳｉが検出されることが、すでに公知である（例えば、非特許文献２参照）。

特許第５０３９８１３号公報

"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 "III-nitride heterostructure field-effect transistors grown on semi-insulating GaN substrate without regrowth interface charge", J.P.Liu, J.-H.Ryou, D.Yoo, Y.Zhang, J.Limb, C.A.Horne, S.-C.Shen, R.D.Dupuis, A.D.Hanser, E.A.Preble, and K.R.Evans, Applied Physics Letters 92, 133513 (2008); doi: 10.1063/1.2906372

特許文献１が開示するような、Ｚｎドープされた半絶縁性ＧａＮウエハーを下地基板とし、デバイス層を１３族窒化物層としてＨＥＭＴを作製した場合、下地基板とデバイス層との格子定数差の問題は生じないため、ＨＥＭＴの特性が向上することが期待される。

しかしながら、半絶縁性ＧａＮウエハーを用いてＨＥＭＴを作製しても、期待される特性が得られないことがある。具体的には、作製したＨＥＭＴのオフ状態において、大きなリーク電流が発生してしまうことがある。

本発明の発明者は、係る課題に対処するべく鋭意検討を進めるなかで、ＨＥＭＴを動作させた時のリーク電流の程度と、該ＨＥＭＴに用いているＧａＮウエハーのフォトルミネッセンススペクトルとの間に、関連性があることを見出し、この点に着目して、本発明に想到するに至った。

本発明は、上記課題に鑑みたものであり、特性の優れた半導体素子を実現可能な下地基板およびこれを用いた半導体素子を提供することを、目的とする。

上記課題を解決するため、本発明の第１の態様は、半導体素子用下地基板の製造方法であって、板状のＺｎドープＧａＮ単結晶を得る単結晶取得工程と、前記板状のＺｎドープＧａＮ単結晶の少なくとも一方主面にアッシングダメージ層を形成するダメージ層形成工程と、を備え、前記ダメージ層形成工程においては、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときのバンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が１０％以上となるように、前記一方主面をプラズマアッシングすることによって、前記アッシングダメージ層を形成する、ことを特徴とする。

本発明の第２の態様は、第１の態様に係る半導体素子用下地基板の製造方法であって、前記ダメージ層形成工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下となるように、前記一方主面側をプラズマアッシングする、ことを特徴とする。

本発明の第３の態様は、第２の態様に係る半導体素子用下地基板の製造方法であって、前記ダメージ層形成工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下となるように、前記一方主面側をプラズマアッシングする、ことを特徴とする。

本発明の第４の態様は、半導体素子用下地基板の製造方法であって、板状のＺｎドープＧａＮ単結晶を得る単結晶取得工程と、前記板状のＺｎドープＧａＮ単結晶の少なくとも一方主面をプラズマアッシングするアッシング工程と、を備え、前記アッシング工程においては、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときのバンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が１０％以上となるように、前記一方主面をプラズマアッシングする、ことを特徴とする。

本発明の第５の態様は、第４の態様に係る半導体素子用下地基板の製造方法であって、前記アッシング工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下となるように、前記一方主面側をプラズマアッシングする、ことを特徴とする。

本発明の第６の態様は、第５の態様に係る半導体素子用下地基板の製造方法であって、前記アッシング工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下となるように、前記一方主面側をプラズマアッシングする、ことを特徴とする。

本発明の第７の態様は、第１ないし第６の態様のいずれかに係る半導体素子用下地基板の製造方法であって、前記単結晶取得工程が、サファイア基板を含む種結晶基板の上にＺｎドープＧａＮ単結晶を成長させる結晶成長工程と、前記ＺｎドープＧａＮ単結晶から前記サファイア基板を剥離する剥離工程と、前記剥離工程により得られた前記ＺｎドープＧａＮ単結晶を板状に加工することにより前記板状のＺｎドープＧａＮ単結晶を得る加工工程と、を備えることを特徴とする。

本発明の第８の態様は、半導体素子の製造方法であって、第１ないし第７の態様のいずれかに係る半導体素子用下地基板の前記一方主面の上にＧａＮからなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上にＩｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層を形成する、バリア層形成工程と、前記バリア層の上に、ゲート電極、ソース電極、およびドレイン電極を形成する、電極形成工程と、を備えることを特徴とする。

本発明の第９の態様は、半導体素子用の下地基板であって、少なくとも一方主面にアッシングダメージ層を備えるＺｎドープＧａＮ単結晶からなり、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときの、バンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が、１０％以上である、ことを特徴とする。

本発明の第１０の態様は、第９の態様に係る半導体素子用下地基板であって、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下である、ことを特徴とする。

本発明の第１１の態様は、第１０の態様に係る半導体素子用下地基板であって、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下である、ことを特徴とする。

本発明の第１２の態様は、半導体素子用のエピタキシャル基板であって、第９ないし第１１の態様のいずれかに係る半導体素子用下地基板である下地基板と、前記下地基板の前記一方主面の上に形成された、ＧａＮからなるチャネル層と、前記チャネル層の上に形成された、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層と、を備えることを特徴とする。

本発明の第１３の態様は、半導体素子であって、下地基板と、前記下地基板の一方主面の上に形成されてなる、ＧａＮからなるチャネル層と、前記チャネル層の上に形成されてなる、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層と、前記バリア層の上に形成されてなる、ゲート電極、ソース電極、およびドレイン電極と、を備え、前記下地基板が、少なくとも前記一方主面にアッシングダメージ層を備え、かつ、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときの、バンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が、１０％以上である、ＺｎドープＧａＮ単結晶基板である、ことを特徴とする。

本発明の第１４の態様は、第１３の態様に係る半導体素子であって、前記下地基板が、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下であるＺｎドープＧａＮ単結晶基板である、ことを特徴とする。

本発明の第１５の態様は、第１４の態様に係る半導体素子であって、前記下地基板が、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下であるＺｎドープＧａＮ単結晶基板である、ことを特徴とする。

本発明の第１ないし第１５の態様によれば、リーク電流が１×１０^−６Ａ／ｍｍ以下にまで低減された半導体素子を実現することができる。

特に、第２、第３、第５、第６、第１０、第１１、第１４、および第１５の態様によれば、ドレイン電流の低下を回避しつつ、リーク電流が１×１０^−６Ａ／ｍｍ以下にまで低減された半導体素子を実現することができる。

特に、第３、第６、第１１、および第１５の態様によれば、ドレイン電流が低下しない範囲でリーク電流が１×１０⁻⁷Ａ／ｍｍ以下にまで低減された半導体素子を、実現することができる。

ＨＥＭＴ素子２０の断面構造を、模式的に示す図である。 下地基板１の作製手順を模式的に示す図である。 サンプルＩＤ７の下地基板１についてのＰＬスペクトルである。

本明細書中に示す周期表の族番号は、１９８９年国際純正応用化学連合会（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｕｎｉｏｎ ｏｆ Ｐｕｒｅ Ａｐｐｌｉｅｄ Ｃｈｅｍｉｓｔｒｙ：ＩＵＰＡＣ）による無機化学命名法改訂版による１〜１８の族番号表示によるものであり、１３族とはアルミニウム（Ａｌ）・ガリウム（Ｇａ）・インジウム（Ｉｎ）等を指し、１４族とは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）等を指し、１５族とは窒素（Ｎ）・リン（Ｐ）・ヒ素（Ａｓ）・アンチモン（Ｓｂ）等を指す。

＜ＨＥＭＴ素子および下地基板＞
図１は、本発明に係る半導体素子の一実施形態としてのＨＥＭＴ素子２０の断面構造を、模式的に示す図である。ＨＥＭＴ素子２０は、本発明に係る半導体素子用エピタキシャル基板の一実施形態としてのＨＥＭＴ素子用のエピタキシャル基板１０を含んで構成される。

エピタキシャル基板１０は、半導体素子用下地基板の一実施形態としての下地基板１と、チャネル層２と、バリア層３とを備える。また、ＨＥＭＴ素子２０は、エピタキシャル基板１０の上に（バリア層３の上に）ソース電極５とドレイン電極６とゲート電極７とを設けたものである。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。

なお、図１においては１つのデバイスチップとしてのＨＥＭＴ素子２０の構造を示しており、実際のＨＥＭＴ素子２０は、いわゆる多数個取りの手法により作製される。すなわち、下地基板１はさらにはエピタキシャル基板１０は、いわゆる母基板としてのウエハーの状態で作製され、係る一のウエハーに二次元的に繰り返される電極パターンを形成した後、これを分断してチップ化することで、多数個のＨＥＭＴ素子２０が作製される。ただし、以下の説明においては、簡単のため、特に断らない限りは、母基板の状態のものも区別せず、単に下地基板１やエピタキシャル基板１０と称し、同一の符号を付すものとする。

下地基板１は、Ｚｎが１×１０^１６ｃｍ^−３以上ドープされた（０００１）面方位のＧａＮ基板であり、室温における比抵抗が１×１０^５Ωｃｍ以上であって半絶縁性を呈する。係る下地基板１は、例えば、フラックス（Ｆｌｕｘ）法によって作製することができる。母基板としての下地基板１のサイズに特に制限はないが、ハンドリング（把持、移動など）の容易さなどを考慮すると、数百μｍ〜数ｍｍ程度の厚みを有するのが好適である。

ただし、下地基板１においては、少なくともその一方主面側の表層部分に、アッシングダメージ層１ｄが形成されてなる。アッシングダメージ層１ｄは、上述のフラックス法およびその後の加工を経て得られた板状のＧａＮ単結晶の少なくとも一方主面に対し、アッシング処理を行うことによって意図的に形成される、極薄のダメージ層である。アッシング処理（プラズマアッシング処理）は、公知のアッシング装置（アッシャー）を用いて行うことが出来る。アッシングダメージ層１ｄはおおよそ１ｎｍ〜３００ｎｍ程度の厚みに形成される。

なお、アッシング処理とは一般に、プラズマ化したガスを照射することにより、半導体におけるレジスト残渣を除去する処理として知られているが、本実施の形態においては、そうした場合と同様に発生させたＡｒプラズマを、板状とされたＧａＮ単結晶の少なくとも一方主面に照射することにより、その表層部分にダメージを与える処理を、指し示すものとする。

下地基板１におけるアッシングダメージ層１ｄの形成の程度は、アッシングダメージ層１ｄが形成されてなる一方主面の側に対し励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射することで得られるフォトルミネッセンス（ＰＬ）スペクトルの、ＧａＮバンド端発光（ピーク波長３６３ｎｍ）の発光強度に対するバンド端より長波長側における発光の発光強度の比によって、相対的に把握することが出来る。以下、係る発光強度の比を単にＰＬ強度比と称する。概略的にいえば、係るＰＬ強度比が大きいほど、アッシングダメージ層１ｄが顕著に形成される傾向がある。

本実施の形態においては、ＰＬ強度比が１０％以上の値となるようにアッシング処理を行った下地基板１を、用いるものとする。その技術的意義については後述する。

チャネル層２は、ＧａＮからなり、下地基板１のアッシングダメージ層１ｄの上に（隣接）形成されてなる層である。チャネル層２は、１００ｎｍ〜３０００ｎｍ程度の厚みに形成される。

また、バリア層３は、チャネル層２の上に形成されてなる層である。バリア層３は、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）なる組成式にて表される１３族窒化物からなる。バリア層３は、３ｎｍ〜５０ｎｍ程度の厚みに形成される。

チャネル層２とバリア層３との間が、ヘテロ接合界面となる。なお、チャネル層２とバリア層３との間に図示しないスペーサ層が設けられる態様であってもよい。スペーサ層は例えば、ＡｌＮにて１ｎｍ〜３ｎｍ程度の厚みに形成される。この場合、チャネル層２とスペーサ層との界面からバリア層３とスペーサ層との界面に至る領域が、ヘテロ接合界面領域となる。

ソース電極５とドレイン電極６とは、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有する金属電極である。ソース電極５とドレイン電極６とは、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層電極として形成されるのが好適である。ソース電極５およびドレイン電極６は、バリア層３との間にオーミック性接触を有してなる。ソース電極５およびドレイン電極６は、真空蒸着法とフォトリソグラフィープロセスとにより形成されるのが好適な一例である。なお、両電極のオーミック性接触を向上させるために、電極形成後、６５０℃〜１０００℃の間の所定温度の窒素ガス雰囲気中において数十秒間の熱処理を施すのが好ましい。

ゲート電極７は、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有する金属電極である。ゲート電極７は、例えば、Ｐｄ／Ａｕからなる多層電極として構成されるのが好適である。ゲート電極７は、バリア層３との間にショットキー性接触を有してなる。ゲート電極７は、真空蒸着法とフォトリソグラフィープロセスとにより形成されるのが好適な一例である。

以上のような構成を有する本実施の形態に係るＨＥＭＴ素子２０においては、上述のように、一方主面側でのＰＬスペクトルにおけるＰＬ強度比が１０％以上である下地基板１が用いられる。係る下地基板１の一方主面にチャネル層２とバリア層３とを含むＨＥＭＴ構造が設けられたＨＥＭＴ素子２０においては、オフ状態におけるリーク電流が１×１０^−６Ａ／ｍｍ以下に低減される。なお、この１×１０^−６Ａ／ｍｍ以下という範囲は、ＨＥＭＴ素子において実用上許容されるリーク電流の範囲である。ＰＬ強度比が大きいほどリーク電流は低減される傾向にある。例えば、当該ＰＬ強度比が２５％以上である下地基板１を用いた場合には、オフ状態におけるリーク電流が１×１０^−７Ａ／ｍｍ以下にまで低減される。

なお、ＰＬ強度比は、アッシング処理の際のＩＣＰパワーとバイアスパワーとを適宜に調整することで、制御可能である。

このように、下地基板１にアッシングダメージ層１ｄを設けることで、リーク電流が低減される理由は、以下のように推察される。

まず、アッシングダメージ層１ｄを備えていない従来のＨＥＭＴ素子の場合、非特許文献２における指摘と同様、ＧａＮウエハーとその上に成膜されたＨＥＭＴ構造などのエピタキシャル膜との界面にＳｉが検出される。係るＳｉは、例えばＭＯＣＶＤ法などによりＨＥＭＴ構造をエピタキシャル形成する際に使用される成膜装置において炉材として用いられている石英（石英部材）に由来するほか、成膜前あるいは成膜中にＧａＮウエハーが例えば大気などの所定の雰囲気に曝露されていた場合には、当該雰囲気中を浮遊するＳｉ系化合物がＧａＮウエハーの表面に付着・吸着したものにも由来する。このＳｉがドーパントとして働くことで、作製したＨＥＭＴ素子のオフ状態でリークが発生するものと考えられている。

これに対し、本実施の形態に係るＨＥＭＴ素子２０の場合、下地基板１のアッシングダメージ層１ｄがアクセプタタイプの不純物準位を形成して自由電子を補償することで、たとえ下地基板１とエピタキシャル膜との界面に上述の石英部材や雰囲気中を浮遊するＳｉ系化合物に由来するＳｉが検出される場合であっても、Ｓｉをドーパントとするリーク電流は低減されるものと考えられる。

ただし、ＰＬ強度比が１０５％を上回る下地基板１を用いる場合、オン状態におけるドレイン電流が低下する。これは、アッシングダメージ層１ｄのダメージの程度が過度に大きくなり、その上に設けるチャネル層２さらにはバリア層３の結晶性が低下するためであると考えられる。それゆえ、好ましくは、ＰＬ強度比が１０％以上で１０５％以下である下地基板１が用いられる。なお、リーク電流の低減が求められる一方で、ドレイン電流を考慮する必要がない場合であれば、ＰＬ強度比が２５％以上の下地基板１を用いる態様であってよい。

より好ましくは、ＨＥＭＴ素子２０には、ＰＬ強度比が２５％以上８０％以下であるように作製した下地基板１を用いる。係る場合、ドレイン電流が低下しない範囲でリーク電流を１×１０^−８Ａ／ｍｍ以下にまで低減することができる。

＜下地基板の作製＞
次に、上述の態様にてアッシングダメージ層１ｄを備える（母基板としての）下地基板１の作製手順について、より詳細に説明する。図２は、係る下地基板１の作製手順を模式的に示す図である。

まず、フラックス法によりＺｎドープＧａＮ単結晶１２０を作製する。そのためには、初めに、図２（ａ）に示すように、作製したい下地基板１の直径と同程度の直径を有するｃ面サファイア基板１０１を用意し、その表面に、図２（ｂ）に示すように、ＭＯＣＶＤ（有機金属化学的気相成長）法にて、４５０℃〜７５０℃の温度にてＧａＮ低温バッファ層１０２を１０ｎｍ〜５０ｎｍ程度の厚みに成膜し、その後、厚さ１μｍ〜１０μｍ程度のＧａＮ薄膜１０３を１０００℃〜１２００℃の温度にてＭＯＣＶＤ法により成膜し、種基板として利用可能なＭＯＣＶＤ−ＧａＮテンプレート１１０を得る。

次に、得られたＭＯＣＶＤ−ＧａＮテンプレート１１０を種基板とし、その一方主面上に、Ｎａフラックス法を用いてＺｎドープＧａＮ単結晶１２０を形成する。

具体的には、まず、図示しないアルミナるつぼ内にＭＯＣＶＤ−ＧａＮテンプレート１１０を載置し、続いて、該アルミナるつぼ内に、金属Ｇａを１０ｇ〜６０ｇ、金属Ｎａを１５ｇ〜９０ｇ、金属Ｚｎを０．１ｇ〜５ｇ、Ｃを１０ｍｇ〜５００ｍｇ、それぞれ充填する。なお、これらの材料の充填量は、最終的に得られる下地基板１におけるＺｎのドープ量が１×１０^１６ｃｍ^−３以上となるように定められる。

係るアルミナるつぼを図示しない加熱炉に入れ、炉内温度を８００℃〜９５０℃とし、炉内圧力を３ＭＰａ〜５ＭＰａとして、２０時間〜４００時間程度加熱し、その後、室温まで冷却する。冷却終了後、アルミナるつぼを炉内から取り出す。そして、ＭＯＣＶＤ−ＧａＮテンプレート１１０の上に３００μｍ〜３０００μｍの厚さで堆積してなる褐色のＺｎドープＧａＮ単結晶１２０の表面を、ダイヤモンド砥粒を用いて研磨し、その表面を平坦化させる。これにより、図２（ｃ）に示すような、サファイア基板１０１上にＺｎドープＧａＮ単結晶１２０が備わるＦｌｕｘ−ＧａＮテンプレートが得られる。

次いで、レーザーリフトオフ法により、Ｆｌｕｘ−ＧａＮテンプレートからサファイア基板１０１を剥離する。これは、図２（ｃ）に示すようにサファイア基板１０１の側からレーザー光ＬＢを０．１ｍｍ／秒〜１００ｍｍ／秒の走査速度で走査しつつ照射することによって、実現される。レーザー光ＬＢとしては、例えば、波長３５５ｎｍのＮｄ：ＹＡＧの３次高調波を用いるのが好適である。係る場合、パルス幅は１ｎｓ〜１０００ｎｓ、パルス周期は１ｋＨｚ〜２００ｋＨｚ程度であればよい。照射に際しては、レーザー光ＬＢを適宜に集光して、光密度を調整するのが好ましい。また、レーザー光ＬＢの照射は、Ｆｌｕｘ−ＧａＮテンプレートをサファイア基板１０１と反対側から３０℃〜６００℃程度の温度で加熱しつつ行うのが好ましい。

レーザーリフトオフ法によって図２（ｄ）に示すようにサファイア基板１０１が分離されることで、ＺｎドープＧａＮ単結晶１２０が得られる。

続いて、図２（ｅ）に示すようにＺｎドープＧａＮ単結晶１２０を所定の厚みのＺｎドープＧａＮ単結晶基板（ＧａＮウェハー）１２１に加工する。係る加工としては、研磨処理が例示される。ただし、フラックス法により成長させたＺｎドープＧａＮ単結晶１２０の厚みが十分に大きい場合や、あるいはさらに、係るＺｎドープＧａＮ単結晶１２０から複数枚のＧａＮウエハー１２１を得ようとする場合には、研削処理によって適宜の厚みとされたＺｎドープＧａＮ単結晶１２０が研磨される態様であってもよい。

ＧａＮウエハー１２１が得られると、その一方主面に対し、アッシング処理を行う。アッシング処理は、図２（ｆ）に示すように、公知のアッシング装置においてＧａＮウエハー１２１の少なくとも一方主面にＡｒのプラズマＰＺを照射することにより行う。その際のＡｒガスの流量は１０ｓｃｃｍ〜１００ｓｃｃｍであればよく、また、圧力は０．１Ｐａ〜１０Ｐａであればよい。

係るアッシング処理によって、図２（ｇ）に示す、一方主面の表層部分にアッシングダメージ層１ｄが形成された、下地基板１が得られる。上述したように、アッシング処理の程度は、ＩＣＰパワーとバイアスパワーとを適宜に調整することで、調整可能であり、かつ、ＰＬ強度比によって相対的に把握可能である。

それゆえ、当該下地基板１を用いて作製したＨＥＭＴ素子２０において、１×１０^−６Ａ／ｍｍ以下というリーク電流を実現するべく、ＰＬ強度比が１０％以上となる下地基板１を作製することも、ＩＣＰパワーとバイアスパワーの組み合わせを適宜の値に調整することにより実現される。

なお、下地基板１上へのチャネル層２およびバリア層３の形成は、例えばＭＯＣＶＤ法によって実現される。ＭＯＣＶＤ法による層形成は、チャネル層２がＧａＮにて形成され、バリア層３がＡｌＧａＮにて形成される場合であれば、Ｇａ、Ａｌについての有機金属（ＭＯ）原料ガス（ＴＭＧ、ＴＭＡ）と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなる公知のＭＯＣＶＤ炉を用い、リアクタ内に載置した下地基板１を所定温度に加熱しつつ、各層に対応した有機金属原料ガスとアンモニアガスとの気相反応によって生成するＧａＮ結晶やＡｌＧａＮ結晶を下地基板１上に順次に堆積させることによって行える。

以上、説明したように、本実施の形態によれば、ＨＥＭＴ素子の下地基板として、ＺｎドープＧａＮ単結晶からなり、かつ、その一方主面にＰＬ強度比が１０％以上となるようにアッシングダメージ層を設けた下地基板を用いることで、ＨＥＭＴ素子におけるリーク電流を低減することが出来る。さらには、ＰＬ強度比が１０５％以下となるようにすることで、ドレイン電流の低下を回避することが出来る。

＜変形例＞
上述の実施の形態においては、ＰＬ強度比を求める際のＰＬ測定に用いるレーザー光を、励起波長が３２５ｎｍで励起強度が８００Ｗ／ｃｍ^２のＨｅ−Ｃｄレーザーであるとしているが、これは必須の態様ではなく、他の励起波長および励起強度のレーザー光を使用し、その際に得られるＰＬスペクトルに基づいてＰＬ強度比の好適な条件範囲を定めることも可能である。ただし、その場合は通常、ＰＬ強度比の好適な条件範囲は、上述の実施の形態とは異なるものとなる。

（実施例１）
下地基板１におけるアッシングダメージ層１ｄの形成条件が異なる１２種類の下地基板１（サンプルＩＤ１〜ＩＤ１２）を作製し、比抵抗値とＰＬ強度比とを求めた。さらに、それぞれの下地基板１を用いてＨＥＭＴ素子２０を作製し、オフ状態のリーク電流と、オン状態のドレイン電流とを測定した。

それぞれの下地基板１の作製には、Ｎａフラックス法を適用した。まず、直径２インチ、厚さ０．４３ｍｍのｃ面サファイア基板１０１の表面に、５５０℃にてＧａＮ低温バッファ層を７０ｎｍ成膜し、その後、厚さ１０μｍのＧａＮ薄膜を１０５０℃にてＭＯＣＶＤ法により成膜し、種基板として利用可能なＭＯＣＶＤ−ＧａＮテンプレートを得た。

ついで、得られたＭＯＣＶＤ−ＧａＮテンプレートを種基板として、Ｎａフラックス法を用いてＺｎドープＧａＮ単結晶層を形成した。その際、アルミナるつぼに充填する材料におけるＺｎの添加量が１．０ｍｏｌ％となるようにした。具体的には、金属Ｇａを４０ｇ、金属Ｎａを３５ｇ、金属Ｚｎを２００ｍｇ、それぞれ充填した。係るアルミナるつぼを加熱炉に入れ、炉内温度を８７０℃とし、炉内圧力を１３ＭＰａとして、約１００時間加熱し、その後、室温まで冷却した。

冷却終了後、アルミナるつぼの中から、褐色のＧａＮの単結晶が堆積しているＭＯＣＶＤ−ＧａＮテンプレートを取り出し、レーザーリフト法でサファイア基板１０１を取り除いた。これにより、ＺｎドープＧａＮ単結晶１２０が得られた。さらに、その表面及び裏面を研磨することで、３００μｍの厚みのＧａＮウエハー１２１を得た。

続いて、未実施の場合も含め、相異なるアッシング条件でＧａＮウエハー１２１の一方主面にアッシング処理を行い、１２種類の下地基板１を得た。アッシング処理には公知のアッシング装置（アッシャー）を用いた。Ａｒ流量は５０ｓｃｃｍ、圧力は１０Ｐａで一定とする一方、ＩＣＰパワーは１００Ｗ、１５０Ｗ、２００Ｗ、３００Ｗ、４００Ｗの５水準とし、バイアスパワーは５０Ｗ、１００Ｗ、２００Ｗ、２５０Ｗ、３００Ｗの５水準とし、両者の組み合わせを１１通りに違えた。

得られたそれぞれの下地基板１について、２重リング法で比抵抗を測定すると、全て１０^６Ω・ｃｍ以上の高い抵抗を示した。これにより、下地基板１は半絶縁性を呈することが確認された。

次に、それぞれの下地基板１に対し、励起波長３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度で照射して、ＰＬ測定を行い、ＰＬスペクトルを取得した。

図３はサンプルＩＤ７の下地基板１についてのＰＬスペクトルである。図３においては、ピーク波長３６３ｎｍのシャープなピークとして現れているＧａＮのバンド端発光と、係るバンド端発光よりも長波長領域に現れているピーク波長約５００ｎｍのブロードなピークの発光とが確認される。他の全ての下地基板１のＰＬスペクトルにおいても、図３と同様の２通りの発光が現れた。

表１に、それぞれの下地基板１（サンプルＩＤ１〜ＩＤ１２）に対するアッシング処理の際のＩＣＰパワーおよびバイアスパワーの値と、ＰＬスペクトルに基づいて算出されるＰＬ強度比の値を、一覧にして示す。

表１からは少なくとも、アッシング処理した下地基板１（サンプルＩＤ２〜１２）においては未処理の下地基板１（サンプルＩＤ１）よりもＰＬ強度比大きくなること、および、ＩＣＰパワーとバイアスパワーの値の組み合わせを違えることによってＰＬ強度比が異なる下地基板１が得られることが、確認される。

次に、それぞれの下地基板１を用いてＨＥＭＴ素子２０を作製した。具体的にはまず、ＭＯＣＶＤ法によって、厚みが１μｍのＧａＮからなるチャネル層２と、厚みが２５ｎｍのＡｌ_０．２Ｇａ_０．８Ｎからなるバリア層３とをこの順に成膜して、（母基板としての）エピタキシャル基板１０を得た。

続いて、バリア層３の上面のソース電極５およびドレイン電極６の形成対象箇所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなるソース電極５およびドレイン電極６の電極パターンを形成した。その後、窒素中で８００℃、３０秒間の熱処理を行った。

続いて、バリア層３の上面のゲート電極７の形成対象個所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｎｉ／Ａｕ（膜厚６ｎｍ／１２ｎｍ）からなるゲート電極７のパターンを形成した。なお、ゲート電極７は、ゲート長を１μｍとし、ゲート幅を１００μｍとした。また、ソース電極５とゲート電極７の間隔は２μｍとし、ゲート電極７とドレイン電極６の間隔を１０μｍとした。

最後に、ダイシングによりチップ化することで、多数個のＨＥＭＴ素子２０を得た。

得られたＨＥＭＴ素子２０に対し、ダイボンディングおよびワイヤボンディングを行ったうえで、ドレイン電圧１００Ｖおよびゲート電圧−８Ｖを印加して、オフ状態とした際のリーク電流を測定した。さらに、ドレイン電圧１０Ｖおよびゲート電圧２Ｖを印加して、オン状態とした際のドレイン電流を測定した。

表１には、それぞれの下地基板１（サンプルＩＤ１〜ＩＤ１２）から作製したＨＥＭＴ素子２０におけるリーク電流とドレイン電流の値についても、併せて示している。

表１からは、下地基板１におけるＰＬ強度が１０％以上である場合にＨＥＭＴ素子２０におけるリーク電流が１×１０^−６Ａ／ｍｍ以下になることが確認される。

また、ＰＬ強度比が１０５％以下の範囲では、ＰＬ強度比が大きくなるにつれてドレイン電流が微減する傾向があるが、ＰＬ強度比が１０５％を超えるとドレイン電流が大きく低下することも、確認される。

（実施例２）
ＰＬスペクトルを得る際の励起強度とＰＬ強度比との関係を確認する実験を行った。具体的には、サンプルＩＤ７の下地基板１を対象に、励起強度を１００Ｗ／ｃｍ^２から１０００Ｗ／ｃｍ^２まで１００Ｗ／ｃｍ^２に違えてＰＬ測定を行い、それぞれについてＰＬ強度比を算出した。

表２に、ＰＬ測定時の励起強度と、得られたＰＬ強度比とを一覧にして示す。

表２からは、同じ下地基板１であっても、励起強度の違いによってＰＬ強度比にも違いが生じることが確認される。このことは、下地基板１の一方主面におけるアッシングダメージ層１ｄの形成の程度をＰＬ強度比に基づいて相対的に比較するには、励起強度を一定とする必要があることを意味している。

１ 下地基板
１ｄ アッシングダメージ層
２ チャネル層
３ バリア層
５ ソース電極
６ ドレイン電極
７ ゲート電極
１０ エピタキシャル基板
２０ ＨＥＭＴ素子
１０１ サファイア基板
１１０ ＭＯＣＶＤ−ＧａＮテンプレート
１２０ ＺｎドープＧａＮ単結晶
１２１ ＺｎドープＧａＮ単結晶基板

Claims (15)

1. 半導体素子用下地基板の製造方法であって、
   板状のＺｎドープＧａＮ単結晶を得る単結晶取得工程と、
   前記板状のＺｎドープＧａＮ単結晶の少なくとも一方主面にアッシングダメージ層を形成するダメージ層形成工程と、
   を備え、
   前記ダメージ層形成工程においては、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときのバンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が１０％以上となるように、前記一方主面をプラズマアッシングすることによって、前記アッシングダメージ層を形成する、
   ことを特徴とする、半導体素子用下地基板の製造方法。
2. 請求項１に記載の半導体素子用下地基板の製造方法であって、
   前記ダメージ層形成工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下となるように、前記一方主面側をプラズマアッシングする、
   ことを特徴とする、半導体素子用下地基板の製造方法。
3. 請求項２に記載の半導体素子用下地基板の製造方法であって、
   前記ダメージ層形成工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下となるように、前記一方主面側をプラズマアッシングする、
   ことを特徴とする、半導体素子用下地基板の製造方法。
4. 半導体素子用下地基板の製造方法であって、
   板状のＺｎドープＧａＮ単結晶を得る単結晶取得工程と、
   前記板状のＺｎドープＧａＮ単結晶の少なくとも一方主面をプラズマアッシングするアッシング工程と、
   を備え、
   前記アッシング工程においては、前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときのバンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が１０％以上となるように、前記一方主面をプラズマアッシングする、
   ことを特徴とする、半導体素子用下地基板の製造方法。
5. 請求項４に記載の半導体素子用下地基板の製造方法であって、
   前記アッシング工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下となるように、前記一方主面側をプラズマアッシングする、
   ことを特徴とする、半導体素子用下地基板の製造方法。
6. 請求項５に記載の半導体素子用下地基板の製造方法であって、
   前記アッシング工程においては、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下となるように、前記一方主面側をプラズマアッシングする、
   ことを特徴とする、半導体素子用下地基板の製造方法。
7. 請求項１ないし請求項６のいずれかに記載の半導体素子用下地基板の製造方法であって、
   前記単結晶取得工程が、
   サファイア基板を含む種結晶基板の上にＺｎドープＧａＮ単結晶を成長させる結晶成長工程と、
   前記ＺｎドープＧａＮ単結晶から前記サファイア基板を剥離する剥離工程と、
   前記剥離工程により得られた前記ＺｎドープＧａＮ単結晶を板状に加工することにより前記板状のＺｎドープＧａＮ単結晶を得る加工工程と、
   を備えることを特徴とする、半導体素子用下地基板の製造方法。
8. 半導体素子の製造方法であって、
   請求項１ないし請求項７のいずれかに記載の半導体素子用下地基板の前記一方主面の上にＧａＮからなるチャネル層を形成するチャネル層形成工程と、
   前記チャネル層の上にＩｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層を形成する、バリア層形成工程と、
   前記バリア層の上に、ゲート電極、ソース電極、およびドレイン電極を形成する、電極形成工程と、
   を備えることを特徴とする、半導体素子の製造方法。
9. 半導体素子用の下地基板であって、
   少なくとも一方主面にアッシングダメージ層を備えるＺｎドープＧａＮ単結晶からなり、
   前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときの、バンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が、１０％以上である、
   ことを特徴とする、半導体素子用下地基板。
10. 請求項９に記載の半導体素子用下地基板であって、
    前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下である、
    ことを特徴とする、半導体素子用下地基板。
11. 請求項１０に記載の半導体素子用下地基板であって、
    前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下である、
    ことを特徴とする、半導体素子用下地基板。
12. 半導体素子用のエピタキシャル基板であって、
    請求項９ないし請求項１１のいずれかに記載の半導体素子用下地基板である下地基板と、
    前記下地基板の前記一方主面の上に形成された、ＧａＮからなるチャネル層と、
    前記チャネル層の上に形成された、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層と、
    を備えることを特徴とする、半導体素子用エピタキシャル基板。
13. 半導体素子であって、
    下地基板と、
    前記下地基板の一方主面の上に形成されてなる、ＧａＮからなるチャネル層と、
    前記チャネル層の上に形成されてなる、Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、０＜ｚ＜１）からなるバリア層と、
    前記バリア層の上に形成されてなる、ゲート電極、ソース電極、およびドレイン電極と、
    を備え、
    前記下地基板が、
    少なくとも前記一方主面にアッシングダメージ層を備え、
    かつ、
    前記一方主面に励起波長が３２５ｎｍのＨｅ−Ｃｄレーザーを８００Ｗ／ｃｍ^２の励起強度にて照射してフォトルミネッセンス測定を行ったときの、バンド端発光の発光強度に対するバンド端より長波長側における発光の発光強度の比が、１０％以上である、
    ＺｎドープＧａＮ単結晶基板である、
    ことを特徴とする、半導体素子。
14. 請求項１３に記載の半導体素子であって、
    前記下地基板が、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が１０５％以下であるＺｎドープＧａＮ単結晶基板である、
    ことを特徴とする、半導体素子。
15. 請求項１４に記載の半導体素子であって、
    前記下地基板が、前記フォトルミネッセンス測定を行ったときの前記発光強度の比が２５％以上８０％以下であるＺｎドープＧａＮ単結晶基板である、
    ことを特徴とする、半導体素子。

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