JP2021144463A - 擬似乱数生成回路装置 - Google Patents
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Abstract
Description
f(x)= x4 + x + 1 (式1)
図3は、第1の実施の形態における擬似乱数生成回路装置の構成例を示す図である。擬似乱数生成回路装置は、擬似乱数生成部P_RDM_GENと、乱数の周期の終わりを検出する周期検出部CYC_DETと、周期検出部が周期終了検出時に生成するルールデータ制御信号CNT_RLDに応答して、新たなルールデータRLDを生成するルールデータ生成部RLD_GENとを有する。擬似乱数生成回路装置には、システムクロックCKと、イネーブル信号ENが与えられる。
クロックCK1に同期して、擬似乱数生成部が、次の乱数値h1〜hnをフリップフロップに格納して現在の乱数値q1〜qnを変更し、クロックCK1の前半サイクル中に、論理回路が現在の乱数値q1〜qnに基づいて次の乱数値h1〜hnを新たに生成する。そこで、図8では、周期検出部の周期チェック部CYC_CHが次の乱数値h1〜hn(0x8)が初期シードs1〜sn(0x8)とマッチしたことを検出し、周期終了トリガ信号TRG_Cを「1」にする。そして、クロックCK1の反転クロック/CK1に同期して、ルールデータ制御信号CNT_RLDが「1」になる。
クロックCK2に同期して、ルールデータ生成部RLD_GENでは、ルールデータ記憶装置12が、CNT_RLD=1によりアンドゲートA4が出力するクロックA4_outに同期して、ルールデータ生成回路10が生成したルールデータをフリップフロップにコピーし、新たなルールデータd1〜dn(0x8)を出力する。そして、擬似乱数生成部P_RDM_GENでは、新たなルールデータd1〜dn (0x8)で構成が変更された論理回路が、現在の乱数値q1〜qn(0x3)から次の乱数値h1〜hn(0xC)を出力する。また、クロックCK2の反転クロック/CK2に同期して周期検出部CYC_DETのフリップフロップFFbが、ルールデータ制御信号CNT_RLDの「1」をラッチしてシード制御信号CNT_SDを「1」にする。
クロックCK3に同期して、擬似乱数生成部は、クロックCK2で新たなルールデータで構成された論理回路が生成した次の乱数値h1〜hn(0xC)を、現在の乱数値q1〜qn(0xC)として出力する。一方、周期検出部CYC_DETでは、アンドゲートA2がシード制御信号CNT_SDの「1」によりクロックCKをシードラッチクロックA2_outとして出力し、初期シード記憶装置SEED_MEMがシードラッチクロックA2_outに同期して現在の乱数値q1〜qn(0xC)を新たなシードs1〜snとして記憶する。つまり、記憶された新たなシードs1〜snは、クロックCK2で論理回路が生成した次の乱数値h1〜hnである。
クロックCK1〜CK3それぞれで、順番に、周期の終わりが検出され、ルールデータが切り替えられ、シードが更新される。そして、クロックCK4以降、新たなルールデータとシードにより擬似乱数生成回路が乱数の生成を継続する。
図9は、第2の実施の形態における擬似乱数生成部P_RDM_GENの構成例を示す図である。図9の擬似乱数生成部は、図5と同様に、n個のセルを有しnビットの乱数を生成する。n個のセルCELL1〜CELLnそれぞれは、自己のセルが保持する現在の乱数値q1〜qnと両隣の2つのセルが保持する現在の乱数値q1〜qnを入力する3入力の論理回路HB_Rと、論理回路HB_Rが出力する次の乱数値h1〜hnをクロックCKに同期して保持するフリップフロップFF1〜FFnを有する。ハイブリッドルール論理回路HB_R、アンドゲートA1などは、図5と同様である。
一方、クロックCK1で周期の終了、収束、オールゼロのいずれかに該当すると、半クロック後、周期検出部は、ルールデータ制御信号CNT_RLDと反転信号INVを共にオン(「1」)にする(S20)。反転信号INVがオンになると、そのクロックサイクルで擬似乱数生成部が次の乱数値の一部のビットを反転しまたは強制的に1にする(S21)。
また、ルールデータ制御信号CNT_RLDがオンになると、次のクロックサイクルCK2で、ルールデータ生成部がルールデータを変更し、変更後のルールデータを擬似乱数生成部に設定する(S22)。これにより、そのクロックサイクルCK2で、新ルールデータで構成が変更された論理回路が、反転信号で一部のビットが反転された次の乱数値h1〜hnを保持したフリップフロップ内の現在の乱数値q1〜qnから、次の乱数値h1〜hnを生成する。
また、周期検出部が、次のクロックサイクルCK3で、前のクロックサイクルCK2で生成された次の乱数値を新たなシードとして記憶する(S23)。
第3の実施の形態では、ルールデータ生成部RLD_GENの構成を一部変更し、ルールデータ制御信号CNT_RLDが「1」になるときに、リングオシレータR_OSCの発振周波数が変更されるようにする。擬似乱数生成部と周期検出部の構成は、第1の実施の形態または第2の実施の形態と同じである。
CELL:セル
HB_R:論理回路、ハイブリッドルール論理回路
h1〜hn:次の乱数値
q1〜qn:現在の乱数値
d1〜dn:ルールデータ
s1〜sn:シード
CK:クロック
EN:イネーブル信号
CYC_DET:周期検出部
CYC_CH:周期チェック部
CNV_CH:収束チェック部
ALZ_CH:オールゼロチェック部
SEED_MEM:初期シード記憶装置
RLD_GEN:ルールデータ生成部
10:ルールデータ生成回路
11:シフトレジスタ
12:ルールデータ記憶装置
クロックCK1に同期して、擬似乱数生成部が、次の乱数値h1〜hnをフリップフロップに格納して現在の乱数値q1〜qnを変更し、クロックCK1の前半サイクル中に、論理回路が現在の乱数値q1〜qnに基づいて次の乱数値h1〜hnを新たに生成する。そこで、図8では、周期検出部の周期チェック部CYC_CHが次の乱数値h1〜hn(0xE)が初期シードs1〜sn(0xE)とマッチしたことを検出し、周期終了トリガ信号TRG_Cを「1」にする。そして、クロックCK1の反転クロック/CK1に同期して、ルールデータ制御信号CNT_RLDが「1」になる。
クロックCK2に同期して、ルールデータ生成部RLD_GENでは、ルールデータ記憶装置12が、CNT_RLD=1によりアンドゲートA4が出力するクロックA4_outに同期して、ルールデータ生成回路10が生成したルールデータをフリップフロップにコピーし、新たなルールデータd1〜dn(0x1)を出力する。そして、擬似乱数生成部P_RDM_GENでは、新たなルールデータd1〜dn (0x1)で構成が変更された論理回路が、現在の乱数値q1〜qn(0xE)から次の乱数値h1〜hn(0xB)を出力する。また、クロックCK2の反転クロック/CK2に同期して周期検出部CYC_DETのフリップフロップFFbが、ルールデータ制御信号CNT_RLDの「1」をラッチしてシード制御信号CNT_SDを「1」にする。
クロックCK3に同期して、擬似乱数生成部は、クロックCK2で新たなルールデータで構成された論理回路が生成した次の乱数値h1〜hn(0xB)を、現在の乱数値q1〜qn(0xB)として出力する。一方、周期検出部CYC_DETでは、アンドゲートA2がシード制御信号CNT_SDの「1」によりクロックCKをシードラッチクロックA2_outとして出力し、初期シード記憶装置SEED_MEMがシードラッチクロックA2_outに同期して現在の乱数値q1〜qn(0xB)を新たなシードs1〜snとして記憶する。つまり、記憶された新たなシードs1〜snは、クロックCK2で論理回路が生成した次の乱数値h1〜hnである。
Claims (7)
- ルールデータに基づいて構成された論理回路が現在の乱数値から次の乱数値を生成する擬似乱数生成部と、
前記擬似乱数生成部が生成した乱数の周期終了をシードに基づいて検出する周期検出部と、
前記周期検出部が前記乱数の周期終了を検出したことを第1のトリガにして、新たなルールデータを生成し、前記新たなルールデータを前記擬似乱数生成部に出力するルールデータ生成部とを有し、
前記周期検出部は、前記新たなルールデータに基づいて構成された新たな論理回路が生成した乱数値を前記シードとして記憶する、擬似乱数生成回路装置。 - 前記周期検出部は、前記新たなルールデータに基づいて構成された新たな論理回路が最初に生成した乱数値を前記シードとして記憶し、前記擬似乱数生成部が生成した乱数値と前記シードとが一致した場合に前記乱数の周期終了を検出する、請求項1に記載の擬似乱数生成回路装置。
- 前記擬似乱数生成部は、
前記論理回路と、
前記論理回路が生成する次の乱数値を反転信号に基づいて反転する反転回路と、
前記論理回路が生成する次の乱数値または前記反転回路によって反転された反転乱数値をラッチするラッチ回路とを有し、
前記周期検出部は、前記次の乱数値が全ビット0か否かを検出するオールゼロチェック部を有し、
前記ルールデータ生成部は、前記オールゼロチェック部が前記次の乱数値が全ビット0であることを検出したことを第2のトリガとして、前記新たなルールデータを生成し、前記新たなルールデータを前記擬似乱数生成部に出力し、
前記周期検出部は、前記第2のトリガが生成されたとき、前記反転信号をアクティブ状態で前記擬似乱数生成部に出力する、請求項1に記載の擬似乱数生成回路装置。 - 前記擬似乱数生成部は、
前記論理回路と、
前記論理回路が生成する次の乱数値を反転信号に基づいて反転する反転回路と、
前記論理回路が生成する次の乱数値または前記反転回路によって反転された反転乱数値をラッチするラッチ回路とを有し、
前記周期検出部は、前記次の乱数値が同じ数に収束したか否かを検出する収束チェック部を有し、
前記ルールデータ生成部は、前記収束チェック部が前記次の乱数値が同じ数に収束したことを検出したことを第3のトリガとして、前記新たなルールデータを生成し、前記新たなルールデータを前記擬似乱数生成部に出力し、
前記周期検出部は、前記第3のトリガが生成されたとき、前記反転信号をアクティブ状態で前記擬似乱数生成部に出力する、請求項1に記載の擬似乱数生成回路装置。 - 前記擬似乱数生成部は、
前記論理回路と、
前記論理回路が生成する次の乱数値を反転信号に基づいて反転する反転回路と、
前記論理回路が生成する次の乱数値または前記反転回路によって反転された反転乱数値をラッチするラッチ回路とを有し、
前記周期検出部は、前記第1のトリガが生成されたとき、前記反転信号をアクティブ状態で前記擬似乱数生成部に出力する、請求項1に記載の擬似乱数生成回路装置。 - 前記擬似乱数生成部は、
前記論理回路と、前記反転回路と、前記ラッチ回路とをそれぞれ有するN(Nは複数)個のセルを有し、
前記N個のセルがそれぞれ1ビットの乱数を生成し、
前記N個のセルの前記反転回路は、前記反転信号と前記次の乱数値を入力とする排他的論理和回路と、前記反転信号と前記次の乱数値を入力とする論理和回路のいずれか一方であり、前記反転回路の少なくとも1つは前記論理和回路である、請求項3乃至4のいずれかに記載の擬似乱数生成回路装置。 - 前記ルールデータ生成部は、
前記第1のトリガが生成されるたびに発振周波数が変更されるリング発振器と、前記リング発振器が出力する時系列ビットを前記ルールデータとして記憶するルールデータ記憶装置とを有する、請求項1に記載の擬似乱数生成回路装置。
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