JP2021129085A - Solar cell - Google Patents
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Abstract
Description
本開示は、太陽電池セルに関し、より詳しくは、半導体ウェーハの裏面側に第1半導体層および第2半導体層が設けられた、いわゆる裏面接合型の太陽電池セルに関する。 The present disclosure relates to a solar cell, and more particularly to a so-called back surface bonded type solar cell in which a first semiconductor layer and a second semiconductor layer are provided on the back surface side of a semiconductor wafer.
従来、半導体ウェーハの裏面側に、n型半導体およびn側電極と、p型半導体およびp側電極とが設けられた裏面接合型の太陽電池セルが提案されている(例えば、特許文献1参照)。この裏面接合型の太陽電池セルによれば、半導体ウェーハの受光面側に電極が存在しないため、受光面側に電極を有する太陽電池セルと比べて太陽光の受光面積が拡大し、発電量を増加させることが可能である。 Conventionally, a back surface bonding type solar cell in which an n-type semiconductor and an n-side electrode and a p-type semiconductor and a p-side electrode are provided on the back surface side of a semiconductor wafer has been proposed (see, for example, Patent Document 1). .. According to this back surface bonded type solar cell, since there is no electrode on the light receiving surface side of the semiconductor wafer, the light receiving area of sunlight is expanded as compared with the solar cell having the electrode on the light receiving surface side, and the amount of power generation is increased. It is possible to increase.
一般的に、裏面接合型の太陽電池セルを含む従来の太陽電池セルは、直列に複数個接続された太陽電池セルのストリングを有する太陽電池モジュールの形態で使用されている。このような太陽電池モジュールでは、複数の太陽電池セルの一部だけが障害物の影に入って遮光され、受光量が減少する場合がある。一部の太陽電池セルが遮光されると、このセルに他のセルの発電により発生した電圧が逆方向電圧として印加される逆バイアス状態となり、遮光された太陽電池セルが発熱する、いわゆるホットスポット現象が発生する可能性がある。 Generally, a conventional solar cell including a back-junction type solar cell is used in the form of a solar cell module having a string of a plurality of solar cells connected in series. In such a solar cell module, only a part of a plurality of solar cell cells may enter the shadow of an obstacle to block light, and the amount of light received may decrease. When some solar cells are shielded from light, the voltage generated by the power generation of other cells is applied to this cell as a reverse bias state, and the shaded solar cells generate heat, so-called hot spots. The phenomenon may occur.
なお、太陽電池モジュールには、ホットスポット現象に対処するため、問題となる太陽電池セルを迂回して電流を流すためのバイパスダイオードが設けられている。バイパスダイオードは、一般的に、直列に接続された所定数の太陽電池セルの単位であるサブストリング毎に設けられる。 The solar cell module is provided with a bypass diode for passing a current by bypassing the problematic solar cell in order to deal with the hot spot phenomenon. Bypass diodes are generally provided for each substring, which is a unit of a predetermined number of solar cells connected in series.
上記のように、太陽電池モジュールにはバイパスダイオードが設けられているが、太陽電池セルに対する影のかかり具合等によってはダイオードに電流が流れず、遮光された太陽電池セルを迂回するバイパス経路が形成されない場合がある。この場合、遮光された太陽電池セルが発熱するホットスポット現象が発生し、当該セルが損傷する、あるいは太陽電池モジュールの他の構成部材が損傷するおそれがある。 As described above, the solar cell module is provided with a bypass diode, but depending on the degree of shadow on the solar cell, current does not flow through the diode, and a bypass path is formed that bypasses the shaded solar cell. It may not be done. In this case, a hot spot phenomenon in which the shaded solar cell generates heat may occur, and the cell may be damaged or other components of the solar cell module may be damaged.
本開示の目的は、ホットスポット現象の発生を抑制できる裏面接合型の太陽電池セルを提供することである。 An object of the present disclosure is to provide a back surface bonded type solar cell capable of suppressing the occurrence of a hot spot phenomenon.
本開示に係る太陽電池セルは、第1の方向および前記第1の方向と交差する第2の方向に沿い、前記第1の方向および前記第2の方向に直交する第3の方向に並ぶ受光面および裏面を有する半導体ウェーハと、前記半導体ウェーハの前記裏面を覆うように前記第1の方向に沿って設けられ、第1導電型の非晶質半導体または多結晶半導体を含む第1半導体層と、前記半導体ウェーハの前記裏面および前記第1半導体層の側面を覆うように前記第1の方向に沿って設けられ、前記第1導電型と異なる第2導電型の非晶質半導体または多結晶半導体を含む第2半導体層と、前記第1半導体層上に設けられた第1電極層と、前記第2半導体層上に設けられた第2電極層とを備え、前記第1半導体層および前記第2半導体層は、前記第2の方向に沿って交互に配置されるように、それぞれ複数設けられ、隣接する前記第1半導体層および前記第2半導体層において、前記第1半導体層の前記第2の方向の中央における、前記第1半導体層と前記第1電極層の界面S1と、前記第2半導体層の前記第2の方向の中央における、前記第2半導体層と前記第2電極層の界面S2との前記第3の方向に沿った距離が15nm以上であり、前記半導体ウェーハの前記裏面から前記界面S1までの前記第3の方向に沿った距離は、前記半導体ウェーハの前記裏面から前記界面S2までの前記第3の方向に沿った距離より長い。 The solar cell according to the present disclosure receives light received along a first direction and a second direction intersecting the first direction, and arranged in a third direction orthogonal to the first direction and the second direction. A semiconductor wafer having a front surface and a back surface, and a first semiconductor layer provided along the first direction so as to cover the back surface of the semiconductor wafer and including a first conductive amorphous semiconductor or a polycrystalline semiconductor. A second conductive type amorphous semiconductor or polycrystalline semiconductor that is provided along the first direction so as to cover the back surface of the semiconductor wafer and the side surface of the first semiconductor layer, and is different from the first conductive type. A second semiconductor layer including the above, a first electrode layer provided on the first semiconductor layer, and a second electrode layer provided on the second semiconductor layer are provided, and the first semiconductor layer and the first semiconductor layer are provided. A plurality of the two semiconductor layers are provided so as to be alternately arranged along the second direction, and in the adjacent first semiconductor layer and the second semiconductor layer, the second semiconductor layer of the first semiconductor layer is provided. The interface S1 between the first semiconductor layer and the first electrode layer at the center of the direction of the above, and the interface between the second semiconductor layer and the second electrode layer at the center of the second semiconductor layer in the second direction. The distance from the back surface of the semiconductor wafer along the third direction to S2 is 15 nm or more, and the distance from the back surface of the semiconductor wafer to the interface S1 along the third direction is the interface from the back surface of the semiconductor wafer. It is longer than the distance along the third direction to S2.
本開示に係る太陽電池セルによれば、ホットスポット現象の発生を抑制することができる。すなわち、本開示に係る太陽電池セルを複数用いて構成される太陽電池モジュールにおいて、複数の太陽電池セルの一部だけが遮光された場合に、当該一部のセルの発熱を抑制することができる。 According to the solar cell according to the present disclosure, the occurrence of the hot spot phenomenon can be suppressed. That is, in the solar cell module configured by using a plurality of solar cells according to the present disclosure, when only a part of the plurality of solar cells is shielded from light, the heat generation of the part of the cells can be suppressed. ..
以下、図面を参照しながら、本開示に係る太陽電池セルの実施形態について詳細に説明する。なお、本開示に係る太陽電池セルは、以下で説明する実施形態に限定されない。また、以下で説明する複数の実施形態および変形例を選択的に組み合わせることは当初から想定されている。実施形態の説明で参照する図面は模式的に記載されたものであり、図面に描画された構成要素の寸法比率などは以下の説明を参酌して判断されるべきである。 Hereinafter, embodiments of the solar cell according to the present disclosure will be described in detail with reference to the drawings. The solar cell according to the present disclosure is not limited to the embodiment described below. Further, it is assumed from the beginning that a plurality of embodiments and modifications described below are selectively combined. The drawings referred to in the description of the embodiments are schematically described, and the dimensional ratios of the components drawn in the drawings should be determined in consideration of the following description.
図1は実施形態の一例である太陽電池セル10の背面図、図2は図1中のAA線断面の一部を示す図である。図1および図2に示すように、太陽電池セル10は、受光面11Aおよび裏面11Bを有する半導体ウェーハ11を備える。また、太陽電池セル10は、半導体ウェーハ11の裏面11Bを覆うように第1の方向αに沿って設けられたn型半導体層20と、半導体ウェーハ11の裏面11Bおよびn型半導体層20の側面S3を覆うように第1の方向αに沿って設けられたp型半導体層30とを備える。そして、n型半導体層20上にはn側電極層23が設けられ、p型半導体層30上にはp側電極層33が設けられている。
FIG. 1 is a rear view of the
太陽電池セル10は、半導体ウェーハ11の裏面11B側のみに電極が設けられた裏面接合型のセルである。半導体ウェーハ11の裏面11Bには、n型半導体層20およびp型半導体層30が、第2の方向βに交互に配置されるように、それぞれ複数設けられている。すなわち、半導体ウェーハ11の裏面11Bには、第1の方向αに延存する帯状のn型半導体層20およびp型半導体層30がストライプ状に形成されている。
The
ここで、第1の方向αおよび第2の方向βとは、半導体ウェーハ11の受光面11Aおよび裏面11Bに沿った方向を意味する。n型半導体層20およびp型半導体層30が延びる方向が第1の方向α、第1の方向αと交差し、n型半導体層20およびp型半導体層30が交互に並ぶ方向が第2の方向βである。本実施形態では、第1の方向αと第2の方向βが実質的に直交している。また、第1の方向αおよび第2の方向βと直交し、受光面11Aおよび裏面11Bが並ぶ方向を第3の方向γとする。
Here, the first direction α and the second direction β mean the directions along the
[半導体ウェーハ11]
半導体ウェーハ11は、例えばシリコン、ガリウム砒素、インジウム燐等の半導体材料を含む基板である。好適な半導体ウェーハ11の一例は、結晶性シリコンウェーハであって、多結晶シリコンウェーハであってもよいが、より好ましくは単結晶シリコンウェーハである。また、半導体ウェーハ11は、p型単結晶シリコンウェーハであってもよいが、本実施形態では、n型ドーパントを含有するn型単結晶シリコンウェーハであるものとして説明する。
[Semiconductor wafer 11]
The
本明細書において、n型ドーパントとは、ドナーとして機能するリン等の不純物を意味する。また、p型ドーパントとは、アクセプターとして機能するボロン等の不純物を意味する。 As used herein, the n-type dopant means an impurity such as phosphorus that functions as a donor. Further, the p-type dopant means an impurity such as boron that functions as an acceptor.
半導体ウェーハ11は、例えば、四隅が斜めにカットされた背面視略正方形状を有する。半導体ウェーハ11の厚みは、特に限定されず、一例としては100μm以上500μm以下である。一般的に、半導体ウェーハ11の受光面11Aには、表面反射を抑制して光の吸収量を増大させるテクスチャ構造(図示せず)が形成されている。テクスチャ構造は、アルカリ性溶液を用いて単結晶シリコンウェーハの(100)面を異方性エッチングすることで形成できる。この場合、半導体ウェーハ11の表面には、(111)面を斜面としたピラミッド形状の表面凹凸構造が形成される。なお、テクスチャ構造は、受光面11Aおよび裏面11Bの両面に形成されていてもよい。
The
[半導体ウェーハ11の受光面11A側の層構造]
半導体ウェーハ11の受光面11Aには、i型非晶質半導体層12および保護層13がこの順で設けられている。i型非晶質半導体層12は、例えば、n型半導体層20より不純物濃度が低いか、実質的に不純物を含有しない非晶質シリコン層であって、パッシベーション層として機能する。i型非晶質半導体層12の第3の方向γの厚みの一例は、1nm以上20nm以下である。以下、特に断らない限り、層の「厚み」とは第3の方向γの厚みを意味する。
[Layer structure on the
The i-type
保護層13は、光透過性の高い材料で構成されることが好ましい。具体例としては、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム等の金属化合物層が挙げられ、中でも窒化ケイ素(以下、「SiN」とする)の層であることが好ましい。保護層13の厚みの一例は、30nm以上300nm以下である。i型非晶質半導体層12と保護層13は、例えば、受光面11Aの周縁部を除く全域に設けられる。
The
[n側電極層23およびp側電極層33]
半導体ウェーハ11の裏面11Bには、上記のように、n型半導体層20を介してn側電極層23が、p型半導体層30を介してp側電極層33がそれぞれ設けられている。n側電極層23はn型領域(n型半導体層20)からキャリアを収集する集電極であり、p側電極層33はp型領域(p型半導体層30)からキャリアを収集する集電極である。
[N-
As described above, the
図1に示すように、n側電極層23は、複数のフィンガー23Aと、複数のフィンガー23Aが接続されるバスバー23Bとを含む。同様に、p側電極層33は、複数のフィンガー33Aと、複数のフィンガー33Aが接続されるバスバー33Bとを含む。複数のフィンガー23A,33Aは、第1の方向αに沿って互いに略平行に延在し、溝15を隔てて互いに噛み合うように背面視櫛歯状に配置されている。
As shown in FIG. 1, the n-
図2に示すように、n側電極層23は、n型半導体層20と接して設けられた透明導電層24と、透明導電層24と接して設けられた金属電極層との積層構造を有する。本実施形態の金属電極層は、透明導電層24側から、シード層25、第1めっき層26、および第2めっき層27が順に積層された構造を有する。同様に、p側電極層33は、p型半導体層30と接して設けられた透明導電層34と、透明導電層34と接して設けられた金属電極層との積層構造を有し、当該金属電極層は、シード層35、第1めっき層36、および第2めっき層37を含む。
As shown in FIG. 2, the n-
透明導電層24,34は、一般的に、酸化インジウム、酸化亜鉛等の金属酸化物に、タングステン、スズ、アンチモン等がドーピングされた透明導電性酸化物(IWO、ITO等)の層である。透明導電層24,34は、例えば、スパッタリングにより成膜される。透明導電層24,34の厚みの一例は、30nm以上300nm以下である。
The transparent
第1めっき層26,36は、例えば、透明導電層24,34上にシード層25,35を成膜した後、電解めっき法により設けられる。第1めっき層26,36の厚みの一例は、5μm以上100μm以下であり、第1めっき層26の厚みは第1めっき層36の厚みより大きくてもよい。シード層25,35と第1めっき層26,36の構成材料は、特に限定されないが、好ましくは銅である。銅を主成分とする第1めっき層26,36の場合、耐食性を向上させるために、最表面にスズを主成分とする第2めっき層27,37を設けることが好ましい。
The first plating layers 26 and 36 are provided by, for example, an electrolytic plating method after forming
なお、太陽電池セル10は、直列に複数個接続された太陽電池セル10のストリングを含む太陽電池モジュールの形態で使用される。太陽電池セル10のストリングは、隣接配置される一方の太陽電池セル10のn側電極層23と、他方の太陽電池セル10のp側電極層33とが帯状の配線材を用いて電気的に接続され、複数の太陽電池セル10が直列接続された構造を有する。一般的に、太陽電池セル10のストリングはサブストリングと呼ばれる複数のクラスタを含み、太陽電池モジュールにはサブストリング毎にバイパスダイオードが設けられている。
The
以下、図3をさらに参照しながら、半導体ウェーハ11の裏面11B側の層構造について、特にn型半導体層20とp型半導体層30の層構造について詳説する。図3は、図2中のB部拡大図である。
Hereinafter, the layer structure on the
図2および図3に示すように、n型半導体層20は半導体ウェーハ11の裏面11Bの第1の領域に設けられ、p型半導体層30は半導体ウェーハ11の裏面11Bの第2の領域に設けられている。n型半導体層20およびp型半導体層30は、例えば、多結晶半導体層であってもよく、非晶質半導体のマトリックス中に単結晶半導体が分散した構造を有していてもよいが、好ましくは非晶質半導体層である。半導体ウェーハ11の裏面11Bに接する各半導体層の面積は互いに同じであってもよいが、本実施形態では、p型半導体層30の面積の方がやや大きくなっている。
As shown in FIGS. 2 and 3, the n-
n型半導体層20とp型半導体層30は、例えば、半導体ウェーハ11の裏面11Bの周縁部を除く全域に設けられる。このため、n型半導体層20の一部とp型半導体層30の一部が重なって隙間なく成膜される。本実施形態では、p型半導体層30の一部が絶縁層14を介してn型半導体層20上に積層され、n型半導体層20上の第2の方向βの両端部は、絶縁層14とp型半導体層30に覆われている。また、n型半導体層20の側面S3は、薄く形成されたp型半導体層30に覆われている。
The n-
絶縁層14は、保護層13と同様に、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム等の金属化合物層であって、中でもSiN層であることが好ましい。絶縁層14の厚みの一例は、30nm以上100nm以下である。絶縁層14の厚みは、例えば、n型半導体層20の厚みより大きく、n側電極層23を構成する透明導電層24の厚みより小さい。
Like the
[n型半導体層20]
n型半導体層20は、透明導電層24と接して設けられた、n型ドーパントを含有するn型非晶質半導体層21と、半導体ウェーハ11と接して設けられたi型非晶質半導体層22との積層構造を有する。換言すると、n型非晶質半導体層21は、i型非晶質半導体層22を介して半導体ウェーハ11の裏面11Bに設けられている。n型非晶質半導体層21およびi型非晶質半導体層22は、非晶質シリコン層であることが好ましい。
[N-type semiconductor layer 20]
The n-
n型非晶質半導体層21は、i型非晶質半導体層22と比較して高濃度のn型ドーパントを含有するn型の高濃度半導体層である。i型非晶質半導体層22は、n型非晶質半導体層21よりn型ドーパント濃度が低いか、n型ドーパントを実質的に含有しない低濃度半導体層である。n型非晶質半導体層21におけるn型ドーパントの濃度は、例えば、1×1019atoms/cm3以上1×1023atoms/cm3以下である。
The n-type
n型非晶質半導体層21の第2の方向βの中央における厚みは、20nm以上50nm以下が好ましく、25nm以上40nm以下がより好ましい。n型非晶質半導体層21の厚みが当該範囲内であれば、光電変換特性等の太陽電池セル10の基本性能を維持しつつ、ホットスポット現象の発生(太陽電池セル10の発熱)を抑制することが容易になる。なお、n型非晶質半導体層21の第2の方向βの両端部における厚みも、中央部と同様の厚みであることが好ましい。i型非晶質半導体層22の厚みは、n型非晶質半導体層21の厚みより小さく、一例としては1nm以上10nm以下、または2nm以上5nm以下である。
The thickness of the n-type
[p型半導体層30]
p型半導体層30は、透明導電層34と接して設けられた、p型ドーパントを含有するp型非晶質半導体層31と、半導体ウェーハ11と接して設けられたi型非晶質半導体層32との積層構造を有する。換言すると、p型非晶質半導体層31は、i型非晶質半導体層32を介して半導体ウェーハ11の裏面11Bに設けられている。p型非晶質半導体層31およびi型非晶質半導体層32は、非晶質シリコン層であることが好ましい。
[P-type semiconductor layer 30]
The p-
p型非晶質半導体層31は、i型非晶質半導体層32と比較して高濃度のp型ドーパントを含有するp型の高濃度半導体層である。i型非晶質半導体層32は、p型非晶質半導体層31よりp型ドーパント濃度が低いか、p型ドーパントを実質的に含有しない低濃度半導体層である。p型非晶質半導体層31におけるp型ドーパントの濃度は、例えば、1×1019atoms/cm3以上1×1023atoms/cm3以下である。
The p-type
p型非晶質半導体層31の第2の方向βの中央における厚みは、5nm以上20nm以下が好ましく、6nm以上15nm以下がより好ましい。p型非晶質半導体層31の厚みが当該範囲内であれば、光電変換特性等の太陽電池セル10の基本性能を維持しつつ、ホットスポット現象の発生を抑制することが容易になる。なお、p型非晶質半導体層31の第2の方向βの両端部における厚みも、中央部と同様の厚みであることが好ましい。i型非晶質半導体層32の厚みは、p型非晶質半導体層31の厚みより小さく、一例としては1nm以上10nm以下である。i型非晶質半導体層32の厚みは、例えば、i型非晶質半導体層22の厚みより大きい。
The thickness of the p-type
[n型半導体層20とp型半導体層30の関係]
n型半導体層20とp型半導体層30は、上記のように、第2の方向βに交互に並んでストライプ状に設けられている。第2の方向βに隣接するn型半導体層20およびp型半導体層30において、半導体ウェーハ11との界面における、n型半導体層20の第2の方向βの長さ(以下、「幅」とする)と、p型半導体層30の幅との和は、0.1mm以上1mm以下であることが好ましい。
[Relationship between n-
As described above, the n-
詳しくは後述するが、太陽電池セル10が逆バイアス状態となった場合、隣接するn型領域とp型領域との間に電流のリーク経路が形成される。このため、n型半導体層20とp型半導体層30の幅の合計を1mm以下と小さくしてファインピッチ化することで、リーク経路を増やすことができる。リーク経路が増えると、太陽電池セル10の発熱を抑制し易くなる。n型半導体層20の幅とp型半導体層30の幅は実質的に同じであってもよく、図3に例示するように、p型半導体層30の幅がn型半導体層20の幅より大きくてもよい。
As will be described in detail later, when the
太陽電池セル10では、隣接するn型半導体層20およびp型半導体層30において、n型半導体層20の第2の方向βの中央における、n型半導体層20とn側電極層23の界面S1と、p型半導体層30の第2の方向βの中央における、p型半導体層30とp側電極層33の界面S2との第3の方向γに沿った距離Dは、15nm以上である。そして、半導体ウェーハ11の裏面11Bから界面S1までの第3の方向γに沿った距離は、半導体ウェーハ11の裏面11Bから界面S2までの第3の方向γに沿った距離より長くなっている。
In the
すなわち、p型半導体層30とp側電極層33の界面S2は、n型半導体層20とn側電極層23の界面S1よりも15nm以上、半導体ウェーハ11の裏面11Bの近くに位置する。本実施形態では、n型非晶質半導体層21と透明導電層24とが接することで、界面S1が形成されている。また、p型非晶質半導体層31と透明導電層34とが接することで、界面S2が形成されている。
That is, the interface S2 between the p-
このような界面S1,S2の関係を満たす場合に、降伏電圧が大きく低下し、遮光等の影響で逆バイアス状態になった太陽電池セル10の発熱を抑制できる。ホットスポット現象の抑制の観点からは、界面S1と界面S2との距離Dの上限値は特に限定されないが、距離Dを所定値以上に長くしてもホットスポット現象の抑制効果はあまり変化しない。
When the relationship between the interfaces S1 and S2 is satisfied, the breakdown voltage is greatly reduced, and the heat generation of the
太陽電池セル10の生産性、光電変換特性等の基本性能を考慮して、より効果的にホットスポット現象を抑制するためには、上記距離Dは100nm以下が好ましく、50nm以下がより好ましく、35nm以下が特に好ましい。距離Dの下限値は、15nmであり、好ましくは16nm、または18nmである。距離Dの好適な範囲の一例は、15nm以上35nm以下、16nm以上30nm以下、または18nm以上30nm以下である。
In consideration of basic performance such as productivity and photoelectric conversion characteristics of the
上述のように、n型半導体層20の厚みは、p型半導体層30の厚みより大きいことが好ましい。また、n型非晶質半導体層21の厚みは、p型非晶質半導体層31の厚みより大きいことが好ましい。この場合、界面S1と界面S2との距離Dを大きくとることが容易になる。なお、図3に示す例では、i型非晶質半導体層22の厚みは、i型非晶質半導体層32の厚みより小さくなっている。
As described above, the thickness of the n-
太陽電池セル10では、第1の方向αに直交する断面(図3に示す断面)において、n型半導体層20とp側電極層33とがp型非晶質半導体層31を介して第2の方向βに対向している。そして、当該対向部分の第3の方向γに沿った長さが、少なくとも15nmである。つまり、第2の方向βにおいて、n型半導体層20の側面S3と、p側電極層33の側面S4とが、p型半導体層30を隔てて15nm以上の長さに亘って対向している。当該対向部分の長さの好適な範囲の一例は、15nm以上35nm以下、16nm以上30nm以下、または18nm以上30nm以下である。なお、側面S3,S4は、第3の方向γに略沿った面であるが、裏面11Bに対して垂直に形成されていなくてもよく、所定の角度で傾斜していてもよい。
In the
p型半導体層30は、上記のように、n型半導体層20の側面S3を覆うように設けられ、n型半導体層20の側面S3とp側電極層33の側面S4との間に介在する側面被覆部38を有する。本実施形態では、n型非晶質半導体層21と、p側電極層33の透明導電層34とが、側面被覆部38を介して第2の方向βに並んでいる。側面被覆部38は、例えば、半導体ウェーハ11の裏面11Bの第2の領域にp型半導体層30を成膜する際、n型非晶質半導体層21の側面S3にも原料ガスが付着することで形成される。
As described above, the p-
側面被覆部38は、n型半導体層20とp側電極層33の電気的接触を防止する役割を果たす。一方、遮光等の影響で逆バイアス状態になった太陽電池セル10において、すなわち太陽電池セル10に所定の逆方向電圧が印加されたときには、p側電極層33からn型半導体層20に電流を流すリーク経路となる。このため、側面被覆部38は、トンネル効果により電流が流れない範囲において、薄く形成されることが好ましい。側面被覆部38の厚みは、例えば、p型半導体層30の第3の方向γの厚みの10%未満である。
The side
側面被覆部38は、半導体ウェーハ11の裏面11Bに接する部分と同様に、p型非晶質半導体層31とi型非晶質半導体層32の積層構造を有する。側面被覆部38において、p型非晶質半導体層31の厚みは、i型非晶質半導体層32の厚みより大きい。なお、側面被覆部38は、n型非晶質半導体層21の側面S3の範囲を超えて絶縁層14の側面も覆っている。
The side
上記構成を備えた太陽電池セル10によれば、p側電極33からn型半導体層20への第2の方向βに沿った電流のリーク経路が形成され、降伏電圧が大きく低下する。このため、複数の太陽電池セル10を用いた太陽電池モジュールにおいて、一部の太陽電池セル10が遮光等の影響で逆バイアス状態になった場合に当該セルの発熱を抑えることができる。本発明者らの検討の結果、上記距離Dを15nm以上とすることにより、ホットスポット現象の発生が特異的に抑制されることが見出された。また、太陽電池セル10によれば、太陽電池モジュールの発電効率を改善することも可能である。
According to the
表1に、n型非晶質半導体層21の厚み(A)およびp型非晶質半導体層31の厚み(B)を変えて、図3に示す距離Dを変化させたときの暗状態における太陽電池セル10のIV特性(−2A時の平均電圧)を示す。太陽電池セル10のIV特性において、−2A時の平均電圧は、太陽電池セル10に逆バイアス電圧を印加して、2Aの電流が逆方向に流れるときの電圧の平均値を示す。逆方向の電流を流すのに必要な電圧が低いと、ホットスポット現象の発生を抑制される。なお、i型非晶質半導体層22の厚みは5nm、i型非晶質半導体層32の厚みは5nmとした。表1に示すように、−2A時の平均電圧は距離Dが15nm以上のときに大きく変化し、具体的には、距離Dが12nmから18nmの間で大きく変化する。
[表1]
Table 1 shows the dark state when the thickness (A) of the n-type
[Table 1]
図8に、比較として、従来の太陽電池セル100の断面構造を示す。太陽電池セル100では、n型半導体層120(n型非晶質半導体層121およびi型非晶質半導体層122)の厚みが、p型半導体層130(p型非晶質半導体層131およびi型非晶質半導体層132)の厚みより大きくなっている。そして、n型半導体層120とn側電極層123の界面105と、p型半導体層130とp側電極層133の界面106との第3の方向γに沿った距離が短く、界面105が界面106よりも半導体ウェーハ11の裏面11B側に位置する。
FIG. 8 shows a cross-sectional structure of the conventional
この場合、p側電極133の第2の方向βには絶縁層14が存在し、太陽電池セル10のような第2の方向βに沿ったリーク経路が形成されない。ゆえに、太陽電池セル100は、太陽電池セル10と比較すると、降伏電圧が高くなり、遮光等の影響で逆バイアス状態になった場合の発熱量が多くなると考えられる。
In this case, the insulating
図4は、上記実施形態の変形例を示す図である。図4に例示する形態では、半導体ウェーハ11Xの裏面11BXに凹凸が形成され、半導体ウェーハ11Xのn型半導体層20X(n型非晶質半導体層21Xおよびi型非晶質半導体層22X)が設けられる領域の厚みが、半導体ウェーハ11Xのp型半導体層30X(p型非晶質半導体層31Xおよびi型非晶質半導体層32X)が設けられる領域の厚みより大きくなっている点で、図3に例示する形態と異なる。p型半導体層30Xは、裏面11BXの凹部に設けられている。裏面11BXの凹部は、例えば、裏面11BXのエッチングにより形成される。
FIG. 4 is a diagram showing a modified example of the above embodiment. In the embodiment illustrated in FIG. 4, unevenness is formed on the back surface 11BX of the
図4に例示する形態においても、n型半導体層20Xとn側電極層23Xの界面S1Xと、p型半導体層30Xとp側電極層33Xの界面S2Xとの第3の方向γに沿った距離DXは、少なくとも15nmである。そして、界面S2Xは、界面S1Xよりも15nm以上、半導体ウェーハ11Xの裏面11BXの近くに位置する。図4に示す例では、裏面11BXの凹部の深さよりもp型半導体層30Xの厚みが大きく、界面S2Xは、n型非晶質半導体層21Xとi型非晶質半導体層22Xの界面よりも裏側に位置する。
Also in the embodiment illustrated in FIG. 4, the distance between the interface S1X between the n-
n型半導体層20Xの厚みは、p型半導体層30Xの厚みより大きく、距離DXの好適な範囲の一例は、15nm以上35nm以下、16nm以上30nm以下、または18nm以上30nm以下である。また、第1の方向αに直交する断面において、n型半導体層20Xとp側電極層33Xとがp型非晶質半導体層31Xを介して第2の方向βに対向し、当該対向部分の第3の方向γに沿った長さが15nm以上である。図4に例示する形態においても、遮光等の影響で逆バイアス状態になった太陽電池セル10の発熱が抑えられ、ホットスポット現象の発生を抑制できる。
The thickness of the n-
以下、図5〜図7を参照しながら、上記構成を備えた太陽電池セル10の製造方法の一例について説明する。図5〜図7は、太陽電池セル10の製造過程における層構造を示す断面図である。ここでは、非晶質半導体層を非晶質シリコン層、保護層13および絶縁層14をSiN層として説明する。
Hereinafter, an example of a method for manufacturing the
図5に示すように、まず、半導体ウェーハ11の受光面11A上に、i型非晶質半導体層12、保護層13をこの順に成膜し、裏面11B上に、n型半導体層20(i型非晶質半導体層22およびn型非晶質半導体層21)、絶縁層14をこの順に成膜する。i型非晶質半導体層12および保護層13は、受光面11Aの周縁部を除く全域に設けられる。他方、n型半導体層20および絶縁層14は、裏面11Bの周縁部を除く全域に成膜された後、エッチングによりパターニングされ、裏面11Bの一部(第1の領域)に設けられる。
As shown in FIG. 5, first, the i-type
n型半導体層20等の上記各層は、清浄な半導体ウェーハ11を真空チャンバ内に設置し、プラズマCVD法またはスパッタリング法により成膜される。半導体ウェーハ11には、n型単結晶シリコンウェーハが用いられる。n型単結晶シリコンウェーハの少なくとも受光面11Aとなる表面には、テクスチャ構造を形成することが好ましい。
Each of the above layers, such as the n-
CVDによるi型非晶質半導体層12,22の成膜には、例えば、シランガスを水素で希釈した原料ガスを使用する。n型非晶質半導体層21の場合は、例えば、シランにホスフィンを添加し、水素で希釈した原料ガスを使用する。水素希釈率を制御することで、膜質を変化させることができる。また、ホスフィンの混合濃度を制御することで、n型ドーパントの濃度を変化させることができる。CVDによる保護層13、絶縁層14の成膜には、例えばシラン/アンモニア、またはシラン/窒素の混合ガスを使用する。
For the film formation of the i-type amorphous semiconductor layers 12 and 22 by CVD, for example, a raw material gas obtained by diluting silane gas with hydrogen is used. In the case of the n-type
n型半導体層20および絶縁層14のパターニングは、従来公知の方向、例えばフォトリソプロセスを用いて行うことができる。このパターニングにより、半導体ウェーハ11の裏面11Bの一部である第2の領域が露出するが、この領域には後工程でp型半導体層30が成膜される。絶縁層14は、例えば、フッ酸を用いてエッチングできる。絶縁層14のエッチング終了後、レジスト膜を除去し、パターニングされた絶縁層14をマスクとして、露出しているn型半導体層20を水酸化ナトリウム水溶液等のアルカリ性溶液を用いてエッチング除去する。
The patterning of the n-
次に、図6に示すように、半導体ウェーハ11の裏面11B上にp型半導体層30(p型非晶質半導体層31およびi型非晶質半導体層32)を成膜する。具体的には、p型半導体層30を裏面11Bの第2の領域および絶縁層14上に成膜した後、p型半導体層30の一部をエッチング除去してパターニングする。これにより、p型半導体層30は、裏面11Bの第2の領域およびn型半導体層20の第2の方向βの両端部を覆うように設けられる。p型半導体層30は、n型半導体層20と同様に、CVDによって成膜できる。CVDによるp型非晶質半導体層31の成膜には、例えば、ジボランをドーピングガスとして使用する。
Next, as shown in FIG. 6, a p-type semiconductor layer 30 (p-type
p型半導体層30は、上記距離Dが15nm以上となるように、n型半導体層20よりも薄く形成される。このとき、p型半導体層30は、半導体ウェーハ11の裏面11Bの第2の領域に成膜されると共に、n型半導体層20の側面S3にも成膜される。これにより、n型半導体層20の側面S3を覆う側面被覆部38が形成される。そして、後工程で透明導電層34を設けることで、第2の方向βにおいて、n型非晶質半導体層21の側面S3と、透明導電層34の側面S4とが、p型半導体層30を介して対向する層構造が形成される。
The p-
絶縁層14のうち、p型半導体層30のパターニングにより露出した部分は、エッチングにより除去される。これにより、n型半導体層20の第2の方向βの両端部を除く部分が露出してn型半導体層20とn側電極層23とのコンタクトが可能となる。絶縁層14のエッチングは、パターニングされたp型半導体層30をマスクとして行う。
Of the insulating
次に、図7に示すように、n型半導体層20およびp型半導体層30の全体を覆うように透明導電層40を成膜する。透明導電層40は、後工程でパターニングされ、透明導電層24,34に分離される。透明導電層40は、例えば、スパッタリング法により成膜できる。透明導電層40上には、図示しない金属電極層が成膜される。金属電極層は、例えば、シード層、第1めっき層、および第2めっき層からなる積層構造を有し、電解めっき法により成膜される。
Next, as shown in FIG. 7, a transparent
n側電極層23およびp側電極層33は、透明導電層40の全体を覆う金属電極層を形成した後、透明導電層40および金属電極層の溝15となる部分をエッチング除去することにより形成される。金属電極層のエッチングには、例えば、塩化第二鉄水溶液を用いる。透明導電層40のエッチングは、パターニングされた金属電極層をマスクとして行う。透明導電層40のエッチングには、例えば塩酸、シュウ酸、またはこれらの混合液を用いる。
The n-
上記の電極形成プロセスによれば、例えば、透明導電層24,34およびシード層25,35を形成してから第1めっき層26,36を形成するプロセスに比べて、溝15を細線化することができる。つまり、第2の方向βへのめっき層の成長を考慮して透明導電層24,34の間隔を広く設定する必要がなく、n型領域およびp型領域のファインピッチ化に有利であり、ひいてはホットスポット現象の抑制にも寄与する。
According to the electrode forming process described above, the
なお、上記実施形態は、本開示の目的を損なわない範囲で適宜設計変更できる。例えば、上記実施形態では、複数のフィンガー23A,33B、およびバスバー23B,33Bを含む電極を例示したが、電極はバスバーを有さず、複数のフィンガーのみで構成されていてもよい。また、それぞれ2層構造のn型半導体層20およびp型半導体層30を例示したが、これらは単層または3層以上の層構造とすることも可能である。
The design of the above embodiment can be appropriately changed as long as the object of the present disclosure is not impaired. For example, in the above embodiment, an electrode including a plurality of
10 太陽電池セル、11 半導体ウェーハ、11A 受光面、11B 裏面、12,22,32 i型非晶質半導体層、13 保護層、14 絶縁層、15 溝、20 n型半導体層、21 n型非晶質半導体層、23 n側電極層、23A,33A フィンガー、23B,33B バスバー、24,34,40 透明導電層、25,35 シード層、26,36 第1めっき層、27,37 第2めっき層、30 p型半導体層、31 p型非晶質半導体層、33 p側電極層、38 側面被覆部、S1,S2 界面、S3,S4 側面 10 Solar cell, 11 Semiconductor wafer, 11A light receiving surface, 11B back surface, 12, 22, 32 i-type amorphous semiconductor layer, 13 protective layer, 14 insulating layer, 15 grooves, 20 n-type semiconductor layer, 21 n-type non- Crystalline semiconductor layer, 23n side electrode layer, 23A, 33A finger, 23B, 33B bus bar, 24,34,40 transparent conductive layer, 25,35 seed layer, 26,36 first plating layer, 27,37 second plating Layer, 30p type semiconductor layer, 31p type amorphous semiconductor layer, 33p side electrode layer, 38 side covering, S1, S2 interface, S3, S4 side surface
Claims (8)
前記半導体ウェーハの前記裏面を覆うように前記第1の方向に沿って設けられ、第1導電型の非晶質半導体または多結晶半導体を含む第1半導体層と、
前記半導体ウェーハの前記裏面および前記第1半導体層の側面を覆うように前記第1の方向に沿って設けられ、前記第1導電型と異なる第2導電型の非晶質半導体または多結晶半導体を含む第2半導体層と、
前記第1半導体層上に設けられた第1電極層と、
前記第2半導体層上に設けられた第2電極層と、
を備え、
前記第1半導体層および前記第2半導体層は、前記第2の方向に交互に配置されるように、それぞれ複数設けられ、
隣接する前記第1半導体層および前記第2半導体層において、
前記第1半導体層の前記第2の方向の中央における、前記第1半導体層と前記第1電極層の界面S1と、前記第2半導体層の前記第2の方向の中央における、前記第2半導体層と前記第2電極層の界面S2との前記第3の方向に沿った距離が15nm以上であり、
前記半導体ウェーハの前記裏面から前記界面S1までの前記第3の方向に沿った距離は、前記半導体ウェーハの前記裏面から前記界面S2までの前記第3の方向に沿った距離より長い、太陽電池セル。 A semiconductor wafer having a light receiving surface and a back surface aligned in a first direction and a second direction intersecting the first direction and aligned in a third direction orthogonal to the first direction and the second direction.
A first semiconductor layer provided along the first direction so as to cover the back surface of the semiconductor wafer and including a first conductive amorphous semiconductor or polycrystalline semiconductor, and a first semiconductor layer.
A second conductive type amorphous semiconductor or polycrystalline semiconductor provided along the first direction so as to cover the back surface of the semiconductor wafer and the side surface of the first semiconductor layer, and different from the first conductive type. The second semiconductor layer including
The first electrode layer provided on the first semiconductor layer and
The second electrode layer provided on the second semiconductor layer and
With
A plurality of the first semiconductor layer and the second semiconductor layer are provided so as to be alternately arranged in the second direction.
In the adjacent first semiconductor layer and the second semiconductor layer,
The second semiconductor at the center of the first semiconductor layer in the second direction, at the interface S1 between the first semiconductor layer and the first electrode layer, and at the center of the second semiconductor layer in the second direction. The distance between the layer and the interface S2 of the second electrode layer along the third direction is 15 nm or more.
The distance from the back surface of the semiconductor wafer to the interface S1 along the third direction is longer than the distance from the back surface of the semiconductor wafer to the interface S2 along the third direction. ..
前記第2半導体層の前記第2の方向の中央における、前記第3の方向の厚みは、5nm以上20nm以下である、請求項3に記載の太陽電池セル。 The thickness of the first semiconductor layer in the center of the second direction in the third direction is 20 nm or more and 50 nm or less.
The solar cell according to claim 3, wherein the thickness of the second semiconductor layer in the center of the second direction in the third direction is 5 nm or more and 20 nm or less.
前記第2電極層は、前記第2半導体層と接して設けられた第2透明導電層と、前記第2透明導電層と接して設けられた第2金属電極層との積層構造を有する、請求項1〜5のいずれか一項に記載の太陽電池セル。 The first electrode layer has a laminated structure of a first transparent conductive layer provided in contact with the first semiconductor layer and a first metal electrode layer provided in contact with the first transparent conductive layer.
The second electrode layer has a laminated structure of a second transparent conductive layer provided in contact with the second semiconductor layer and a second metal electrode layer provided in contact with the second transparent conductive layer. Item 2. The solar cell according to any one of Items 1 to 5.
前記第2半導体層は、前記第2透明導電層と接して設けられた、前記第2導電型の不純物を含有する第2高濃度半導体層と、前記半導体ウェーハと接して設けられた、前記第2高濃度半導体層より不純物濃度が低いか、不純物を含有しない第2低濃度半導体層との積層構造を有する、請求項6に記載の太陽電池セル。 The first semiconductor layer is a first high-concentration semiconductor layer containing the first conductive type impurities provided in contact with the first transparent conductive layer, and the first semiconductor layer provided in contact with the semiconductor wafer. 1 It has a laminated structure with a first low-concentration semiconductor layer that has a lower impurity concentration than the high-concentration semiconductor layer or does not contain impurities.
The second semiconductor layer is provided in contact with the second transparent conductive layer, the second high-concentration semiconductor layer containing the second conductive type impurities, and the second semiconductor layer, which is provided in contact with the semiconductor wafer. 2. The solar cell according to claim 6, which has a laminated structure with a second low-concentration semiconductor layer having a lower impurity concentration than the high-concentration semiconductor layer or containing no impurities.
前記半導体ウェーハの前記第1半導体層が設けられる領域の厚みは、前記半導体ウェーハの前記第2半導体層が設けられる領域の厚みより大きい、請求項1〜7のいずれか一項に記載の太陽電池セル。 Concavities and convexities are formed on the back surface of the semiconductor wafer.
The solar cell according to any one of claims 1 to 7, wherein the thickness of the region where the first semiconductor layer is provided on the semiconductor wafer is larger than the thickness of the region where the second semiconductor layer is provided on the semiconductor wafer. cell.
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