JP2021090184A - 自己補正式Ｓｏｃ - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 230000015654 memory Effects 0.000 claims abstract description 4
- 230000006870 function Effects 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 claims description 48
- 238000012937 correction Methods 0.000 claims description 42
- 230000010355 oscillation Effects 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 23
- 230000008569 process Effects 0.000 abstract description 22
- 125000004122 cyclic group Chemical group 0.000 abstract 2
- 238000013461 design Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011002 quantification Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
【課題】自己補正式Ｓｏｃを提供する。前記自己補正式Ｓｏｃは、面積が小さいＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のより大きい静電容量値及び電気抵抗値と、より小さい静電容量値及び電気抵抗値とを組み合わせることで、プロセスドリフトの問題を避けて、回路の動作範囲を増やすと共に必要なチップ面積を低減できる。【解決手段】本発明の自己補正式Ｓｏｃは、半導体基板、少なくとも１つのＳＩＰ回路、サイクル発振器、及び制御回路を有する。前記ＳＩＰ回路は、複数のＤＲＡＭ、補正回路、及び機能性回路を有する。各ＤＲＡＭは粗調整静電容量値及び粗調整電気抵抗値を有する。補正回路は微調整静電容量値、及び微調整電気抵抗値を有する。サイクル発振器は、発振クロック信号を制御回路に転送し、粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択して機能性回路に提供することで、機能パラメータを調整する。【選択図】図２
Description
本発明はＳｏｃ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）、特に自己補正式Ｓｏｃに関する。
チップの製造において、異なるウエハ又はウエハの位置によって、各チップにはプロセスドリフト（ｐｒｏｃｅｓｓ ｄｒｉｆｔ）の現象が生じる。そのため、アナログ及びＲＦ（Ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）回路の設計において、大量の抵抗、コンデンサ、及びインダクタンス素子を含む。さらに、プロセスドリフトを避けるために、各ＳＩＰ（Ｓｉｌｉｃｏｎ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）の設計において、様々な補正メカニズムを追加する。最も見られるのは、抵抗及びコンデンサを利用して回路の動作範囲を増やして、回路特性がドリフトしたとしても、補正メカニズムによって元の特性に調整する。
例えば、ＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）システムにおいて、リーダがその自身のアンテナによって変調信号を発信した後、信号受信器が、リーダのアンテナと同じ共振周波数を有するアンテナを利用して前記変調信号を受信して復調する。しかしながら、信号受信器のインダクタンス及び静電容量値の誤差によって、信号受信器のアンテナの共振周波数とリーダのアンテナの共振周波数との間に誤差が生じ、ＲＦＩＤシステムの作動距離が短くなる場合がある。そのため、集積回路のプロセスドリフト現象があるため、信号受信器の設計者は、動作良好な信号受信器を設計し難い。その設計において、抵抗及びコンデンサ素子が広いチップ面積を占めるため、製造コストの向上となる。そのため、１つの重要な課題としては、コストを削減しながら適切な回路性能を維持することである。
本発明は、上記課題を鑑みて、従来課題を解決するための自己補正式Ｓｏｃを提供する。
本発明の主な目的は自己補正式Ｓｏｃを提供する。前記自己補正式Ｓｏｃは、面積が小さいＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のより大きい静電容量値及び電気抵抗値と、より小さい静電容量値及び電気抵抗値とを組み合わせることで、プロセスドリフトの問題を避けて、回路の動作範囲を増やすと共に必要なチップ面積を低減できる。
上記目的を達成するために、本発明は自己補正式Ｓｏｃを提供する。前記自己補正式Ｓｏｃは、半導体基板、少なくとも１つのＳＩＰ回路、サイクル発振器、及び制御回路を有する。前記ＳＩＰは、複数のＤＲＡＭ、補正回路、及び機能性回路を有する。全てのＤＲＡＭは、半導体基板に設けられ、粗調整静電容量値及び粗調整電気抵抗値を有する。補正回路は、半導体基板に設けられ、複数の微調整静電容量値及び複数の微調整電気抵抗値を有する。機能性回路は、半導体基板に設けられ、全てのＤＲＡＭ及び補正回路に電気接続され、且つ機能パラメータを有する。サイクル発振器は、半導体基板に設けられ、設定期間内に発振クロック信号を生成する。制御回路は、半導体基板に設けられ、サイクル発振器、全てのＤＲＡＭ、及び補正回路に電気接続され、発振クロック信号を受信し、発振クロック信号のパルス（ｐｕｌｓｅ）数を計算する。パルス数が既定値より大きい又は小さい場合、制御回路は、パルス数及び既定値に基づいて、全てのＤＲＡＭ及び補正回路を制御し、粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択して機能性回路に提供する。機能性回路は、選択された粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値に基づいて、機能パラメータを調整する。
本発明の実施例において、各ＤＲＡＭは、垂直抵抗器、第１トランジスタスイッチ、及び垂直コンデンサを更に有する。垂直抵抗器は、半導体基板に設けられ、粗調整電気抵抗値を有する。第１トランジスタスイッチは、半導体基板に設けられ、制御回路に電気接続される第１制御電極、垂直抵抗器を介して機能性回路に電気接続される第１接続電極、及び第２接続電極を有する。垂直コンデンサは、半導体基板に設けられ、第２接続電極及び電圧端子に電気接続され、粗調整静電容量値を有する。制御回路によって第１トランジスタスイッチをＯＮする場合、機能性回路は、垂直抵抗器の粗調整電気抵抗値及び垂直コンデンサの粗調整静電容量値に基づいて機能パラメータを調整する。
本発明の実施例において、補正回路は、複数の補正器を更に有する。前記複数の補正器は、半導体基板に設けられ、それぞれ全ての微調整静電容量値及び全ての微調整電気抵抗値を有し、且つ制御回路及び機能性回路に電気接続される。パルス数が既定値より大きい又は小さい場合、制御回路は、パルス数及び既定値に基づいて全ての補正器を制御して、微調整静電容量値及び微調整電気抵抗値を選択する。
本発明の実施例において、各補正器は、第２トランジスタスイッチ、水平抵抗器、及び水平コンデンサを更に有する。第２トランジスタスイッチは、半導体基板に設けられ、制御回路に電気接続される第２制御電極、機能性回路に電気接続される第３接続電極、及び第４接続電極を有する。水平抵抗器は、前記半導体基板に設けられ、微調整電気抵抗値を有し、電圧端子に接続され、且つ水平コンデンサに電気直列接続される。水平コンデンサは、前記半導体基板に設けられ、前記微調整静電容量値を有し、前記第２トランジスタスイッチの前記第４接続電極に電気接続される。制御回路によって第２トランジスタスイッチをＯＮする場合、機能性回路は、水平抵抗器の微調整電気抵抗値及び水平コンデンサの微調整静電容量値に基づいて機能パラメータを調整する。
本発明の実施例において、制御回路は、カウンター及びデコーダを更に有する。前記カウンターは、半導体基板に設けられ、サイクル発振器に電気接続され、発振クロック信号を受信し、設定期間内にパルスの上端又は下端に基づいてパルス数を計算することで、１組のデジタル値を生成する。デコーダは、半導体基板に設けられ、前記カウンター、全てのＤＲＡＭ、及び補正回路に電気接続され、前記１組のデジタル値を受信し、前記１組のデジタル値及び既定値に基づいて全てのＤＲＡＭ及び補正回路を制御し、粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択して機能性回路に提供する。
本発明の実施例において、カウンターはシフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）である。本発明の実施例において、サイクル発振器は更に参考クロック信号を受信する。設定期間は参考クロック信号の周期である。発振周波数は参考クロック信号の参考周波数より大きい。
本発明の実施例において、サイクル発振器は、更に参考クロック信号を生成する水晶振動子に電気接続される。
本発明の実施例において、パルス数が既定値より小さい場合、制御回路及び機能性回路によって機能パラメータを低下させ、パルス数が既定値より大きい場合、制御回路及び機能性回路によって機能パラメータを向上させる。
本発明の実施例において、粗調整静電容量値及び粗調整電気抵抗値から第１時間定数を形成し、微調整静電容量値及び微調整電気抵抗値から第２時間定数を形成し、第１時間定数を第２時間定数で割った数値が１０以上である。
本発明の実施例において、機能性回路はアナログ回路、ＲＦ回路、デジタル回路、プロセッサー、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はフラッシュメモリである。
以下、好ましい実施例及び図面を開示しながら本発明の構造的な特?及びその効果を説明する。
以下、図面を開示しながら本発明の実施例を説明する。図面及び明細書において、同じ符号は同じ又は類似な部材を示す。図面において、簡単化又は表示の便宜上で、その形状及び厚さを拡大して表示する場合もある。留意すべきことは、図面に開示されていない、又は明細書に記載されていない素子は、当業者が自明であるものである。当業者は、本発明の内容に基づいて様々な変更、改良を行うことができる。
素子が「…上に」と記載する場合、前記素子がそのまま他の素子上にあること、又は他の素子が両者の間に存在することを示す。逆に、素子が「そのまま…もう１つ素子に」と記載する場合、他の素子が両者の間に存在しないことを示す。本明細書において、「及び／又は」は、関連項目における１つのもの、又は複数のもののすべての可能な組み合わせを示す。
本明細書において、「１つの実施例」又は「実施例」等は、少なくとも１つの実施例に関する特定な素子、構造又は特徴を示す。そのため、本明細書に記載の「１つの実施例」又は「実施例」の文言は、同じ実施例に対することとは限らない。なお、１つの又は複数の実施例に記載の特定な部材、構造、及び特?を適切に組み合わせることができる。
図１、図２及び図３を参照しながら本発明の自己補正式Ｓｏｃの実施例を説明する。前記実施例において、自己補正式Ｓｏｃは、半導体基板１０、少なくとも１つのＳＩＰ回路１５、サイクル発振器１６、及び制御回路１８を有する。前記ＳＩＰ回路１５は、複数のＤＲＡＭ１２、補正回路１３、及び機能性回路１４を有する。ＳＩＰ回路１５の数が複数であってもよい。各ＳＩＰ回路１５は、複数のＤＲＡＭ１２、補正回路１３、及び機能性回路１４を有する。前記実施例において、ＳＩＰ回路１５の数は例示である。ＳＩＰ回路１５は、アナログ回路、ＲＦ回路、デジタル回路、プロセッサー、ＳＲＡＭ又はフラッシュメモリであってもよい。サイクル発振器１６はリング発振器であってもよい。しかしながら、本発明は、それらに限定されない。具体的には、入力出力ポート（Ｉ／Ｏｐｏｒｔ）と、全てのＤＲＡＭ１２、補正回路１３及び機能性回路１４を有するＳＩＰ回路１５と、サイクル発振器１６と、制御回路１８とは、同じ半導体基板１０に位置する。ＳｉＰ（ｓｙｓｔｅｍ ｉｎ ａ ｐａｃｋａｇｅ）において、異なる機能を有するダイ（ｄｉｅ）が同じパッケージ（ｐａｃｋａｇｅ）内にパッケージされる。そのため、不可避な寄生効果が生じてその効能の低下を招く、また、製造コストが高い問題がある。また、ＳｉＰにおいて、各ＳＩＰ回路の内部に数万本の信号線が配置されているが、ダイの大きさの原因で、入力出力ポート（Ｉ／Ｏｐｏｒｔ）数が制限される。そのため、データを１つのダイから他のダイに転送する場合、データの転送速度が低く、消費電力が高い問題がある。ＳｉＰと異なり、本発明において、全てのＳＩＰ回路が同じダイに統合されるため、寄生効果を回避できる上、入力出力ポート数及びダイ内部のバス数が制限されない。ＳｉＰと比べて、Ｓｏｃは、システムバスのみで互いに通信できるため、データの転送速度が高く、消費電力が低い。よって、需求によってそのまま転送帯域幅を設計し、その全体の効率を向上できる。
各ＤＲＡＭ１２は粗調整静電容量値及び粗調整電気抵抗値を有する。補正回路１３は、複数の微調整静電容量値及び複数の微調整電気抵抗値を有する。粗調整静電容量値が微調整静電容量値より大きく、粗調整電気抵抗値が微調整電気抵抗値より大きい。例えば、粗調整静電容量値及び粗調整電気抵抗値から第１時間定数を形成し、微調整静電容量値及び微調整電気抵抗値から第２時間定数を形成し、第１時間定数を第２時間定数で割った数値が１０以上である。機能性回路１４は、全てのＤＲＡＭ１２及び補正回路１３に電気接続され、機能パラメータを有する。サイクル発振器１６は、設定期間内に発振クロック信号Ｃｏを生成する。そのうち、単一チップのプロセスドリフトの原因で、前記発振クロック信号Ｃｏの発振周波数が変えられる場合がある。制御回路１８は、サイクル発振器１６、全てのＤＲＡＭ１２及び補正回路１３に電気接続され、発振クロック信号Ｃｏを受信し、発振クロック信号Ｃｏのパルス（ｐｕｌｓｅ）数を計算する。パルス数が既定値以上又は以下である場合、制御回路１８は、パルス数及び既定値に基づいて全てのＤＲＡＭ１２及び補正回路１３を制御し、粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択して機能性回路１４に提供する。機能性回路１４は、選択された粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値に基づいて機能パラメータを調整する。具体的には、パルス数が既定値より小さい場合、制御回路１８及び機能性回路１４によって機能パラメータを低下させる。パルス数が既定値より大きい場合、制御回路１８及び機能性回路１４によって機能パラメータを向上させる。既定値は、単一チップにはプロセスドリフト現象があるどうかの判断基準である。パルス数が既定値ではないことは、プロセスドリフト現象があることを示す。パルス数は、プロセスドリフトを定量化したものである。既定値は、外部から制御回路１８に書き込んでバックアップとし、自己補正量が足りない場合であっても最適な状態に調整できる。本発明において、既定値に基づいて機能パラメータを調整することで、プロセスドリフト現象による機能性回路１４の信号不正確の問題を避ける。
設定期間は、サイクル発振器１６に内蔵するものであってもよく、参考クロック信号Ｃｒから提供するものであってもよい。参考クロック信号Ｃｒから設定期間を提供する場合、サイクル発振器１６は、更に参考クロック信号Ｃｒを生成する水晶振動子２２に電気接続される。水晶は、温度に対する影響が少ないため、生成した周波数の特性が非常に安定であり、外部のクロックソース（ｃｌｏｃｋ ｓｏｕｒｃｅ）として用いられる。発振クロック信号Ｃｏの発振周波数が前記参考クロック信号Ｃｒの参考周波数より大きく、例えば、発振クロック信号Ｃｏの参考周波数を参考クロック信号Ｃｒの発振周波数で割った値をＮとし、Ｎが１以上の自然数である。設定期間は、参考クロック信号Ｃｒの周期Ｔに設定される。図３に示すように、周期Ｔにおいて、そのパルス数が８個ある。既定値が７の場合、制御回路１８及び機能性回路１４によって抵抗量、コンデンサ量、及び機能パラメータを向上させる。既定値が９の場合、制御回路１８及び機能性回路１４によって抵抗量、コンデンサ量、及び機能パラメータを低下させる。補正は、参考クロック信号Ｃｒの周期Ｔ内のみで行うため、システム全体の起動時間が大幅に増加することを避ける。このような自己補正メカニズムによれば、異なる環境に単一チップを使用しても、毎回起動するたびに自己補正を行うため、単一チップの効能を維持できる。
本発明のいくつの実施例において、各ＤＲＡＭ１２は、第１トランジスタスイッチ２４、垂直抵抗器２６、及び垂直コンデンサ２８を更に有する。垂直コンデンサ２８は、半導体基板１０に設けられ、粗調整電気抵抗値を有する。第１トランジスタスイッチ２４は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）又はＢＪＴ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）が挙がられるが、それらに限定されない。前記実施例において、第１トランジスタスイッチ２４がＮチャネルＭＯＳＦＥＴである場合を例として説明する。第１トランジスタスイッチ２４は、半導体基板１０に設けられ、第１制御電極、第１接続電極、及び第２接続電極を有する。第１制御電極がドレイン電極であり、第１接続電極がゲート電極であり、第２接続電極がソース電極である。半導体基板１０に絶縁層３０を形成する。絶縁層３０は、第１トランジスタスイッチ２４を覆い、その中に第１導電性ビア３２、第２導電性ビア３４、及び第３導電性ビア３６を形成する。第１導電性ビア３２は垂直抵抗器２６として用いられる。第１接続電極は、垂直抵抗器２６を介して機能性回路１４に電気接続される。第１制御電極は、第２導電性ビア３４を介して制御回路１８に電気接続される。垂直コンデンサ２８は、半導体基板１０に設けられ、絶縁層３０に位置する。垂直コンデンサ２８の一端が第３導電性ビア３６を介して第２接続電極に電気接続され、他端が電圧端子、例えばグランド端に電気接続される。垂直コンデンサ２８は粗調整静電容量値を有する。制御回路１８によって第１トランジスタスイッチ２４をＯＮする場合、機能性回路１４は、垂直抵抗器２６の粗調整電気抵抗値及び垂直コンデンサ２８の粗調整静電容量値に基づいて機能パラメータを調整する。互いに直列接続すれば、第１トランジスタスイッチ２４、垂直抵抗器２６、及び垂直コンデンサ２８の位置を変更してもよい。本発明のいくつの実施例において、補正回路１３、機能性回路１４、サイクル発振器１６、及び制御回路１８が半導体基板１０に位置するが、それらに限定されない。
本発明のいくつの実施例において、補正回路１３は、半導体基板１０に設けられる複数の補正器３７を更に有する。全ての補正器３７は、それぞれ全ての微調整静電容量値及び全ての微調整電気抵抗値を有し、制御回路１８及び機能性回路１４に電気接続される。パルス数が既定値以上又は以下である場合、制御回路１８は、パルス数及び既定値に基づいて全ての補正器３７を制御して、微調整静電容量値及び微調整電気抵抗値を選択する。
本発明のいくつの実施例において、各補正器３７は、第２トランジスタスイッチ３８、水平抵抗器４０、及び水平コンデンサ４２を有する。第２トランジスタスイッチ３８はＭＯＳＦＥＴ又はＢＪＴが挙がられるが、それらに限定されない。前記実施例において、第２トランジスタスイッチ３８がＮチャネルＭＯＳＦＥＴである場合を例として説明する。第２トランジスタスイッチ３８は、半導体基板１０に設けられ、第２制御電極、第３接続電極、及び第４接続電極を有する。第２制御電極がゲート電極であり、第３接続電極がドレイン電極であり、第４接続電極がソース電極である。第２制御電極は、制御回路１８に電気接続される。第３接続電極は、機能性回路１４に電気接続される。水平抵抗器４０は、半導体基板１０に設けられ、微調整電気抵抗値を有し、電圧端子、例えばグランド端に接続され、且つ水平コンデンサ４２に電気直列接続される。水平コンデンサ４２は、微調整静電容量値を有し、第２トランジスタスイッチ３８の第４接続電極に電気接続される。制御回路１８によって第２トランジスタスイッチ３８をＯＮする場合、機能性回路１４は、水平抵抗器４０の微調整電気抵抗値及び水平コンデンサ４２の微調整静電容量値に基づいて機能パラメータを調整する。互いに直列接続すれば、第２トランジスタスイッチ３８、水平抵抗器４０、及び水平コンデンサ４２の位置を変更してもよい。従来技術において、水平抵抗器及び水平コンデンサを利用してプロセスドリフト現象を改善したが、水平抵抗器及び水平コンデンサの占有面積が大きいため、製造コストの増加を招く。そのため、本発明において、一部の水平抵抗器及び水平コンデンサをＤＲＡＭ１２における垂直抵抗器２６及び垂直コンデンサ２８に置換する。水平抵抗器４０及び水平コンデンサ４２と比べて、垂直抵抗器２６及び垂直コンデンサ２８は、その高さがより高く、その面積がより小さいため、必要なチップ面積を減少できる。普通、プロセスドリフト現象を最低化するために、より精密な電気抵抗値及び静電容量値が必要となる。また、より広い制御範囲が必要の場合、より大きい抵抗面積及びコンデンサ面積が必要となる。即ち、回路がより広い調整範囲を有する場合、プロセスドリフトを抑制できる上、元の特性に調整できる。このような考えに基づいて、本発明において、ＤＲＡＭ１２を使用するため、それは、１つの容量が高くて精密度が低いコンデンサ素子を有することに相当する。水平抵抗器４０及び水平コンデンサ４２と比べて、垂直抵抗器２６及び垂直コンデンサ２８の誤差値がより高いが、その粗調整静電容量値及び粗調整電気抵抗値が高いため、より小さい微調整静電容量値及び微調整電気抵抗値と組み合わせることによって、回路の動作範囲を向上できる。例えば、粗調整静電容量値及び粗調整電気抵抗値から第１時間定数を形成し、微調整静電容量値及び微調整電気抵抗値から第２時間定数を形成する。機能性回路１４のＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ）の遅延線（ｄｅｌａｙｌｉｎｅ）は、その機能パラメータとしての遅延時間がプロセスドリフト現象によって変えられる場合がある。そのため、遅延線の元の遅延時間を維持するために、全てのＤＲＡＭ１２及び補正回路１３と合わせて調整できる。例えば、第１時間定数が１００ｎｓ（１０−９秒）であり、第２時間定数が１０ｎｓであり、第１時間定数が１０個の第１トランジスタスイッチ２４によって、第２時間定数が１５個の第２トランジスタスイッチ３８によって制御する場合、その微調整の総遅延が１５０ｎｓである。前記総遅延は、粗調整の単一遅延時間、即ち１００ｎｓより大きい。リニアスイッチングする際に問題がないように、粗調整及び微調整の遅延時間をオーバーラップする。本発明において、粗調整及び微調整の遅延時間を組み合わせることで、必要な遅延時間を得る。遅延時間を２４０ｎｓに調整する場合、２つの第１トランジスタスイッチ２４、及び４つの第２トランジスタスイッチ３８をＯＮして、その他の第１トランジスタスイッチ２４及び第２トランジスタスイッチ３８をＯＦＦすればよい。粗調整は、プロセスの精密度によって＋／−３０％の誤差を有するが、本発明において、微調整制御によって必要な遅延時間に正しく補正できる。
本発明のいくつの実施例において、制御回路１８は、カウンター４４及びデコーダ４６を更に有する。そのうち、カウンター４４はシフトレジスタである。前記カウンター４４は、半導体基板１０に設けられ、サイクル発振器１６に電気接続され、発振クロック信号Ｃｏを受信する。前記カウンター４４は、設定期間内にパルスの上端又は下端に基づいてパルス数を計算することで、１組のデジタル値Ｄを生成する。パルスの上端が低レベル電圧から高レベル電圧に上昇することを示し、その下端が高レベル電圧から低レベル電圧に降下することを示す。デコーダ４６は、半導体基板１０に設けられ、前記カウンター４４、全てのＤＲＡＭ１２の第１トランジスタスイッチ２４の第１制御電極、及び補正回路１３の第２トランジスタスイッチ３８の第２制御電極に電気接続される。デコーダ４６は、前記１組のデジタル値Ｄを受信し、前記１組のデジタル値Ｄ及び既定値に基づいて、全てのＤＲＡＭ１２及び補正回路１３を制御し、粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択して機能性回路１４に提供する。
以下、本発明の自己補正式Ｓｏｃの動作を説明する。まず、全ての第１トランジスタスイッチ２４の一部をＯＦＦにして且つ一部をＯＮにすると共に、全ての第２トランジスタスイッチ３８をＯＦＦにする。そのうち、ＯＦＦの第１トランジスタスイッチ２４の数は、ＯＮの第１トランジスタスイッチ２４の数より多い。必要に応じて前記条件を調整できる。そして、水晶振動子２２が参考クロック信号Ｃｒを生成して、サイクル発振器１６が発振クロック信号Ｃｏを生成する。上記カウンター４４は、発振クロック信号Ｃｏを受信し、設定期間内にパルスの上端又は下端に基づいてパルス数を計算することで、１組のデジタル値Ｄを生成する。そして、デコーダ４６は、前記１組のデジタル値Ｄを受信し、前記１組のデジタル値及び既定値に基づいて、必要な第１トランジスタスイッチ２４及び第２トランジスタスイッチ３８をＯＮするか、又は必要な第１トランジスタスイッチ２４をＯＦＦする。それによって、ＯＮの第１トランジスタスイッチ２４及び第２トランジスタスイッチ３８に対応する粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値を選択する。そのため、機能性回路１４は、選択された粗調整静電容量値、粗調整電気抵抗値、微調整静電容量値、及び微調整電気抵抗値に基づいて機能パラメータを調整することで、補正の目的を達成できる。
例えば、上記機能性回路１４がＲＦ回路である場合、機能パラメータはその動作周波数である。具体的には、ＲＦ回路において、それぞれ転送（ＴＸ）回路及び受信（ＲＸ）回路を有する。その動作周波数が規制されるため、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）のような回路を利用して周波数を生成しなければならない。例えば、Ｂｌｕｅｔｏｏｔｈ及びＷｉ−Ｆｉは、２．４×１０９Ｈｚで動作する。高周波回路がプロセスドリフト現象の影響を受けやすいため、普通、抵抗及びコンデンサで構成した１組のプロセスドリフト用補正回路を設計して、且つそれを発振器の共振ノードに追加する。ＰＬＬの発振器は、普通、インダクタンス及びコンデンサで構成した発振タンクを使用する発振器である。その発振方法としては、１つの増幅器を利用してインダクタンス及びコンデンサを共振周波数にするように設計すれば、その回路が自励発振を行うことができる。本発明において、全てのＤＲＡＭ１２及び補正回路１３を２つの互いに発振するノードに設けられる。チップがプロセスドリフト現象を有するため、毎回作られた発振器は、抵抗、インダクタンス、コンデンサ及びトランジスタスイッチ等の素子のプロセスドリフト現象によって発振周波数が変えられる。トランジスタスイッチ及びインダクタンスを変更できない状況では、本発明のように、全てのＤＲＡＭ１２及び補正回路１３を追加して振動ノードの負荷を調整すれば、発振周波数を変更できる。よって、プロセスドリフト現象による影響を避ける。言い換えると、プロセスドリフトの方向に応じて、前記ノードの負荷を逆方向に補正することで、元の機能パラメータを維持する。上記機能性回路１４が増幅回路である場合、機能パラメータはゲイン及び位相を含む。増幅回路が入力電流源を有する。その電流源の大きさは、増幅回路の特性、即ちゲイン及び位相に直接に影響を与える。電流源を全てのＤＲＡＭ１２及び補正回路１３に接続すれば、電流源の大きさを変更できる。よって、ゲイン及び位相を変更できる。上記機能性回路１４がループフィルタである場合、機能パラメータがループ帯域幅（ｌｏｏｐ ｂａｎｄｗｉｄｔｈ）である。ループフィルタは、主に増幅器、抵抗、及びコンデンサで構成される。そのため、ループフィルタが全てのＤＲＡＭ１２及び補正回路１３に接続すれば、ループフィルタのループ帯域幅を補正できる。
上記をまとめると、本発明は、面積が小さいＤＲＡＭのより大きい静電容量値及び電気抵抗値と、より小さい静電容量値及び電気抵抗値とを組み合わせることで、プロセスドリフトの問題を避けて、回路の動作範囲を増やすと共に必要なチップ面積を低減できる。
以上の内容はあくまで本発明の実施例である。本発明は、それらに限定されない。本発明の請求の範囲に記載の形状、構造、特徴及びその精神に基づいてなされた均等的な変更及び改良は、いずれも本発明に含む。
１０ 半導体基板
１２ ＤＲＡＭ
１３ 補正回路
１４ 機能性回路
１５ ＳＩＰ回路
１６ サイクル発振器
１８ 制御回路
２２ 水晶振動子
２４ 第１トランジスタスイッチ
２６ 垂直抵抗器
２８ 垂直コンデンサ
３０ 絶縁層
３２ 第１導電性ビア
３４ 第２導電性ビア
３６ 第３導電性ビア
３７ 補正器
３８ 第２トランジスタスイッチ
４０ 水平抵抗器
４２ 水平コンデンサ
４４ カウンター
４６ デコーダ
１２ ＤＲＡＭ
１３ 補正回路
１４ 機能性回路
１５ ＳＩＰ回路
１６ サイクル発振器
１８ 制御回路
２２ 水晶振動子
２４ 第１トランジスタスイッチ
２６ 垂直抵抗器
２８ 垂直コンデンサ
３０ 絶縁層
３２ 第１導電性ビア
３４ 第２導電性ビア
３６ 第３導電性ビア
３７ 補正器
３８ 第２トランジスタスイッチ
４０ 水平抵抗器
４２ 水平コンデンサ
４４ カウンター
４６ デコーダ
Claims (11)
- 半導体基板、少なくとも１つのＳＩＰ回路、サイクル発振器、及び制御回路を有し、
前記ＳＩＰ回路は、前記半導体基板に設けられ、複数のＤＲＡＭ、補正回路、及び機能性回路を有し、
前記複数のＤＲＡＭは、前記半導体基板に設けられ、粗調整静電容量値及び粗調整電気抵抗値を有し、
前記補正回路は、前記半導体基板に設けられ、複数の微調整静電容量値及び複数の微調整電気抵抗値を有し、
前記機能性回路は、前記半導体基板に設けられ、前記ＤＲＡＭ及び前記補正回路に電気接続され、且つ機能パラメータを有し、
前記サイクル発振器は、前記半導体基板に設けられ、設定期間内に発振クロック信号を生成し、
前記制御回路は、前記半導体基板に設けられ、前記サイクル発振器、前記ＤＲＡＭ及び前記補正回路に電気接続され、前記発振クロック信号を受信してそのパルス（ｐｕｌｓｅ）数を計算し、前記パルス数が既定値より大きい又は小さい場合、前記パルス数及び前記既定値に基づいて、前記ＤＲＡＭ及び前記補正回路を制御して、前記粗調整静電容量値、前記粗調整電気抵抗値、前記微調整静電容量値及び前記微調整電気抵抗値を選択して前記機能性回路に提供し、
前記機能性回路は、選択された前記粗調整静電容量値、前記粗調整電気抵抗値、前記微調整静電容量値及び前記微調整電気抵抗値に基づいて、前記機能パラメータを調整することを特徴とする、
自己補正式Ｓｏｃ。 - 各前記ＤＲＡＭは、垂直抵抗器、第１トランジスタスイッチ、及び垂直コンデンサを更に有し、
前記垂直抵抗器は、前記半導体基板に設けられ、前記粗調整電気抵抗値を有し、
前記第１トランジスタスイッチは、前記半導体基板に設けられ、前記制御回路に電気接続される第１制御電極、前記垂直抵抗器を介して前記機能性回路に電気接続される第１接続電極、及び第２接続電極を有し、
前記垂直コンデンサは、前記半導体基板に設けられ、前記第２接続電極及び電圧端子に電気接続され、前記粗調整静電容量値を有し、
前記制御回路によって前記第１トランジスタスイッチをＯＮする場合、前記機能性回路は、前記垂直抵抗器の前記粗調整電気抵抗値、及び前記垂直コンデンサの前記粗調整静電容量値に基づいて、前記機能パラメータを調整することを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 前記補正回路は、複数の補正器を更に有し、
前記複数の補正器は、前記半導体基板に設けられ、それぞれ前記微調整静電容量値及び前記微調整電気抵抗値を有し、前記制御回路及び前記機能性回路に電気接続され、
前記パルス数が既定値より大きい又は小さい場合、前記制御回路は、前記パルス数及び前記既定値に基づいて、前記補正器を制御して、前記微調整静電容量値及び前記微調整電気抵抗値を選択することを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 各前記補正器は、第２トランジスタスイッチ、水平抵抗器、及び水平コンデンサを更に有し、
前記第２トランジスタスイッチは、前記半導体基板に設けられ、前記制御回路に電気接続される第２制御電極、前記機能性回路に電気接続される第３接続電極、及び第４接続電極を有し、
前記水平抵抗器は、前記半導体基板に設けられ、前記微調整電気抵抗値を有し、電圧端子に接続され、且つ前記水平コンデンサに電気直列接続され、
前記水平コンデンサは、前記半導体基板に設けられ、前記微調整静電容量値を有し、前記第２トランジスタスイッチの前記第４接続電極に電気接続され、
前記制御回路によって前記第２トランジスタスイッチをＯＮする場合、前記機能性回路は、前記水平抵抗器の前記微調整電気抵抗値及び前記水平コンデンサの前記微調整静電容量値に基づいて、前記機能パラメータを調整することを特徴とする、
請求項３に記載の自己補正式Ｓｏｃ。 - 前記制御回路は、カウンター及びデコーダを更に有し、
前記カウンターは、前記半導体基板に設けられ、前記サイクル発振器に電気接続され、前記発振クロック信号を受信し、前記設定期間内に前記パルスの上端又は下端に基づいて、前記パルス数を計算することで、１組のデジタル値を生成し、
前記デコーダは、前記半導体基板に設けられ、前記カウンター、前記ＤＲＡＭ及び前記補正回路に電気接続され、前記１組のデジタル値を受信し、前記１組のデジタル値及び前記既定値に基づいて、前記ＤＲＡＭ及び前記補正回路を制御して、前記粗調整静電容量値、前記粗調整電気抵抗値、前記微調整静電容量値及び前記微調整電気抵抗値を選択して前記機能性回路に提供することを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 前記カウンターはシフトレジスタであることを特徴とする、
請求項５に記載の自己補正式Ｓｏｃ。 - 前記サイクル発振器は更に参考クロック信号を受信し、
前記設定期間は前記参考クロック信号の周期であり、
前記発振周波数は前記参考クロック信号の参考周波数より大きいことを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 前記サイクル発振器は、更に前記参考クロック信号を生成する水晶振動子に電気接続されることを特徴とする、
請求項７に記載の自己補正式Ｓｏｃ。 - 前記パルス数が前記既定値より小さい場合、前記制御回路及び前記機能性回路によって前記機能パラメータを低下させ、
前記パルス数が前記既定値より大きい場合、前記制御回路及び前記機能性回路によって前記機能パラメータを向上させることを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 前記粗調整静電容量値及び前記粗調整電気抵抗値から第１時間定数を形成し、前記微調整静電容量値及び前記微調整電気抵抗値から第２時間定数を形成し、前記第１時間定数を前記第２時間定数で割った数値が１０以上であることを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。 - 前記機能性回路はアナログ回路、ＲＦ回路、デジタル回路、プロセッサー、ＳＲＡＭ又はフラッシュメモリであることを特徴とする、
請求項１に記載の自己補正式Ｓｏｃ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108144123 | 2019-12-03 | ||
| TW108144123A TWI730523B (zh) | 2019-12-03 | 2019-12-03 | 自我校正式系統單晶片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021090184A true JP2021090184A (ja) | 2021-06-10 |
| JP6887702B2 JP6887702B2 (ja) | 2021-06-16 |
Family
ID=76091431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020076305A Active JP6887702B2 (ja) | 2019-12-03 | 2020-04-22 | 自己補正式Ｓｏｃ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11334100B2 (ja) |
| JP (1) | JP6887702B2 (ja) |
| CN (1) | CN112908380A (ja) |
| TW (1) | TWI730523B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116318120B (zh) * | 2023-03-30 | 2024-05-03 | 归芯科技(深圳)有限公司 | Rc振荡时钟的校准电路、校准方法、芯片和电子设备 |
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-
2019
- 2019-12-03 TW TW108144123A patent/TWI730523B/zh active
-
2020
- 2020-03-13 CN CN202010175821.4A patent/CN112908380A/zh active Pending
- 2020-04-22 JP JP2020076305A patent/JP6887702B2/ja active Active
- 2020-05-06 US US16/867,785 patent/US11334100B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6887702B2 (ja) | 2021-06-16 |
| CN112908380A (zh) | 2021-06-04 |
| US11334100B2 (en) | 2022-05-17 |
| TWI730523B (zh) | 2021-06-11 |
| TW202123619A (zh) | 2021-06-16 |
| US20210165434A1 (en) | 2021-06-03 |
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