JP2021089969A - Power semiconductor device - Google Patents

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Abstract

To provide a power semiconductor device with the built-in switching element and smoothing capacitor, each of which is required to be cooled via a common heat radiating plate and arranged in the same plane, thus in which the high cost is caused since an element breakdown voltage must be increased due to a long wiring path between the switching element and the smoothing capacitor, the increased inductance, and the increase surge voltage, and furthermore, which is not suitable for miniaturization since an area of a heat dissipation plate of the semiconductor device, that is, the area where the semiconductor device is installed is increased.SOLUTION: A power semiconductor device includes: a plurality of switching elements; a smoothing capacitor in which a plurality of electrolytic capacitors connected in parallel; a circuit board on which the plurality of electrolytic capacitors is mounted; a conductive member having a positive electrode and a negative electrode on which a plurality of switching elements is mounted; and a housing. The plurality of switching elements and the circuit boards are connected by the conductive member and stored inside the housing.SELECTED DRAWING: Figure 1

Description

本願は、電力用半導体装置に関するものである。 The present application relates to a semiconductor device for electric power.

従来、電力変換装置は、電力用半導体装置と平滑用のコンデンサとが電力用半導体装置の外部で接続されていたが、電力用半導体装置のスイッチング素子と平滑用のコンデンサとの間の配線経路が長く、インダクタンスが大きくなり、サージ電圧が大きくなるため素子耐電圧を高くしなければならず、高コストであった。また、インダクタンスが大きくなることで直流電源のリプル電圧を抑制するためにコンデンサの静電容量を大きくする必要があり、平滑用のコンデンサの大型化、ひいては電力変換装置の大型化の原因になっていた。 Conventionally, in a power conversion device, a power semiconductor device and a smoothing capacitor are connected outside the power semiconductor device, but a wiring path between a switching element of the power semiconductor device and a smoothing capacitor is established. Since it is long, the inductance becomes large, and the surge voltage becomes large, the withstand voltage of the device must be increased, resulting in high cost. In addition, it is necessary to increase the capacitance of the capacitor in order to suppress the ripple voltage of the DC power supply due to the increase in inductance, which causes the increase in the size of the capacitor for smoothing and the size of the power conversion device. It was.

さらに、静電容量が大きな平滑用のコンデンサとして、円筒形等の電解コンデンサを使用するのが一般的でスペースの有効利用が困難であり、インバータの小型化を阻害していた。 Further, it is common to use an electrolytic capacitor such as a cylinder as a smoothing capacitor having a large capacitance, and it is difficult to effectively use the space, which hinders the miniaturization of the inverter.

この問題を解決するために、平滑用のコンデンサを電力用半導体装置の筺体内に収容させ、配線インダクタンスを低減してコンデンサを小型化し、ひいては電力変換装置全体を小型化することを目的とした構成が提案されていた(特許文献1)。 In order to solve this problem, a capacitor for smoothing is housed in the housing of the power semiconductor device, the wiring inductance is reduced, the capacitor is miniaturized, and the entire power conversion device is miniaturized. Has been proposed (Patent Document 1).

この特許文献1には、電力用半導体装置のP電極およびN電極と、スイッチング素子およびダイオードとを有する複数相と、この複数相の各相に接続された平板状またはブロック状のコンデンサとを一つの筐体に内蔵し、前記各相それぞれのP電極およびN電極に1個または複数個の上記コンデンサを接続するという構成が示されている。 In Patent Document 1, a plurality of phases having P electrodes and N electrodes of a power semiconductor device, a switching element and a diode, and a flat plate-shaped or block-shaped capacitor connected to each phase of the plurality of phases are included. A configuration is shown in which one or a plurality of the above capacitors are connected to the P electrode and the N electrode of each of the phases, which are built in one housing.

特開2001−258267号公報Japanese Unexamined Patent Publication No. 2001-258267

しかしながら、特許文献1に示された電力用半導体装置では、スイッチング素子および平滑用のコンデンサの発熱を共用の放熱板へ伝熱し冷却する構造であるため、同一平面にスイッチング素子と平滑用のコンデンサを配置する必要がある。これにより、スイッチング素子と平滑用のコンデンサとの間の配線経路が長く、インダクタンスが大きくなり、サージ電圧が大きくなるため素子耐電圧を高くしなければならず高コストである課題が解消できていない。さらには、電力用半導体装置の放熱板の面積、つまり電力用半導体装置を設置する面積が大きくなり、小型化には適していない。 However, since the power semiconductor device shown in Patent Document 1 has a structure in which the heat generated by the switching element and the smoothing capacitor is transferred to the common heat dissipation plate and cooled, the switching element and the smoothing capacitor are placed on the same plane. Need to be placed. As a result, the wiring path between the switching element and the smoothing capacitor is long, the inductance becomes large, and the surge voltage becomes large, so the withstand voltage of the element must be increased, and the problem of high cost has not been solved. .. Further, the area of the heat radiating plate of the power semiconductor device, that is, the area where the power semiconductor device is installed becomes large, and it is not suitable for miniaturization.

本願は、上記のような課題を解決するための技術を開示するものであり、平滑用のコンデンサの発熱を低減することに小型化に適した電力用半導体装置を提供することを目的とする。 The present application discloses a technique for solving the above-mentioned problems, and an object of the present application is to provide a power semiconductor device suitable for miniaturization in order to reduce heat generation of a smoothing capacitor.

本願に開示される電力用半導体装置は、複数のスイッチング素子、複数の電解コンデンサが並列接続された平滑用のコンデンサ、複数の前記電解コンデンサが搭載された回路基板、複数のスイッチング素子が搭載された正電極および負電極を有する導電部材、および筐体を備え、複数の前記スイッチング素子と前記回路基板とは、前記導電部材に接続されて、前記筐体に収容されていることを特徴とするものである。 The power semiconductor device disclosed in the present application includes a plurality of switching elements, a smoothing capacitor in which a plurality of electrolytic capacitors are connected in parallel, a circuit board on which the plurality of the electrolytic capacitors are mounted, and a plurality of switching elements. A conductive member having a positive electrode and a negative electrode, and a housing are provided, and the plurality of switching elements and the circuit board are connected to the conductive member and housed in the housing. Is.

本願に開示される電力用半導体装置によれば、単位体積あたりの容量が大きい電解コンデンサを複数用いることで同一容量におけるコンデンサの体積を小さくすることと、複数の電解コンデンサを用いて1個当たりのリプル電流を分散させて自己発熱を低減することで冷却する必要がなく小型にできる。 According to the power semiconductor device disclosed in the present application, the volume of a capacitor having the same capacity can be reduced by using a plurality of electrolytic capacitors having a large capacity per unit volume, and one by using a plurality of electrolytic capacitors. By dispersing the ripple current and reducing self-heating, it is possible to reduce the size without the need for cooling.

実施の形態1による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power by Embodiment 1. FIG. 実施の形態1による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 1. FIG. 実施の形態1による電力用半導体装置の回路図である。It is a circuit diagram of the semiconductor device for electric power according to Embodiment 1. 実施の形態1によるプリント配線板のパターン図である。It is a pattern diagram of the printed wiring board according to Embodiment 1. 実施の形態2による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power by Embodiment 2. 実施の形態2による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 2. FIG. 実施の形態3による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power by Embodiment 3. FIG. 実施の形態3による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 3. FIG. 実施の形態4による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power by Embodiment 4. FIG. 実施の形態4による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 4. FIG. 実施の形態5による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power according to Embodiment 5. 実施の形態5による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 5. 実施の形態6による電力用半導体装置の構成を示すブロック図である。It is a block diagram which shows the structure of the semiconductor device for electric power by Embodiment 6. 実施の形態6による部材配置を示す構成図である。It is a block diagram which shows the member arrangement by Embodiment 6.

実施の形態1
図1は、実施の形態1による電力用半導体装置の概略構成を示すブロック図であって、図1Aは平面図、図1B側面断面図、図1C底面断面図である。
電力用半導体装置1は、筐体10の内部に、スイッチング素子20が搭載された導電部材50と、電解コンデンサ30が搭載されたプリント配線板40と、絶縁放熱部材60とが収められている。ただし、外部接続のため、導電部材50の一部は筐体10から突出している。
Embodiment 1
FIG. 1 is a block diagram showing a schematic configuration of a power semiconductor device according to the first embodiment, and FIG. 1A is a plan view, a side sectional view of FIG. 1B, and a bottom sectional view of FIG. 1C.
The power semiconductor device 1 contains a conductive member 50 on which a switching element 20 is mounted, a printed wiring board 40 on which an electrolytic capacitor 30 is mounted, and an insulating heat radiating member 60 inside a housing 10. However, because of the external connection, a part of the conductive member 50 protrudes from the housing 10.

スイッチング素子20は、上側スイッチング素子20aと下側スイッチング素子20bに分類される。電解コンデンサ30は、プリント配線板40に8個が並列接続されている(以降、8個の並列接続の例にて説明する)。ただし、1例であり、並列個数は8個に限定されるものではない。導電部材50は、P端子50a、N端子50b、出力端子50cに分類できる。 The switching element 20 is classified into an upper switching element 20a and a lower switching element 20b. Eight electrolytic capacitors 30 are connected in parallel to the printed wiring board 40 (hereinafter, an example of eight parallel connections will be described). However, this is just one example, and the number of parallels is not limited to eight. The conductive member 50 can be classified into a P terminal 50a, an N terminal 50b, and an output terminal 50c.

図2は、実施の形態1による電力用半導体装置1内の部材配置を示す構成図であって、図2Aは、平面図、図2Bは側面断面図、図2Cは底面断面図である。
この図2は、図1より、電解コンデンサ30とプリント配線板40とを除いた図である。P端子50aと上側スイッチング素子20aが接続され、N端子50bと下側スイッチング素子20bが接続されている。また、出力端子50cは、上側スイッチング素子20aおよび下側スイッチング素子20bの両方に接続されている。電気的な回路図では、図3のように表すことができる。なお、ここでは、1アーム(1相)分の構成を示している。
FIG. 2 is a configuration diagram showing a member arrangement in the power semiconductor device 1 according to the first embodiment, FIG. 2A is a plan view, FIG. 2B is a side sectional view, and FIG. 2C is a bottom sectional view.
FIG. 2 is a diagram in which the electrolytic capacitor 30 and the printed wiring board 40 are removed from FIG. The P terminal 50a and the upper switching element 20a are connected, and the N terminal 50b and the lower switching element 20b are connected. Further, the output terminal 50c is connected to both the upper switching element 20a and the lower switching element 20b. In the electrical circuit diagram, it can be represented as shown in FIG. Here, the configuration for one arm (one phase) is shown.

筐体10は、絶縁性および放熱性のよい樹脂が主に用いられる。例えば、フェノール系あるいはエポキシ系の樹脂材料などが挙げられるがこれに限定しない。
上側スイッチング素子20aおよび下側スイッチング素子20bとして示したスイッチング素子20は、例えば図3の実施の形態1に関する電力用半導体装置の回路図に示すようにMOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor)などである。同様にSi系のIGBT(Insulated-Gate-Bipolar-Transistor)とダイオードによる構成、あるいはSiC系またはGaN系のスイッチング素子であっても問題ない。
A resin having good insulation and heat dissipation is mainly used for the housing 10. Examples thereof include, but are not limited to, phenolic or epoxy resin materials.
The switching element 20 shown as the upper switching element 20a and the lower switching element 20b is, for example, a MOSFET (Metal-Oxide-Semiconductor-Field-Effect-) as shown in the circuit diagram of the power semiconductor device according to the first embodiment of FIG. Transistor) and so on. Similarly, there is no problem even if it is composed of a Si-based IGBT (Insulated-Gate-Bipolar-Transistor) and a diode, or a SiC-based or GaN-based switching element.

電解コンデンサ30は、平滑用のコンデンサの役割を担う。種類としては、単位体積あたりの容量が大きいアルミ電解コンデンサを想定している。その他、許容リプル電流が大きく、かつ高寿命である電解液と固体高分子を混在させたハイブリッドな電解コンデンサなどでもよい。許容リプル電流の大きい電解コンデンサを複数、並列に接続して平滑用のコンデンサとして用いることで、リプル電圧により起因するリプル電流を分散でき、1個当たりのリプル電流により生じる発熱を低減することで、電解コンデンサを積極的に冷却する必要がなくなる。必要とするトータルの容量は、例えば数十μF〜数千μFを想定している。プリント配線板40への実装方法は、スルーホールによる実装あるいは表面実装などが考えられるが、必要に応じていずれを用いてもよい。また、複数のスイッチング素子20とプリント配線板40とは導電部材50に接続されて一体構造にされて筺体10に収容される。筐体10に収める際に、サイズ制約が想定されるが同一容量でも径方向の寸法および高さ寸法を調整することができるため、レイアウト設計の自由度が高く、かつ必要な容量を確保することが可能である。汎用的な小型のアルミ電解コンデンサを千鳥状に配置することで無駄な空間を極力減らすことが可能であり、整列して配置するよりは小型化の効果を得られる。 The electrolytic capacitor 30 plays the role of a smoothing capacitor. As the type, an aluminum electrolytic capacitor with a large capacity per unit volume is assumed. In addition, a hybrid electrolytic capacitor in which an electrolytic solution having a large allowable ripple current and a long life and a solid polymer are mixed may be used. By connecting multiple electrolytic capacitors with a large allowable ripple current in parallel and using them as smoothing capacitors, the ripple current caused by the ripple voltage can be dispersed, and the heat generated by each ripple current can be reduced. There is no need to actively cool the electrolytic capacitor. The total required capacitance is assumed to be, for example, several tens of μF to several thousand μF. As a mounting method on the printed wiring board 40, mounting by through holes or surface mounting can be considered, but any of them may be used if necessary. Further, the plurality of switching elements 20 and the printed wiring board 40 are connected to the conductive member 50 to form an integral structure and are housed in the housing 10. Although size restrictions are assumed when storing in the housing 10, the radial dimension and the height dimension can be adjusted even with the same capacity, so that the degree of freedom in layout design is high and the required capacity is secured. Is possible. By arranging general-purpose small aluminum electrolytic capacitors in a staggered pattern, it is possible to reduce wasted space as much as possible, and it is possible to obtain the effect of miniaturization rather than arranging them in an aligned manner.

プリント配線板40は、ガラスコンポジット基板(CEM3)あるいはガラス布基材エポキシ樹脂(FR4)などの一般的な基材で構成される。電極パターンの配置は、片面あるいは両面、内層を有する多層のものなど様々であり、必要に応じていずれを用いてもよい。図4の実施の形態1に関するプリント配線板40の電極パターンの図では、片面のパターン配置を示している。電解コンデンサ30の+ないし−の電極に応じて+電極パターンと−電極パターンを配置している。
すなわち、+電極パターンである正電極と、−電極パターンである負電極とが平行に配置された平板であって、複数の電解コンデンサの陽極端子が正電極に接続され、電解コンデンサの陰極端子が、正電極と負電極との間の空間を跨いで負電極に接続されている構成とするようにプリント配線板あるいはそれに代わる回路基板を設定することになる。
The printed wiring board 40 is composed of a general base material such as a glass composite substrate (CEM3) or a glass cloth base material epoxy resin (FR4). The arrangement of the electrode patterns is various, such as one-sided or double-sided, and a multi-layered one having an inner layer, and any of them may be used as needed. The electrode pattern diagram of the printed wiring board 40 according to the first embodiment of FIG. 4 shows a pattern arrangement on one side. The + electrode pattern and the-electrode pattern are arranged according to the + to-electrodes of the electrolytic capacitor 30.
That is, it is a flat plate in which the positive electrode which is the + electrode pattern and the negative electrode which is the-electrode pattern are arranged in parallel, the anode terminals of a plurality of electrolytic capacitors are connected to the positive electrode, and the cathode terminal of the electrolytic capacitor is , The printed wiring board or a circuit board in place of the printed wiring board is set so as to be connected to the negative electrode across the space between the positive electrode and the negative electrode.

導電部材50のP端子50aとなる+電極パターンおよびN端子50bとなる−電極パターンの幅および厚みは、流れる電流に応じて設定することができる。例えば、幅10mm、厚み70μmにするなどである。片面で電流経路の断面積が小さい(=電気的な抵抗値が大きい)場合は、両面あるいは多層の基板を用いて必要な断面積を大きくするなどの対応をおこなう。 The width and thickness of the + electrode pattern that becomes the P terminal 50a and the − electrode pattern that becomes the N terminal 50b of the conductive member 50 can be set according to the flowing current. For example, the width is 10 mm and the thickness is 70 μm. If the cross-sectional area of the current path is small on one side (= large electrical resistance value), take measures such as increasing the required cross-sectional area by using a double-sided or multi-layer board.

導電部材50は、基本的には銅材であるが、アルミ材またはその他の合金などでもよい。形状は、リード形状(角型、丸型)あるいは平板形状がよく用いられる。導電性であれば、形状はこれに限定しない。導電部材50、スイッチング素子20およびプリント配線板40の接続は、主としてはんだ接続を使用する。その他、溶接あるいは導電性接着剤などを用いる場合もある。電気的に接続できるのであれば、その他の手段でもよい。 The conductive member 50 is basically a copper material, but may be an aluminum material or another alloy. As the shape, a lead shape (square shape, round shape) or a flat plate shape is often used. The shape is not limited to this as long as it is conductive. A solder connection is mainly used for connecting the conductive member 50, the switching element 20, and the printed wiring board 40. In addition, welding or a conductive adhesive may be used. Other means may be used as long as they can be electrically connected.

絶縁放熱部材60は、絶縁性および放熱性のよい樹脂が主に用いられる。例えば、ウレタン系、エポキシ系、アクリル系などが挙げられるがこれに限定しない。仕様環境および使用部材などに応じて適切な材料を選定できる。 As the heat insulating member 60, a resin having good heat insulating properties and heat dissipation is mainly used. For example, urethane type, epoxy type, acrylic type and the like can be mentioned, but the present invention is not limited to this. Appropriate materials can be selected according to the specification environment and materials used.

電解コンデンサ30を搭載したプリント配線板40とスイッチング素子20との位置関係は、図1A、図1Bおよび図1Cに示すとおり、導電部材50、スイッチング素子20、プリント配線板40、電解コンデンサ30の順に、プリント配線板40の主面に対して上方向または垂直方向に積上げられて配置されている。 As shown in FIGS. 1A, 1B and 1C, the positional relationship between the printed wiring board 40 on which the electrolytic capacitor 30 is mounted and the switching element 20 is as shown in the order of the conductive member 50, the switching element 20, the printed wiring board 40, and the electrolytic capacitor 30. , The printed wiring board 40 is stacked and arranged in the upward or vertical direction with respect to the main surface of the printed wiring board 40.

これにより、電力用半導体装置1の内部で電気的に接続されるスイッチング素子20と導電部材50と電解コンデンサの接続経路長を最小にできる。つまり、配線により生じる寄生インタクタンスの増加を抑えることができるため、スイッチング時のサージ電圧の上昇を抑制することができ、スイッチング素子20のサージ電圧による破壊を防止することができる。 As a result, the connection path length of the switching element 20, the conductive member 50, and the electrolytic capacitor, which are electrically connected inside the power semiconductor device 1, can be minimized. That is, since it is possible to suppress an increase in parasitic interactance caused by wiring, it is possible to suppress an increase in surge voltage during switching, and it is possible to prevent destruction of the switching element 20 due to surge voltage.

スイッチング素子20および導電部材50以外の平面方向に面積を広げることなく最小にできるため、電力用半導体装置1の設置面積は必要以上に大きくならない。
既存のコンデンンサの種類の中で、単位体積あたりの容量が大きい電解コンデンサを用いることで、同一容量において体積を小さくできるため、小型化が可能である。
Since the area can be minimized without expanding the area in the plane direction other than the switching element 20 and the conductive member 50, the installation area of the power semiconductor device 1 does not become larger than necessary.
Among the existing types of capacitors, by using an electrolytic capacitor having a large capacity per unit volume, the volume can be reduced in the same capacity, so that the size can be reduced.

また、電解コンデンサはメーカーにより耐震性を強化したものも用意されているがサイズ増、コスト増となるデメリットがある。これに対し、電力用半導体装置1の内部に電解コンデンサ30が配置され、かつ絶縁放熱部材60が充填されていることで、耐震性が強化されたものと同じ効果が期待できる。おのずと、小型化およびコスト削減の効果を得ることもできる。 In addition, although electrolytic capacitors with enhanced earthquake resistance are available by manufacturers, they have the disadvantages of increased size and cost. On the other hand, since the electrolytic capacitor 30 is arranged inside the power semiconductor device 1 and the insulating heat radiating member 60 is filled, the same effect as that in which the earthquake resistance is enhanced can be expected. Naturally, the effects of miniaturization and cost reduction can also be obtained.

実施の形態2.
実施の形態2は、実施の形態1と異なる点のみ説明し、重複する説明は省略する。
図5は、実施の形態2による電力用半導体装置の概略構成を示すブロック図であって、図5Aは平面図、図5Bは側面断面図、図5Cは底面断面図である。
電力用半導体装置1の筐体10から突出するP端子50aおよびN端子50bの位置が図5の上下方向に位置している。P端子50aは上部、N端子50bは下部に突出している。P端子50a、N端子50bおよびスイッチング素子20の位置関係は図6の実施の形態2に関する電力用半導体装置1内の部材の配置図に示す。
Embodiment 2.
The second embodiment will be described only in terms of differences from the first embodiment, and duplicated description will be omitted.
5A and 5B are block diagrams showing a schematic configuration of a power semiconductor device according to a second embodiment, FIG. 5A is a plan view, FIG. 5B is a side sectional view, and FIG. 5C is a bottom sectional view.
The positions of the P terminal 50a and the N terminal 50b protruding from the housing 10 of the power semiconductor device 1 are located in the vertical direction of FIG. The P terminal 50a protrudes to the upper part, and the N terminal 50b protrudes to the lower part. The positional relationship between the P terminal 50a, the N terminal 50b, and the switching element 20 is shown in the layout diagram of the members in the power semiconductor device 1 according to the second embodiment of FIG.

このようなP端子50aおよびN端子50bの配置も可能であり、電力用半導体装置1を用いる製品のレイアウト設計の自由度が向上できる。場合によっては、実施の形態1よりも電力用半導体装置1の内部で電気的に接続されるスイッチング素子20と導電部材50と電解コンデンサの接続経路長を短くできる。つまり、配線により生じる寄生インタクタンスの増加を抑えることができるため、スイッチング時のサージ電圧の上昇を抑制することができ、スイッチング素子20のサージ電圧による破壊を防止することができる。 Such arrangement of the P terminal 50a and the N terminal 50b is also possible, and the degree of freedom in layout design of the product using the power semiconductor device 1 can be improved. In some cases, the connection path length of the switching element 20, the conductive member 50, and the electrolytic capacitor, which are electrically connected inside the power semiconductor device 1, can be shortened as compared with the first embodiment. That is, since it is possible to suppress an increase in parasitic interactance caused by wiring, it is possible to suppress an increase in surge voltage during switching, and it is possible to prevent destruction of the switching element 20 due to surge voltage.

実施の形態2による電力用半導体装置1内の部材の配置を次に示す。図6は、実施の形態3による部材配置を示す構成図であって、図6Aは平面図、図6Bは側面断面図、図6Cは底面断面図である。
この図6は、図5より、電解コンデンサ30とプリント配線板40を除いた図である。P端子50aと上側スイッチング素子20aが接続され、N端子50bと下側スイッチング素子20bが接続されている。また、出力端子50cは、上側スイッチング素子20aおよび下側スイッチング素子20bの両方に接続されている。電気的な回路図では、図3のように表すことができ、1アーム(1相)分の構成である。
The arrangement of the members in the power semiconductor device 1 according to the second embodiment is shown below. 6A and 6B are configuration views showing a member arrangement according to the third embodiment, FIG. 6A is a plan view, FIG. 6B is a side sectional view, and FIG. 6C is a bottom sectional view.
FIG. 6 is a diagram in which the electrolytic capacitor 30 and the printed wiring board 40 are removed from FIG. The P terminal 50a and the upper switching element 20a are connected, and the N terminal 50b and the lower switching element 20b are connected. Further, the output terminal 50c is connected to both the upper switching element 20a and the lower switching element 20b. In the electrical circuit diagram, it can be represented as shown in FIG. 3, and has a configuration for one arm (one phase).

実施の形態3.
図7は、実施の形態3による電力用半導体装置の概略構成を示すブロック図であって、図7Aは平面図、図7Bは側面断面図、図7Cは底面断面図である。
スイッチング素子20に対して電解コンデンサ30を搭載したプリント配線板40が、上方向に配置されている。すなわち、上側スイッチング素子20aが導電部材50のP端子50aと出力端子50cとの上に搭載され、下側スイッチング素子20bが導電部材50のN端子50bと出力端子50cとの上に搭載されており、この上側スイッチング素子20aおよび下側スイッチング素子20bの位置に比べて上方向に複数の電解コンデンサ30が配置されている。P端子50a、N端子50bおよびスイッチング素子20の位置関係は、図8A、図8B、図8Cに示す。
Embodiment 3.
7A and 7B are block diagrams showing a schematic configuration of a power semiconductor device according to a third embodiment, FIG. 7A is a plan view, FIG. 7B is a side sectional view, and FIG. 7C is a bottom sectional view.
A printed wiring board 40 having an electrolytic capacitor 30 mounted on the switching element 20 is arranged in the upward direction. That is, the upper switching element 20a is mounted on the P terminal 50a and the output terminal 50c of the conductive member 50, and the lower switching element 20b is mounted on the N terminal 50b and the output terminal 50c of the conductive member 50. A plurality of electrolytic capacitors 30 are arranged in the upward direction with respect to the positions of the upper switching element 20a and the lower switching element 20b. The positional relationship between the P terminal 50a, the N terminal 50b, and the switching element 20 is shown in FIGS. 8A, 8B, and 8C.

実施の形態1あるいは実施の形態2と比べて電力用半導体装置の製品への設置面積が広くなるが、逆に高さ寸法を小さくできる利点がある。例えば、電解コンデンサ30の容量を変えずに径方向の寸法を大きくすることで、高さ寸法を小さくすることができる。また、電力用半導体装置1を他の製品に設置する場合に、面積が広いことで、スイッチング素子20だけでなく、P端子50a、N端子50b、電解コンデンサ30およびプリント配線板40の発熱を冷却する際の効率を良くすることができるという効果が得られる。なお、図7aおよび図7bに示すように、上側スイッチング素子20aおよび下側スイッチング素子20bの位置に比べて上方向に複数の電解コンデンサ30を配置する場合には、できるだけ横方向に広がらないように接近させて配置することが望ましい。 Compared with the first embodiment or the second embodiment, the installation area of the power semiconductor device on the product is larger, but on the contrary, there is an advantage that the height dimension can be reduced. For example, the height dimension can be reduced by increasing the radial dimension without changing the capacitance of the electrolytic capacitor 30. Further, when the power semiconductor device 1 is installed in another product, the large area cools not only the switching element 20 but also the heat generated by the P terminal 50a, the N terminal 50b, the electrolytic capacitor 30, and the printed wiring board 40. The effect of improving the efficiency of the operation can be obtained. As shown in FIGS. 7a and 7b, when a plurality of electrolytic capacitors 30 are arranged in the upward direction with respect to the positions of the upper switching element 20a and the lower switching element 20b, they should not be spread in the lateral direction as much as possible. It is desirable to place them close together.

実施の形態3による電力用半導体装置1内の部材の配置を次に示す。図8は、実施の形態3による部材配置を示す構成図であって、図8Aは平面図、図8Bは側面断面図、図8Cは底面断面図である。
この図8A、図8B、図8Cは、図7A、図7B、図7Cより、電解コンデンサ30とプリント配線板40を除いた図である。P端子50aと上側スイッチング素子20aが接続され、N端子50bと下側スイッチング素子20bが接続されている。また、出力端子50cは、上側スイッチング素子20aおよび下側スイッチング素子20bの両方に接続されている。電気的な回路図は、図3のように表すことができ、1アーム(1相)分の構成である。
The arrangement of the members in the power semiconductor device 1 according to the third embodiment is shown below. 8A and 8B are configuration views showing a member arrangement according to the third embodiment, FIG. 8A is a plan view, FIG. 8B is a side sectional view, and FIG. 8C is a bottom sectional view.
8A, 8B, and 8C are views obtained by removing the electrolytic capacitor 30 and the printed wiring board 40 from FIGS. 7A, 7B, and 7C. The P terminal 50a and the upper switching element 20a are connected, and the N terminal 50b and the lower switching element 20b are connected. Further, the output terminal 50c is connected to both the upper switching element 20a and the lower switching element 20b. The electrical circuit diagram can be represented as shown in FIG. 3, and has a configuration for one arm (one phase).

実施の形態4.
実施の形態4は、実施の形態3と異なる点のみ説明し、重複する説明は省略する。
図9は、実施の形態4による電力用半導体装置の概略構成を示すブロック図であって、図9Aは平面図、図9Bは側面断面図、図9Cは底面断面図である。
電力用半導体装置1の筐体10から突出するP端子50aおよびN端子50bの位置が図9Aおよび図9Cの上下方向に位置している。P端子50aは上部、N端子50bは下部に突出している。この図9Aに示すように、上側スイッチング素子20aおよび下側スイッチング素子20bは、電解コンデンサ30が設けられたプリント配線板40と同じ面方向で異なる領域に設けられている。すなわち、横に並べて配置されている。
実施の形態3による電力用半導体装置1内のP端子50a、N端子50b、上側スイッチング素子20aおよび下側スイッチング素子20bの配置を次に示す。図10は、実施の形態4による部材配置を示す構成図であって、図10Aは平面図、図10Bは側面断面図、図10Cは底面断面図である。
Embodiment 4.
The fourth embodiment will be described only in terms of differences from the third embodiment, and duplicated description will be omitted.
9A and 9B are block diagrams showing a schematic configuration of a power semiconductor device according to a fourth embodiment, FIG. 9A is a plan view, FIG. 9B is a side sectional view, and FIG. 9C is a bottom sectional view.
The positions of the P terminal 50a and the N terminal 50b protruding from the housing 10 of the power semiconductor device 1 are located in the vertical direction of FIGS. 9A and 9C. The P terminal 50a protrudes to the upper part, and the N terminal 50b protrudes to the lower part. As shown in FIG. 9A, the upper switching element 20a and the lower switching element 20b are provided in different regions in the same surface direction as the printed wiring board 40 provided with the electrolytic capacitor 30. That is, they are arranged side by side.
The arrangement of the P terminal 50a, the N terminal 50b, the upper switching element 20a, and the lower switching element 20b in the power semiconductor device 1 according to the third embodiment is shown below. 10A and 10B are configuration views showing a member arrangement according to the fourth embodiment, FIG. 10A is a plan view, FIG. 10B is a side sectional view, and FIG. 10C is a bottom sectional view.

このようなP端子50aおよびN端子50bの配置が可能であり、電力用半導体装置1を用いる製品のレイアウト設計の自由度が向上できる。場合によっては、実施の形態3よりも電力用半導体装置1の内部で電気的に接続されるスイッチング素子20と導電部材50と電解コンデンサの接続経路長を短くできる。つまり、配線により生じる寄生インタクタンスの増加を抑えることができるため、スイッチング時のサージ電圧の上昇を抑制することができ、スイッチング素子20のサージ電圧による破壊を防止することができる。 Such arrangement of the P terminal 50a and the N terminal 50b is possible, and the degree of freedom in layout design of the product using the power semiconductor device 1 can be improved. In some cases, the connection path length of the switching element 20, the conductive member 50, and the electrolytic capacitor, which are electrically connected inside the power semiconductor device 1, can be shortened as compared with the third embodiment. That is, since it is possible to suppress an increase in parasitic interactance caused by wiring, it is possible to suppress an increase in surge voltage during switching, and it is possible to prevent destruction of the switching element 20 due to surge voltage.

実施の形態5.
実施の形態5は、実施の形態3と異なる点のみ説明し、重複する説明は省略する。
図11は、実施の形態5による電力用半導体装置の概略構成を示すブロック図であって、図11Aは平面図、図11Bは側面断面図、図11Cは底面断面図である。
電解コンデンサ30を搭載したプリント配線板40が2箇所に分割されてスイッチング素子20の両側に配置されている。P端子50a、N端子50b、上側スイッチング素子20aおよび下側スイッチング素子20bの配置を次に示す。図12は、実施の形態5による部材配置を示す構成図であって、図12Aは平面図、図12Bは側面断面図、図12Cは底面断面図である。この図12Aに示すように、上側スイッチング素子20aおよび下側スイッチング素子20bとプリント配線板40との位置関係は、実施の形態4と同じように、上側スイッチング素子20aおよび下側スイッチング素子20bは、電解コンデンサ30が設けられたプリント配線板40と同じ面方向で異なる領域に設けられている。すなわち、横に並べて配置されている。
Embodiment 5.
The fifth embodiment will be described only in terms of differences from the third embodiment, and duplicated description will be omitted.
11A and 11B are block diagrams showing a schematic configuration of a power semiconductor device according to a fifth embodiment, FIG. 11A is a plan view, FIG. 11B is a side sectional view, and FIG. 11C is a bottom sectional view.
The printed wiring board 40 on which the electrolytic capacitor 30 is mounted is divided into two parts and arranged on both sides of the switching element 20. The arrangement of the P terminal 50a, the N terminal 50b, the upper switching element 20a, and the lower switching element 20b is shown below. 12A and 12B are configuration views showing the arrangement of members according to the fifth embodiment, FIG. 12A is a plan view, FIG. 12B is a side sectional view, and FIG. 12C is a bottom sectional view. As shown in FIG. 12A, the positional relationship between the upper switching element 20a and the lower switching element 20b and the printed wiring board 40 is the same as in the fourth embodiment. The electrolytic capacitor 30 is provided in a different region in the same surface direction as the printed wiring board 40 provided. That is, they are arranged side by side.

電力用半導体装置1を製品に設置する面積は実施の形態3および実施の形態4と変わらないが電解コンデンサ30の位置が変わることで、Xコンデンサとして機能するためスイッチング等によるノイズを吸収し、出力側にノイズが発生しないようにすることができる。ただし、電解コンデンサ30の周波数特性の範囲に限定されるため、ノイズの周波数帯域に応じた部品選定をする必要がある。 The area where the power semiconductor device 1 is installed in the product is the same as that in the third and fourth embodiments, but when the position of the electrolytic capacitor 30 is changed, it functions as an X capacitor, so that it absorbs noise due to switching and outputs. It is possible to prevent noise from being generated on the side. However, since it is limited to the range of the frequency characteristics of the electrolytic capacitor 30, it is necessary to select parts according to the frequency band of noise.

実施の形態6.
実施の形態6は、実施の形態5と異なる点のみ説明し、重複する説明は省略する。
図13は、実施の形態6による電力用半導体装置の構成を示すブロック図であって、図13Aは平面図、図13Bは側面断面図、図13Cは底面断面図である。
電力用半導体装置1の筐体10から突出するP端子50aおよびN端子50bが図13Aおよび図13Bに示すように、電力用半導体装置1の上下方向に突き出るように位置している。P端子50aは上部、N端子50bは下部に突出している。P端子50a、N端子50b、上側スイッチング素子20aおよび下側スイッチング素子20bの配置を次に示す。図14は、実施の形態6による部材配置を示す構成図であって、図14Aは平面図、図14Bは側面断面図、図14Cは底面断面図である。
Embodiment 6.
The sixth embodiment will be described only in terms of differences from the fifth embodiment, and duplicated description will be omitted.
13 is a block diagram showing the configuration of the power semiconductor device according to the sixth embodiment, FIG. 13A is a plan view, FIG. 13B is a side sectional view, and FIG. 13C is a bottom sectional view.
As shown in FIGS. 13A and 13B, the P terminal 50a and the N terminal 50b protruding from the housing 10 of the power semiconductor device 1 are positioned so as to protrude in the vertical direction of the power semiconductor device 1. The P terminal 50a protrudes to the upper part, and the N terminal 50b protrudes to the lower part. The arrangement of the P terminal 50a, the N terminal 50b, the upper switching element 20a, and the lower switching element 20b is shown below. 14 is a configuration diagram showing a member arrangement according to the sixth embodiment, FIG. 14A is a plan view, FIG. 14B is a side sectional view, and FIG. 14C is a bottom sectional view.

このようなP端子50aおよびN端子50bの配置が可能であり、電力用半導体装置1を用いる製品のレイアウト設計の自由度が向上できる。場合によっては、実施の形態5よりも電力用半導体装置1の内部で電気的に接続されるスイッチング素子20と導電部材50と電解コンデンサの接続経路長を短くできる。つまり、配線により生じる寄生インタクタンスの増加を抑えることができるため、スイッチング時のサージ電圧の上昇を抑制することができ、スイッチング素子20のサージ電圧による破壊を防止することができる。 Such arrangement of the P terminal 50a and the N terminal 50b is possible, and the degree of freedom in layout design of the product using the power semiconductor device 1 can be improved. In some cases, the connection path length of the switching element 20, the conductive member 50, and the electrolytic capacitor, which are electrically connected inside the power semiconductor device 1, can be shortened as compared with the fifth embodiment. That is, since it is possible to suppress an increase in parasitic interactance caused by wiring, it is possible to suppress an increase in surge voltage during switching, and it is possible to prevent destruction of the switching element 20 due to surge voltage.

前述した実施の形態1から6においては、1相分の電気回路の構成を示しているが、これを複数個用いることで多相として扱うことが可能である。例えば、3相(U相、V相、W相)であれば、3つを用いてP端子、N端子を並列に接続し、出力端子はU相、V相、W相と割り当てればよい。 Although the configurations of the electric circuit for one phase are shown in the above-described first to sixth embodiments, it is possible to treat them as multiple phases by using a plurality of them. For example, in the case of three phases (U phase, V phase, W phase), the P terminal and the N terminal may be connected in parallel using the three, and the output terminals may be assigned to the U phase, the V phase, and the W phase. ..

なお、実施の形態1から6において、電解コンデンサを搭載する基板として、プリント配線板を使用することを説明しているが、プリント配線板は一例であって、こだわるものではなく、導電性と伝熱性を考慮して、他の導電性の良い回路基板を使用しても良い。 In the first to sixth embodiments, it is described that the printed wiring board is used as the substrate on which the electrolytic capacitor is mounted. However, the printed wiring board is an example and is not particular about it. In consideration of thermal properties, another circuit board having good conductivity may be used.

本願は、様々な例示的な実施の形態が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
Although the present application describes various exemplary embodiments, the various features, embodiments, and functions described in one or more embodiments are limited to the application of the particular embodiment. Rather, it can be applied to embodiments alone or in various combinations.
Therefore, innumerable variations not illustrated are envisioned within the scope of the techniques disclosed herein. For example, it is assumed that at least one component is modified, added or omitted, and further, at least one component is extracted and combined with the components of other embodiments.

1 電力用半導体装置、10 筐体、20 スイッチング素子、20a 上側スイッチング素子、20b 下側スイッチング素子、30 電解コンデンサ、40 プリント配線板、50 導電部材、50a P端子、50b N端子、50c 出力端子、60 絶縁放熱部材 1 Power semiconductor device, 10 housings, 20 switching elements, 20a upper switching elements, 20b lower switching elements, 30 electrolytic capacitors, 40 printed wiring boards, 50 conductive members, 50a P terminals, 50b N terminals, 50c output terminals, 60 Insulated heat dissipation member

Claims (4)

複数のスイッチング素子、複数の電解コンデンサが並列接続された平滑用のコンデンサ、複数の前記電解コンデンサが搭載された回路基板、複数の前記スイッチング素子が搭載された正電極および負電極を有する導電部材、および筐体を備え、複数の前記スイッチング素子と前記回路基板とは、前記導電部材に接続されて、前記筐体に収容されていることを特徴とする電力用半導体装置。 A plurality of switching elements, a smoothing capacitor in which a plurality of electrolytic capacitors are connected in parallel, a circuit board on which the plurality of the electrolytic capacitors are mounted, a conductive member having a positive electrode and a negative electrode on which the plurality of the switching elements are mounted, A power semiconductor device comprising the above and a housing, wherein the plurality of switching elements and the circuit board are connected to the conductive member and housed in the housing. 前記複数のスイッチング素子の上方向に、前記電解コンデンサを搭載する前記回路基板が配置されていることを特徴とする請求項1に記載の電力用半導体装置。 The power semiconductor device according to claim 1, wherein the circuit board on which the electrolytic capacitor is mounted is arranged above the plurality of switching elements. 前記複数のスイッチング素子が搭載された前記導電部材の上に、複数の前記電解コンデンサが搭載された前記回路基板が重なって配置されていることを特徴とする請求項1または2に記載の電力用半導体装置。 The power supply according to claim 1 or 2, wherein the circuit board on which the plurality of electrolytic capacitors are mounted is arranged so as to overlap the conductive member on which the plurality of switching elements are mounted. Semiconductor device. 前記筐体の内の一部または全部に絶縁放熱部材が充填されていることを特徴とする請求項1から3のいずれか1項に記載の電力用半導体装置。 The power semiconductor device according to any one of claims 1 to 3, wherein a part or all of the housing is filled with an insulating heat radiating member.
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