JP2021087303A

JP2021087303A - Semiconductor device

Info

Publication number: JP2021087303A
Application number: JP2019215049A
Authority: JP
Inventors: 賢一郎伊東; Kenichiro Ito; 薫吉川; Kaoru Yoshikawa; 拓矢東; Takuya Azuma
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2019-11-28
Filing date: 2019-11-28
Publication date: 2021-06-03
Anticipated expiration: 2039-11-28
Also published as: JP7215402B2

Abstract

To provide a semiconductor device in which a current path can be secured.SOLUTION: A semiconductor device includes: a substrate 30 disposed on a heat sink 70, including a conductive layer 36 that is patterned, and having a plating layer 38 formed on a surface; a bus bar 50 incorporated in the substrate 30 in a state of being thermally connected to the heat sink 70; and a semiconductor element 60 in which a lower surface electrode 61 is bonded on the bus bar 50 through the plating layer 38 and a terminal 62 is bonded to a pattern 36b of the conductive layer 36 through the plating layer 38. The bus bar 50 includes a first cut part 51 on a side surface opposite to the terminal 62 side of the semiconductor element 60. A pattern 36a of the conductive layer 36 includes a first pattern extension part 36c extending to the first cut part 51. The lower surface electrode 61 is bonded to the first pattern extension part 36c through the plating layer 38.SELECTED DRAWING: Figure 1

Description

本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

半導体素子で発生する熱を放熱しやすくすべく金属ベース基板を用いて半導体素子を実装する技術が知られている（例えば、特許文献１）。具体的構成の一例を図５に示す。図５において、ヒートシンク１００上に金属ベース基板１１０が配置されている。金属ベース基板１１０は、アルミ製の金属板１１１の上に絶縁層１１２を介して銅製の導体パターン１１３，１１４が形成され、導体パターン１１３，１１４はレジスト層である絶縁層１１５で被覆されている。金属ベース基板１１０に半導体素子１２０が導体パターン１１３，１１４と電気的に接続された状態で実装されている。これにより半導体素子１２０を通して電流ｉ１１が金属ベース基板１１０の導体パターン１１３，１１４を介して流れるとともに半導体素子１２０の発する熱Ｑを金属ベース基板１１０を介してヒートシンク１００に放熱する。 A technique for mounting a semiconductor element using a metal base substrate so as to easily dissipate heat generated by the semiconductor element is known (for example, Patent Document 1). An example of a specific configuration is shown in FIG. In FIG. 5, the metal base substrate 110 is arranged on the heat sink 100. In the metal base substrate 110, copper conductor patterns 113 and 114 are formed on an aluminum metal plate 111 via an insulating layer 112, and the conductor patterns 113 and 114 are covered with an insulating layer 115 which is a resist layer. .. The semiconductor element 120 is mounted on the metal base substrate 110 in a state of being electrically connected to the conductor patterns 113 and 114. As a result, the current i11 flows through the semiconductor element 120 through the conductor patterns 113 and 114 of the metal base substrate 110, and the heat Q generated by the semiconductor element 120 is dissipated to the heat sink 100 via the metal base substrate 110.

特開２０１９−１１７８７８号公報Japanese Unexamined Patent Publication No. 2019-117878

ところで、図５において金属ベース基板１１０にアルミ製の丸棒１３０を立設して丸棒１３０を通して導体パターン１１４に電流ｉ１２を流す構成にすることができる。ここで、小型化を図るべく丸棒１３０に代わり金属板であるバスバーを基板に内蔵する構成とすることができる。具体的には、図６（ａ），（ｂ）に示すように、ヒートシンク２２０の上に、配線材及び放熱部材となるバスバー２１０を内蔵した多層基板２００を配置するとともに多層基板２００に半導体素子２３０が導体パターン２０１，２０２と電気的に接続された状態で実装されている。より詳しくは、バスバー２１０を内蔵した多層基板２００におけるバスバー２１０上及び導体パターン２０１，２０２上にはめっき層２０５が形成され、半導体素子２３０の下面電極２３１とめっき層２０５とは、はんだＳ１０により接合されている。バスバー２１０上にめっき層２０５が形成されるのは、多層基板２００のスルーホールに銅めっき処理する工程があるためである。そして、半導体素子２３０を通して電流ｉ２１がバスバー２１０からめっき層２０５とはんだＳ１０を経て導体パターン２０２に流れる。また、電流ｉ２２が導体パターン２０１からめっき層２０５を通してバスバー２１０に流れる。半導体素子２３０の発する熱Ｑは、はんだＳ１０、めっき層２０５、バスバー２１０を介してヒートシンク２２０に放熱される。 By the way, in FIG. 5, an aluminum round bar 130 may be erected on the metal base substrate 110, and the current i12 may be passed through the round bar 130 to the conductor pattern 114. Here, in order to reduce the size, a bus bar, which is a metal plate, can be built in the substrate instead of the round bar 130. Specifically, as shown in FIGS. 6A and 6B, a multilayer substrate 200 having a bus bar 210 as a wiring material and a heat radiating member is arranged on the heat sink 220, and a semiconductor element is placed on the multilayer substrate 200. The 230 is mounted in a state of being electrically connected to the conductor patterns 201 and 202. More specifically, a plating layer 205 is formed on the bus bar 210 and the conductor patterns 201 and 202 in the multilayer board 200 having the bus bar 210 built-in, and the lower surface electrode 231 of the semiconductor element 230 and the plating layer 205 are joined by solder S10. Has been done. The plating layer 205 is formed on the bus bar 210 because there is a step of copper plating the through holes of the multilayer substrate 200. Then, the current i21 flows from the bus bar 210 through the semiconductor element 230 through the plating layer 205 and the solder S10 to the conductor pattern 202. Further, a current i22 flows from the conductor pattern 201 through the plating layer 205 to the bus bar 210. The heat Q generated by the semiconductor element 230 is dissipated to the heat sink 220 via the solder S10, the plating layer 205, and the bus bar 210.

このような構造を採用した場合には、表層が銅製のめっき層２０５でしか繋がらない部位があるので、銅製のめっき層２０５が例えば３５μｍ程度の厚さなので電流経路を確保することが困難となることが懸念される。詳しくは、図６（ｂ）において電流ｉ２２が流れた際に、大電流がめっき層２０５（例えば厚さ３５μｍ）のみで流れることになり、電流経路の断面積が十分に大きく取れずに電流経路断面積が不足ぎみになる。 When such a structure is adopted, since there is a portion where the surface layer is connected only by the copper plating layer 205, it is difficult to secure the current path because the copper plating layer 205 has a thickness of, for example, about 35 μm. Is a concern. Specifically, when the current i22 flows in FIG. 6B, a large current flows only in the plating layer 205 (for example, a thickness of 35 μm), and the cross-sectional area of the current path cannot be sufficiently large. The cross-sectional area is insufficient.

本発明の目的は、電流経路を確保することができる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of securing a current path.

上記課題を解決するための半導体装置は、ヒートシンクの上に配置され、パターニングされた導体層が形成されるとともに表面にめっき層が形成された基板と、前記ヒートシンクと熱的に接続された状態で前記基板に内蔵されたバスバーと、下面電極が前記バスバー上に前記めっき層を介して接合されるとともに、端子が前記導体層の一部に前記めっき層を介して接合された半導体素子と、を備えた半導体装置であって、前記バスバーは、前記半導体素子の端子側とは反対の側面に切欠部を有し、前記導体層の他部は、前記切欠部に延在するパターン延在部を有し、前記下面電極が前記パターン延在部に前記めっき層を介して接合されてなることを要旨とする。 A semiconductor device for solving the above problems is arranged on a heat sink, and is in a state of being thermally connected to the heat sink with a substrate on which a patterned conductor layer is formed and a plating layer is formed on the surface. A bus bar built in the substrate and a semiconductor element in which a lower surface electrode is bonded onto the bus bar via the plating layer and terminals are bonded to a part of the conductor layer via the plating layer. In the semiconductor device provided, the bus bar has a notch on a side surface opposite to the terminal side of the semiconductor element, and the other part of the conductor layer has a pattern extending portion extending to the notch. It is a gist that the lower surface electrode is bonded to the pattern extending portion via the plating layer.

これによれば、半導体素子の下面電極とバスバーの間と、導体層の他部とが、パターン延在部を通して直接導通することによって、めっき層のみで導通する場合に比べ、電流経路を確保することができる。 According to this, the current path is secured by directly conducting the connection between the lower surface electrode of the semiconductor element and the bus bar and the other part of the conductor layer through the pattern extending portion, as compared with the case where the current is conducted only by the plating layer. be able to.

また、半導体装置において、前記バスバーは、前記半導体素子の端子側の側面に端子側切欠部を有し、前記導体層の一部は、前記端子側切欠部に延在する端子側パターン延在部を有しているとよい。 Further, in the semiconductor device, the bus bar has a terminal-side notch on the terminal-side side surface of the semiconductor element, and a part of the conductor layer is a terminal-side pattern extending portion extending to the terminal-side notch. It is good to have.

また、半導体装置において、前記基板は多層基板であるとよい。 Further, in the semiconductor device, the substrate may be a multilayer substrate.

本発明によれば、電流経路を確保することができる。 According to the present invention, a current path can be secured.

（ａ）は実施形態における半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線での断面図。(A) is a plan view of the semiconductor device according to the embodiment, and (b) is a cross-sectional view taken along the line AA of (a). 図１（ｂ）のＢ−Ｂ線での断面図。FIG. 1 (b) is a cross-sectional view taken along the line BB. インバータ回路を示す図。The figure which shows the inverter circuit. （ａ）は別例の半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線に対応する部位での断面図。(A) is a plan view of another example semiconductor device, and (b) is a cross-sectional view of a portion corresponding to the line AA of (a). 背景技術を説明するための半導体装置の断面図。A cross-sectional view of a semiconductor device for explaining background technology. （ａ）は課題を説明するための半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線での断面図。(A) is a plan view of a semiconductor device for explaining a problem, and (b) is a cross-sectional view taken along the line AA of (a).

以下、本発明を具体化した一実施形態を図面に従って説明する。
図１（ａ）、図１（ｂ）、図２には本実施形態における半導体装置の構造を示す。図３は、本発明が適用されるインバータ回路を示す。なお、図１（ａ）、図１（ｂ）、図２において、水平面を、直交するＸ，Ｙ方向で規定するとともに、上下方向をＺ方向で規定している。 Hereinafter, an embodiment embodying the present invention will be described with reference to the drawings.
1 (a), 1 (b), and 2 show the structure of the semiconductor device according to the present embodiment. FIG. 3 shows an inverter circuit to which the present invention is applied. In FIGS. 1 (a), 1 (b), and 2, the horizontal plane is defined in the orthogonal X and Y directions, and the vertical direction is defined in the Z direction.

図３に示すように、インバータ回路１０は、スイッチング素子１１，１２，１３，１４，１５，１６を有する。各スイッチング素子１１，１２，１３，１４，１５，１６は、それぞれ、ＭＯＳＦＥＴである。正極母線Ｌｐと負極母線Ｌｎとの間において、ｕ相上アーム用スイッチング素子１１とｕ相下アーム用スイッチング素子１２とが直列接続されている。正極母線Ｌｐと負極母線Ｌｎとの間において、ｖ相上アーム用スイッチング素子１３とｖ相下アーム用スイッチング素子１４とが直列接続されている。正極母線Ｌｐと負極母線Ｌｎとの間において、ｗ相上アーム用スイッチング素子１５とｗ相下アーム用スイッチング素子１６とが直列接続されている。ｕ相上アーム用スイッチング素子１１とｕ相下アーム用スイッチング素子１２との間の中点Ｐｕは三相モータＭと接続されている。ｖ相上アーム用スイッチング素子１３とｖ相下アーム用スイッチング素子１４との間の中点Ｐｖは三相モータＭと接続されている。ｗ相上アーム用スイッチング素子１５とｗ相下アーム用スイッチング素子１６との間の中点Ｐｗは三相モータＭと接続されている。 As shown in FIG. 3, the inverter circuit 10 has switching elements 11, 12, 13, 14, 15, and 16. Each of the switching elements 11, 12, 13, 14, 15, and 16 is a MOSFET, respectively. The u-phase upper arm switching element 11 and the u-phase lower arm switching element 12 are connected in series between the positive electrode bus Lp and the negative electrode bus Ln. Between the positive electrode bus Lp and the negative electrode bus Ln, the v-phase upper arm switching element 13 and the v-phase lower arm switching element 14 are connected in series. Between the positive electrode bus Lp and the negative electrode bus Ln, the w-phase upper arm switching element 15 and the w-phase lower arm switching element 16 are connected in series. The midpoint Pu between the u-phase upper arm switching element 11 and the u-phase lower arm switching element 12 is connected to the three-phase motor M. The midpoint Pv between the v-phase upper arm switching element 13 and the v-phase lower arm switching element 14 is connected to the three-phase motor M. The midpoint Pw between the w-phase upper arm switching element 15 and the w-phase lower arm switching element 16 is connected to the three-phase motor M.

そして、例えば、スイッチング素子１１がオフ、スイッチング素子１３又はスイッチング素子１５がオン、スイッチング素子１２がオン、スイッチング素子１４，１６がオフすることにより、電流ｉ１が、三相モータＭ→中点Ｐｕ→スイッチング素子１２→負極母線Ｌｎの経路で流れる。また、スイッチング素子１１がオン、スイッチング素子１３，１５がオフ、スイッチング素子１２がオフ、スイッチング素子１４又はスイッチング素子１６がオンすることにより、電流ｉ２が、正極母線Ｌｐ→スイッチング素子１１→中点Ｐｕ→三相モータＭの経路で流れる。 Then, for example, when the switching element 11 is turned off, the switching element 13 or the switching element 15 is turned on, the switching element 12 is turned on, and the switching elements 14 and 16 are turned off, the current i1 is changed from the three-phase motor M to the midpoint Pu →. It flows in the path of the switching element 12 → the negative electrode bus Ln. Further, when the switching element 11 is turned on, the switching elements 13 and 15 are turned off, the switching element 12 is turned off, and the switching element 14 or the switching element 16 is turned on, the current i2 is changed from the positive bus bus Lp → the switching element 11 → the midpoint Pu. → Flows in the path of the three-phase motor M.

図１（ａ）、図１（ｂ）、図２に示すように、半導体装置２０は、基板３０と、基板３０に内蔵されるバスバー５０と、基板３０に実装される半導体素子６０と、ヒートシンク７０と、を備える。半導体素子６０は、図３でのスイッチング素子１２を構成している。 As shown in FIGS. 1A, 1B, and 2, the semiconductor device 20 includes a substrate 30, a bus bar 50 built in the substrate 30, a semiconductor element 60 mounted on the substrate 30, and a heat sink. 70 and. The semiconductor element 60 constitutes the switching element 12 shown in FIG.

ヒートシンク７０は、熱伝導性に優れる金属、例えばアルミよりなる金属板である。
基板３０は、ヒートシンク７０の上に配置されている。
基板３０は、多層基板であり、下から順に、パターニングされた銅製の導体層３２、絶縁層（樹脂層）３３、パターニングされた銅製の導体層３４、絶縁層（樹脂層）３５、パターニングされた銅製の導体層３６が積層されることにより構成されている。導体層３２、導体層３４及び導体層３６は、それぞれ、銅製の層を所望の形状にパターニングしたものである。つまり、基板３０は、導体層が３層ある多層基板である。導体層３２、導体層３４及び導体層３６の厚さは、それぞれ、７０〜１０５μｍである。 The heat sink 70 is a metal plate made of a metal having excellent thermal conductivity, for example, aluminum.
The substrate 30 is arranged on the heat sink 70.
The substrate 30 is a multilayer substrate, and in this order from the bottom, a patterned copper conductor layer 32, an insulating layer (resin layer) 33, a patterned copper conductor layer 34, an insulating layer (resin layer) 35, and patterned. It is constructed by laminating copper conductor layers 36. The conductor layer 32, the conductor layer 34, and the conductor layer 36 are each obtained by patterning a copper layer into a desired shape. That is, the substrate 30 is a multilayer substrate having three conductor layers. The thickness of the conductor layer 32, the conductor layer 34, and the conductor layer 36 is 70 to 105 μm, respectively.

基板３０は、下側の表面に銅製のめっき層３７が形成されているとともに上側の表面に銅製のめっき層３８が形成されている。基板３０は、めっき層３７の表面にレジスト層３９が形成されているとともにめっき層３８の表面にレジスト層４０が形成されている。めっき層３７，３８の厚さは、それぞれ、３５μｍである。 The substrate 30 has a copper plating layer 37 formed on the lower surface and a copper plating layer 38 formed on the upper surface. In the substrate 30, the resist layer 39 is formed on the surface of the plating layer 37, and the resist layer 40 is formed on the surface of the plating layer 38. The thickness of the plating layers 37 and 38 is 35 μm, respectively.

このように、基板３０は、パターニングされた導体層３２，３４，３６が形成されるとともに表面にめっき層３７，３８が形成されている。めっき層３７，３８は、基板３０のスルーホールの銅めっき処理に伴い形成される。 As described above, the substrate 30 has the patterned conductor layers 32, 34, 36 formed and the plating layers 37, 38 formed on the surface thereof. The plating layers 37 and 38 are formed by the copper plating treatment of the through holes of the substrate 30.

導体層３６は、図１（ａ），（ｂ）、図２に示すようにＸ方向に延びるパターン３６ａ及びＸ方向に延びるパターン３６ｂを有する。パターン３６ａとパターン３６ｂとは一直線上に形成されている。 The conductor layer 36 has a pattern 36a extending in the X direction and a pattern 36b extending in the X direction as shown in FIGS. 1A and 1B. The pattern 36a and the pattern 36b are formed in a straight line.

バスバー５０は、銅板を所定の形状に成形することにより構成されている。銅製のバスバー５０は、基板３０に内蔵されている。詳しくは、基板３０における導体層３２、絶縁層３３、導体層３４、絶縁層３５、導体層３６の積層体の所定領域に空間Ｓｐが形成され、この空間Ｓｐにバスバー５０が配置されている。バスバー５０は、図１（ａ）、図２に示すように、Ｙ方向に延びている。 The bus bar 50 is formed by molding a copper plate into a predetermined shape. The copper bus bar 50 is built in the substrate 30. Specifically, a space Sp is formed in a predetermined region of the laminate of the conductor layer 32, the insulating layer 33, the conductor layer 34, the insulating layer 35, and the conductor layer 36 on the substrate 30, and the bus bar 50 is arranged in this space Sp. The bus bar 50 extends in the Y direction as shown in FIGS. 1A and 2.

図１（ａ），（ｂ）に示すように、半導体素子６０は、ＭＯＳＦＥＴであり、ドレイン電極としての下面電極６１、及び、側面から延びるソース電極端子６２を有する。
半導体素子６０は、下面電極６１が、バスバー５０上にめっき層３８を介して、はんだＳ１より接合されている。 As shown in FIGS. 1A and 1B, the semiconductor element 60 is a MOSFET and has a bottom electrode 61 as a drain electrode and a source electrode terminal 62 extending from the side surface.
In the semiconductor element 60, the bottom electrode 61 is bonded to the bus bar 50 from the solder S1 via the plating layer 38.

バスバー５０は、図３におけるスイッチング素子（ＭＯＳＦＥＴ）１２のドレイン電極と三相モータＭを繋ぐ配線材となっている。即ち、ｕ相上アーム用スイッチング素子１１とｕ相下アーム用スイッチング素子１２との間の中点Ｐｕから配線材及び放熱部材（熱マス）としてのバスバー５０が分岐している。 The bus bar 50 is a wiring material that connects the drain electrode of the switching element (MOSFET) 12 in FIG. 3 and the three-phase motor M. That is, the bus bar 50 as a wiring material and a heat radiating member (heat mass) branches from the midpoint Pu between the u-phase upper arm switching element 11 and the u-phase lower arm switching element 12.

図１（ｂ）に示すように、バスバー５０の下面には、めっき層３７が形成されている。
図１（ａ）、図１（ｂ）、図２に示すように、バスバー５０は、上面のＸ方向の角のうちの左側の側面、即ち、ソース電極端子６２側とは反対の側面に第１切欠部５１が形成されている。また、バスバー５０は、上面のＸ方向の角のうちの右側の側面、即ち、ソース電極端子６２側の側面に端子側切欠部としての第２切欠部５２が形成されている。 As shown in FIG. 1B, a plating layer 37 is formed on the lower surface of the bus bar 50.
As shown in FIGS. 1A, 1B, and 2, the bus bar 50 is located on the left side surface of the upper surface in the X direction, that is, on the side surface opposite to the source electrode terminal 62 side. One notch 51 is formed. Further, the bus bar 50 has a second notch 52 as a terminal notch formed on the right side surface of the upper surface in the X direction, that is, the side surface on the source electrode terminal 62 side.

導体層３６におけるパターン３６ａは、第１切欠部５１に延在する第１パターン延在部３６ｃを有している。具体的には、第１パターン延在部３６ｃの下部の絶縁層３５及び導体層３４とともに第１切欠部５１に延在している。導体層３６におけるパターン３６ｂは、第２切欠部５２に延在する端子側パターン延在部としての第２パターン延在部３６ｄを有している。具体的には、第２パターン延在部３６ｄの下部の絶縁層３５及び導体層３４とともに第２切欠部５２に延在している。第２パターン延在部３６ｄは非連続状態で延在している。導体層３６の第１パターン延在部３６ｃは、はんだＳ１により、めっき層３８を介して半導体素子６０の下面電極６１に接合されている。半導体素子６０のソース電極端子６２は、はんだＳ２により、めっき層３８を介して基板３０の導体層３６の一部であるパターン３６ｂに接合されている。 The pattern 36a in the conductor layer 36 has a first pattern extending portion 36c extending to the first notch portion 51. Specifically, it extends to the first notch 51 together with the insulating layer 35 and the conductor layer 34 below the first pattern extending portion 36c. The pattern 36b in the conductor layer 36 has a second pattern extending portion 36d as a terminal-side pattern extending portion extending to the second notch 52. Specifically, it extends to the second notch 52 together with the insulating layer 35 and the conductor layer 34 below the second pattern extending portion 36d. The second pattern extending portion 36d extends in a discontinuous state. The first pattern extending portion 36c of the conductor layer 36 is joined to the lower surface electrode 61 of the semiconductor element 60 via the plating layer 38 by the solder S1. The source electrode terminal 62 of the semiconductor element 60 is joined to the pattern 36b, which is a part of the conductor layer 36 of the substrate 30, via the plating layer 38 by the solder S2.

半導体素子６０の下面電極６１とバスバー５０とは、めっき層３８及びはんだＳ１により電気的に接続され、この半導体素子６０の下面電極６１とバスバー５０の間と、導体層３６の他部であるパターン３６ａとが、第１パターン延在部３６ｃを通して直接導通している。一方、図６（ａ），（ｂ）に示した構成とした場合においては、半導体素子２３０の下面電極２３１とバスバー２１０とは、めっき層２０５及びはんだＳ１０により電気的に接続され、この半導体素子２３０の下面電極２３１とバスバー２１０の間と、導体パターン２０１とが、めっき層２０５のみで導通している。 The bottom electrode 61 of the semiconductor element 60 and the bus bar 50 are electrically connected by the plating layer 38 and the solder S1, and the pattern is between the bottom electrode 61 of the semiconductor element 60 and the bus bar 50 and the other part of the conductor layer 36. 36a is directly conductive through the first pattern extending portion 36c. On the other hand, in the case of the configuration shown in FIGS. 6A and 6B, the bottom electrode 231 of the semiconductor element 230 and the bus bar 210 are electrically connected by the plating layer 205 and the solder S10, and the semiconductor element is connected. The conductor pattern 201 and the bottom electrode 231 of the 230 and the bus bar 210 are electrically connected only to the plating layer 205.

そして、図３に示すスイッチング素子１１がオフ、スイッチング素子１３又はスイッチング素子１５がオン、スイッチング素子１２がオン、スイッチング素子１４，１６がオフするときに電流ｉ１が図１（ｂ）においてバスバー５０→めっき層３８→はんだＳ１→半導体素子６０→はんだＳ２→めっき層３８→導体層３６のパターン３６ｂの経路で流れる。また、図３に示すスイッチング素子１１がオン、スイッチング素子１３，１５がオフ、スイッチング素子１２がオフ、スイッチング素子１４又はスイッチング素子１６がオンするときに電流ｉ２が図１（ｂ）において導体層３６のパターン３６ａ→導体層３６の第１パターン延在部３６ｃ→めっき層３８及びはんだＳ１→バスバー５０の経路で流れる。 Then, when the switching element 11 shown in FIG. 3 is turned off, the switching element 13 or the switching element 15 is turned on, the switching element 12 is turned on, and the switching elements 14 and 16 are turned off, the current i1 is changed from the bus bar 50 to the bus bar 50 in FIG. 1 (b). The current flows in the path of the pattern 36b of the plating layer 38 → the solder S1 → the semiconductor element 60 → the solder S2 → the plating layer 38 → the conductor layer 36. Further, when the switching element 11 shown in FIG. 3 is turned on, the switching elements 13 and 15 are turned off, the switching element 12 is turned off, and the switching element 14 or the switching element 16 is turned on, the current i2 is the conductor layer 36 in FIG. 1 (b). Pattern 36a → First pattern extending portion 36c of conductor layer 36 → Plating layer 38 and solder S1 → Bus bar 50.

また、図１（ｂ）に示すように、ヒートシンク７０の上面に電気絶縁性接合部材である接着シート８０を介して基板３０の下面が接着されている。
このとき、ヒートシンク７０とバスバー５０との間には、接着シート８０とめっき層３７とが位置しており、バスバー５０はヒートシンク７０と熱的に接続されている。また、バスバー５０と半導体素子６０との間には、めっき層３８とはんだＳ１とが位置しており、バスバー５０は半導体素子６０と熱的に接続されている。そして、半導体素子６０で発生した熱Ｑは、はんだＳ１→めっき層３８→バスバー５０→めっき層３７→接着シート８０を通してヒートシンク７０に逃がされる。 Further, as shown in FIG. 1B, the lower surface of the substrate 30 is adhered to the upper surface of the heat sink 70 via an adhesive sheet 80 which is an electrically insulating joining member.
At this time, the adhesive sheet 80 and the plating layer 37 are located between the heat sink 70 and the bus bar 50, and the bus bar 50 is thermally connected to the heat sink 70. Further, the plating layer 38 and the solder S1 are located between the bus bar 50 and the semiconductor element 60, and the bus bar 50 is thermally connected to the semiconductor element 60. Then, the heat Q generated in the semiconductor element 60 is released to the heat sink 70 through the solder S1 → the plating layer 38 → the bus bar 50 → the plating layer 37 → the adhesive sheet 80.

なお、接着シート８０に代わり、バスバー５０の下面側をレジスト層３９で覆い、接着剤で接着してもよい。
次に、作用について説明する。 Instead of the adhesive sheet 80, the lower surface side of the bus bar 50 may be covered with a resist layer 39 and adhered with an adhesive.
Next, the action will be described.

図１（ａ）、図１（ｂ）、図２において半導体素子６０のスイッチング動作に伴い電流ｉ１が、バスバー５０から、めっき層３８と、はんだＳ１と、半導体素子６０を通して導体層３６のパターン３６ｂに流れる。また、電流ｉ２が導体層３６のパターン３６ａから、導体層３６の第１パターン延在部３６ｃと、めっき層３８及びはんだＳ１を通してバスバー５０に流れる。 In FIGS. 1 (a), 1 (b), and 2 in FIG. 2, the current i1 flows from the bus bar 50 through the plating layer 38, the solder S1, and the semiconductor element 60 as the semiconductor element 60 is switched, and the pattern 36b of the conductor layer 36 Flow to. Further, the current i2 flows from the pattern 36a of the conductor layer 36 to the bus bar 50 through the first pattern extending portion 36c of the conductor layer 36, the plating layer 38, and the solder S1.

また、半導体素子６０は、スイッチング動作に伴い発熱する。この熱Ｑは、はんだＳ１と、めっき層３８と、バスバー５０と、めっき層３７と、接着シート８０を通してヒートシンク７０に逃がされる。 Further, the semiconductor element 60 generates heat due to the switching operation. This heat Q is released to the heat sink 70 through the solder S1, the plating layer 38, the bus bar 50, the plating layer 37, and the adhesive sheet 80.

図６（ａ），（ｂ）に示した構成とした場合においては、半導体素子２３０を通して電流ｉ２１がバスバー２１０からめっき層２０５とはんだＳ１０を通して導体パターン２０２に流れる。また、電流ｉ２２が導体パターン２０１からめっき層２０５を通してバスバー２１０に流れる。このとき、図６（ｂ）において電流ｉ２２が流れた際に、大電流がめっき層２０５（例えば厚さ３５μｍ）のみで流れることになり、電流経路の断面積が十分に大きく取れずに不足ぎみになる。 In the case of the configuration shown in FIGS. 6A and 6B, a current i21 flows from the bus bar 210 through the semiconductor element 230 to the conductor pattern 202 through the plating layer 205 and the solder S10. Further, a current i22 flows from the conductor pattern 201 through the plating layer 205 to the bus bar 210. At this time, when the current i22 flows in FIG. 6B, a large current flows only in the plating layer 205 (for example, a thickness of 35 μm), and the cross-sectional area of the current path cannot be sufficiently large and is insufficient. become.

図６（ｂ）では銅製のバスバー２１０は断面形状が直方体であったものを、図１（ａ），（ｂ）、図２に示す本実施形態においては、銅製のバスバー５０は、異形状化されており、断面形状として、半導体素子６０の搭載側の両側面に切欠部（段差）５１，５２を設置している。 In FIG. 6 (b), the copper bus bar 210 had a rectangular parallelepiped cross-sectional shape, but in the present embodiment shown in FIGS. 1 (a), (b) and 2, the copper bus bar 50 has a different shape. As a cross-sectional shape, notches (steps) 51 and 52 are provided on both side surfaces on the mounting side of the semiconductor element 60.

つまり、高さ方向に段差を設けて、この段差部に銅製の導体層３６のパターン延在部３６ｃ，３６ｄを延長している。これにより、電流経路として半導体素子６０から直ぐの銅製の導体層３６の第１パターン延在部３６ｃに逃げる経路を確保することができる。よって、厚い銅製の導体層３６のパターン３６ａに電流が流れやすく発熱も抑えられる。 That is, a step is provided in the height direction, and the pattern extending portions 36c and 36d of the copper conductor layer 36 are extended to the step portion. As a result, it is possible to secure a path for the current path to escape from the semiconductor element 60 to the first pattern extending portion 36c of the copper conductor layer 36 immediately. Therefore, a current easily flows through the pattern 36a of the thick copper conductor layer 36, and heat generation is suppressed.

また、図６（ａ），（ｂ）に示した構成とした場合においては、バスバー２１０の周辺には銅製のめっき層２０５しかないので基板２００の樹脂層２０７と銅製のパターン２０１，２０２及び銅製のバスバー２１０との熱衝撃による熱収縮によりめっき層２０５が割れやすい。詳しくは、半導体素子２３０の実装箇所周辺の層構成がめっき層２０５のみで支えられていることになり、めっき層２０５において熱衝撃によるクラックＣＬが発生するおそれがある。 Further, in the case of the configurations shown in FIGS. 6 (a) and 6 (b), since there is only a copper plating layer 205 around the bus bar 210, the resin layer 207 of the substrate 200, the copper patterns 201 and 202, and copper are used. The plating layer 205 is easily cracked due to heat shrinkage due to thermal impact with the bus bar 210. Specifically, the layer structure around the mounting location of the semiconductor element 230 is supported only by the plating layer 205, and crack CL may occur in the plating layer 205 due to thermal shock.

図１（ａ），（ｂ）、図２に示す本実施形態においては、薄いめっき層３８が銅製の導体層３６の第１パターン延在部３６ｃによって支えられており、熱衝撃に対する耐久性が向上する。 In the present embodiment shown in FIGS. 1 (a), 1 (b) and 2, the thin plating layer 38 is supported by the first pattern extending portion 36c of the copper conductor layer 36, and has durability against thermal shock. improves.

このように半導体素子６０の直下のバスバー５０における切欠部（段差）５１，５２による空間を活用して導体層３６をパターン延在部３６ｃ，３６ｄとして半導体素子６０の直下まで拡張している。このように、銅製のバスバー５０及び銅製の導体層３６の形状として切欠部５１，５２にパターン延在部３６ｃ，３６ｄを設けることにより、電流経路の確保と耐熱衝撃性の向上を両立できる。詳しくは、銅製の導体層（パターン）３６は、厚さが７０〜１０５μｍであり、直接導通する経路を確保できる。また、銅製の導体層３６のパターン拡張による剛性向上により、耐熱衝撃性を向上している。その結果、電流経路を確保しつつ強度向上を図ることが可能となる。 In this way, the conductor layer 36 is extended to directly below the semiconductor element 60 as the pattern extending portions 36c and 36d by utilizing the space provided by the notches (steps) 51 and 52 in the bus bar 50 directly below the semiconductor element 60. As described above, by providing the pattern extending portions 36c and 36d in the cutout portions 51 and 52 as the shapes of the copper bus bar 50 and the copper conductor layer 36, it is possible to secure the current path and improve the thermal shock resistance at the same time. Specifically, the copper conductor layer (pattern) 36 has a thickness of 70 to 105 μm, and a path for direct conduction can be secured. Further, the heat impact resistance is improved by improving the rigidity by expanding the pattern of the copper conductor layer 36. As a result, it is possible to improve the strength while securing the current path.

上記実施形態によれば、以下のような効果を得ることができる。
（１）半導体装置２０の構成として、ヒートシンク７０の上に配置され、パターニングされた導体層３６が形成されるとともに表面にめっき層３８が形成された基板３０と、ヒートシンク７０と熱的に接続された状態で基板３０に内蔵されたバスバー５０と、下面電極６１がバスバー５０上にめっき層３８を介して接合されるとともに、端子６２が導体層３６の一部であるパターン３６ｂにめっき層３８を介して接合された半導体素子６０と、を備える。バスバー５０は、半導体素子６０の端子６２側とは反対の側面に第１切欠部５１を有し、導体層３６の他部であるパターン３６ａは、第１切欠部５１に延在する第１パターン延在部３６ｃを有し、下面電極６１が第１パターン延在部３６ｃにめっき層３８を介して接合されている。よって、半導体素子６０の下面電極６１とバスバー５０の間と、導体層３６の他部であるパターン３６ａとが、第１パターン延在部３６ｃを通して直接導通することによって、めっき層３８のみで導通する場合に比べ、電流経路を確保することができる。つまり、本実施形態においては、薄いめっき層３８のみの電流経路をなくして薄いめっき層３８に厚い銅製の導体層３６のパターン３６ａが重ねられることによる電流経路を構成することができる。 According to the above embodiment, the following effects can be obtained.
(1) As a configuration of the semiconductor device 20, the substrate 30 is arranged on the heat sink 70, the patterned conductor layer 36 is formed, and the plating layer 38 is formed on the surface, and the heat sink 70 is thermally connected. In this state, the bus bar 50 built in the substrate 30 and the lower surface electrode 61 are joined onto the bus bar 50 via the plating layer 38, and the plating layer 38 is formed on the pattern 36b in which the terminal 62 is a part of the conductor layer 36. It includes a semiconductor element 60 bonded via the metal element 60. The bus bar 50 has a first notch 51 on a side surface opposite to the terminal 62 side of the semiconductor element 60, and the pattern 36a, which is another part of the conductor layer 36, is a first pattern extending to the first notch 51. It has an extending portion 36c, and the lower surface electrode 61 is joined to the first pattern extending portion 36c via a plating layer 38. Therefore, between the lower surface electrode 61 of the semiconductor element 60 and the bus bar 50 and the pattern 36a, which is another part of the conductor layer 36, are directly conducted through the first pattern extending portion 36c, so that they are conducted only in the plating layer 38. Compared with the case, the current path can be secured. That is, in the present embodiment, the current path can be constructed by eliminating the current path of only the thin plating layer 38 and superimposing the pattern 36a of the thick copper conductor layer 36 on the thin plating layer 38.

また、導体層３６のパターンの拡張による剛性アップによって熱による衝撃性が向上して強度向上を図ることができる。つまり、厚い導体層３６の第１パターン延在部３６ｃが切欠部（段差部）５１に入り込んでいるので熱収縮に対して強くなっている。 Further, by increasing the rigidity by expanding the pattern of the conductor layer 36, the impact resistance due to heat can be improved and the strength can be improved. That is, since the first pattern extending portion 36c of the thick conductor layer 36 has entered the notch portion (step portion) 51, it is resistant to heat shrinkage.

（２）バスバー５０は、半導体素子６０の端子６２側の側面に端子側切欠部としての第２切欠部５２を有し、導体層３６の一部であるパターン３６ｂは、第２切欠部５２に延在する端子側パターン延在部としての第２パターン延在部３６ｄを有しているので、より剛性が向上する。 (2) The bus bar 50 has a second notch 52 as a terminal notch on the side surface of the semiconductor element 60 on the terminal 62 side, and the pattern 36b, which is a part of the conductor layer 36, is formed in the second notch 52. Since the second pattern extending portion 36d is provided as the extending terminal side pattern extending portion, the rigidity is further improved.

（３）基板３０は多層基板であるので、より好適である。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
○ バスバー５０は、両側に切欠部５１，５２を有していたが、これに代わり、図４（ａ）、図４（ｂ）に示すように、片側にのみ切欠部５１を有する構成でもよい。つまり、図１（ｂ）においては、半導体素子６０における右側のソース電極端子６２が延びている側に切欠部５２が形成されるとともに半導体素子６０における左側に切欠部５１が形成されていたが、図４（ｂ）に示したように半導体素子６０における左側の切欠部５１のみが形成されていてもよい。 (3) Since the substrate 30 is a multilayer substrate, it is more suitable.
The embodiment is not limited to the above, and may be embodied as follows, for example.
○ The bus bar 50 has notches 51 and 52 on both sides, but instead, as shown in FIGS. 4 (a) and 4 (b), the bus bar 50 may have notches 51 on only one side. .. That is, in FIG. 1B, the notch 52 is formed on the side where the source electrode terminal 62 on the right side of the semiconductor element 60 extends, and the notch 51 is formed on the left side of the semiconductor element 60. As shown in FIG. 4B, only the notch 51 on the left side of the semiconductor element 60 may be formed.

○ 半導体素子はＭＯＳＦＥＴであったが、これに代わり他の素子、例えばＩＧＢＴ、バイポーラトランジスタ、ダイオード等でもよい。 ○ The semiconductor element was a MOSFET, but other elements such as an IGBT, a bipolar transistor, and a diode may be used instead.

２０…半導体装置、３０…基板、３６…導体層、３６ａ…パターン、３６ｂ…パターン、３６ｃ…第１パターン延在部、３６ｄ…第２パターン延在部、３８…めっき層、５０…バスバー、５１…第１切欠部、５２…第２切欠部、６０…半導体素子、６１…下面電極、６２…端子、７０…ヒートシンク。 20 ... Semiconductor device, 30 ... Substrate, 36 ... Conductor layer, 36a ... Pattern, 36b ... Pattern, 36c ... First pattern extending part, 36d ... Second pattern extending part, 38 ... Plating layer, 50 ... Bus bar, 51 ... 1st notch, 52 ... 2nd notch, 60 ... semiconductor element, 61 ... bottom electrode, 62 ... terminal, 70 ... heat sink.

Claims

A substrate that is placed on a heat sink and has a patterned conductor layer and a plating layer on the surface.
A bus bar built into the board in a state of being thermally connected to the heat sink,
A semiconductor element in which a bottom electrode is bonded onto the bus bar via the plating layer and terminals are bonded to a part of the conductor layer via the plating layer.
It is a semiconductor device equipped with
The bus bar has a notch on a side surface opposite to the terminal side of the semiconductor element.
The other portion of the conductor layer has a pattern extending portion extending to the notch portion.
A semiconductor device characterized in that the bottom electrode is bonded to the pattern extending portion via the plating layer.

The bus bar has a terminal-side notch on the terminal-side side surface of the semiconductor element.
The semiconductor device according to claim 1, wherein a part of the conductor layer has a terminal-side pattern extending portion extending to the terminal-side notch portion.

The semiconductor device according to claim 1 or 2, wherein the substrate is a multilayer substrate.