JP2021077950A - センサ回路、及びセンサ回路の制御方法 - Google Patents

Abstract

【課題】複数の読出しラインを備えたセンサ回路において、消費電力を増大させずに、回路規模を低減させる。【解決手段】本発明のセンサ回路は、センサ領域の画素をライン順に走査し、センサ領域は、所定の領域（オプティカルブラック画素（ＯＢ画素）で構成される第１の領域と、ＯＢ画素と有効画素が含まれる場合の、ＯＢ画素で構成される第２の領域と、ＯＢ画素と有効画素が含まれる場合の、有効画素で構成される第３の領域）を備え、第１及び第２の領域のＯＢ画素を用いて、センサ領域の画素を読み出すチャンネルの数に応じたライン毎に黒レベルを補正する手段を備え、第１の領域における、チャンネルの数に応じたラインの補正処理期間を、第２の領域における、チャンネルの数に応じたラインの補正処理期間より長くし、補正処理手段は、第３の領域の有効画素が走査されている期間に、第２の領域における、チャンネルの数に応じたラインの補正処理を行う。【選択図】図１

Description

本発明は、センサ回路に搭載する補正回路に関する技術である。

従来、ＣＣＤイメージセンサ、又はＣＭＯＳイメージセンサ等を含むセンサ回路を搭載したデジタルカメラやビデオカメラが普及している。これらのセンサ回路では、画素の読出しに複数の読出しライン（チャンネル）を用いることが一般的に知られており、これにより、チャンネル数分の画素を同時に読み出すことができるため、画素の読出し時間を短縮し、連写速度を上げることが可能である。

他方、これらのセンサ回路においては、暗電流成分を除去して黒レベルを所望の出力レベルに合わせ込むために、黒レベル補正処理が行われるのが一般的である。この黒レベル補正処理は、センサ領域の有効画素領域（即ち、撮像画像の画像信号として利用する画素の領域）の左右や上下に設けられるオプティカルブラック画素領域（即ち、遮光された画素の領域）の画素値を用いて実行される。

そして、このような黒レベル補正処理回路として、上述の複数チャンネルに対応したものがある（特許文献１）。特許文献１には、画素の偶数ライン用のチャンネルと奇数ライン用のチャンネルの２チャンネルの読出しラインを用いて、各々に２つの黒レベル補正処理回路を具備させ、偶数ラインと奇数ラインを同時に処理する撮像装置が開示されている。

また、複数チャネルを１つの黒レベル補正処理回路で処理する撮像素子が開示されている（特許文献２）。特許文献２の黒レベル補正処理回路では、センサ領域が左右に分割され、左用と右用の２チャンネルの読み出しラインに対して、１つの黒レベル補正処理回路で処理を行う。この黒レベル補正処理回路は、左右のチャンネル毎に補正結果を保持する保持部を有し、領域に応じて参照する補正結果を切り替えて処理を行う。

特開２００６−２２９４７３号公報 特開２０１４−３０２７４号公報

しかしながら、特許文献１の黒レベル補正処理回路では、２チャンネルの読出しラインに対して、２つの黒レベルの補正処理回路が必要とされるため、回路規模が増大するという課題がある。加えて、特許文献１の黒レベル補正処理回路は、オプティカルブラック画素領域の処理では動作し、センサ領域の多くを占める有効画素領域の処理では動作を停止する。例えば、有効画素領域に対して水平方向に配置されるオプティカルブラック画素領域は、全センサ領域の２．５％程度である。そのため、停止時間が長く、回路を有効に活用することができていないという課題がある。

また、特許文献２の黒レベル補正処理回路に関して、従来の黒レベル補正処理回路を２つ用いる構成と同等の画素の読出し時間を達成するためには、２倍の処理速度が必要となり、消費電力が増大するという課題がある。

本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の読出しラインを備えたセンサ回路において、消費電力を増大させずに、回路規模を低減させることである。

本発明は、センサ領域の画素をライン順に走査するセンサ回路であって、前記センサ領域は、黒レベルを補正するためのオプティカルブラック画素又は有効画素を含む、複数の領域を備え、前記複数の領域は、１ラインが、前記オプティカルブラック画素で構成される第１の領域と、１ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記オプティカルブラック画素で構成される第２の領域と、１ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記有効画素で構成される第３の領域とを有し、前記第１の領域と第２の領域のオプティカルブラック画素を用いて、前記センサ領域の画素を読み出すチャンネルの数に応じたライン毎に黒レベルを補正する補正処理手段を備え、前記第１の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間を、前記第２の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間よりも長く設定し、前記補正処理手段は、前記第３の領域の有効画素が走査されている期間に、前記第２の領域における、前記チャンネルの数に応じたラインの一部のラインの黒レベルの補正処理を行うことを特徴とする。

複数の読出しラインを備えたセンサ回路において、消費電力を増大させずに、回路規模を低減させることができる。

センサ回路の構成を示すブロック図である。 センサ領域を示す図である。 センサ回路のタイミングチャートである。 センサ回路における処理の手順を示すフローチャートである。 従来のセンサ回路の構成を示すブロック図である。 従来のセンサ回路のタイミングチャートである。 センサ回路の構成を示すブロック図である。 センサ回路における処理の手順を示すフローチャートである。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の実施形態は本発明を限定するものではなく、また、本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。その他、補足として、同一の構成については、同じ符号を付して説明する。

（実施形態１）
図１は、センサ回路の構成を示すブロック図である。図１に示されるセンサ回路は、センサ領域の画素をライン順に読み出して、補正処理等を行う。センサ回路は、偶数ライン用のチャンネルと奇数ライン用のチャンネルの２チャンネルの読み出しラインを用いて、偶数ラインをユニット０で処理し、奇数ラインをユニット１で処理することで、並列に処理を実行する。

符号１０１は、撮像素子である。撮像素子１０１には、通常、ＣＣＤ（Charge Coupled Device）イメージセンサ、又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが用いられる。符号１０２は、Ａ／Ｄ変換部である。Ａ／Ｄ変換部１０２は、撮像素子１０１から読み出した画素のアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換部０ １２０は画素の偶数ラインを処理し、また、Ａ／Ｄ変換部１ １２０は画素の奇数ラインを処理する。

符号１０３は、バッファである。バッファ１０３は、黒レベル補正処理部１０４が処理する画素を格納する。符号１０４は、黒レベル補正処理部である。黒レベル補正処理部１０４は、センサ領域のオプティカルブラック画素領域（以下、ＯＢ画素領域と称する）の画素を用いて、黒レベル補正値を導出（算出）する。黒レベル補正処理部１０４は、黒レベル補正処理に使用する画素領域において最終画素を読み出すと、画素信号を積分し、その積分した結果の平均値と所望（所定）の黒レベルとの差分を取ることで、黒レベル補正値を算出する。なお、黒レベル補正値の導出に関しては、必ずしもこれに限定されず、センサ回路の構成に適した方法で補正値を導出すればよい。また、本実施形態において、黒レベル補正処理部１０４は、画素の偶数ライン及び画素の奇数ラインの両方に対して処理を行う。

符号１０５は、画像処理部である。画像処理部１０５は、Ａ／Ｄ変換部１０２が出力する画素に対して処理を施し、さらに、処理後の画素値と補正値を後段に出力する。なお、本実施形態において、画像処理部０ １０５は画素の偶数ラインを処理し、また、画像処理部１ １０５は画素の奇数ラインを処理する。

符号１０６は、タイミング生成回路である。タイミング生成回路１０６は、外部から垂直同期信号（ＶＤ）と水平同期信号（ＨＤ）を受信する。ＶＤは、１フレームの読み出し開始を指示する信号である。ＨＤは、１ライン単位の読み出し開始を指示する信号である。タイミング生成回路１０６は、１ライン単位の処理の開始を示すトリガ信号を生成し、その生成したトリガ信号を、撮像素子１０１、Ａ／Ｄ変換部１０２、バッファ１０３、黒レベル補正処理部１０４、画像処理部１０５に供給する。なお、本実施形態において、タイミング生成回路１０６は、ＶＤ、ＨＤを受けて、そのＶＤ、ＨＤに基づいてトリガ信号を生成するが、１ライン単位の読み出し開始と１ライン単位の処理の開始が同じである場合、トリガ信号の代わりにＨＤ信号を用いてもよい。

図２は、センサ回路が処理するセンサ領域を示す図である。センサ領域は、垂直オプティカルブラック画素領域（ＶＯＢ）、水平オプティカルブラック画素領域（ＨＯＢ）、有効画素領域の少なくとも３つの領域を有する。センサ領域全体の水平画素数は、図２においてＨ０＋Ｈ１で示され、また、センサ領域全体の垂直画素数は、図２においてＶ０＋Ｖ２で示される。

ＶＯＢは、有効画素領域の上側に位置する。ＶＯＢの水平画素数（図２のＨ０＋Ｈ１）は、センサ領域と同じであり、また、ＶＯＢの垂直画素数（図２のＶ０）は、センサ領域の垂直画素数の約３％程度とすることが望ましい。

ＨＯＢは、有効画素領域の左側に位置する。ＨＯＢの水平画素数（図２のＨ０）は、センサ領域の水平画素数の２.５％程度とすることが望ましく、また、ＨＯＢの垂直画素数（図２のＶ２）は、有効画素領域と同じである。なお、ＨＯＢの水平画素数は、センサ領域の５０％以下であればよい。但し、本実施形態において、センサ回路は、ＨＯＢをバッファ１０３に格納するが、バッファ回路の規模をより小さくするため、ＨＯＢの水平画素数を、補正値の生成に必要な最小値（具体的には、水平画素数の２.５％程度）とすることが望ましい。

ここで、図２において、ＶＯＢのうち、ＶＷ０及びＶＷ１は、黒レベル補正処理部１０４が補正処理に使用する画素領域（以下、黒レベル補正処理ウィンドウとも称する）である。ＶＷ０及びＶＷ１の水平画素数はＶＯＢ領域と同じであり、垂直画素数は１である。なお、ＶＷ０は、偶数ラインウィンドウ（即ち、偶数ラインの領域）であり、ＶＷ１は、奇数ラインウィンドウ（即ち、奇数ラインの領域）である。

また、図２において、ＨＯＢのうち、ＨＷ０及びＨＷ１は、黒レベル補正処理ウィンドウである。ＨＷ０及びＨＷ１の水平画素数はＨＯＢと同じであり、垂直画素数は１である。なお、ＨＷ０は、偶数ラインウィンドウであり、ＨＷ１は、奇数ラインウィンドウである。

なお、本実施形態では、ＶＯＢが有効画素領域の上側に位置するものとして説明したが、必ずしもこれに限定されず、ＶＯＢは、有効画素領域の下側、又は、有効画素領域の上下両側に位置してもよい。加えて、ＶＯＢの水平画素数をセンサ領域と同じとして説明したが、必ずしもこれに限定されず、有効画素領域の水平画素数（図２のＨ１）以上であればよい。

また、ＨＯＢが有効画素領域の左側に位置するものとして説明したが、必ずしもこれに限定されず、ＨＯＢは、有効画素領域の右側、又は、有効画素領域の左右両側に位置してもよい。加えて、ＨＯＢの水平画素数をセンサ領域と同じとして説明したが、必ずしもこれに限定されず、有効画素領域の垂直画素数（図２のＶ２）以上であればよい。

以上、本実施形態に係るセンサ回路の構成及びセンサ領域について説明したが、次に、本実施形態に係るセンサ回路の理解を容易にするため、従来のセンサ回路の構成及びタイミングチャートについて説明する。

図５は、従来のセンサ回路の構成を示すブロック図である。なお、本実施形態に係るセンサ回路のブロックと同様のブロックには、図１と同じ符号を付している。ここで、従来のセンサ回路においても、上述の実施形態１のセンサ回路と同様に、図２のセンサ領域の画素をライン順に読み出して、補正処理等を行う。この場合、従来のセンサ回路は、偶数ライン用のチャンネルと奇数ライン用のチャンネルの２チャンネルの読み出しラインを用いて、偶数ラインをユニット０で処理し、奇数ラインをユニット１で処理することで、並列に処理を実行する。

従来のセンサ回路と本実施形態に係るセンサ回路の差異は、従来のセンサ回路では、黒レベル補正処理部５０１がユニット０とユニット１の各々に１つずつ、合計で２チャンネルあるのに対して、本実施形態に係るセンサ回路では１チャンネルであることである。具体的には、従来のセンサ回路では、黒レベル補正処理部０ ５０１は偶数ラインを処理し、黒レベル補正処理部１は奇数ラインを処理し、黒レベル補正処理部０ ５０１及び１ ５０１は、並列に処理を行う。また、従来のセンサ回路ではバッファを備えないのに対して、本実施形態に係るセンサ回路ではバッファを備える。

図６は、従来のセンサ回路のタイミングチャートである。図６において、信号ＶＤ、ＨＤは、タイミング生成回路１０６に入力される信号である。トリガ信号は、タイミング生成回路１０６により生成されるトリガ信号である。走査領域は、Ａ／Ｄ変換部１０２が読み出す画素の領域である。画素読み出し０は、Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５が処理する画素の領域である。画素読み出し１は、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５が処理する画素の領域である。黒レベル補正処理０(偶数ライン処理)は、黒レベル補正処理部０ ５０１の動作ステータスである。黒レベル補正処理１(奇数ライン処理)は、黒レベル補正処理部１ ５０１の動作ステータスである。

以下、時刻ｔ０からｔ３までのタイミングチャートについて説明する。時刻ｔ０において、センサ回路は、先頭のラインの処理を開始する。図６のタイミングチャートの例では、先頭のラインはＶＯＢである。ＶＤ、ＨＤがアサートされると、センサ回路は１フレームの処理を開始する。タイミング生成回路１０６は、ＶＤ、ＨＤを受けると、ＶＤ、ＨＤに基づいてトリガ信号を生成し、各ブロックにトリガ信号を発信する。

センサ回路は、ＶＯＢに関して、偶数ライン及び奇数ラインを２つのユニットで並列に処理する。Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５はＶＯＢの偶数ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５はＶＯＢの奇数ラインの処理を開始する。また、黒レベル補正処理部０ ５０１はＶＯＢの偶数ラインウィンドウの処理を開始し、黒レベル補正処理部１ ５０１はＶＯＢの奇数ラインウィンドウの処理を開始する。

時刻ｔ１において、センサ回路は、次のラインの処理を開始する。図６のタイミングチャートの例では、次のラインはＨＯＢと有効画素領域を含むラインである。タイミング生成回路１０６は、ＨＤを受けると、各ブロックにトリガ信号を発信する。

センサ回路は、ＨＯＢと有効画素領域に関して、偶数ライン及び奇数ラインをライン毎に２つのユニットで並列に処理する。Ａ／Ｄ変換部０ １０２及び画像処理部０ ５０１はＨＯＢの偶数ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ ５０１はＨＯＢの奇数ラインの処理を開始する。また、黒レベル補正処理部０ ５０１はＨＯＢの偶数ラインウィンドウの処理を開始し、黒レベル補正処理部１ ５０１はＨＯＢの奇数ラインウィンドウの処理を開始する。

時刻ｔ２において、センサ回路は、ＨＯＢ領域の走査を終了し、有効画素領域の走査を開始する。また、黒レベル補正処理部０ ５０１及び１ ５０１は、処理を停止する。なお、時刻ｔ３以降は、１フレームが終了するまで、時刻ｔ１から時刻ｔ３までの処理を繰り返し実行する。

以上、従来のセンサ回路について説明したが、次に、図３（ａ）を用いて、本実施形態に係るセンサ回路のタイミングチャートについて説明する。なお、ここでは、図６と同様の内容については、その説明を省略する。

図３（ａ）において、上述の図６で説明した信号以外で、バッファは、バッファ１０３に格納する画素データであり、黒レベル補正処理（偶奇ライン処理）は、黒レベル補正処理部１０４の動作ステータスである。

以下、時刻ｔ０からｔ４までのタイミングチャートについて説明する。時刻ｔ０において、センサ回路は、先頭のラインの処理を開始する。図３（ａ）のタイミングチャートの例では、先頭のラインはＶＯＢである。ＶＤ、ＨＤがアサートされると、センサ回路が1フレームの処理を開始する。タイミング生成回路１０６は、ＶＤ、ＨＤを受けると、ＶＤ、ＨＤに基づいてトリガ信号を生成し、各ブロックにトリガ信号を発信する。

Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５はＶＯＢの偶数ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５はＶＯＢの奇数ラインの処理を開始する。また、黒レベル補正処理部１０４は、ＶＯＢの偶数ラインウィンドウ及び奇数ラインウィンドウの処理を開始する。

なお、黒レベル補正処理部１０４は、時刻ｔ０から時刻ｔ１において、ＶＯＢの偶数ラインと奇数ラインを並列に処理するが、必ずしもこれに限定されず、先ず偶数ラインの処理を実行し、次に奇数ラインの処理を実行してもよい。この場合のタイミングチャートを図３（ｂ）に示す。なお、偶数ラインと奇数ラインを順次処理する場合、Ａ／Ｄ変換部１０２及び画像処理部１０５における処理においても同様に、先ず偶数ラインの処理を実行し、次に奇数ラインの処理を実行する。

図３（ａ）に戻り、時刻ｔ１において、センサ回路は、次のラインの処理を開始する。図３（ａ）のタイミングチャートの例では、次のラインはＨＯＢと有効画素領域を含むラインである。タイミング生成回路１０６は、ＨＤを受けると、各ブロックにトリガ信号を発信する。

Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５はＨＯＢの偶数ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５はＨＯＢの奇数ラインの処理を開始する。バッファ１０３は、Ａ／Ｄ変換部１ １０２により読み出されたＨＯＢの奇数ライン画素を格納する。黒レベル補正処理部１０４は、ＨＯＢの偶数ラインウィンドウの処理を開始する。

時刻ｔ２において、走査領域がＨＯＢから有効画素領域に切り替わる。Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５は有効画素領域の偶数ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５は有効画素領域の奇数ラインの処理を開始する。また、黒レベル補正処理部１０４は、バッファ１０３により時刻ｔ１から時刻ｔ２までの期間に格納されたＨＯＢの奇数ラインの画素を読み出し、ＨＯＢの奇数ラインウィンドウの処理を開始する。

時刻ｔ３において、黒レベル補正処理部１０４は、ＨＯＢの奇数ラインの処理を終了させ、その後、処理を停止する。時刻ｔ４以降は、１フレームが終了するまで、時刻ｔ１から時刻ｔ４までの処理を繰り返し実行する。

以上、本実施形態に係るセンサ回路のタイミングチャートについて説明したが、ここで、従来のセンサ回路のタイミングチャートとの差異について、２点説明する。差異の１点目は、本実施形態に係るセンサ回路が、走査領域に応じて、トリガ信号の期間を変更することである。具体的には、ＶＯＢ領域ではトリガ信号を水平同期期間（以下、１ＨＤ期間と称する）の２倍にし、ＨＯＢ及び有効画素領域では１倍に戻すことである。従来のセンサ回路は、黒レベル補正処理部を２つ備え、１ＨＤ期間でＶＯＢの偶数ライン及び奇数ラインを並列処理するのに対して、本実施形態に係るセンサ回路は、黒レベル補正処理部を１つ備え、２ＨＤ期間でＶＯＢの偶数ライン及び奇数ラインを処理する。

そのため、本実施形態に係るセンサ回路では、黒レベル補正処理部のスループットを上げるためにクロック周波数を上げる必要がないので、センサ回路の消費電力を低減することができる。なお、ＶＯＢの処理時間が従来のＶＯＢの処理時間の２倍になるが、一般的に、ＶＯＢはセンサ領域全体に対して十分小さく、ＶＤ前後に挿入するＩＤＬＥ期間（即ち、画素処理を実行しない期間）を考慮すると、ＶＯＢの処理遅延が１ＶＤを超えることはない。

その他、実施形態１では、偶数ラインと奇数ラインのすべてのＶＯＢのラインについて黒ラベル補正ウィンドウを設定しているが、偶数ラインのみに黒ラベル補正ウィンドウを設定し、奇数ラインの処理を省略してもよい。なお、この場合、有効画素領域の奇数ラインの処理には、偶数ラインウィンドウの処理結果を適用する。また、このように、奇数ラインの処理を省略し、偶数ラインウィンドウの処理結果を適用すると、補正精度は低下するが、トリガ信号を１ＨＤ期間の２倍にする必要がないため、遅延を発生させないようにすることができる。

補足として、逆に、奇数ラインのみに黒ラベル補正ウィンドウを設定し、偶数ラインの処理を省略してもよい。なお、この場合も、有効画素領域の偶数ラインの処理には、奇数ラインウィンドウの処理結果を適用する。

差異の２点目は、本実施形態に係るセンサ回路が、１つの黒レベル補正処理部を用いて、１ＨＤ期間で、ＨＯＢの偶数ライン及び奇数ラインの両方の処理を実行することである。本実施形態に係るセンサ回路では、ＨＯＢの奇数ラインをバッファに格納し、従来のセンサ回路において処理停止していた有効画素領域の走査期間に、ＨＯＢの奇数ラインの処理を実行する。そのため、従来のセンサ回路では２つの黒レベル補正処理部で実行していた処理を、１つの黒レベル補正処理部で実行することができ、回路規模を削減することができる。

なお、本実施形態に係るセンサ回路では、ＨＯＢの奇数ラインを一旦バッファに格納し、ＨＯＢの偶数ラインを処理した後に、ＨＯＢの奇数ラインを処理する。そのため、ＨＯＢの奇数ラインウィンドウに対する黒レベル補正処理の実行結果を、画像処理部における有効画素領域の奇数ラインの処理の開始時に間に合わせることができない。この場合、有効画素領域の奇数ラインの最初の画素の処理に、ＨＯＢの偶数ラインウィンドウの黒レベル補正処理の実行結果を用いるものとし、ＨＯＢの奇数ラインの黒レベル補正処理完了時に、補正値を更新する。

或いは、１フレーム前のＨＯＢの奇数ラインの処理結果をバッファ１０３に保持しておき、現フレームのＨＯＢの奇数ラインの処理に用いるようにしてもよい。また、ＨＯＢの奇数ラインの処理が終了するまで、有効画素領域の奇数ラインの処理を停止し、補正処理後、有効画素領域の奇数ラインの処理を再開してもよい。その他、有効画素領域の奇数ラインの処理に、1ライン前の補正結果（ＨＯＢの偶数ラインの補正処理の実行結果）を用いるようにしてもよい。

続いて、図４のフローチャートを用いて、本実施形態に係るセンサ回路における処理の手順について説明する。なお、フローチャートの説明における記号「Ｓ」は、ステップを表すものとする。

Ｓ４０１において、センサ回路は、外部からＶＤとＨＤを受信すると、１フレーム分の処理を開始する。Ｓ４０１以降において、センサ回路は、処理対象とする画素がセンサ領域のどの領域であるかに基づいて、処理を分岐する。具体的には、センサ回路は、ＶＯＢであるか否かを判定し（Ｓ４０２）、ＶＯＢではない場合に、ＨＯＢ領域であるか否かを判定する（Ｓ４０７）。

先ず、処理対象とする画素がＶＯＢである場合の処理（Ｓ４０２からＳ４０５までの処理）の手順について説明する。Ｓ４０２において、処理対象とする画素がＶＯＢである場合（Ｓ４０２ Ｙｅｓ）、Ｓ４０３において、タイミング生成回路１０６が生成するトリガ信号のアサート間隔を１ＨＤ期間の２倍に設定する。

補足として、上述の図３（ａ）のトリガ信号のｔ０からｔ１までの期間が、アサート間隔を１ＨＤ期間の２倍にしたときのトリガ信号の間隔である。なお、トリガ信号は、１ラインの処理開始を示す信号であることから、トリガ信号間隔は、１ラインの処理にかかる期間として示される。

上述のように、従来のセンサ回路では、２つの黒レベル補正回路を用いて、１ＨＤ期間で、ＶＯＢの偶数ライン及び奇数ラインを並列に処理する。他方、本実施形態に係るセンサ回路では、２ＨＤ期間で、ＶＯＢの偶数ライン及び奇数ラインを並列に処理する。即ち、本実施形態に係るセンサ回路では、従来のセンサ回路と比較して、ユニット０、１の処理速度を半分にし、１つの黒レベル補正回路で処理を行う。

Ｓ４０４において、タイミング生成回路１０６は、トリガ信号を生成し、各ブロックに送信する。Ａ／Ｄ変換部１０２は、トリガ信号を受信すると、撮像素子１０１から処理対象とする画素を読み出し、黒レベル補正処理部１０４及び画像処理部１０５に送信（出力）する。

Ｓ４０５において、黒レベル補正処部１０４は、２ＨＤ期間をかけて、ＶＯＢの偶数ライン及び奇数ラインを並列に処理する。以上、Ｓ４０２からＳ４０５までの処理で、処理対象とする画素がＶＯＢである場合の処理の手順について説明したが、次に、処理対象とする画素がＨＯＢ及び有効画素領域である場合の処理（Ｓ４０７からＳ４１４までの処理）の手順について説明する。

Ｓ４０７において、処理対象とする画素がＨＯＢである場合（Ｓ４０７ Ｙｅｓ）、Ｓ４０８において、タイミング生成回路１０６が生成するトリガ信号のアサート間隔を１ＨＤ期間の１倍に戻す（設定する）。本実施形態では、ＨＯＢの処理において、トリガ信号の間隔を１ＨＤ期間と同じにする。

補足として、上述の図３（ａ）のトリガ信号のｔ１からｔ４までの期間が、アサート間隔を１倍に戻したときのトリガ信号の間隔である。上述のように、従来のセンサ回路では、２つの黒レベル補正回路を用いて、１ＨＤ期間で、ＨＯＢの偶数ライン及び奇数ラインを並列に処理する。他方、本実施形態に係るセンサ回路では、１ＨＤ期間のうち、ＨＯＢの走査期間と有効画素領域の走査期間の一部を利用して、ＨＯＢの偶数ライン及び奇数ラインを並列に処理する。

Ｓ４０９において、タイミング生成回路１０６は、トリガ信号を生成し、各ブロックに送信する。Ａ／Ｄ変換部１０２は、トリガ信号を受信すると、撮像素子１０１から処理対象とする画素を読み出し、黒レベル補正処理部１０４及び画像処理部１０５に送信（出力）する。また、このとき、センサ回路は、バッファ１０３にＨＯＢの奇数ラインの画素を格納し（Ｓ４１０）、黒レベル補正処理部１０４にＨＯＢの偶数ラインの画素を出力する。

Ｓ４１１において、黒レベル補正処理部１０４は、ＨＯＢの偶数ラインウィンドウを処理する。なお、ここでの処理は、上述の図３（ａ）の時刻ｔ１から時刻ｔ２までの処理に該当する。Ｓ４１２において、センサ回路は、ＨＯＢの走査が終了し、有効画素領域の走査を開始する。なお、ここでの時刻は、上述の図３（ａ）の時刻ｔ２に該当する。

Ｓ４１３において、黒レベル補正処理部１０４は、バッファ１０３からＨＯＢの奇数ラインの画素を読み出し、ＨＯＢの奇数ラインウィンドウを処理する。なお、ここでの処理は、上述の図３（ａ）の時刻ｔ２から時刻ｔ３までの処理に該当する。

Ｓ４１４において、黒レベル補正処理部１０４は、ＨＯＢの奇数ラインウィンドウの処理を終了し、処理（動作）を停止する。なお、ここでの時刻は、上述の図３（ａ）の時刻ｔ３に該当する。以上、Ｓ４０７からＳ４１４までの処理が、処理対象とする画素がＨＯＢ及び有効画素領域である場合の処理の手順である。その後、Ｓ４０７において、１フレームの処理が完了しているか否かを判定し、完了していれば（Ｓ４０７ Ｙｅｓ）、図４に示される処理を終了する。

以上、説明したように、本実施形態に係るセンサ回路では、走査領域に応じて、トリガ信号の期間（時間間隔）を設定し、黒レベル補正処理部における制御を変更する。具体的には、ＶＯＢを処理する場合に、トリガ信号の期間（補正処理期間）を初期値（１ＨＤ期間）の２倍（２ＨＤ）に設定し、１つの黒レベル補正処理部でＶＯＢの偶数ライン及び奇数ラインを処理する。その後、センサ回路は、ＨＯＢを処理する場合に、トリガ信号の期間を１ＨＤ期間に設定し、奇数ラインの画素をバッファに格納し、また、黒レベル補正処理部は、有効画素領域の走査時間の一部を利用して、ＨＯＢの偶数ライン及び奇数ラインを処理する。これにより、従来、２つの黒レベル補正処理部で実行していた補正処理を１つの黒レベル補正処理部で処理することが可能になり、回路規模を削減することができる。

（実施形態２）
上述の実施形態１では、読み出しラインが２チャンネルの構成について説明したが、本実施形態では、図７に示されるように、読み出しラインが４チャンネルの構成について説明する。

図７は、センサ回路の構成を示すブロック図である。なお、図７において、上述のように、実施形態１と同一の構成については、同じ符号を付している。図７に示されるセンサ回路は、センサ領域の画素をライン順に読み出して、補正処理等を行う。

本実施形態に係るセンサ回路では、Ｎ＋０番目（Ｎは、０以上の自然数）のラインをユニット０で、Ｎ＋１番目のラインをユニット１で、Ｎ＋２番目のラインをユニット２で、Ｎ＋３番目のラインをユニット３で並列に処理する。Ｎ＋４番目のライン以降も、同様に４ラインをユニット０、１、２、３で並列に処理する。

バッファ１０３は、Ａ／Ｄ変換部１ １０２、Ａ／Ｄ変換部２ １０２、Ａ／Ｄ変換部３ １０２により出力されるＨＯＢ画素（Ｎ＋１番目、Ｎ＋２番目、Ｎ＋３番目のＨＯＢ画素）を格納する。黒レベル補正処理部１０４は、４ラインを処理する。なお、センサ回路が処理するセンサ領域は、上述の実施形態１（図２）と同じである。

次に、図８を用いて、本実施形態に係るセンサ回路のタイミングチャートについて説明する。なお、ここでは、図６及び図３と同様の内容については、その説明を省略する。黒レベル補正処理（偶奇ライン処理）は、黒レベル補正処理部１０４の動作ステータスである。

以下、時刻ｔ０からｔ６までのタイミングチャートについて説明する。時刻ｔ０において、センサ回路は、先頭のラインの処理を開始する。図８のタイミングチャートの例では、先頭のラインはＶＯＢである。ＶＤ、ＨＤがアサートされると、センサ回路が１フレームの処理を開始する。

タイミング生成回路１０６は、ＶＤ、ＨＤを受けると、ＶＯＢの処理時において、トリガ信号の間隔を１ＨＤ期間の４倍（４ＨＤ期間）に設定し、各ブロックにトリガ信号を発信する。Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５は、ＶＯＢのＮ＋０番目ラインの処理を開始する。Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５は、ＶＯＢのＮ＋１番目ラインの処理を開始する。Ａ／Ｄ変換部２ １０２及び画像処理部２ １０５は、ＶＯＢのＮ＋２番目ラインの処理を開始する。Ａ／Ｄ変換部３ １０２及び画像処理部３ １０５は、ＶＯＢのＮ＋３番目ラインの処理を開始する。また、黒レベル補正処理部１０４は、ＶＯＢのＮ＋０番目、Ｎ＋１番目、Ｎ＋２番目、Ｎ＋３番目のラインウィンドウの処理を開始する。

時刻ｔ１において、センサ回路は、次のラインの処理を開始する。図８のタイミングチャートの例では、次のラインはＨＯＢ及び有効画素領域である。タイミング生成回路１０６は、ＨＤを受けると、ＨＯＢ及び有効画素領域の処理時において、トリガ信号の間隔を１ＨＤ期間の１倍に設定し、各ブロックにトリガ信号を発信する。

Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５は、ＨＯＢのＮ＋０番目ラインの処理を開始する。Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５は、ＨＯＢのＮ＋１番目ラインの処理を開始する。Ａ／Ｄ変換部２ １０２及び画像処理部２ １０５は、ＨＯＢのＮ＋２番目ラインの処理を開始する。Ａ／Ｄ変換部３ １０２及び画像処理部３ １０５は、ＨＯＢのＮ＋３番目ラインの処理を開始する。

バッファ１０３は、Ａ／Ｄ変換部１ １０２より出力されるＨＯＢのＮ＋１番目ラインの画素、Ａ／Ｄ変換部２ １０２より出力されるＨＯＢのＮ＋２番目ラインの画素、Ａ／Ｄ変換部３ １０２より出力されるＨＯＢのＮ＋３番目ラインの画素を格納する。また、黒レベル補正処理部１０４は、ＶＯＢのＮ＋０番目のラインウィンドウの処理を開始する。

時刻ｔ２において、走査領域がＨＯＢから有効画素領域に切り替わる。Ａ／Ｄ変換部０ １０２及び画像処理部０ １０５は、有効画素領域のＮ＋０番目ラインの処理を開始し、Ａ／Ｄ変換部１ １０２及び画像処理部１ １０５は、有効画素領域のＮ＋１番目ラインの処理を開始する。併せて、Ａ／Ｄ変換部２ １０２及び画像処理部２ １０５は、有効画素領域のＮ＋２番目ラインの処理を開始し、Ａ／Ｄ変換部３ １０２及び画像処理部３ １０５は、有効画素領域のＮ＋３番目ラインの処理を開始する。また、黒レベル補正処理部１０４は、バッファ１０３により時刻ｔ１から時刻ｔ２までの期間に格納したＨＯＢのＮ＋１番目ラインの画素を読み出し、ＨＯＢのＮ＋１番目ラインウィンドウの処理を開始する。

時刻ｔ３において、黒レベル補正処理部１０４は、バッファ１０３が時刻ｔ１から時刻ｔ２までの期間に格納したＨＯＢのＮ＋２番目ラインの画素を読み出し、ＨＯＢのＮ＋２番目ラインウィンドウの処理を開始する。時刻ｔ４において、黒レベル補正処理部１０４は、バッファ１０３が時刻ｔ１から時刻ｔ２までの期間に格納したＨＯＢのＮ＋３番目ラインの画素を読み出し、ＨＯＢのＮ＋３番目ラインウィンドウの処理を開始する。

時刻ｔ５において、黒レベル補正処理部１０４は、ＨＯＢのＮ＋３番目ラインの処理を終了させ、その後、処理を停止する。時刻ｔ６以降は、１フレームが終了するまで、時刻ｔ１から時刻ｔ６までの処理を繰り返し実行する。

以上、説明したように、本実施形態に係るセンサ回路では、走査領域に応じて、トリガ信号の期間（時間間隔）を設定し、黒レベル補正処理部における制御を変更する。具体的には、センサ回路は、ＶＯＢを処理する場合に、トリガ信号の期間を初期値の複数倍に設定し（ここでは、４倍（４ＨＤ期間）に設定し）、１つの黒レベル補正処理部でＶＯＢのＮ＋０、Ｎ＋１、Ｎ＋２、Ｎ＋３番目ラインを処理する。また、センサ回路は、ＨＯＢを処理する場合に、トリガ信号の期間を１ＨＤ期間に設定する。センサ回路は、Ｎ＋１、Ｎ＋２、Ｎ＋３番目ラインの画素をバッファに格納し、また、黒レベル補正処理部は、有効画素領域の走査期間の一部を利用して、ＨＯＢのＮ＋０、Ｎ＋１、Ｎ＋２、Ｎ＋３番目ラインを処理する。これにより、従来、複数の黒レベル補正処理部で実行していた補正処理を１つの黒レベル補正処理部で処理することが可能になり、回路規模を削減することができる。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０１ 撮像素子
１０２ Ａ／Ｄ変換部
１０３ バッファ
１０４ 黒レベル補正処理部
１０５ 画像処理部
１０６ タイミング生成回路

Claims (9)

1. センサ領域の画素をライン順に走査するセンサ回路であって、
   前記センサ領域は、黒レベルを補正するためのオプティカルブラック画素又は有効画素を含む、複数の領域を備え、
   前記複数の領域は、
   １ラインが、前記オプティカルブラック画素で構成される第１の領域と、
   １ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記オプティカルブラック画素で構成される第２の領域と、
   １ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記有効画素で構成される第３の領域と
   を有し、
   前記第１の領域と第２の領域のオプティカルブラック画素を用いて、前記センサ領域の画素を読み出すチャンネルの数に応じたライン毎に黒レベルを補正する補正処理手段を備え、
   前記第１の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間を、前記第２の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間よりも長く設定し、
   前記補正処理手段は、前記第３の領域の有効画素が走査されている期間に、前記第２の領域における、前記チャンネルの数に応じたラインの一部のラインの黒レベルの補正処理を行うことを特徴とするセンサ回路。
2. 前記第２の領域のオプティカルブラック画素の一部を格納するバッファをさらに備え、
   前記補正処理手段は、前記第２の領域のオプティカルブラック画素を用いて黒レベルを補正するときに、前記バッファに格納されたオプティカルブラック画素の一部を参照して黒レベルを補正することを特徴とする請求項１に記載のセンサ回路。
3. 前記第１の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間は、前記チャンネルの数に応じて、水平同期期間を複数倍して設定されることを特徴とする請求項１又は２に記載のセンサ回路。
4. 前記補正処理手段は、前記第２の領域における、前記チャンネルの数に応じたラインの黒レベルを、前記水平同期期間に処理することを特徴とする請求項３に記載のセンサ回路。
5. 前記補正処理手段は、前記第１の領域の黒レベルの補正処理において、前記チャンネルの数が２つである場合に、前記第１の領域のうち、偶数ラインを処理し、奇数ラインに前記偶数ラインの処理結果を適用することを特徴とする請求項１から４のいずれか１項に記載のセンサ回路。
6. 前記補正処理手段は、前記第１の領域の黒レベルの補正処理において、前記チャンネルの数が２つである場合に、前記第１の領域のうち、奇数ラインを処理し、偶数ラインに前記奇数ラインの処理結果を適用することを特徴とする請求項１から４のいずれか１項に記載のセンサ回路。
7. 前記補正処理手段は、画素信号を積分し、当該積分した結果の平均値と所定の黒レベルとの差分を取ることで、黒レベル補正値を導出することを特徴とする請求項１から６のいずれか１項に記載のセンサ回路。
8. 前記第２の領域の水平画素数は、前記黒レベル補正値を導出する上で必要とされる、より小さい画素数で設定されることを特徴とする請求項７に記載のセンサ回路。
9. センサ領域の画素をライン順に走査するセンサ回路の制御方法であって、
   前記センサ領域は、黒レベルを補正するためのオプティカルブラック画素又は有効画素を含む、複数の領域を備え、
   前記複数の領域は、
   １ラインが、前記オプティカルブラック画素で構成される第１の領域と、
   １ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記オプティカルブラック画素で構成される第２の領域と、
   １ラインに、前記オプティカルブラック画素と前記有効画素が含まれる場合の、前記有効画素で構成される第３の領域と
   を有し、
   前記第１の領域のオプティカルブラック画素を用いて、前記センサ領域の画素を読み出すチャンネルの数に応じたライン毎に黒レベルを補正する第１の補正処理ステップと
   前記第２の領域のオプティカルブラック画素を用いて、前記チャンネルの数に応じたライン毎に黒レベルを補正する第２の補正処理ステップと
   を含み、
   前記第１の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間を、前記第２の領域における、前記チャンネルの数に応じたラインの黒レベルの補正処理期間よりも長く設定し、
   前記第２の補正処理ステップにおいて、前記第３の領域の有効画素が走査されている期間に、前記第２の領域における、前記チャンネルの数に応じたラインの一部のラインの黒レベルの補正処理を行うことを特徴とするセンサ回路の制御方法。

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