JP2021036622A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、三重点におけるクラック等の発生を抑制する。
【解決手段】半導体素子と、半導体素子の上面に設けられた上面電極と、上面電極の上面に設けられためっき層と、めっき層を貫通し、且つ、半導体素子の上面において予め定められた方向に延伸して設けられた１つ以上のゲートランナーと、めっき層の上方に配置されて上面電極と電気的に接続される金属配線板とを備え、金属配線板は、半導体素子の上面と平行な接合部と、接合部の第１端部に接続し、半導体素子の上面と離れる方向に延伸する立上り部とを有し、半導体素子の上面と平行な面内において、立上り部とゲートランナーとは重ならない半導体装置を提供する。
【選択図】図３

Description

本発明は、半導体装置に関する。

従来、半導体素子の上面電極に、リードフレーム等の金属配線板を接続した構造が知られている（例えば、特許文献１参照）。金属配線板は、上面電極に接続される板状の接合部と、接合部の端部から上方に延伸して設けられた立上り部とを有する。
特許文献１ 特開２００３−１１５５１２号公報

半導体素子および金属配線板は、樹脂により封止される。金属配線板の温度が変動すると、金属配線板の立上り部は上下方向に伸縮しようとする。立上り部の上側は封止樹脂により押さえられるので、立上り部は半導体素子の上面電極を押圧する。このため、立上り部近傍の上面電極の領域は、他の上面電極の領域よりもひずみが大きくなる。

半導体素子の上面電極の上面は、ニッケル等でめっきされる。めっき膜は、ポリイミド等の絶縁膜で被覆されたゲートランナーにより複数の領域に分割される。このため、めっき膜とゲートランナーとの境界部分は、アルミニウム等の上面電極、めっき膜、ゲートランナーの３つの部材が集まる三重点となる。

ゲートランナーの絶縁膜の収縮等により、めっき膜とゲートランナーとの境界に隙間が生じると、当該隙間にはんだが侵入してしまう。この状態で、三重点近傍のひずみが大きくなると、アルミニウム等の上面電極にクラックが発生する場合がある。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、上面が長方形である半導体素子を備えてよい。半導体装置は、半導体素子の上面に設けられた上面電極を備えてよい。半導体装置は、上面電極の上面に設けられためっき層を備えてよい。半導体装置は、半導体素子の上面と平行な面内において、平面視でめっき層に挟まれ、且つ、半導体素子の上面の長辺と平行に配置されたゲートランナーを備えてよい。

半導体装置は、半導体素子の上面と平行な面内において、平面視で前記上面の短辺と平行に配置されたゲートトレンチ部を備えてよい。

半導体装置は、半導体素子の状態を検出するセンス領域を備えてよい。半導体装置は、半導体素子の上面に設けられ、上面電極と分離した１つ以上のパッド部を備えてよい。ゲートランナーは、センス領域から見て、パッド部が設けられた領域とは逆側に延伸していなくてよい。

ゲートランナーは、半導体素子上に設けられたゲート導電部を有してよい。ゲートランナーは、上面電極から電気的に分離され、センス領域に接続されたセンサ用の配線を有してよい。ゲートランナーは、上面電極と同電位の第２配線を有してよい。ゲートランナーは、第２配線に接続され、該第２配線とは異なる層に配置された第１配線を有してよい。

半導体素子の上面と平行な面内において、ゲート導電部を挟んで２つの第１配線が配置されていてよい。

センサ用の配線は、ゲート導電部の上方に配置されてよい。半導体素子の上面と平行な面内において、センサ用の配線を挟んで２つの第２配線が配置されていてよい。

ゲートランナーは、最上部に第３絶縁膜を有してよい。第３絶縁膜の上面は、めっき層よりも上方に配置されていてよい。

半導体装置は、半導体素子と、上面電極と、めっき層と、１つ以上のゲートランナーと、金属配線板とを備えてよい。上面電極は、半導体素子の上面に設けられてよい。めっき層は、上面電極の上面に設けられてよい。１つ以上のゲートランナーは、めっき層を貫通し、且つ、半導体素子の上面において予め定められた方向に延伸して設けられてよい。金属配線板は、めっき層の上方に配置されてよい。金属配線板は、上面電極と電気的に接続されてよい。金属配線板は、接合部と、立上り部とを有してよい。接合部は、半導体素子の上面と平行であってよい。
立上り部は、接合部の第１端部に接続してよい。立上り部は、半導体素子の上面と離れる方向に延伸してよい。半導体素子の上面と平行な面内において、立上り部とゲートランナーとは重ならなくてよい。

１つ以上のゲートランナーにおける全てのゲートランナーは、予め定められた方向に延伸してよい。

１つ以上のゲートランナーにおける少なくとも１つのゲートランナーは、センサ用の配線を有してよい。センサ用の配線は、半導体素子上に設けられたゲート導電部および上面電極から電気的に分離されてよい。センサ用の配線は、半導体素子の状態を検出するために用いられてよい。

半導体素子は、１つ以上のゲートランナーに電気的に接続するゲートトレンチ部を有してよい。ゲートトレンチ部は、半導体素子の上面と平行な面内において、１つ以上のゲートランナーが延伸する予め定められた方向に直交する方向に延伸してよい。

ゲートトレンチ部は、第１延伸部と第２延伸部とを有してよい。第１延伸部と第２延伸部とは、１つ以上のゲートランナーにおける１つのゲートランナーを始点として、１つ以上のゲートランナーが延伸する予め定められた方向に直交する方向と平行に、かつ、互いに逆向きに同じ長さだけ延伸してよい。

半導体装置は、上面電極の上面と平行な面内において、めっき層の外側に設けられたガードリングを更に備えてよい。半導体素子の上面と平行な面内において、ガードリングと接合部の側端部との最短距離は１ｍｍ以上であってよい。

半導体装置は、はんだ部を更に備えてよい。はんだ部は、金属配線板とめっき層との間に設けられてよい。はんだ部は、ガードリングと接しなくてよい。

接合部は、狭窄部を有してよい。狭窄部は、半導体素子の上面と平行な平面において第１端部に対向する第２端部から第１端部に向かう方向において、徐々に幅が小さくなってよい。立上り部は、接合部の第１端部において狭窄部に接続してよい。立上り部の幅は、第１端部における狭窄部の幅と同じであってよい。

立上り部と接合部との境界部分には、曲率半径が１ｍｍ以上の曲部が設けられてよい。

半導体素子の上面と平行な面内において、接合部の第１端部とは逆側の第２端部と、第２端部と重ならないゲートランナーとの最短距離が１ｍｍ以上であってよい。

めっき層は、半導体素子の上面と平行な面内において、ゲートランナーによって複数の区画に分割されてよい。立上り部は、めっき層の区画のうち、最大面積の区画の上方に設けられてよい。

立上り部は、半導体素子の上面と平行な面内において、半導体素子の長手方向に沿って配置されてよい。

半導体装置は、ゲートパッドを更に備えてよい。ゲートパッドは、半導体素子の上面に配置されてよい。ゲートパッドは、接合部の第１端部とは逆側の第２端部の外側に設けられてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態に係る半導体装置１００の上面を示す図である。 図１におけるＡ‐Ａ'断面を示す図である。 半導体素子３０の上面の一例を示す図である。 図３におけるＢ‐Ｂ'断面を示す図である。 図３におけるＣ‐Ｃ'断面を示す図である。 ゲートトレンチ部４０を示す図である。 半導体素子３０の上面と平行な面内において、金属配線板６０により生じるひずみが大きい領域６１を示す模式図である。 三重点９０を説明する第１比較例である。 三重点９０を説明する第２比較例である。 第２実施形態における半導体素子３０の上面の一例を示す図である。 第３実施形態における半導体素子３０の上面の一例を示す図である。 第４実施形態における金属配線板６０の上面を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態に係る半導体装置１００の上面を示す図である。図２は、図１におけるＡ‐Ａ'断面を示す図である。本明細書においては、後述する半導体素子３０の厚み方向における一方の側を「上」、他方の側を「下」と称する。素子、基板、層、膜またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。本例では、上下方向をＺ軸方向、Ｚ軸方向と垂直な面内において直交する２つの方向をＸ軸方向およびＹ軸方向と称する。

本例の半導体装置１００は、冷却部１０、ケース１２、はんだ部１４、金属板２６、絶縁基板１６、回路部１８、回路部２０、はんだ部２４、はんだ部２５、半導体素子３０、金属配線板６０、および、はんだ部８０を備える。半導体素子３０は、シリコン基板等の半導体基板に形成された半導体チップである。半導体素子３０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、パワーＭＯＳＦＥＴ、フリーホイールダイオード（ＦＷＤ）等を含んでよい。半導体素子３０は、また、ＩＧＢＴおよびＦＷＤを一つのチップに設けたＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）を含んでよい。半導体素子３０の上面には、エミッタ電極、ソース電極およびアノード電極等の上面電極が設けられている。

冷却部１０は、半導体素子３０等が発する熱を、外部に放出する。冷却部１０は、アルミニウム等の熱伝導率が高い材料で形成される。冷却部１０は、放熱面積を増大させるべく複数のフィンを有してもよい。

冷却部１０の上面には、積層基板が設けられる。本例の積層基板は、金属板２６、絶縁基板１６、回路部１８および回路部２０で構成されるＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板である。

絶縁基板１６は、セラミック等の絶縁材料で形成される。金属板２６は、絶縁基板１６の下面に設けられる。回路部１８および回路部２０は、絶縁基板１６の上面に設けられる。はんだ部１４は、金属板２６と冷却部１０とを熱的および機械的に固定する。はんだ部１４は、Ｓｎ−Ｓｂ系またはＳｎ−Ｓｂ−Ａｇ系の高強度はんだであることが好ましい。

回路部１８および回路部２０は、半導体素子３０と電気的に接続され、半導体素子３０との間で電力および電気信号等を受け渡す。回路部１８および回路部２０は、絶縁基板１６の上面に設けられた金属配線、パッド等を含んでよく、信号処理回路等を含んでもよい。

半導体素子３０は、回路部１８の上面に設けられる。半導体素子３０は、はんだ部２４により回路部１８に固定される。はんだ部２４は、半導体素子３０および回路部１８を、電気的および機械的に接続する。例えばはんだ部２４は、回路部１８に含まれるパッド等と、半導体素子３０の端子とを接続する。はんだ部２４は、例えばＳｎ−Ｃｕ系またはＳｎ−Ｓｂ系のはんだである。また、半導体素子３０は、金属配線板６０を介して回路部２０と電気的に接続される。金属配線板６０の一方の端部は半導体素子３０の上面に接続され、金属配線板６０のもう一方の端部は回路部２０の上面に接続される。

一例として金属配線板６０は、銅、銅合金、アルミニウム、または、アルミニウム合金等で形成される。金属配線板６０の厚みは、一例として０．５ｍｍ以上、１ｍｍ以下である。金属配線板６０は、半導体素子３０の上面に接続される接合部６２と、回路部２０の上面に接続される接合部６６と、２つの接合部６２および接合部６６を接続する接続部６４とを有する。接合部６２は、半導体素子３０の上面と平行に配置されてよい。接合部６２は、相対的に接続部６４に近い第１端部７１と、相対的に接続部６４から遠い第２端部７３とを有する。接合部６６は、回路部２０の上面と平行に配置されてよい。

接合部６２は、はんだ部８０により半導体素子３０に固定される。接合部６６は、はんだ部２５により回路部２０に固定される。はんだ部８０およびはんだ部２５は、例えばＳｎ−Ｃｕ系またはＳｎ−Ｓｂ系のはんだである。

接合部６２と接続部６４との間には、立上り部６３が設けられる。また、接合部６６と接続部６４との間には、立上り部６５が設けられる。立上り部６３は、接合部６２の第１端部７１に接続し、半導体素子３０の上面と離れる方向に延伸する。立上り部６５は、接合部６６の接続部６４に近い端部に接続し、回路部２０の上面と離れる方向に延伸する。本例の立上り部６３および立上り部６５は、半導体素子３０の上面および回路部２０の上面と垂直な方向（すなわちＺ軸方向）に延伸している。

ケース１２は、冷却部１０の上面において、積層基板、半導体素子３０、金属配線板６０、および、各はんだ部を囲んで設けられる。本例のケース１２は枠形状を有する。ケース１２は、金属等の導電材料で形成されてよく、樹脂等の絶縁材料で形成されてもよい。ケース１２の内部は、封止樹脂２２で封止される。つまり、積層基板、半導体素子３０、金属配線板６０、および、各はんだ部は、全体が封止樹脂２２で覆われている。

図３は、半導体素子３０の上面の一例を示す図である。図４は、図３におけるＢ‐Ｂ'断面を示す図である。図３においては、金属配線板６０の接合部６２および立上り部６３が設けられる位置を破線で示している。図４に示す様に、半導体素子３０の上面には、第１絶縁膜５２、上面電極８２、めっき層３８、１つ以上のゲートランナー３２およびガードリング３４が設けられる。なお、図４においてはゲートランナー３２の説明を省略する。

上面電極８２は、半導体素子３０の基板上面における予め定められた領域に設けられる。半導体素子３０の上面には、上面電極８２とは分離した領域に、１以上のパッド３６が設けられてもよい。上面電極８２は、例えばエミッタ電極、ソース電極またはアノード電極である。パッド３６は、例えばゲート電極、温度検出用電極、および、電流検出用電極等である。

めっき層３８は、上面電極８２の上面に設けられる。めっき層３８は、例えばＮｉ、Ｎｉ／ＡｕまたはＳｎ等を含む。めっき層３８は、上面電極８２の上面全体に設けられてよい。ゲートランナー３２は、めっき層３８をＺ軸方向において貫通する。つまり、ゲートランナー３２の下端は上面電極８２に接触し、上端はめっき層３８から露出する。

ゲートランナー３２は、不純物がドープされたポリシリコン等で形成された導電部と、導電部を被覆するポリイミド等の絶縁部とを有する。当該絶縁部は、当該導電部を、めっき層３８、上面電極８２およびはんだ部８０から絶縁する。ゲートランナー３２は、半導体素子３０の上面において予め定められた方向に延伸して設けられる。例えばゲートランナー３２は、ＸＹ面において直線状に設けられる。ゲートランナー３２の導電部は、パッド３６と、半導体素子３０内に設けられたトランジスタ等の制御電極とに電気的に接続される。

図３の例では、１つのゲートランナー３２が設けられる。ゲートランナー３２は、Ｙ軸方向におけるめっき層３８の両端間にわたって設けられる。これによりめっき層３８は２個の区画に分割される。なお、本例のゲートランナー３２は、長手方向の中央にセンス領域３３を有する。センス領域３３は、ゲートランナー３２の幅よりも広い幅を有してよい。なお、本例においてゲートランナー３２の幅とは、ゲートランナー３２の長手方向に直交する方向の長さを意味する。センス領域３３には、後述するセンサ用の配線が電気的に接続されたアノード半導体領域およびカソード半導体領域の接合部が設けられてよい。なお、他の例においては、半導体素子３０はセンス領域３３を含まなくてもよい。この場合、図３に示す例よりも少ない数のパッド３６を設けてよい。

ガードリング３４は、上面電極８２の上面において、めっき層３８の外側に設けられる。外側とは、半導体素子３０の上面端部により近い側を指す。本例のガードリング３４は、上面電極８２の上面において、めっき層３８の全体を囲むように設けられている。ガードリング３４は、上面電極８２の縁に沿って設けられてよい。

金属配線板６０は、めっき層３８の上方に配置されており、はんだ部８０およびめっき層３８を介して上面電極８２と電気的に接続される。金属配線板６０の接合部６２および立上り部６３は、上面電極８２およびめっき層３８が設けられた領域内に配置される。つまり、接合部６２および立上り部６３は、ガードリング３４よりも内側に配置される。

金属配線板６０の立上り部６３は、半導体素子３０の上面において、予め定められた方向に伸びる直線形状を有する。図３の例における立上り部６３は、Ｙ軸方向に伸びており、ゲートランナー３２と平行に配置される。

上述したように、金属配線板６０は封止樹脂２２により封止される。このため、温度変動に伴い立上り部６３が上下方向に伸縮しようとすると、立上り部６３の上側が封止樹脂２２により押さえられる。従って、立上り部６３は、はんだ部８０、めっき層３８、上面電極８２を押圧し、または、引っ張る。

一方で、上面電極８２の上面には、ゲートランナー３２の絶縁部と、めっき層３８と、上面電極８２とが集まる三重点（ｔｒｉｐｌｅ ｊｕｎｃｔｉｏｎ）が存在する。当該三重点には、ゲートランナー３２の絶縁部の熱収縮等により隙間が生じやすく、はんだが入り込みやすい。かかる三重点に対して、立上り部６３の押圧等により大きなひずみが生じると、アルミニウム等で形成された上面電極８２にクラックが入る場合がある。

このため、大きなひずみが生じやすい立上り部６３の直下には、当該三重点が存在しないことが好ましい。本例では、半導体素子３０の上面と平行な面内において、ゲートランナー３２と立上り部６３との最短距離である第１距離Ｌ１が、１ｍｍ以上である。本例では、Ｙ軸方向に沿った複数のゲートランナー３２のうち、立上り部６３に最も近いゲートランナー３２と、立上り部６３との最短距離が、１ｍｍ以上である。

第１距離Ｌ１を１ｍｍ以上とすることで、温度変動が生じても三重点におけるひずみを小さくすることができる。このため、上面電極８２におけるクラック発生を抑制して、半導体装置１００を高寿命化できる。第１距離Ｌ１は、１．２ｍｍ以上であってよく、１．５ｍｍ以上であってもよい。本例において、第１距離Ｌ１における立上り部６３およびゲートランナー３２の基準位置は、Ｘ軸方向におけるそれぞれの中央位置である。

また、本例の立上り部６３は、半導体素子３０の上面と平行な面内において、ゲートランナー３２とは重ならない。本例では、立上り部６３とゲートランナー３２とは、半導体装置１００の高さ方向（本例では、Ｚ方向）において全く重ならない。それゆえ、本例では、立上り部６３とゲートランナー３２とが少なくとも一部重なる場合および完全に重なる場合と比較して、上面電極８２にクラックが生じるのを抑制することができる。これにより、半導体装置１００を高寿命化できる。

また、ガードリング３４とめっき層３８との境界においても、三重点が存在する。このため、半導体素子３０の上面と平行な面内において、立上り部６３と、ガードリング３４との距離も大きくすることが好ましい。立上り部６３とガードリング３４との距離は、はんだ部８０がガードリング３４に接しない程度であることが好ましい。これにより、三重点における隙間にはんだが入り込むことを抑制して、半導体装置１００を高寿命化できる。本例では、立上り部６３と、ガードリング３４との最短距離である第２距離Ｌ２が１ｍｍ以上である。本例において、第２距離Ｌ２における立上り部６３およびゲートランナー３２の基準位置は、Ｘ軸方向において互いに対向する端部位置である。

同様に、はんだ部８０が三重点に入り込むことを抑制するべく、半導体素子３０の上面と平行な面内において、第１端部７１と第２端部７３との間に位置する接合部６２の第１側端部７２および第２側端部７４と、ガードリング３４との距離も大きくすることが好ましい。本例では、ガードリング３４と接合部６２の第１側端部７２との最短距離Ｌｓ、および、ガードリング３４と接合部６２の第２側端部７４との最短距離Ｌｓが、それぞれ１ｍｍ以上である。これにより、Ｙ軸方向においても、ガードリング３４とめっき層３８との境界にはんだ部８０が入り込むことを防ぐことができる。

本例の立上り部６３は、ガードリング３４と、ゲートランナー３２との間に配置される。この場合、立上り部６３とゲートランナー３２との第１距離Ｌ１を、立上り部６３とガードリング３４との第２距離Ｌ２より大きくしてよい。ゲートランナー３２上にははんだ部８０が設けられるので、ゲートランナー３２とめっき層３８との間にはんだが入り込みやすい。第１距離Ｌ１を第２距離Ｌ２より大きくすることで、立上り部６３とゲートランナー３２とをより離間させることができる。これにより、ゲートランナー３２における三重点でのひずみをより小さくして、半導体装置１００をより高寿命化できる。第１距離Ｌ１は、第２距離Ｌ２の１．５倍以上であってよく、２倍以上であってもよい。

なお、Ｘ軸方向におけるゲートランナー３２とガードリング３４との距離をＸｍｍとして、第１距離Ｌ１の上限をＸ−１ｍｍとしてもよい。つまり、第１距離Ｌ１は、ガードリング３４にはんだ部８０が到達しないだけの第２距離Ｌ２を確保した状態で、最大化してよい。

めっき層３８は、ゲートランナー３２により、複数の区画に分割されている。本例では、半導体素子３０の上面と平行な平面において、めっき層３８‐１およびめっき層３８‐２の区画に分割されている。めっき層３８‐１の区画は、半導体素子３０の上面と平行な面内における面積が、他のいずれの区画よりも大きい。また、めっき層３８‐１の区画は、半導体素子３０の上面において立上り部６３が延伸している方向に直交する方向（本例ではＸ軸方向）における長さが、他の区画よりも長い。

本例の立上り部６３は、めっき層３８の区画のうち、最大面積のめっき層３８‐１の区画の上方に設けられる。また、接合部６２は、めっき層３８の全ての区画に跨って設けられる。これにより、立上り部６３と、ゲートランナー３２とを重ならせない条件で、金属配線板６０を容易に配置することができる。

なお、パッド３６は、接合部６２の第１端部７１とは逆側の第２端部７３の外側に設けられることが好ましい。これにより、パッド３６に接続されるワイヤー等が、金属配線板６０と干渉することを抑制できる。また、本例の半導体素子３０の上面は、長方形である。立上り部６３は、半導体素子３０の上面と平行な面内において、半導体素子３０の上面の長手方向（Ｙ軸方向）に沿って配置される。これにより、立上り部６３により応力が印加される範囲を広げて、局所的に大きな応力が印加されることを抑制できる。

また、金属配線板６０の立上り部６３と接合部６２との境界部分には、曲部６７が設けられることが好ましい。曲部６７は意図的に曲面状に形成されており、例えば曲率半径が１ｍｍ以上である。曲部６７の曲率半径は、１．５ｍｍ以上であってよく、２．０ｍｍ以上であってもよい。

また、立上り部６３と接続部６４との境界部分にも、曲部６８が設けられていてもよい。曲部６８は、意図的に形成されていない曲面であってよい。曲部６７の曲率半径は、曲部６８の曲率より大きくてよい。

立上り部６３と接合部６２との境界部分に曲部６７を設けることで、接合部６２とめっき層３８との間に設けたはんだ部８０をリフロー等で加熱する場合に、はんだ部８０が曲部６７に沿って上方に上がっていきやすくなる。このため、はんだ部８０が横方向に広がり、ガードリング３４に到達することを抑制できる。

このように、曲部６７を設けることで、立上り部６３とガードリング３４との距離を小さくしても、ガードリング３４にはんだ部８０が到達しにくくなる。従って、半導体素子３０を小型化できる。または、ゲートランナー３２と立上り部６３との距離を容易に確保できる。

また、半導体素子３０の上面と平行な面内において、接合部６２の第１端部７１とは逆側の第２端部７３と、当該第２端部７３と重ならないゲートランナー３２との最短距離である第３距離Ｌ３も、１ｍｍ以上であってよい。接合部６２の端部は、接合部６２の中央部分と比べて、ひずみが大きくなる場合がある。このため、第３距離Ｌ３も、１ｍｍ以上とすることが好ましい。ただし、立上り部６３近傍と比べると、接合部６２の第２端部７３におけるひずみは小さいので、第３距離Ｌ３は、第１距離Ｌ１よりも小さくてよい。

また、半導体素子３０の上面と平行な面内において、接合部６２の第２端部７３と、ガードリング３４との最短距離である第４距離Ｌ４も、１ｍｍ以上であってよい。これにより、第２端部７３近傍においても、はんだ部８０がガードリング３４まで到達することを抑制できる。なお、第１距離Ｌ１は、第２距離Ｌ２、第３距離Ｌ３、第４距離Ｌ４のいずれよりも大きくてよい。

図５は、図３におけるＣ‐Ｃ'断面を示す図である。図５においては、ゲートランナー３２の構成を主に説明する。Ｃ‐Ｃ'断面はゲートランナー３２を通る、ＸＺ平面に平行な断面である。本例のゲートランナー３２は、第１層から第３層までの積層構造を有する。

第１層は、ゲート導電部５１と、第１配線５６およびプラグ５７と、第１絶縁膜５２とを有する。ゲート導電部５１および第１配線５６は、半導体素子３０上に設けられ、ゲートランナー３２内においてＹ軸方向と平行に延伸して設けられてよい。本例において、ゲート導電部５１および第１配線５６は、ゲートランナー３２のＹ軸方向の一端から他端まで延伸する。ゲート導電部５１は、ゲート用のパッド３６に電気的に接続してよい。ゲート導電部５１は、半導体素子３０の内部に設けられるゲートトレンチに対して、制御端子から１つのパッド３６へ入力されるゲート電位を伝達してよい。これに対して、第１配線５６は、半導体素子３０のエミッタ電極に電気的に接続するダミートレンチ部へエミッタ電位を伝達してよい。

ゲート導電部５１および第１配線５６はポリシリコンで形成されてよい。本例のゲート導電部５１および第１配線５６はポリシリコン層をエッチングすることにより同時に形成するので、両者は同じＺ方向高さを有する配線である。第１配線５６は、Ｙ軸方向において断続的に設けられたプラグ５７を介して、エミッタ電位を有する第２層の第２配線５８に電気的に接続してよい。プラグ５７は、例えばタングステンで形成されたプラグである。

第１絶縁膜５２は、ゲート導電部５１と、第１配線５６およびプラグ５７とを電気的に分離する。第１絶縁膜５２は、ＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ ｆｉｌｍ）と、ＢＰＳＧ膜（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ ｆｉｌｍ）との積層膜であってよい。また、第１絶縁膜５２は、ゲート導電部５１を第２層のセンサ用の配線５５等から電気的に分離する。ただし、第１配線５６およびプラグ５７は、第１絶縁膜５２を貫通して第２層に設けられた第２配線５８に電気的に接続する。

第２層は、センサ用の配線５５、第２配線５８および第２絶縁膜５３を有する。センサ用の配線５５および第２配線５８は、ゲート導電部５１および第１配線５６と平行にＹ軸方向に延伸してよい。本例において、第２配線５８は、ゲートランナー３２のＹ軸方向の一端から他端まで延伸する。なお、第２配線５８は、上面電極８２と電気的に接続し、上面電極８２と同電位である。

これに対して、センサ用の配線５５は、ゲートランナー３２の延伸方向の中間点からゲートランナー３２のＹ軸方向の一端まで延伸する。つまり、センサ用の配線５５の長さは、ゲートランナー３２の全長の半分であってよい。ゲートランナー３２の延伸方向の中間点は、半導体素子３０のＸＹ面における略中心位置であってよい。本例においては、ゲートランナー３２を立上り部６３から離間させているので、センサ用の配線５５および第２配線５８の断線も防止することができる。

センサ用の配線５５は、半導体素子３０の状態を検出するために用いられてよい。本例のセンサ用の配線５５は、半導体素子３０のＸＹ面における略中心位置において、半導体素子３０の温度を測定するために用いられる。本例のセンサ用の配線５５は、ダイオード温度センサのアノード半導体領域に接続するセンサ用の配線５５‐Ａと、ダイオード温度センサのカソード半導体領域に接続するセンサ用の配線５５‐Ｋとを有する。

第２絶縁膜５３は、センサ用の配線５５‐Ａおよび５５‐Ｋ、第２配線５８、ならびに、上面電極８２を互いに電気的に分離する。第２絶縁膜５３は、例えばポリイミド膜である。第３層は、めっき層３８および第３絶縁膜５４を有する。第２絶縁膜５３と同様に、第３絶縁膜５４もポリイミド膜であってよい。

図６は、ゲートトレンチ部４０を示す図である。図６においては、図面の見易さを考慮して、金属配線板６０の記載を省略する。ゲートトレンチ部４０は、半導体素子３０内に設けられる。ゲートトレンチ部４０は、図５におけるゲートランナー３２のゲート導電部５１に電気的に接続する。ゲートトレンチ部４０は、半導体素子３０の上面と平行な面内において、ゲートランナー３２が延伸する予め定められた方向に直交する方向に延伸してよい。上面が長方形の半導体素子３０において、ゲートトレンチ部４０を半導体素子３０の短辺に平行に、ゲートランナー３２を長辺に平行に配置することにより、半導体素子３０の長辺方向の反りを抑制することができる。ゲートトレンチ部４０はそれぞれ、Ｘ−Ｙ面内において、延伸する方向の長さと、延伸する方向に直交する方向の幅を有する。各ゲートトレンチ部４０においてこれらの長さおよび幅は等しくてもよいし、異なってもよい。また、ゲートトレンチ部４０の間の間隔は図示するように等間隔でもよいし、また等間隔でなくてもよい。

さらに半導体素子３０がＲＣ−ＩＧＢＴである場合、各々ストライプ形状を有し、かつ、当該ストライプ形状の長手方向に直交する方向において交互に配置されたＩＧＢＴ領域およびＦＷＤ領域を、半導体素子３０は含んでよい。ＩＧＢＴ領域は、一つ以上のゲートトレンチ部４０を含むように配置されてよい。また、ＦＷＤ領域は、一つ以上のダミートレンチ部を含むように配置されてよい。ダミートレンチ部は、ゲートトレンチ部４０と同様にトレンチ内に絶縁膜および導電部を有してよい。ダミートレンチ部の導電部にはゲート電位ではなくエミッタ電位が供給されてよい。ＩＧＢＴ領域およびＦＷＤ領域はそれぞれ延伸する方向に直交する方向の幅を有する。これらの幅は等しくてもよいし、異なってもよい。ＩＧＢＴ領域に設けられるゲートトレンチ部４０の数とＦＷＤ領域に設けられるダミートレンチ部の数とは、同じであってよく、異なってもよい。ＩＧＢＴ領域に配置されるゲートトレンチ部４０の幅および間隔とＦＷＤ領域に配置されるダミートレンチ部の幅および間隔とは、同じであってもよく、異なってもよい。

本例のゲートトレンチ部４０は、二つの等しい長さの平行線と、当該平行線の各端部に設けられた２つの半円とを有する。本例のゲートトレンチ部４０は、第１延伸部４２と第２延伸部４４とを有する。本例において、二つの平行線のうちの一つの線は、第１延伸部４２および第２延伸部４４からなる。第１延伸部４２および第２延伸部４４は、ゲートランナー３２を始点としてＸ軸方向と平行な方向と平行に延伸し、かつ、互いに逆向きに同じ長さだけ延伸する。第１延伸部４２および第２延伸部４４の長さを同じにすることで、第１延伸部４２および第２延伸部４４での抵抗値が略同じにすることができる。それゆえ、ゲート導電部５１から枝分れする電流量を略均等にすることができる。

第１延伸部４２と第２延伸部４４との境界は、半導体素子３０の上面と平行な面内においてゲートランナー３２とゲートトレンチ部４０とが交わる領域に位置してよい。当該領域において、ゲートランナー３２のゲート導電部５１とゲートトレンチ部４０内のゲート電極とが電気的に接続してよい。ただし、第１延伸部４２および第２延伸部４４は、ゲートトレンチ部４０の形状を説明するための便宜的な部位に過ぎない。第１延伸部４２および第２延伸部４４は、互いに連続して設けられてよい。

また、本例のゲートトレンチ部４０は、２つの半円に対応するゲート接続部４６‐１および４６‐２を有する。本例の第１延伸部４２‐１および第１延伸部４２‐２は、ゲートランナー３２と反対側の端部であってパッド３６に近接する位置において、ゲート接続部４６‐１に接続する。また、本例の第２延伸部４４‐１および第２延伸部４４‐２は、ゲートランナー３２と反対側の端部であってガードリング３４に近接する位置において、ゲート接続部４６‐２に接続する。このように、第２延伸部４４‐１および４４‐２ならびにゲート接続部４６‐２は、半導体素子３０の上面と平行な面内においてゲートランナー３２を対称軸として、第１延伸部４２‐１および４２‐２ならびにゲート接続部４６‐１と対称に設けられる。

図７は、半導体素子３０の上面と平行な面内において、金属配線板６０により生じるひずみが大きい領域６１を示す模式図である。領域６１は、立上り部６３に沿った領域と、接合部６２の端部のうち立上り部６３の近傍の領域とを含む。立上り部６３の近傍では、温度変動により立上り部６３から受ける応力が大きくなり、ひずみが大きくなる。上述したように、ゲートランナー３２およびガードリング３４は、領域６１から離して配置されることが好ましい。

図８は、三重点９０を説明する第１比較例である。第１比較例においては、ガードリング３４近傍の三重点９０を示す。ガードリング３４のポリイミド等が収縮すると、ガードリング３４とめっき層３８との間に隙間が生じてしまう。

このとき、ガードリング３４と金属配線板６０との距離が近すぎると、金属配線板６０とめっき層３８との間のはんだ部８０が三重点９０まで到達して、ガードリング３４とめっき層３８との間の隙間に入り込んでしまう。この状態で、金属配線板６０の立上り部６３が上下方向に伸縮すると、はんだ部８０を介して上面電極８２の上面に応力が印加され、上面電極８２において塑性ひずみが生じる。当該塑性ひずみの上下方向の振幅が大きくなりすぎると、半導体装置の寿命が低下してしまう。これに対して図１から図７において説明した半導体装置１００によれば、三重点９０と、立上り部６３とを離して配置しているので、半導体装置１００を高寿命化できる。

図９は、三重点９０を説明する第２比較例である。第２比較例においては、ゲートランナー３２近傍の三重点９０を示す。ゲートランナー３２のポリイミド等が収縮すると、ゲートランナー３２とめっき層３８との間に隙間が生じてしまう。

このとき、ゲートランナー３２と立上り部６３との距離が近すぎると、はんだ部８０を介して上面電極８２の上面に応力が印加され、上面電極８２において塑性ひずみが生じる。これにより、図８の比較例と同様に半導体装置の寿命が低下してしまう。これに対して図１から図７において説明した半導体装置１００によれば、三重点９０と、立上り部６３とを離して配置しているので、半導体装置１００を高寿命化できる。

図１０は、第２実施形態における半導体素子３０の上面の一例を示す図である。本例の半導体装置１００は、予め定められた方向に延伸する複数のゲートランナー３２を有する。本例において全てのゲートランナー３２は、Ｘ軸方向と平行な方向に延伸する。これにより、めっき層３８は４つの領域に分割される。本例のめっき層３８は、半導体素子３０の上面において、立上り部６３が設けられるめっき層３８‐１と、２番目に立上り部６３に近いめっき層３８‐２と、２番目にパッド３６に近いめっき層３８‐３と、最もパッド３６に近いめっき層３８‐４とを有する。金属配線板６０の接合部６２は、当該複数のゲートランナー３２上に設けられる。かかる点が、第１実施形態と異なる。

本例においては、３つのゲートランナー３２が設けられる。なお、３つのゲートランナー３２は例示であり、２つまたは４つ以上のゲートランナー３２が設けられてもよい。本例では、Ｘ軸方向と平行な方向において中央に位置するゲートランナー３２‐２の延伸方向の中央にセンス領域３３が設けられる。

なお、本例においても第１実施形態と同様の構成を適用してよい。例示すると、本例においても、立上り部６３は、最大面積のめっき層３８‐１の区画の上方に設けられてよい。より具体的には、めっき層３８‐１のＸ軸方向における幅は、他のめっき層３８の区画における幅よりも大きい。これにより、立上り部６３と、ゲートランナー３２およびガードリング３４とのＸ軸方向における距離を容易に確保することができる。また、ゲートトレンチ部４０の各延伸部４２は、第１実施形態の図６と同様に、Ｘ軸方向と平行な方向に延伸してよい。ゲートトレンチ部４０の各延伸部４２は、めっき層３８‐１、３８‐２、３８‐３および３８‐４の下方において同じ長さを有してよい。

図１１は、第３実施形態における半導体素子３０の上面の一例を示す図である。本例の接合部６２の形状は、第１および第２実施形態の接合部６２の形状と異なる。接合部６２は、Ｘ軸方向における第１端部７１と第２端部７３との間の予め定められた位置から第１端部７１までの範囲に狭窄部７６を有してよい。狭窄部７６は、接合部６２の第１端部７１において立上り部６３に接続してよい。第１端部７１における狭窄部７６の幅は、立上り部６３の幅と同じであってよい。なお、本例において狭窄部７６および立上り部６３の幅とは、接合部６２の第１側端部７２から第２側端部７４に向かう方向に平行な方向の長さを意味する。また、第１側端部７２から第２側端部７４に向かう方向がゲートランナー３２の長手方向と平行な本例では、狭窄部７６および立上り部６３の幅は、当該長手方向における各々の長さでもある。

第１端部７１と第２端部７３との間の予め定められた位置は、半導体素子３０の上面と平行な平面において、Ｘ軸方向における第１端部７１と第２端部７３との間の任意の位置としてもよい。ただし、接合部６２における狭窄部７６の割合が大きくなると接合部６２とはんだ部８０との接触面積が減るので、狭窄部７６の面積に上限を設けることが望ましい。本例においては、Ｘ軸方向における第１端部７１と第２端部７３との中間位置から第１端部７１までの範囲に狭窄部７６を設ける。

狭窄部７６は、半導体素子３０の上面と平行な平面において第２端部７３から第１端部７１に向かう方向において、徐々に幅が小さくなってよい。本例では、狭窄部７６の第１側端部７７と第２側端部７８との距離は、第２端部７３から第１端部７１へ進むにつれて小さくなる。本例において、狭窄部７６の第１側端部７７と第２側端部７８とは、内側に凸の曲線形状を有するが、直線形状を有してもよく、外側に凸の曲線形状を有してもよい。本例の金属配線板６０は狭窄部７６を有するので、狭窄部７６を有しない接合部６２の第２側端部７４とガードリング３４との距離よりも、狭窄部７６の第２側端部７８とガードリング３４との距離を大きくすることができる。これにより、三重点９０と立上り部６３とを可能な限り離間させることができる。なお、本例の接合部６２を、第２実施形態に適用してもよいのは勿論である。

図１２は、第４実施形態における金属配線板６０の上面を示す図である。本例の金属配線板６０は、複数の半導体素子３０に接続される。例えば金属配線板６０は、半導体素子３０の上面と平行な面内において直線状に設けられた立上り部６３と、立上り部６３から突出した複数の接合部６２を有する。このような例においても、それぞれの立上り部６３において、ゲートランナー３２およびガードリング３４との距離を確保することが好ましい。なお、第１および第２実施形態における半導体素子３０と接合部６２および立上り部６３との関係が本例に適用されてよい。また、第３実施形態の接合部６２と本例とを組み合わせてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・冷却部、１２・・ケース、１４・・はんだ部、１６・・絶縁基板、１８・・回路部、２０・・回路部、２２・・封止樹脂、２４・・はんだ部、２５・・はんだ部、２６・・金属板、３０・・半導体素子、３２・・ゲートランナー、３３・・センス領域、３４・・ガードリング、３６・・パッド、３８・・めっき層、４０・・ゲートトレンチ部、４２・・第１延伸部、４４・・第２延伸部、４６・・ゲート接続部、５１・・ゲート導電部、５２・・第１絶縁膜、５３・・第２絶縁膜、５４・・第３絶縁膜、５５・・センサ用の配線、５６・・第１配線、５７・・プラグ、５８・・第２配線、６０・・金属配線板、６１・・領域、６２・・接合部、６３・・立上り部、６４・・接続部、６５・・立上り部、６６・・接合部、６７・・曲部、６８・・曲部、７１・・第１端部、７２・・第１側端部、７３・・第２端部、７４・・第２側端部、７６・・狭窄部、７７・・第１側端部、７８・・第２側端部、８０・・はんだ部、８２・・上面電極、９０・・三重点、１００・・半導体装置

Claims (8)

1. 上面が長方形の半導体素子と、
   前記半導体素子の上面に設けられた上面電極と、
   前記上面電極の上面に設けられためっき層と、
   前記半導体素子の上面と平行な面内において、平面視で前記めっき層に挟まれ、且つ、前記半導体素子の上面の長辺と平行に配置されたゲートランナーと
   を備える半導体装置。
2. 前記めっき層の上方に配置されて前記上面電極と電気的に接続される金属配線板を備え、
   前記金属配線板は、
   前記半導体素子の上面と平行な接合部と、
   前記接合部の第１端部に接続し、前記半導体素子の上面と離れる方向に延伸する立上り部と、
   を有し、
   前記半導体素子の上面と平行な面内において、平面視で前記立上り部が前記ゲートランナーとは重ならない
   請求項１に記載の半導体装置。
3. 前記半導体素子の上面と平行な面内において、平面視で前記上面の短辺と平行に配置されたゲートトレンチ部を更に備える
   請求項１または２に記載の半導体装置。
4. 前記半導体素子の状態を検出するセンス領域と、
   前記半導体素子の上面に設けられ、前記上面電極と分離した１つ以上のパッド部と
   を更に備え、
   前記ゲートランナーは、前記センス領域から見て、前記パッド部が設けられた領域とは逆側に延伸していない
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記ゲートランナーは、
   前記半導体素子上に設けられたゲート導電部と、
   前記上面電極から電気的に分離され、前記センス領域に接続されたセンサ用の配線と、
   前記上面電極と同電位の第２配線と、
   前記第２配線に接続され、該第２配線とは異なる層に配置された第１配線と
   を有する請求項４に記載の半導体装置。
6. 前記半導体素子の上面と平行な面内において、前記ゲート導電部を挟んで２つの前記第１配線が配置されている
   請求項５に記載の半導体装置。
7. 前記センサ用の配線は、前記ゲート導電部の上方に配置され、
   前記半導体素子の上面と平行な面内において、前記センサ用の配線を挟んで２つの前記第２配線が配置されている
   請求項５または６に記載の半導体装置。
8. 前記ゲートランナーは、最上部に第３絶縁膜を有し、
   前記第３絶縁膜の上面は、前記めっき層よりも上方に配置されている
   請求項４から７のいずれか一項に記載の半導体装置。

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