JP2021034484A - Semiconductor device - Google Patents

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Abstract

To provide a semiconductor device equipped with a protective film in which thermal stress is relaxed while maintaining a function of suppressing the influence of disturbance ions.SOLUTION: A semiconductor device includes a semiconductor substrate, a protective film provided on the semiconductor substrate and extending in a frame shape along the outer peripheral edge of the semiconductor substrate, and a plurality of buried members embedded in the protective film and dispersed in the plane of the protective film, and the buried member is made of a material having a Young's modulus lower than that of the protective film.SELECTED DRAWING: Figure 3

Description

本明細書が開示する技術は、半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices.

半導体装置は、半導体基板と、その半導体基板の表面上に設けられている保護膜と、を備えていることが多い。保護膜は、半導体基板の外周縁に沿って枠状に延びるように配置されている。 A semiconductor device often includes a semiconductor substrate and a protective film provided on the surface of the semiconductor substrate. The protective film is arranged so as to extend in a frame shape along the outer peripheral edge of the semiconductor substrate.

半導体装置が動作すると、ジュール熱によって各々の構成要素に熱変形が生じ、保護膜に熱応力が加わる。特許文献１は、保護膜を複数に分断することにより、そのような熱応力を緩和する技術を提案する。 When the semiconductor device operates, Joule heat causes thermal deformation of each component, and thermal stress is applied to the protective film. Patent Document 1 proposes a technique for alleviating such thermal stress by dividing the protective film into a plurality of pieces.

特開２００６−３１８９８９号公報Japanese Unexamined Patent Publication No. 2006-318989

保護膜は、例えばナトリウムイオン（Ｎａ+）等の外乱イオンによって半導体基板内の電気力線が崩れ、半導体装置の耐圧が低下するのを抑えるために設けられている。このため、保護膜は、表面に付着した外乱イオンの影響が半導体基板に及ばないように、十分な厚みを有するのが望ましい。しかしながら、特許文献１のように、保護膜が複数に分断されていると、分断箇所において半導体基板の表面の一部が露出してしまう。これにより、半導体基板の表面の一部が外乱イオンに曝されることとなる。このため、特許文献１の技術では、半導体基板内の電気力線が崩れ、半導体装置の耐圧が低下することが懸念される。本明細書は、外乱イオンの影響を抑える機能を維持しながら熱応力が緩和された保護膜を備えた半導体装置を提供することを目的としている。 The protective film is provided to prevent the electric lines of force in the semiconductor substrate from being disrupted by disturbing ions such as sodium ions (Na +) and the withstand voltage of the semiconductor device from being lowered. Therefore, it is desirable that the protective film has a sufficient thickness so that the influence of the disturbance ions adhering to the surface does not affect the semiconductor substrate. However, when the protective film is divided into a plurality of parts as in Patent Document 1, a part of the surface of the semiconductor substrate is exposed at the divided portion. As a result, a part of the surface of the semiconductor substrate is exposed to the disturbance ions. Therefore, in the technique of Patent Document 1, there is a concern that the electric lines of force in the semiconductor substrate are broken and the withstand voltage of the semiconductor device is lowered. An object of the present specification is to provide a semiconductor device provided with a protective film in which thermal stress is relaxed while maintaining a function of suppressing the influence of disturbance ions.

本明細書が開示する半導体装置は、半導体基板と、前記半導体基板上に設けられているとともに、前記半導体基板の外周縁に沿って枠状に延びている保護膜と、前記保護膜内に埋設されており、前記保護膜の面内に分散して配置されている複数の埋設部材と、を備えることができる。前記埋設部材は、前記保護膜よりもヤング率が低い材料で構成されている。前記複数の埋設部材が前記保護膜の面内に分散して設けられていると、前記保護膜が面方向に沿って実質的に分断されることとなり、前記保護膜の熱応力が緩和される。さらに、前記複数の埋設部材が前記保護膜に埋設されていることから、前記保護膜は、前記半導体基板の表面が露出しないように前記半導体基板の表面上を被覆している。したがって、外乱イオンの影響が前記半導体基板に及ぶことが抑えられている。このように、前記保護膜内に前記複数の埋設部材を設ける技術は、外乱イオンの影響を抑えるという前記保護膜の本来の機能を維持しながら、前記保護膜の熱応力を緩和することができる。 The semiconductor device disclosed in the present specification includes a semiconductor substrate, a protective film provided on the semiconductor substrate and extending in a frame shape along the outer peripheral edge of the semiconductor substrate, and embedded in the protective film. It is possible to provide a plurality of embedded members which are dispersed and arranged in the plane of the protective film. The embedded member is made of a material having a Young's modulus lower than that of the protective film. When the plurality of buried members are dispersedly provided in the plane of the protective film, the protective film is substantially divided along the plane direction, and the thermal stress of the protective film is relaxed. .. Further, since the plurality of embedded members are embedded in the protective film, the protective film covers the surface of the semiconductor substrate so that the surface of the semiconductor substrate is not exposed. Therefore, the influence of the disturbance ions is suppressed from affecting the semiconductor substrate. As described above, the technique of providing the plurality of embedded members in the protective film can alleviate the thermal stress of the protective film while maintaining the original function of the protective film of suppressing the influence of disturbance ions. ..

本実施形態の半導体モジュール１０の外観を示す平面図。The plan view which shows the appearance of the semiconductor module 10 of this embodiment. 図１中のＩＩ−ＩＩ線における断面図。FIG. 2 is a cross-sectional view taken along the line II-II in FIG. 図２中のＩＩＩ部の拡大図。Enlarged view of Part III in FIG. 半導体装置３０の平面図。Top view of the semiconductor device 30. 図２中のＩＩＩ部の拡大図であって、スピンコート法を利用して保護膜４０を成膜する段階の拡大図である。It is an enlarged view of the part III in FIG. 2, and is the enlarged view of the stage of forming a protective film 40 by using the spin coating method. 図２中のＩＩＩ部の拡大図であって、スピンコート法を利用して保護膜４０を成膜する段階の拡大図である。It is an enlarged view of the part III in FIG. 2, and is the enlarged view of the stage of forming a protective film 40 by using the spin coating method.

図１〜図４参照して、本実施形態の半導体モジュール１０について説明する。本実施例の半導体モジュール１０は、例えば電気自動車の電力制御装置に採用され、コンバータやインバータといった電力変換回路の一部を構成することができる。なお、本明細書における電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。 The semiconductor module 10 of this embodiment will be described with reference to FIGS. 1 to 4. The semiconductor module 10 of this embodiment is adopted in, for example, a power control device for an electric vehicle, and can form a part of a power conversion circuit such as a converter or an inverter. The electric vehicle in the present specification broadly means a vehicle having a motor for driving wheels, for example, an electric vehicle charged by an external electric power, a hybrid vehicle having an engine in addition to the motor, and a fuel cell as a power source. Including fuel cell vehicles and the like.

図１及び図２に示すように、半導体モジュール１０は、半導体装置３０と、半導体装置３０を封止する封止体１４とを備える。封止体１４は、絶縁性の材料で構成されている。特に限定されないが、本実施例における封止体１４は、例えばエポキシ樹脂といった封止用材料で構成されており、その中にはシリカといった添加物が含有されている。封止体１４は、概して板形状を有しており、上面１４ａ、下面１４ｂ、第１端面１４ｃ、第２端面１４ｄ、第１側面１４ｅ及び第２側面１４ｆを有する。 As shown in FIGS. 1 and 2, the semiconductor module 10 includes a semiconductor device 30 and a sealant 14 that seals the semiconductor device 30. The sealant 14 is made of an insulating material. Although not particularly limited, the sealing body 14 in this embodiment is made of a sealing material such as an epoxy resin, and an additive such as silica is contained therein. The sealing body 14 generally has a plate shape, and has an upper surface 14a, a lower surface 14b, a first end surface 14c, a second end surface 14d, a first side surface 14e, and a second side surface 14f.

半導体装置３０は、パワー半導体素子であって、半導体基板３２と上面電極３４と下面電極３６とを有する。上面電極３４は、半導体基板３２の上面に位置しており、下面電極３６は、半導体基板３２の下面に位置している。上面電極３４と下面電極３６は、半導体基板３２を介して互いに電気的に接続される。特に限定されないが、本実施例における半導体装置３０は、スイッチング素子であり、上面電極３４と下面電極３６との間を、選択的に導通及び遮断することができる。半導体基板３２の種類については特に限定されない。半導体基板３２は、例えばシリコン基板、炭化シリコン基板又は窒化物半導体基板であってもよい。上面電極３４及び下面電極３６については、例えばアルミニウム、ニッケル又は金といった、一又は複数種類の金属を用いて構成されることができる。一例ではあるが、本実施例における上面電極３４及び下面電極３６は、アルミニウム合金（例えばアルミニウム−シリコン系合金）層の上にニッケル層が設けられた積層構造を有する。 The semiconductor device 30 is a power semiconductor element and has a semiconductor substrate 32, an upper surface electrode 34, and a lower surface electrode 36. The upper surface electrode 34 is located on the upper surface of the semiconductor substrate 32, and the lower surface electrode 36 is located on the lower surface of the semiconductor substrate 32. The upper surface electrode 34 and the lower surface electrode 36 are electrically connected to each other via the semiconductor substrate 32. Although not particularly limited, the semiconductor device 30 in this embodiment is a switching element, and can selectively conduct and cut off between the upper surface electrode 34 and the lower surface electrode 36. The type of the semiconductor substrate 32 is not particularly limited. The semiconductor substrate 32 may be, for example, a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate. The upper surface electrode 34 and the lower surface electrode 36 can be configured by using one or more kinds of metals such as aluminum, nickel or gold. As an example, the upper surface electrode 34 and the lower surface electrode 36 in this embodiment have a laminated structure in which a nickel layer is provided on an aluminum alloy (for example, an aluminum-silicon alloy) layer.

一例ではあるが、本実施例における半導体装置３０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、その半導体基板３２には炭化シリコン（ＳｉＣ）の基板が採用されている。上面電極３４は、半導体基板３２内に構成されたＭＯＳＦＥＴ構造のソースに接続されており、下面電極３６は、ＭＯＳＦＥＴ構造のドレインに接続されている。なお、半導体装置３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＲＣ（Reverse Conducting）−ＩＧＢＴであってもよい。この場合、上面電極３４は、半導体基板３２内に構成されるＩＧＢＴのエミッタに接続され、下面電極３６は、ＩＧＢＴ構造のコレクタに接続される。半導体装置３０の種類や具体的な構造については、ここで例示したものに限られず、様々なに変更することができる。また、半導体モジュール１０は、例えばＭＯＳＦＥＴ（又はＩＧＢＴ）とダイオードとの組み合わせといった、二以上の半導体素子を有してもよい。 As an example, the semiconductor device 30 in this embodiment is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), and a silicon carbide (SiC) substrate is used for the semiconductor substrate 32. The upper surface electrode 34 is connected to the source of the MOSFET structure configured in the semiconductor substrate 32, and the lower surface electrode 36 is connected to the drain of the MOSFET structure. The semiconductor device 30 may be an IGBT (Insulated Gate Bipolar Transistor) or an RC (Reverse Conducting) -IGBT. In this case, the upper surface electrode 34 is connected to the emitter of the IGBT configured in the semiconductor substrate 32, and the lower surface electrode 36 is connected to the collector of the IGBT structure. The type and specific structure of the semiconductor device 30 are not limited to those illustrated here, and can be changed in various ways. Further, the semiconductor module 10 may have two or more semiconductor elements such as a combination of a MOSFET (or IGBT) and a diode.

半導体モジュール１０は、第１導体板１６と第２導体板１８とをさらに備える。第１導体板１６と第２導体板１８は、半導体装置３０を挟んで互いに対向している。第１導体板１６と第２導体板１８は、例えば金属といった導体で構成されている。第１導体板１６と第２導体板１８は、封止体１４によって一体に保持されている。第１導体板１６の上面１６ａは、封止体１４の内部に位置しており、半導体装置３０の下面電極３６にはんだ層１３を介して接合されている。一方、第１導体板１６の下面１６ｂは、封止体１４の下面１４ｂに露出している。これにより、第１導体板１６は、半導体装置３０と電気的に接続された回路の一部を構成するとともに、半導体装置３０の熱を外部へ放出する放熱板としても機能する。 The semiconductor module 10 further includes a first conductor plate 16 and a second conductor plate 18. The first conductor plate 16 and the second conductor plate 18 face each other with the semiconductor device 30 interposed therebetween. The first conductor plate 16 and the second conductor plate 18 are made of a conductor such as metal. The first conductor plate 16 and the second conductor plate 18 are integrally held by the sealing body 14. The upper surface 16a of the first conductor plate 16 is located inside the sealing body 14, and is bonded to the lower surface electrode 36 of the semiconductor device 30 via the solder layer 13. On the other hand, the lower surface 16b of the first conductor plate 16 is exposed on the lower surface 14b of the sealing body 14. As a result, the first conductor plate 16 constitutes a part of the circuit electrically connected to the semiconductor device 30, and also functions as a heat radiating plate that releases the heat of the semiconductor device 30 to the outside.

第２導体板１８の下面１８ｂは、封止体１４の内部に位置しており、導体スペーサ２０を介して、半導体装置３０の上面電極３４に接続されている。なお、第２導体板１８の下面１８ｂは、はんだ層１７を介して導体スペーサ２０に接合されており、導体スペーサ２０は、はんだ層１５を介して半導体装置３０の上面電極３４に接合されている。一方、第２導体板１８の上面１８ａは、封止体１４の上面１４ａに露出している。第１導体板１６と同様に、第２導体板１８は、半導体装置３０と電気的に接続された回路の一部を構成するとともに、半導体装置３０の熱を外部へ放出する放熱板としても機能する。 The lower surface 18b of the second conductor plate 18 is located inside the sealing body 14, and is connected to the upper surface electrode 34 of the semiconductor device 30 via the conductor spacer 20. The lower surface 18b of the second conductor plate 18 is bonded to the conductor spacer 20 via the solder layer 17, and the conductor spacer 20 is bonded to the upper surface electrode 34 of the semiconductor device 30 via the solder layer 15. .. On the other hand, the upper surface 18a of the second conductor plate 18 is exposed on the upper surface 14a of the sealing body 14. Like the first conductor plate 16, the second conductor plate 18 constitutes a part of a circuit electrically connected to the semiconductor device 30, and also functions as a heat radiating plate that releases heat of the semiconductor device 30 to the outside. To do.

半導体モジュール１０は、第１電力端子２２と、第２電力端子２４と、複数の信号端子２６とを備える。第１電力端子２２及び第２電力端子２４は、封止体１４の第１端面１４ｃから突出している。第１電力端子２２は、封止体１４の内部において第１導体板１６と電気的に接続されており、第２電力端子２４は、封止体１４の内部において第２導体板１８と電気的に接続されている。これにより、第１電力端子２２と第２電力端子２４との間は、半導体装置３０を介して電気的に接続されている。複数の信号端子２６は、封止体１４の第２端面１４ｄから突出している。各々の信号端子２６は、例えばワイヤボンディングによって、半導体装置３０の信号パッド３８（図４参照）と電気的に接続されている。 The semiconductor module 10 includes a first power terminal 22, a second power terminal 24, and a plurality of signal terminals 26. The first power terminal 22 and the second power terminal 24 project from the first end surface 14c of the sealing body 14. The first power terminal 22 is electrically connected to the first conductor plate 16 inside the sealing body 14, and the second power terminal 24 is electrically connected to the second conductor plate 18 inside the sealing body 14. It is connected to the. As a result, the first power terminal 22 and the second power terminal 24 are electrically connected via the semiconductor device 30. The plurality of signal terminals 26 project from the second end surface 14d of the sealing body 14. Each signal terminal 26 is electrically connected to the signal pad 38 (see FIG. 4) of the semiconductor device 30 by wire bonding, for example.

次に、図３及び図４を参照して、半導体装置３０の細部について説明する。図３及び図４に示すように、半導体装置３０は、半導体基板３２の表面３２ｆ上に設けられた層間絶縁膜４６と、層間絶縁膜４６の表面４６ｆ上に設けられた保護膜４０とを備える。層間絶縁膜４６は、絶縁体で構成されており、一例ではあるが、本実施形態では酸化シリコンが採用されている。層間絶縁膜４６は、半導体基板３２と各種電極を電気的に絶縁するために設けられている。保護膜４０は、絶縁体で構成されており、一例ではあるが、本実施形態ではポリイミド樹脂が採用されている。保護膜４０は、半導体基板３２の外周縁３２ｅに沿って、枠状に設けられており、上面電極３４を露出させる開口４０ｗを画定している。また、保護膜４０の外周縁４０ｅは、層間絶縁膜４６の外周縁４６ｅを被覆しており、保護膜４０の一部は半導体基板３２の表面３２ｆに接している。保護膜４０は、例えばナトリウムイオン（Ｎａ+）等の外乱イオンによって半導体基板３２内の電気力線が崩れ、半導体装置３０の耐圧が低下するのを抑えるために設けられている。 Next, details of the semiconductor device 30 will be described with reference to FIGS. 3 and 4. As shown in FIGS. 3 and 4, the semiconductor device 30 includes an interlayer insulating film 46 provided on the surface 32f of the semiconductor substrate 32 and a protective film 40 provided on the surface 46f of the interlayer insulating film 46. .. The interlayer insulating film 46 is made of an insulator, and although it is an example, silicon oxide is used in the present embodiment. The interlayer insulating film 46 is provided to electrically insulate the semiconductor substrate 32 from various electrodes. The protective film 40 is made of an insulator, and although it is an example, a polyimide resin is used in this embodiment. The protective film 40 is provided in a frame shape along the outer peripheral edge 32e of the semiconductor substrate 32, and defines an opening 40w that exposes the upper surface electrode 34. Further, the outer peripheral edge 40e of the protective film 40 covers the outer peripheral edge 46e of the interlayer insulating film 46, and a part of the protective film 40 is in contact with the surface 32f of the semiconductor substrate 32. The protective film 40 is provided to prevent the electric lines of force in the semiconductor substrate 32 from being disrupted by disturbing ions such as sodium ions (Na +) and the withstand voltage of the semiconductor device 30 from being lowered.

半導体装置３０はさらに、保護膜４０内に埋設された複数の埋設部材４２を備える。複数の埋設部材４２は、層間絶縁膜４６の表面４６ｆ上に設けられており、保護膜４０の面内に分散して配置されている。後述の製造方法で説明するように、埋設部材４２は、層間絶縁膜４６の表面４６ｆ上の同一面内に不規則に配置されている。埋設部材４２は、保護膜４０に接合しておらず、保護膜４０よりもヤング率が低い材料で構成されている。一例ではあるが、本実施形態では、埋設部材４２の材料としてフッ素樹脂であるＰＴＦＥ（ポリテトラフルオロエチレン）が採用されている。保護膜４０の材料であるポリイミドのヤング率は約３．９ＧＰａであり、埋設部材４２の材料であるＰＴＦＥのヤング率は約０．５ＧＰａである。 The semiconductor device 30 further includes a plurality of buried members 42 embedded in the protective film 40. The plurality of buried members 42 are provided on the surface 46f of the interlayer insulating film 46, and are dispersedly arranged in the plane of the protective film 40. As will be described in the manufacturing method described later, the buried member 42 is irregularly arranged in the same plane on the surface 46f of the interlayer insulating film 46. The buried member 42 is not joined to the protective film 40 and is made of a material having a Young's modulus lower than that of the protective film 40. As an example, in the present embodiment, PTFE (polytetrafluoroethylene), which is a fluororesin, is adopted as the material of the buried member 42. The Young's modulus of polyimide, which is the material of the protective film 40, is about 3.9 GPa, and the Young's modulus of PTFE, which is the material of the buried member 42, is about 0.5 GPa.

図５及び図６を参照し、複数の埋設部材４２を保護膜４０内に埋設して形成する方法を説明する。保護膜４０は、スピンコート法を利用して、ポリイミドが溶解した溶媒を半導体基板３２上に塗布した後に、アニール処理によって硬化することで形成される。溶媒としては、例えばＮＭＰ（Ｎ−メチルピロリドン）が採用される。複数の埋設部材４２は、スピンコート法を実施する前に、ポリイミドが溶解した溶媒に混入されている。図５に示すように、スピンコート法を利用して、複数の埋設部材４２が混入した溶媒を半導体基板３２上に塗布すると、初期段階では、複数の埋設部材４２が保護膜４０内に浮遊している。埋設部材４２の材料であるＰＴＦＥの比重は２．１５０ｇ／ｃｍ3であり、溶媒の材料であるＮＭＰの比重は１．０２８ｇ／ｃｍ3である。このため、図５及び図６に示すように、保護膜４０内の複数の埋設部材４２は、時間経過とともに沈降して層間絶縁膜４６の表面４６ｆ上に分散して配置される。その後、アニール処理を実施して保護膜４０を硬化させる。複数の埋設部材４２は、保護膜４０と接合することなく、保護膜４０内に埋設される。 A method of burying and forming a plurality of buried members 42 in the protective film 40 will be described with reference to FIGS. 5 and 6. The protective film 40 is formed by applying a solvent in which polyimide is dissolved onto the semiconductor substrate 32 by using a spin coating method, and then curing the protective film 40 by an annealing treatment. As the solvent, for example, NMP (N-methylpyrrolidone) is adopted. The plurality of embedded members 42 are mixed in a solvent in which polyimide is dissolved before the spin coating method is carried out. As shown in FIG. 5, when a solvent mixed with a plurality of buried members 42 is applied onto the semiconductor substrate 32 by using a spin coating method, the plurality of buried members 42 are suspended in the protective film 40 at an initial stage. ing. The specific gravity of PTFE, which is the material of the buried member 42, is 2.150 g / cm 3 , and the specific gravity of NMP, which is the material of the solvent, is 1.028 g / cm 3 . Therefore, as shown in FIGS. 5 and 6, the plurality of embedded members 42 in the protective film 40 settle with the passage of time and are dispersedly arranged on the surface 46f of the interlayer insulating film 46. Then, an annealing treatment is carried out to cure the protective film 40. The plurality of embedded members 42 are embedded in the protective film 40 without being joined to the protective film 40.

このように、複数の埋設部材４２は、層間絶縁膜４６の表面４６ｆ上の同一面内に不規則に配置される。本実施形態では、十分な数の埋設部材４２が保護膜４０内に配置されている。このため、保護膜４０は、保護膜４０の面方向に観測したときに、埋設部材４２によって実質的に分断されることとなる。 In this way, the plurality of buried members 42 are irregularly arranged in the same plane on the surface 46f of the interlayer insulating film 46. In this embodiment, a sufficient number of buried members 42 are arranged in the protective film 40. Therefore, the protective film 40 is substantially divided by the buried member 42 when observed in the plane direction of the protective film 40.

半導体モジュール１０では、半導体装置３０の動作によって生じるジュール熱により、各々の構成要素に熱変形が生じる。このとき、保護膜４０には、大きな熱応力が生じ易い。このような熱応力は、ヤング率が比較的に高い炭化シリコン（ＳｉＣ）を採用した本実施形態の半導体モジュール１０において顕著に現れる。 In the semiconductor module 10, Joule heat generated by the operation of the semiconductor device 30 causes thermal deformation of each component. At this time, a large thermal stress is likely to occur in the protective film 40. Such thermal stress is prominent in the semiconductor module 10 of the present embodiment that employs silicon carbide (SiC) having a relatively high Young's modulus.

本実施形態の半導体モジュール１０では、複数の埋設部材４２によって保護膜４０が面方向に沿って実質的に分断されていることから、保護膜４０の熱応力が緩和される。さらに、埋設部材４２が保護膜４０に埋設されていることから、保護膜４０の表面は連続して延びている。即ち、保護膜４０は、半導体基板３２の表面が露出しないように半導体基板３２の表面上を被覆している。したがって、例えばナトリウムイオン（Ｎａ+）等の外乱イオンが保護膜４０の表面に付着しても、保護膜４０の表面から半導体基板３２までの距離が十分に確保されていることから、外乱イオンの影響が半導体基板３２に及ぶことが抑えられている。このように、保護膜４０内に複数の埋設部材４２を設ける技術は、外乱イオンの影響を抑えるという保護膜４０の本来の機能を維持しながら、保護膜４０の熱応力を緩和することができる。 In the semiconductor module 10 of the present embodiment, since the protective film 40 is substantially divided along the plane direction by the plurality of embedded members 42, the thermal stress of the protective film 40 is relaxed. Further, since the buried member 42 is embedded in the protective film 40, the surface of the protective film 40 is continuously extended. That is, the protective film 40 covers the surface of the semiconductor substrate 32 so that the surface of the semiconductor substrate 32 is not exposed. Therefore, even if a disturbance ion such as sodium ion (Na + ) adheres to the surface of the protective film 40, the distance from the surface of the protective film 40 to the semiconductor substrate 32 is sufficiently secured. The influence is suppressed from affecting the semiconductor substrate 32. As described above, the technique of providing the plurality of buried members 42 in the protective film 40 can relieve the thermal stress of the protective film 40 while maintaining the original function of the protective film 40 of suppressing the influence of disturbance ions. ..

以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the techniques disclosed in the present specification have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. The techniques illustrated in the present specification or drawings can achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０ ：半導体モジュール
３０ ：半導体装置
３２ ：半導体基板
４０ ：保護膜
４２ ：埋設部材
４６ ：層間絶縁膜 10: Semiconductor module 30: Semiconductor device 32: Semiconductor substrate 40: Protective film 42: Embedded member 46: Interlayer insulating film

Claims (1)

半導体基板と、
前記半導体基板上に設けられているとともに、前記半導体基板の外周縁に沿って枠状に延びている保護膜と、
前記保護膜内に埋設されており、前記保護膜の面内に分散して配置されている複数の埋設部材と、を備えており、
前記埋設部材は、前記保護膜よりもヤング率が低い材料で構成されている、半導体装置。 With a semiconductor substrate
A protective film provided on the semiconductor substrate and extending in a frame shape along the outer peripheral edge of the semiconductor substrate.
It is provided with a plurality of embedded members that are embedded in the protective film and are dispersedly arranged in the plane of the protective film.
The embedded member is a semiconductor device made of a material having a Young's modulus lower than that of the protective film.
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