JP2021027630A - Current detection circuit and transistor driving circuit - Google Patents
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Abstract
Description
本発明は、電流検出回路に関する。 The present invention relates to a current detection circuit.
従来、トランジスタを流れる電流を検出する電流検出回路が種々の用途で用いられている。例えば、このような電流検出回路は、スイッチング電源回路のハイサイドトランジスタを流れる電流を検出することに用いられる(例えば特許文献1)。 Conventionally, a current detection circuit that detects a current flowing through a transistor has been used for various purposes. For example, such a current detection circuit is used to detect a current flowing through a high-side transistor of a switching power supply circuit (for example, Patent Document 1).
ここで、電流検出回路は、トランジスタの温度特性の影響により電流検出精度が低下する虞があった。 Here, in the current detection circuit, there is a risk that the current detection accuracy may decrease due to the influence of the temperature characteristics of the transistor.
上記状況に鑑み、本発明は、温度特性の影響を抑制して電流検出精度を向上させる電流検出回路を提供することを目的とする。 In view of the above situation, it is an object of the present invention to provide a current detection circuit that suppresses the influence of temperature characteristics and improves the current detection accuracy.
上記目的を達成するために本発明の一態様に係る電流検出回路は、
第1電源電圧の印加端が接続されるドレインを有し、第1ゲート信号によりゲートを駆動される第1駆動対象トランジスタを流れる電流を検出する電流検出回路であって、
前記第1電源電圧の印加端が接続されるドレインを有する第1トランジスタと、
前記第1トランジスタを流れる定電流を生成する定電流源と、
オンである前記第1駆動対象トランジスタのソースに発生する電圧が電流検出信号として入力される第1入力端と、前記第1トランジスタのソースに接続される第2入力端と、を有するコンパレータと、
第2電源電圧の印加端が接続されるドレインと、前記第1トランジスタのゲートが接続されるソースと、を有し、前記ドレインとショートされるゲートと、を有する第2トランジスタと、
を備える構成としている(第1の構成)。
The current detection circuit according to one aspect of the present invention in order to achieve the above object
A current detection circuit that has a drain to which the application end of the first power supply voltage is connected and detects a current flowing through a first drive target transistor whose gate is driven by a first gate signal.
A first transistor having a drain to which the application end of the first power supply voltage is connected, and
A constant current source that generates a constant current flowing through the first transistor,
A comparator having a first input terminal in which a voltage generated in the source of the first drive target transistor, which is ON, is input as a current detection signal, and a second input end connected to the source of the first transistor.
A second transistor having a drain to which the application end of the second power supply voltage is connected, a source to which the gate of the first transistor is connected, and a gate shorted to the drain.
(First configuration).
また、上記第1の構成において、前記第1トランジスタは、前記第1駆動対象トランジスタと同じ組成のデバイスであることとしてもよい(第2の構成)。 Further, in the first configuration, the first transistor may be a device having the same composition as the first drive target transistor (second configuration).
また、上記第2の構成において、前記第1トランジスタのサイズは、前記第1駆動対象トランジスタのサイズより小さいこととしてもよい(第3の構成)。 Further, in the second configuration, the size of the first transistor may be smaller than the size of the first drive target transistor (third configuration).
また、上記第1から第3のいずれかの構成において、前記第2トランジスタのソースから流す電流を生成する第1カレントミラーをさらに備えることとしてもよい(第4の構成)。 Further, in any of the first to third configurations, a first current mirror that generates a current flowing from the source of the second transistor may be further provided (fourth configuration).
また、上記第4の構成において、前記第1カレントミラーと前記第2トランジスタのソースとの間に配置される第3トランジスタをさらに備えることとしてもよい(第5の構成)。 Further, in the fourth configuration, a third transistor arranged between the first current mirror and the source of the second transistor may be further provided (fifth configuration).
また、上記第1から第5のいずれかの構成において、前記第1電源電圧の印加端に一端が接続される第1抵抗と、前記第1抵抗の他端に接続されるドレインと、前記第1駆動対象トランジスタのソースが接続されるソースと、前記第1駆動対象トランジスタのゲートが接続されるゲートと、を有する第4トランジスタと、をさらに備え、前記第1抵抗の他端と前記第4トランジスタのドレインとが接続される第1接続ノードは、前記第1入力端に接続されることとしてもよい(第6の構成)。 Further, in any of the first to fifth configurations, a first resistor having one end connected to the application end of the first power supply voltage, a drain connected to the other end of the first resistor, and the first resistance. A fourth transistor having a source to which the source of the first drive target transistor is connected and a gate to which the gate of the first drive target transistor is connected is further provided, and the other end of the first resistor and the fourth are provided. The first connection node to which the drain of the transistor is connected may be connected to the first input end (sixth configuration).
また、本発明の一態様に係るトランジスタ駆動回路は、
上記いずれかの構成の電流検出回路と、
前記第1駆動対象トランジスタのソースが接続されるアノードを有するツェナーダイオードと、
前記ツェナーダイオードのカソードが接続されるゲートと、第3電源電圧の印加端が接続されるドレインと、を有する第5トランジスタと、
を備え、
前記第5トランジスタのソース電圧が前記第1ゲート信号となる構成としている(第7の構成)。
Further, the transistor drive circuit according to one aspect of the present invention is
A current detection circuit with any of the above configurations and
A Zener diode having an anode to which the source of the first drive target transistor is connected, and
A fifth transistor having a gate to which the cathode of the Zener diode is connected and a drain to which the application end of the third power supply voltage is connected.
With
The source voltage of the fifth transistor serves as the first gate signal (seventh configuration).
また、上記第7の構成において、前記第5トランジスタは、前記第2トランジスタと同じ組成のデバイスであることとしてもよい(第8の構成)。 Further, in the seventh configuration, the fifth transistor may be a device having the same composition as the second transistor (eighth configuration).
また、上記第8の構成において、前記第1トランジスタのサイズは、前記第1駆動対象トランジスタのサイズより小さく、前記第2トランジスタのサイズは、前記第5トランジスタのサイズより小さいこととしてもよい(第9の構成)。 Further, in the eighth configuration, the size of the first transistor may be smaller than the size of the first drive target transistor, and the size of the second transistor may be smaller than the size of the fifth transistor (the eighth). 9 configuration).
また、上記第9の構成において、前記第5トランジスタのソースから流す電流を生成する第2カレントミラーをさらに備え、前記第2トランジスタのソースから流す電流は、前記第2カレントミラーにより生成される電流よりも電流量が小さいこととしてもよい(第10の構成)。 Further, in the ninth configuration, a second current mirror for generating a current flowing from the source of the fifth transistor is further provided, and the current flowing from the source of the second transistor is a current generated by the second current mirror. The amount of current may be smaller than that (10th configuration).
また、上記第10の構成において、前記第2カレントミラーと前記第5トランジスタのソースとの間に配置される第6トランジスタをさらに備えることとしてもよい(第11の構成)。 Further, in the tenth configuration, a sixth transistor arranged between the second current mirror and the source of the fifth transistor may be further provided (11th configuration).
また、上記第10または第11の構成において、第1ゲート制御信号が印加されるゲートを有し、前記第2カレントミラーのオンオフを切り替える第7トランジスタと、
前記第5トランジスタのソースと接続される第1端と、前記第2カレントミラーと接続される第2端と、を有する第2抵抗と、
前記第2抵抗の前記第1端に接続される高電位端と、前記第1駆動対象トランジスタのソースに接続される低電位端と、前記第2抵抗の前記第2端に接続される入力端と、を有するインバータと、
をさらに備え、
前記インバータの出力は前記第1ゲート信号であることとしてもよい(第12の構成)。
Further, in the tenth or eleventh configuration, the seventh transistor having a gate to which the first gate control signal is applied and switching the on / off of the second current mirror, and the seventh transistor.
A second resistor having a first end connected to the source of the fifth transistor and a second end connected to the second current mirror.
A high potential end connected to the first end of the second resistor, a low potential end connected to the source of the first drive target transistor, and an input end connected to the second end of the second resistor. And with an inverter,
With more
The output of the inverter may be the first gate signal (12th configuration).
また、本発明の一態様に係る電源ICは、
上記いずれかの構成のトランジスタ駆動回路と、
前記トランジスタ駆動回路により駆動される前記第1駆動対象トランジスタと、
前記第1駆動対象トランジスタのソースと接続されるドレインと、グランド電位の印加端に接続されるソースと、を有する第2駆動対象トランジスタと、
を備える構成としている(第13の構成)。
Further, the power supply IC according to one aspect of the present invention is
A transistor drive circuit with any of the above configurations and
The first drive target transistor driven by the transistor drive circuit and
A second drive target transistor having a drain connected to the source of the first drive target transistor and a source connected to the application end of the ground potential.
(13th configuration).
また、上記第13の構成において、ホスト電圧を監視し、前記ホスト電圧の立下りを検出すると前記ホスト電圧の印加端が接続されるアイソレーションスイッチをオフとして前記第1駆動対象トランジスタおよび前記第2駆動対象トランジスタの駆動を開始させる減電圧検出回路をさらに備えることとしてもよい(第14の構成)。 Further, in the thirteenth configuration, when the host voltage is monitored and the falling edge of the host voltage is detected, the isolation switch to which the application end of the host voltage is connected is turned off, and the first drive target transistor and the second drive target transistor are turned off. A voltage reduction detection circuit for starting the driving of the transistor to be driven may be further provided (14th configuration).
また、本発明の一態様に係る電源装置は、
上記第14の構成の電源ICと、
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記第1駆動対象トランジスタのソースと前記第2駆動対象トランジスタのドレインとが接続される第2接続ノードに接続される第1端を有するインダクタと、
前記インダクタの第2端および前記アイソレーションスイッチに接続される第1端を有するコンデンサと、
を備える構成としている(第15の構成)。
Further, the power supply device according to one aspect of the present invention is
The power supply IC having the above 14th configuration and
The isolation switch whose on / off is controlled by the reduced voltage detection circuit and
An inductor having a first end connected to a second connection node to which the source of the first drive target transistor and the drain of the second drive target transistor are connected.
A capacitor having a second end of the inductor and a first end connected to the isolation switch,
(15th configuration).
また、本発明の一態様に係るHDD(ハードディスクドライブ)は、
上記電源装置と、
前記電源装置から電力を供給されるボイスコイルモータとスピンドルモータの少なくともいずれかと、
を備える構成としている。
Further, the HDD (hard disk drive) according to one aspect of the present invention is
With the above power supply
At least one of a voice coil motor and a spindle motor supplied with power from the power supply device,
It is configured to be equipped with.
本発明の電流検出回路によると、温度特性の影響を抑制して電流検出精度を向上させることが可能となる。 According to the current detection circuit of the present invention, it is possible to suppress the influence of temperature characteristics and improve the current detection accuracy.
以下に本発明の例示的な実施形態について図面を参照して説明する。 An exemplary embodiment of the present invention will be described below with reference to the drawings.
<1.電源装置の構成>
図1は、本発明の例示的な実施形態に係る電源装置20の構成を示す図である。図1に示す電源装置20は、一例としてHDD(ハードディスクドライブ)に備えられるものとしている。
<1. Power supply configuration>
FIG. 1 is a diagram showing a configuration of a
図1に示すように、電源装置20は、半導体集積回路として構成される電源IC1と、アイソレーションスイッチ15と、インダクタL1と、コンデンサC1と、を備えている。アイソレーションスイッチ15、インダクタL1、およびコンデンサC1は、電源IC1に対する外付けの素子である。
As shown in FIG. 1, the
アイソレーションスイッチ15は、図1では一例としてnチャネルMOSFETにより構成される。アイソレーションスイッチ15のドレインは、ホスト電圧Vhostの印加端に接続される。ホスト電圧Vhostは、例えば5Vである。アイソレーションスイッチ15のソースは、コンデンサC1の一端に接続される。アイソレーションスイッチ15は、ホスト電圧Vhostの印加端とコンデンサC1の一端との間の経路の導通/遮断を切替えるスイッチである。
The
電源IC1は、減電圧検出回路2と、ロジック部3と、ハイサイド駆動回路4と、ローサイド駆動回路5と、電流検出回路6と、ハイサイドトランジスタ(第1駆動対象トランジスタ)QHと、ローサイドトランジスタ(第2駆動対象トランジスタ)QLと、を集積化して有している。また、電源IC1は、外部との電気的接続を確立するための外部端子として、端子T1〜T4を有している。
The power supply IC 1 includes a voltage reduction detection circuit 2, a
減電圧検出回路2は、端子T2を介してホスト電圧Vhostの印加端に接続されるとともに、端子T1を介してアイソレーションスイッチ15のゲートに接続される。これにより、減電圧検出回路2は、端子T1を介してアイソレーションスイッチ15のゲートを駆動することで、アイソレーションスイッチ15のオンオフを制御する。また、減電圧検出回路2は、端子T2を介してホスト電圧Vhostの状態を監視できる。
The reduced voltage detection circuit 2 is connected to the application end of the host voltage Vhost via the terminal T2, and is also connected to the gate of the
ロジック部3は、電源IC1を制御する制御部であり、特に後述する降圧DC/DCコンバータ10の制御を行う。
The
ハイサイドトランジスタQHは、nチャネルMOSFETにより構成される。ハイサイドトランジスタQHのドレインは、端子T3を介して入力電圧(第1電源電圧)Vinの印加端に接続される。入力電圧Vinは、例えば12Vである。ハイサイドトランジスタQHのソースは、ローサイドトランジスタQLのドレインに接続ノードN1にて接続される。ローサイドトランジスタQLのソースは、グランド電位の印加端に接続される。 The high-side transistor QH is composed of an n-channel MOSFET. The drain of the high-side transistor QH is connected to the application end of the input voltage (first power supply voltage) Vin via the terminal T3. The input voltage Vin is, for example, 12V. The source of the high-side transistor QH is connected to the drain of the low-side transistor QL at the connection node N1. The source of the low-side transistor QL is connected to the application end of the ground potential.
接続ノードN1は、端子T4を介してインダクタL1の一端に接続される。インダクタL1の他端は、コンデンサC1の一端に接続される。 The connection node N1 is connected to one end of the inductor L1 via the terminal T4. The other end of the inductor L1 is connected to one end of the capacitor C1.
このような接続関係により、ハイサイドトランジスタQH、ローサイドトランジスタQL、インダクタL1、およびコンデンサC1により降圧DC/DCコンバータ10が構成される。
With such a connection relationship, the step-down DC /
ロジック部3は、ハイサイドトランジスタQHのゲートを制御するためのハイサイドゲート制御信号HGCTRをハイサイド駆動回路4に出力する。ハイサイド駆動回路4は、ハイサイドゲート制御信号HGCTRに基づいてハイサイドゲート信号HGを生成してハイサイドトランジスタQHのゲートに印加させる。
The
また、ロジック部3は、ローサイドトランジスタQLのゲートを制御するためのローサイドゲート制御信号LGCTRをローサイド駆動回路5に出力する。ローサイド駆動回路5は、ローサイドゲート制御信号LGCTRに基づいてローサイドゲート信号LGを生成してローサイドトランジスタQLのゲートに印加させる。
Further, the
これにより、ロジック部3によりハイサイドトランジスタQHおよびローサイドトランジスタQLそれぞれのオンオフ制御が行われ、入力電圧Vinに基づきインダクタL1の他端には出力電圧Voutが生成される。出力電圧Voutは、入力電圧Vinを降圧した電圧であり、例えば12Vの入力電圧Vinに対して5Vとなる。なお、このとき、接続ノードN1には、ハイサイドトランジスタQHおよびローサイドトランジスタQLのスイッチングによるスイッチング電圧Vswが生成される。
As a result, the
また、電流検出回路6は、ハイサイドトランジスタQHを流れる電流を検出するための回路である。より具体的には、電流検出回路6は、ハイサイドトランジスタQHを流れる電流が所定の制限値に達したことを検出し、制限電流検出信号ILIMIT_detをロジック部3に出力する。
The
なお、ハイサイド駆動回路4、および電流検出回路6の構成の詳細については、後述する。
The details of the configurations of the high-
ここで、電源装置20の動作について説明する。ここでは、ホスト電圧Vhostが5V、入力電圧Vinが12Vであるとして説明する。ホスト電圧Vhostが5Vである間は、減電圧検出回路2はアイソレーションスイッチ15をオンとし、降圧DC/DCコンバータ10は停止状態としておく。これにより、ホスト電圧Vhostがアイソレーションスイッチ15を介して、負荷の一例としてのボイスコイルモータ30、スピンドルモータ31等に供給される。
Here, the operation of the
停電状態となってホスト電圧Vhostが5Vより立ち下がった場合、減電圧検出回路2はこれを検出し、アイソレーションスイッチ15をオフとする。これにより、コンデンサC1が放電して負荷へ供給される電圧が低下することを抑制する。このとき、減電圧検出回路2は、ロジック部3に降圧DC/DCコンバータ10を起動するように指令する。
When the host voltage Vhost drops below 5V in a power failure state, the voltage reduction detection circuit 2 detects this and turns off the
これにより、ロジック部3は、ハイサイドゲート制御信号HGCTRおよびローサイドゲート制御信号LGCTRの出力によるハイサイドトランジスタQHおよびローサイドトランジスタQLのスイッチング制御を開始し、降圧DC/DCコンバータ10は12Vの入力電圧Vinに基づき5Vの出力電圧Voutの生成を開始する。従って、停電状態となっても、継続して5Vの電源電圧を負荷に供給することができる。
As a result, the
<2.HDDの構成>
ここで、本発明の例示的な実施形態に係る電源装置20を備えるHDDの構成について説明する。図2は、電源装置20を備えるHDDの一例を示す概略構成図である。
<2. HDD configuration>
Here, the configuration of the HDD including the
図2に示すHDD40は、筐体35内部に収容される構成として、ボイスコイルモータ30、スピンドルモータ31、磁気ディスク32、スイングアーム33、および磁気ヘッド34を有している。
The
磁気ディスク32は、表面に磁性体を有した硬質のディスクである。磁気ディスク32は、複数枚数でも、単数枚数でもよい。スピンドルモータ31は、磁気ディスク32を高速に回転させる。磁気ヘッド34は、磁界を発生させることで磁気ディスク32に対してデータの読み書きを行う。磁気ヘッド34は、スイングアーム33の先端に取り付けられる。
The
スイングアーム33は、回転する磁気ディスク32に対して軸周りに揺動する。ボイスコイルモータ30は、スイングアーム33を駆動するアクチュエータである。ボイルコイルモータ30は、電流を流されるコイルとマグネットとの磁界作用により駆動される。
The
電源IC1、および図2では図示しない電源装置20の構成は、筐体35内部に収容される。
The configuration of the power supply IC 1 and the power supply device 20 (not shown in FIG. 2) is housed inside the
<3.ハイサイド駆動回路および電流検出回路>
次に、電源IC1に含まれるハイサイド駆動回路4および電流検出回路6の詳細について説明する。ここではまず、本発明の実施形態について説明する前に、比較例およびその課題についての説明を行う。
<3. High-side drive circuit and current detection circuit>
Next, the details of the high-
図3は、比較例に係るハイサイド駆動回路4および電流検出回路6の具体的な構成を示す回路図である。なお、図3では、降圧DC/DCコンバータ10およびローサイド駆動回路5の構成も併せて示す。また、ハイサイド駆動回路4と電流検出回路6とからハイサイドトランジスタQHを駆動するトランジスタ駆動回路が構成される。
FIG. 3 is a circuit diagram showing a specific configuration of the high-
ハイサイド駆動回路4は、抵抗R4、ツェナーダイオードZ4、トランジスタM4、およびインバータIV4に加えて、レベルシフト回路41を有している。
The high-
抵抗R4の一端は、ハイサイド電圧VHSDの印加端が接続される。抵抗R4の他端は、ツェナーダイオードZ4のカソードに接続ノードN41にて接続される。ツェナーダイオードZ4のアノードは、接続ノードN1に接続される。ハイサイド電圧VHSDは、入力電圧VinにツェナーダイオードZ4のツェナー電圧Vzを加えた電圧としている。例えば、入力電圧Vinが12Vで、ツェナー電圧Vzが5Vである場合、ハイサイド電圧VHSD=12V+5V=17Vである。 One end of the resistor R4 is connected to the application end of the high side voltage VHSD. The other end of the resistor R4 is connected to the cathode of the Zener diode Z4 by a connection node N41. The anode of the Zener diode Z4 is connected to the connection node N1. The high-side voltage VHSD is a voltage obtained by adding the Zener voltage Vz of the Zener diode Z4 to the input voltage Vin. For example, when the input voltage Vin is 12V and the Zener voltage Vz is 5V, the high side voltage VHSD = 12V + 5V = 17V.
接続ノードN41は、nチャネルMOSFETにより構成されるトランジスタM4のゲートに接続される。トランジスタM4のドレインは、ハイサイド電圧(第3電源電圧)VHSDの印加端に接続される。このような接続関係により、トランジスタM4のソースに生じるソース電圧Vsm4は、Vsm4=Vsw+Vz−Vgs4となる。但し、Vgs4はトランジスタM4のドレイン・ソース間電圧である。 The connection node N41 is connected to the gate of the transistor M4 composed of the n-channel MOSFET. The drain of the transistor M4 is connected to the application end of the high side voltage (third power supply voltage) VHSD. Due to such a connection relationship, the source voltage Vsm4 generated at the source of the transistor M4 is Vsm4 = Vsw + Vz-Vgs4. However, Vgs4 is the drain-source voltage of the transistor M4.
レベルシフト回路41は、抵抗R41,R42、およびトランジスタM42〜M45を有している。抵抗R41の一端は、ローサイド電圧VLSDの印加端が接続される。図3に示すように、ローサイド電圧VLSDは、ローサイド駆動回路5の電源電圧であり、例えば5Vである。
The
抵抗R41の他端は、nチャネルMOSFETにより構成されるトランジスタM42のドレインに接続される。トランジスタM42のゲートは、ハイサイドゲート制御信号HGCTRの印加端に接続される。トランジスタM42の他端は、nチャネルMOSFETにより構成されるトランジスタM43のドレインに接続される。トランジスタM43のドレイン・ゲート間はショートされる。トランジスタM43のソースは、グランド電位の印加端に接続される。 The other end of the resistor R41 is connected to the drain of the transistor M42 composed of the n-channel MOSFET. The gate of the transistor M42 is connected to the application end of the high side gate control signal HGCTR. The other end of the transistor M42 is connected to the drain of the transistor M43 composed of an n-channel MOSFET. The drain gate of the transistor M43 is short-circuited. The source of the transistor M43 is connected to the application end of the ground potential.
トランジスタM43のゲートは、nチャネルMOSFETにより構成されるトランジスタM44のゲートに接続される。トランジスタM44のソースは、グランド電位の印加端に接続される。トランジスタM44のドレインは、nチャネルMOSFETにより構成されるトランジスタM45のソースに接続される。トランジスタM45のゲートは、ハイサイドゲート制御信号HGCTRの印加端に接続される。トランジスタM43,M44により、カレントミラーCM4が構成される。 The gate of the transistor M43 is connected to the gate of the transistor M44 composed of an n-channel MOSFET. The source of the transistor M44 is connected to the application end of the ground potential. The drain of the transistor M44 is connected to the source of the transistor M45 composed of an n-channel MOSFET. The gate of the transistor M45 is connected to the application end of the high side gate control signal HGCTR. The current mirror CM4 is configured by the transistors M43 and M44.
抵抗R42の一端は、トランジスタM4のソースに接続される。抵抗R42の他端は、トランジスタM45のドレインに接続ノードN42にて接続される。トランジスタM45は、高耐圧トランジスタであり、トランジスタM45のソース側の素子を保護する機能を有する。 One end of the resistor R42 is connected to the source of the transistor M4. The other end of the resistor R42 is connected to the drain of the transistor M45 by the connection node N42. The transistor M45 is a high withstand voltage transistor and has a function of protecting an element on the source side of the transistor M45.
このようなレベルシフト回路41の構成により、ハイサイドゲート制御信号HGCTRは、接続ノードN42に生じるレベルシフト電圧Vshtにレベルシフトされる。
With such a configuration of the
また、インバータIV4の高電位端は、抵抗R42の一端とトランジスタM4のソースとが接続される接続ノードN43に接続される。インバータIV4の低電位端は、ツェナーダイオードZ4のアノードと接続ノードN1とが接続される接続ノードN44に接続される。インバータIV4の入力端は、接続ノードN42に接続され、レベルシフト電圧Vshtが入力される。インバータIV4の出力端は、ハイサイドトランジスタQHのゲートに接続される。 Further, the high potential end of the inverter IV4 is connected to the connection node N43 to which one end of the resistor R42 and the source of the transistor M4 are connected. The low potential end of the inverter IV4 is connected to the connection node N44 to which the anode of the Zener diode Z4 and the connection node N1 are connected. The input end of the inverter IV4 is connected to the connection node N42, and the level shift voltage Vsht is input. The output end of the inverter IV4 is connected to the gate of the high-side transistor QH.
ハイサイドゲート制御信号HGCTRは、例えばハイレベルとして1.5Vとなり、ローレベルとして0Vとなる。ハイサイドゲート制御信号HGCTRがハイレベルとなると、トランジスタM42,M45がオンとなる。これにより、ローサイド電圧VLSDおよび抵抗R41により生じるトランジスタM43に流れる電流は、カレントミラーCM4によってトランジスタM44に流れる電流I44となる。電流I44は、抵抗R42にも流れるので、接続ノードN42には、接続ノードN43の電圧であるソース電圧Vsm4から抵抗R42での電圧降下分だけ低下した電圧であるレベルシフト電圧Vshtが生成される。 The high side gate control signal HGCTR is, for example, 1.5 V as the high level and 0 V as the low level. When the high side gate control signal HGCTR reaches a high level, the transistors M42 and M45 are turned on. As a result, the current flowing through the transistor M43 generated by the low-side voltage VLSD and the resistor R41 becomes the current I44 flowing through the transistor M44 by the current mirror CM4. Since the current I44 also flows through the resistor R42, a level shift voltage Vsht, which is a voltage reduced by the voltage drop in the resistor R42 from the source voltage Vsm4, which is the voltage of the connection node N43, is generated in the connection node N42.
これにより、インバータIV4は、ハイレベルとしてのソース電圧Vsm4を出力する。インバータIV4の出力は、ハイサイドトランジスタQHのゲートに印加されるハイサイドゲート信号HGであるので、HG=Vsm4となる。先述のように、Vsm4=Vsw+Vz−Vgs4であるから、ハイサイドトランジスタQHはオンとされる。 As a result, the inverter IV4 outputs the source voltage Vsm4 as a high level. Since the output of the inverter IV4 is the high-side gate signal HG applied to the gate of the high-side transistor QH, HG = Vsm4. As described above, since Vsm4 = Vsw + Vz-Vgs4, the high-side transistor QH is turned on.
一方、ハイサイドゲート制御信号HGCTRがローレベルの場合、トランジスタM42,M45はオフとなる。すると、抵抗R42には電流が流れないので、レベルシフト電圧Vshtは、ソース電圧Vsm4と一致する。これにより、インバータIV4は、ローレベルとしてのスイッチング電圧Vswを出力する。従って、ハイサイドゲート信号HG=Vswとなるので、ハイサイドトランジスタQHはオフとされる。 On the other hand, when the high side gate control signal HGCTR is at a low level, the transistors M42 and M45 are turned off. Then, since no current flows through the resistor R42, the level shift voltage Vsht coincides with the source voltage Vsm4. As a result, the inverter IV4 outputs the switching voltage Vsw as a low level. Therefore, since the high-side gate signal HG = Vsw, the high-side transistor QH is turned off.
このように、ハイサイドゲート制御信号HGCTRのハイレベル・ローレベルに応じて、ハイサイドトランジスタQHをオンオフすることができる。 In this way, the high-side transistor QH can be turned on and off according to the high-level and low-level of the high-side gate control signal HGCTR.
次に、図3に示す電流検出回路6の構成について説明する。電流検出回路6は、抵抗R6、トランジスタM61,M62、定電流源CI6、およびコンパレータCP6を有している。
Next, the configuration of the
抵抗R6の一端は、端子T3に接続され、入力電圧Vinが印加される。抵抗R6の他端は、nチャネルMOSFETにより構成されるトランジスタM61のドレインに接続される。トランジスタM61のソースは、接続ノードN1に接続される。抵抗R6の他端とトランジスタM61のドレインとが接続される接続ノードN61は、コンパレータCP6の反転入力端(−)に接続される。トランジスタM61のゲートは、インバータIV4の出力端に接続される。すなわち、トランジスタM61は、ハイサイドゲート信号HGによりハイサイドトランジスタQHと同期してオンオフされる。 One end of the resistor R6 is connected to the terminal T3, and an input voltage Vin is applied. The other end of the resistor R6 is connected to the drain of the transistor M61 composed of the n-channel MOSFET. The source of the transistor M61 is connected to the connection node N1. The connection node N61 to which the other end of the resistor R6 and the drain of the transistor M61 are connected is connected to the inverting input end (−) of the comparator CP6. The gate of the transistor M61 is connected to the output end of the inverter IV4. That is, the transistor M61 is turned on and off in synchronization with the high-side transistor QH by the high-side gate signal HG.
また、nチャネルMOSFETにより構成されるトランジスタM62のドレインは、端子T3に接続され、入力電圧Vinが印加される。トランジスタM62のゲートは、ハイサイド電圧VHSDの印加端が接続される。トランジスタM62のソースは、定電流源CI6に接続されるとともに、コンパレータCP6の非反転入力端(+)に接続される。 Further, the drain of the transistor M62 composed of the n-channel MOSFET is connected to the terminal T3, and the input voltage Vin is applied. The gate of the transistor M62 is connected to the application end of the high side voltage VHSD. The source of the transistor M62 is connected to the constant current source CI6 and is connected to the non-inverting input end (+) of the comparator CP6.
トランジスタM62および定電流源CI6は、コンパレータCP6の非反転入力端に印加させる参照電圧Vrefを生成するために設けられる。コンパレータCP6は、抵抗R6とトランジスタM61とが接続される接続ノードN61に生じる電流検出信号Videtと参照電圧Vrefとを比較し、比較結果として制限電流検出信号ILIMIT_detを出力する。 The transistor M62 and the constant current source CI6 are provided to generate a reference voltage Vref to be applied to the non-inverting input end of the comparator CP6. The comparator CP6 compares the current detection signal Video generated at the connection node N61 to which the resistor R6 and the transistor M61 are connected with the reference voltage Vref, and outputs the current limit detection signal ILIMIT_det as the comparison result.
次に、このような図3に示す回路構成における動作について、図4に示すタイミングチャートを参照して説明する。図4には、上段より順に、スイッチング電圧Vsw、電流検出信号Videt、インダクタL1を流れるインダクタ電流IL、制限電流検出信号ILIMIT_det、ハイサイドゲート制御信号HGCTR、およびローサイドゲート制御信号LGCTRを示す。 Next, the operation in the circuit configuration shown in FIG. 3 will be described with reference to the timing chart shown in FIG. FIG. 4 shows the switching voltage Vsw, the current detection signal Video, the inductor current IL flowing through the inductor L1, the limit current detection signal ILIMIT_det, the high side gate control signal HGCTR, and the low side gate control signal LGCTR in this order from the top.
まず、タイミングt1の直前では、ハイサイドゲート制御信号HGCTRがローレベル、ローサイドゲート制御信号LGCTRがハイレベルであるので、ハイサイドトランジスタQHはオフ、ローサイドトランジスタQLはオンであり、スイッチング電圧Vswは0Vとなり、グランドからローサイドトランジスタQL、および端子T4を介してインダクタL1を流れるインダクタ電流ILは減少してゆく。 First, immediately before the timing t1, the high-side gate control signal HGCTR is at a low level and the low-side gate control signal LGCTR is at a high level, so the high-side transistor QH is off, the low-side transistor QL is on, and the switching voltage Vsw is 0V. Then, the inductor current IL flowing from the ground through the low-side transistor QL and the terminal T4 to the inductor L1 decreases.
このとき、トランジスタM61はオフであるので、電流検出信号Videtは入力電圧Vinと一致する。ここで、参照電圧Vrefは、Vref=Vin−(Rdson2×Ic)で表される。但し、Rdson2:トランジスタM62のオン抵抗、Ic:定電流源CI6による定電流である。従って、電流検出信号Videtは参照電圧Vrefよりも高くなり、制限電流検出信号ILIMIT_detはローレベルとなる。 At this time, since the transistor M61 is off, the current detection signal Video matches the input voltage Vin. Here, the reference voltage Vref is represented by Vref = Vin− (Rdson2 × Ic). However, Rdson2: the on-resistance of the transistor M62, Ic: the constant current due to the constant current source CI6. Therefore, the current detection signal Video becomes higher than the reference voltage Vref, and the current limit detection signal ILIMIT_det becomes a low level.
そして、タイミングt1で、インダクタ電流ILが0Aに達し、ハイサイドゲート制御信号HGCTRがハイレベル、ローサイドゲート制御信号LGCTRがローレベルに切替えられると、ハイサイドトランジスタQHはオン、ローサイドトランジスタQLはオフとなる。これにより、スイッチング電圧Vswは入力電圧Vinまで立ち上り、端子T3からハイサイドトランジスタQH、および端子T4を介してインダクタL1を流れるインダクタ電流ILは0Aから増加を開始する。 Then, at timing t1, when the inductor current IL reaches 0A and the high-side gate control signal HGCTR is switched to the high level and the low-side gate control signal LGCTR is switched to the low level, the high-side transistor QH is turned on and the low-side transistor QL is turned off. Become. As a result, the switching voltage Vsw rises to the input voltage Vin, and the inductor current IL flowing through the inductor L1 from the terminal T3 via the high-side transistor QH and the terminal T4 starts to increase from 0A.
ここで、スイッチング電圧Vsw=Vin−(Rdson1×IL)(但し、Rdson1:ハイサイドトランジスタQHのオン抵抗)となるので、インダクタ電流ILが増加するにつれて、スイッチング電圧Vswは入力電圧Vinから低下する。このとき、トランジスタM61はオンであり、抵抗R6はトランジスタM61のオン抵抗に比して十分に抵抗値が高いので、電流検出信号Videtは、ほぼスイッチング電圧Vswと一致する。従って、図4に示すように、スイッチング電圧Vswと同様に電流検出信号Videtも入力電圧Vinから低下する。 Here, since the switching voltage Vsw = Vin− (Rdson1 × IL) (where Rdson1: the on-resistance of the high-side transistor QH), the switching voltage Vsw decreases from the input voltage Vin as the inductor current IL increases. At this time, since the transistor M61 is on and the resistance R6 has a sufficiently high resistance value as compared with the on resistance of the transistor M61, the current detection signal Video substantially matches the switching voltage Vsw. Therefore, as shown in FIG. 4, the current detection signal Video also drops from the input voltage Vin as well as the switching voltage Vsw.
そして、タイミングt2で、インダクタ電流ILが所定の制限電流値Ilimitに達すると、スイッチング電圧Vswは、閾値電圧Vth=Vin−(Rdson1×Ilimit)に達する。ここで、参照電圧Vrefを閾値電圧Vthと一致するように設定すれば、タイミングt2で電流検出信号Videtは参照電圧Vrefに達するので、制限電流検出信号ILIMIT_detはハイレベルとなる。 Then, when the inductor current IL reaches a predetermined limit current value Illimit at the timing t2, the switching voltage Vsw reaches the threshold voltage Vth = Vin− (Rdson1 × Illimit). Here, if the reference voltage Vref is set to match the threshold voltage Vth, the current detection signal Vidot reaches the reference voltage Vref at the timing t2, so that the current limit detection signal ILIMIT_det becomes a high level.
ロジック部3は、制限電流検出信号ILIMIT_detがハイレベルになったことを受けて、ハイサイドゲート制御信号HGCTRをローレベル、ローサイドゲート制御信号LGCTRをハイレベルに切替える。すると、ハイサイドトランジスタQHがオフ、ローサイドトランジスタQLがオンとなり、スイッチング電圧Vswは0Vまで立ち下がる。このとき、トランジスタM61はオフとなるので、電流検出信号Videtは入力電圧Vinまで立ち上がる。これにより、制限電流検出信号ILIMIT_detはローレベルとなる。インダクタ電流ILは制限電流値Ilimitから減少してゆく。
The
ここで、上記のように、閾値電圧Vth=Vin−(Rdson1×Ilimit)であり、参照電圧Vref=Vin−(Rdson2×Ic)であるから、オン抵抗Rdson1,Rdson2の温度特性を合せるべく、ハイサイドトランジスタQHとトランジスタM62は、同じ組成のデバイスとしてペアをとっている。但し、トランジスタM62のサイズは、ハイサイドトランジスタQHのサイズよりも小さくして、省スペース化を図っている。これにより、ハイサイドトランジスタQHとトランジスタM62とでオン抵抗の温度特性の影響をキャンセルして制限電流の検出精度を向上させることができる。 Here, as described above, since the threshold voltage Vth = Vin− (Rdson1 × Illimit) and the reference voltage Vref = Vin− (Rdson2 × Ic), the temperature characteristics of the on-resistors Rdson1 and Rdson2 are high. The side transistor QH and the transistor M62 are paired as devices having the same composition. However, the size of the transistor M62 is made smaller than the size of the high-side transistor QH to save space. This makes it possible to cancel the influence of the temperature characteristic of the on-resistance in the high-side transistor QH and the transistor M62 and improve the detection accuracy of the limiting current.
しかしながら、図3の構成では、ハイサイドトランジスタQHがオンのときにハイサイドトランジスタQHのゲートに印加されるハイサイドゲート信号HGは、HG=Vsm4=Vsw+Vz−Vgs4であるが、トランジスタM62のゲートに印加される電圧はハイサイド電圧VHSDである。トランジスタのゲートに印加させる電圧はトランジスタのオン抵抗に影響するが、トランジスタM62のゲートに印加される電圧には、ハイサイドゲート信号HGのようなVgsの要素が欠けている。Vgsは温度特性を有するので、ハイサイドトランジスタQHとトランジスタM62とでオン抵抗の温度特性の影響を十分にキャンセルできているとは言えない。 However, in the configuration of FIG. 3, the high-side gate signal HG applied to the gate of the high-side transistor QH when the high-side transistor QH is on is HG = Vsm4 = Vsw + Vz-Vgs4, but the gate of the transistor M62 The applied voltage is the high side voltage VHSD. The voltage applied to the gate of the transistor affects the on-resistance of the transistor, but the voltage applied to the gate of the transistor M62 lacks a Vgs element such as the high side gate signal HG. Since Vgs has a temperature characteristic, it cannot be said that the influence of the temperature characteristic of the on-resistance can be sufficiently canceled by the high-side transistor QH and the transistor M62.
このような本願発明者によって独自に見出された課題を解決すべく、以下説明するような本発明の実施形態が考案された。 In order to solve the problems uniquely found by the inventor of the present application, an embodiment of the present invention as described below has been devised.
<4.本発明の実施形態>
図5は、本発明の例示的な実施形態に係るハイサイド駆動回路4および電流検出回路60の具体的な構成を示す回路図であり、先述した比較例に係る図3に対応する図である。図5に示す本実施形態に係る回路構成の図3との相違点は、電流検出回路60の構成である。
<4. Embodiment of the present invention>
FIG. 5 is a circuit diagram showing a specific configuration of the high-
電流検出回路60は、図3に示した電流検出回路6と比べて、トランジスタM63〜M66、および抵抗R61を追加している。
The
nチャネルMOSFETにより構成されるトランジスタM63のドレインは、ハイサイド電圧(第2電源電圧)VHSDの印加端に接続され、トランジスタM63のゲートとショートされる。トランジスタM63のソースは、トランジスタM62のゲートに接続される。 The drain of the transistor M63 composed of the n-channel MOSFET is connected to the application end of the high side voltage (second power supply voltage) VHSD and short-circuited with the gate of the transistor M63. The source of transistor M63 is connected to the gate of transistor M62.
これにより、トランジスタM62のゲートには、トランジスタM63のソース電圧Vsm63が印加される。ソース電圧Vsm63は、Vsm63=VHSD−Vgs63となる。但し、Vgs63:トランジスタM63のゲート・ソース間電圧である。 As a result, the source voltage Vsm63 of the transistor M63 is applied to the gate of the transistor M62. The source voltage Vsm63 is Vsm63 = VHSD-Vgs63. However, Vgs63: the gate-source voltage of the transistor M63.
先述したように、ハイサイドトランジスタQHがオンのときにハイサイドトランジスタQHのゲートに印加されるハイサイドゲート信号HGは、HG=Vsm4=Vsw+Vz−Vgs4であり、Vsm63は上記の通りであるので、ハイサイドトランジスタQHのゲートに印加させるHGおよびトランジスタM63のゲートに印加させるVsm63ともにVgsの要素を含めることができる。これにより、ハイサイドトランジスタQHのオン抵抗Rdson1、トランジスタM62のオン抵抗Rdson2の温度特性の影響をよりキャンセルすることができる。 As described above, the high-side gate signal HG applied to the gate of the high-side transistor QH when the high-side transistor QH is on is HG = Vsm4 = Vsw + Vz-Vgs4, and Vsm63 is as described above. Both the HG applied to the gate of the high-side transistor QH and the Vsm63 applied to the gate of the transistor M63 can include a Vgs element. As a result, the influence of the temperature characteristics of the on-resistance Rdson1 of the high-side transistor QH and the on-resistance Rdson2 of the transistor M62 can be further canceled.
また、トランジスタM4とトランジスタM63は、Vgsの温度特性を合せるべく、同じ組成のデバイスとしてペアをとっている。また、トランジスタM62のサイズをハイサイドトランジスタQHのサイズより小さくしていることに対応して、トランジスタM63のサイズはトランジスタM4のサイズより小さくしている。これにより、省スペース化につなげている。 Further, the transistor M4 and the transistor M63 are paired as devices having the same composition in order to match the temperature characteristics of Vgs. Further, the size of the transistor M63 is smaller than the size of the transistor M4 in response to the size of the transistor M62 being smaller than the size of the high-side transistor QH. This leads to space saving.
さらに、本実施形態では、抵抗R61の一端は、ローサイド電圧VLSDの印加端に接続される。抵抗R61の他端は、nチャネルMOSFETにより構成されるトランジスタM64のドレインに接続される。トランジスタM64のドレイン・ゲート間はショートされる。トランジスタM64のソースは、グランド電位の印加端に接続される。 Further, in the present embodiment, one end of the resistor R61 is connected to the application end of the low side voltage VLSD. The other end of the resistor R61 is connected to the drain of the transistor M64 composed of the n-channel MOSFET. The drain gate of the transistor M64 is short-circuited. The source of the transistor M64 is connected to the application end of the ground potential.
トランジスタM64のゲートは、nチャネルMOSFETにより構成されるトランジスタM65のゲートに接続される。トランジスタM65のソースは、グランド電位の印加端に接続される。トランジスタM65のドレインは、nチャネルMOSFETにより構成されるトランジスタM66のソースに接続される。トランジスタM66のゲートは、ハイサイド電圧VHSDの印加端に接続される。トランジスタM66のドレインは、トランジスタM63のソースとトランジスタM62のゲートとが接続される接続ノードN62に接続される。トランジスタM64,M65により、カレントミラーCM60が構成される。トランジスタM66は、高耐圧トランジスタであり、トランジスタM66のソース側の素子を保護する機能を有する。 The gate of the transistor M64 is connected to the gate of the transistor M65 composed of an n-channel MOSFET. The source of the transistor M65 is connected to the application end of the ground potential. The drain of the transistor M65 is connected to the source of the transistor M66 composed of an n-channel MOSFET. The gate of the transistor M66 is connected to the application end of the high side voltage VHSD. The drain of the transistor M66 is connected to the connection node N62 to which the source of the transistor M63 and the gate of the transistor M62 are connected. The current mirror CM60 is configured by the transistors M64 and M65. The transistor M66 is a high withstand voltage transistor and has a function of protecting an element on the source side of the transistor M66.
これにより、ローサイド電圧VLSDおよび抵抗R61により生じるトランジスタM64に流れる電流は、カレントミラーCM60によってトランジスタM65に流れる電流I65となる。電流I65は、接続ノードN62からトランジスタM66を介して流れる。そして、トランジスタM63のサイズがトランジスタM4のサイズより小さいことに対応して、カレントミラーCM4により流れる電流I44よりも電流I65は電流量を小さくしている。これにより、トランジスタM4のVgs4に対してトランジスタM63のVgs63を調整している。 As a result, the current flowing through the transistor M64 generated by the low-side voltage VLSD and the resistor R61 becomes the current I65 flowing through the transistor M65 by the current mirror CM60. The current I65 flows from the connection node N62 via the transistor M66. The current I65 has a smaller current amount than the current I44 flowing through the current mirror CM4, corresponding to the size of the transistor M63 being smaller than the size of the transistor M4. As a result, Vgs63 of the transistor M63 is adjusted with respect to Vgs4 of the transistor M4.
このように、本実施形態であれば、温度特性の影響をより抑制して、コンパレータCP6による制限電流の検出精度をより向上させることができる。 As described above, in the present embodiment, the influence of the temperature characteristic can be further suppressed, and the detection accuracy of the current limit by the comparator CP6 can be further improved.
<5.その他>
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
<5. Others>
Although the embodiments of the present invention have been described above, the embodiments can be modified in various ways within the scope of the gist of the present invention.
本発明は、例えば、スイッチング電源回路における電流検出に利用することができる。 The present invention can be used, for example, for current detection in a switching power supply circuit.
1 電源IC
2 減電圧検出回路
3 ロジック部
4 ハイサイド駆動回路
5 ローサイド駆動回路
6、60 電流検出回路
10 降圧DC/DCコンバータ
15 アイソレーションスイッチ
20 電源装置
30 ボイスコイルモータ
31 スピンドルモータ
32 磁気ディスク
33 スイングアーム
34 磁気ヘッド
35 筐体
40 HDD(ハードディスクドライブ)
1 Power supply IC
2 Low
Claims (16)
前記第1電源電圧の印加端が接続されるドレインを有する第1トランジスタと、
前記第1トランジスタを流れる定電流を生成する定電流源と、
オンである前記第1駆動対象トランジスタのソースに発生する電圧が電流検出信号として入力される第1入力端と、前記第1トランジスタのソースに接続される第2入力端と、を有するコンパレータと、
第2電源電圧の印加端が接続されるドレインと、前記第1トランジスタのゲートが接続されるソースと、を有し、前記ドレインとショートされるゲートと、を有する第2トランジスタと、
を備える、電流検出回路。 A current detection circuit that has a drain to which the application end of the first power supply voltage is connected and detects a current flowing through a first drive target transistor whose gate is driven by a first gate signal.
A first transistor having a drain to which the application end of the first power supply voltage is connected, and
A constant current source that generates a constant current flowing through the first transistor,
A comparator having a first input terminal in which a voltage generated in the source of the first drive target transistor, which is ON, is input as a current detection signal, and a second input end connected to the source of the first transistor.
A second transistor having a drain to which the application end of the second power supply voltage is connected, a source to which the gate of the first transistor is connected, and a gate shorted to the drain.
A current detection circuit.
前記第1抵抗の他端に接続されるドレインと、前記第1駆動対象トランジスタのソースが接続されるソースと、前記第1駆動対象トランジスタのゲートが接続されるゲートと、を有する第4トランジスタと、
をさらに備え、
前記第1抵抗の他端と前記第4トランジスタのドレインとが接続される第1接続ノードは、前記第1入力端に接続される、請求項1から請求項5のいずれか1項に記載の電流検出回路。 A first resistor whose one end is connected to the application end of the first power supply voltage,
A fourth transistor having a drain connected to the other end of the first resistor, a source to which the source of the first drive target transistor is connected, and a gate to which the gate of the first drive target transistor is connected. ,
With more
The first connection node to which the other end of the first resistor and the drain of the fourth transistor are connected is connected to the first input end, according to any one of claims 1 to 5. Current detection circuit.
前記第1駆動対象トランジスタのソースが接続されるアノードを有するツェナーダイオードと、
前記ツェナーダイオードのカソードが接続されるゲートと、第3電源電圧の印加端が接続されるドレインと、を有する第5トランジスタと、
を備え、
前記第5トランジスタのソース電圧が前記第1ゲート信号となる、トランジスタ駆動回路。 The current detection circuit according to any one of claims 1 to 6.
A Zener diode having an anode to which the source of the first drive target transistor is connected, and
A fifth transistor having a gate to which the cathode of the Zener diode is connected and a drain to which the application end of the third power supply voltage is connected.
With
A transistor drive circuit in which the source voltage of the fifth transistor becomes the first gate signal.
前記第2トランジスタのサイズは、前記第5トランジスタのサイズより小さい、請求項8に記載のトランジスタ駆動回路。 The size of the first transistor is smaller than the size of the first drive target transistor.
The transistor drive circuit according to claim 8, wherein the size of the second transistor is smaller than the size of the fifth transistor.
前記第2トランジスタのソースから流す電流は、前記第2カレントミラーにより生成される電流よりも電流量が小さい、請求項9に記載のトランジスタ駆動回路。 A second current mirror that generates a current flowing from the source of the fifth transistor is further provided.
The transistor drive circuit according to claim 9, wherein the current flowing from the source of the second transistor is smaller than the current generated by the second current mirror.
前記第5トランジスタのソースと接続される第1端と、前記第2カレントミラーと接続される第2端と、を有する第2抵抗と、
前記第2抵抗の前記第1端に接続される高電位端と、前記第1駆動対象トランジスタのソースに接続される低電位端と、前記第2抵抗の前記第2端に接続される入力端と、を有するインバータと、
をさらに備え、
前記インバータの出力は前記第1ゲート信号である、請求項10または請求項11に記載のトランジスタ駆動回路。 A seventh transistor having a gate to which a first gate control signal is applied and switching on / off of the second current mirror, and a seventh transistor.
A second resistor having a first end connected to the source of the fifth transistor and a second end connected to the second current mirror.
A high potential end connected to the first end of the second resistor, a low potential end connected to the source of the first drive target transistor, and an input end connected to the second end of the second resistor. And with an inverter,
With more
The transistor drive circuit according to claim 10 or 11, wherein the output of the inverter is the first gate signal.
前記トランジスタ駆動回路により駆動される前記第1駆動対象トランジスタと、
前記第1駆動対象トランジスタのソースと接続されるドレインと、グランド電位の印加端に接続されるソースと、を有する第2駆動対象トランジスタと、
を備える、電源IC。 The transistor drive circuit according to any one of claims 7 to 12.
The first drive target transistor driven by the transistor drive circuit and
A second drive target transistor having a drain connected to the source of the first drive target transistor and a source connected to the application end of the ground potential.
A power supply IC.
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記第1駆動対象トランジスタのソースと前記第2駆動対象トランジスタのドレインとが接続される第2接続ノードに接続される第1端を有するインダクタと、
前記インダクタの第2端および前記アイソレーションスイッチに接続される第1端を有するコンデンサと、
を備える、電源装置。 The power supply IC according to claim 14,
The isolation switch whose on / off is controlled by the reduced voltage detection circuit and
An inductor having a first end connected to a second connection node to which the source of the first drive target transistor and the drain of the second drive target transistor are connected.
A capacitor having a second end of the inductor and a first end connected to the isolation switch,
A power supply device.
前記電源装置から電力を供給されるボイスコイルモータとスピンドルモータの少なくともいずれかと、
を備える、HDD(ハードディスクドライブ)。 The power supply device according to claim 15,
At least one of a voice coil motor and a spindle motor supplied with power from the power supply device,
HDD (hard disk drive).
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114614443A (en) * | 2022-04-02 | 2022-06-10 | 上海威迈斯新能源有限公司 | Control circuit for short circuit detection and protection of MOSFET |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005176587A (en) * | 2003-11-21 | 2005-06-30 | Matsushita Electric Ind Co Ltd | Overcurrent protection device |
WO2005122373A1 (en) * | 2004-06-09 | 2005-12-22 | Rohm Co., Ltd | Level shift circuit and switching regulator using the same |
JP2006209827A (en) * | 2005-01-25 | 2006-08-10 | Toshiba Corp | Head retracting method at power cutoff and disk storage device using this method |
JP2008021345A (en) * | 2006-07-11 | 2008-01-31 | Canon Inc | Electronic device |
JP2008061390A (en) * | 2006-08-31 | 2008-03-13 | Sharp Corp | Semiconductor device, step-down chopper regulator, electronic equipment |
JP2008131764A (en) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | Control circuit of switching power supply, switching regulator employing it, electronic apparatus employing them, and current detection circuit |
JP2010226789A (en) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | Overcurrent detecting circuit and power supply device |
WO2010134516A1 (en) * | 2009-05-19 | 2010-11-25 | ローム株式会社 | Power supply device and electronic device provided with same |
JP2013258549A (en) * | 2012-06-12 | 2013-12-26 | Renesas Electronics Corp | Driver circuit |
JP2016174453A (en) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | Dc/dc converter |
-
2019
- 2019-08-01 JP JP2019141874A patent/JP7458719B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005176587A (en) * | 2003-11-21 | 2005-06-30 | Matsushita Electric Ind Co Ltd | Overcurrent protection device |
WO2005122373A1 (en) * | 2004-06-09 | 2005-12-22 | Rohm Co., Ltd | Level shift circuit and switching regulator using the same |
JP2006209827A (en) * | 2005-01-25 | 2006-08-10 | Toshiba Corp | Head retracting method at power cutoff and disk storage device using this method |
JP2008021345A (en) * | 2006-07-11 | 2008-01-31 | Canon Inc | Electronic device |
JP2008061390A (en) * | 2006-08-31 | 2008-03-13 | Sharp Corp | Semiconductor device, step-down chopper regulator, electronic equipment |
JP2008131764A (en) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | Control circuit of switching power supply, switching regulator employing it, electronic apparatus employing them, and current detection circuit |
JP2010226789A (en) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | Overcurrent detecting circuit and power supply device |
WO2010134516A1 (en) * | 2009-05-19 | 2010-11-25 | ローム株式会社 | Power supply device and electronic device provided with same |
JP2013258549A (en) * | 2012-06-12 | 2013-12-26 | Renesas Electronics Corp | Driver circuit |
JP2016174453A (en) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | Dc/dc converter |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114614443A (en) * | 2022-04-02 | 2022-06-10 | 上海威迈斯新能源有限公司 | Control circuit for short circuit detection and protection of MOSFET |
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Publication number | Publication date |
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