JP2020518134A - 高アスペクト比構造における間隙充填方法 - Google Patents

高アスペクト比構造における間隙充填方法 Download PDF

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Abstract

特徴内に膜を堆積させること、該膜を処理して幾つかの膜特性を変化させること、及び上面から膜を選択的にエッチングすることを含む、継ぎ目のない間隙充填のための方法が記載される。堆積、処理、及びエッチングを繰り返して、特徴内に継ぎ目のない間隙充填を形成する。【選択図】図２Ｄ

Description

本開示は、概して、薄膜を堆積する方法に関する。詳細には、本開示は、狭いトレンチを埋めるためのプロセスに関する。
マイクロエレクト二クスデバイスの製造では、多くの用途で、ボイドを発生させることなく、１０：１を超えるアスペクト比（ＡＲ）を有する狭いトレンチを埋めることが必要とされる。用途の１つはシャロートレンチアイソレーション（ＳＴＩ）のためのものである。この用途では、膜が、トレンチ全体を通じて高品質（例えば、２を下回る湿式エッチング速度比を有する）で、漏れが非常に少ないことが必要とされる。過去に成功した方法の１つは流動性ＣＶＤである。この方法では、オリゴマーが気相で慎重に形成され、これが表面に凝集し、その後トレンチ内へと「流れる」。堆積したままの膜は、非常に不十分な品質のものであり、水蒸気アニール及びＵＶ硬化などの処理工程が必要となる。
構造の寸法が低下し、アスペクト比が増加すると、堆積したままの流動性膜の後硬化方法が困難になる。結果的に、埋められたトレンチ全体にわたり、さまざまな組成の膜が生じる。
アモルファスシリコンは、他の膜（例えば、酸化シリコン、アモルファスカーボン等）に対して良好なエッチング選択性を提供できることから、犠牲層として半導体製造プロセスに広く使用されている。半導体製造における限界寸法（ＣＤ）の低下に伴い、高アスペクト比の間隙を埋めることは、高度なウエハ製造においてますます敏感になっている。現在の金属置換ゲートプロセスには、炉のポリシリコン又はアモルファスシリコンのダミーゲートが含まれる。プロセスの性質に起因して、Ｓｉダミーゲートの中央に継ぎ目が形成される。この継ぎ目は、後処理中に開いてしまい、構造の破損を引き起こす可能性がある。
アモルファスシリコン（ａ−Ｓｉ）の従来のプラズマ化学気相堆積（ＰＥＣＶＤ）は、狭いトレンチの上部に「マッシュルーム形状」の膜を形成する。これは、プラズマが深いトレンチ内に侵入できないことに起因する。その結果、上部から狭いトレンチがピンチオフされ、トレンチの底部にボイドが形成される。
従来の熱ＣＶＤ／炉プロセスでは、シリコン前駆体（例えば、シラン）の熱分解によってａ−Ｓｉを成長させることができる。しかしながら、前駆体の供給が不十分であるか、あるいは分解副産物が存在することによって、トレンチの上部の堆積速度は、下部での堆積速度と比較して高くなる。トレンチ内には、狭い継ぎ目又はボイドが観察される場合がある。
したがって、継ぎ目のない膜成長をもたらすことができる高アスペクト比構造の間隙充填方法が必要とされている。
本開示の１つ以上の実施形態は、その上に少なくとも１つの特徴を備えた基板表面を提供することを含む、処理方法を対象とする。少なくとも１つの特徴は、基板表面から底面までの深さにわたって延びる。少なくとも１つの特徴は、第１の側壁及び第２の側壁によって画定された幅を有する。基板表面、並びに少なくとも１つの特徴の第１の側壁、第２の側壁、及び底面の上に、膜が形成される。膜は、特徴の上部の厚さと、特徴の底部の厚さとを有する。膜は、該膜の構造、組成、又は形態のうちの１つ以上を変更して、処理された膜を形成するように処理される。処理された膜はエッチングされ、特徴の上部から処理された膜の実質的にすべてが除去され、処理された膜の少なくとも一部が特徴の底部に残される。
本開示の追加の実施形態は、側壁と底部とを有する特徴をその上に備えた基板表面を提供することを含む、処理方法を対象とする。特徴内及び基板表面上にシリコン膜が堆積される。シリコン膜は、該シリコン膜の構造、組成、又は形態を修正するための処理に曝露される。処理は、Ａｒ、Ｈｅ、又はＨ２のうちの１種以上に曝露することを含む。膜は、Ｈ２、ＨＣｌ、又はＣｌ２のうちの１種以上を使用して基板表面からエッチングされ、基板表面から膜の実質的にすべてが除去され、特徴内に膜の少なくとも一部が残される。特徴を埋めるために、堆積、処理、及びエッチングが繰り返される。
本開示のさらなる実施形態は、側壁と底部とを有する特徴をその上に有する基板表面を提供することを含む、処理方法を対象とする。特徴の底部にＳｉＮ、ＳｉＯ、又はＳｉＯＮが実質的に存在しないように、ＳｉＮ、ＳｉＯ、又はＳｉＯＮのうちの１つ以上が基板表面に形成される。実質的にアモルファスのシリコン膜が特徴内及び基板表面上に堆積される。実質的にアモルファスのシリコン膜は、約１から約５０ｎｍの範囲の厚さを有する。シリコン膜は、アモルファスシリコン膜の約５０％以上を結晶化するための処理に曝露される。処理は、Ａｒ、Ｈｅ又はＨ２のうちの１種以上に曝露することを含む。膜は、Ｈ２、ＨＣｌ、又はＣｌ２のうちの１種以上を使用して基板表面からエッチングされ、基板表面から膜の実質的にすべてが除去され、特徴内に膜の少なくとも一部が残る。特徴を埋めるために、堆積、処理、エッチングが繰り返される。
本発明の上記の特徴を詳細に理解できるように、先に簡単に要約した本発明のより具体的な説明は、その幾つかが添付の図面に示されている実施形態を参照することにより得ることができる。しかしながら、添付の図面は、本発明の典型的な実施形態のみを示しており、したがって、その範囲を限定するものとみなされるべきではないことに留意されたい。なぜなら、本発明は、他の同等に有効な実施形態を認めうるからである。
本開示の１つ以上の実施形態による基板特徴の断面図を示す。 本開示の１つ以上の実施形態による間隙充填プロセスの概略的な断面図を示す。 本開示の１つ以上の実施形態による間隙充填プロセスの概略的な断面図を示す。 本開示の１つ以上の実施形態による間隙充填プロセスの概略的な断面図を示す。 本開示の１つ以上の実施形態による間隙充填プロセスの概略的な断面図を示す。 本開示の１つ以上の実施形態による間隙充填プロセスの概略的な断面図を示す。 本開示の１つ以上の実施形態によるプロセスフローを示す。
本発明の幾つかの例示的な実施形態について説明する前に、本発明は、以下の説明に記載されている構造物又はプロセス工程の詳細に限定されないことが理解されるべきである。本発明は、他の実施形態が可能であり、さまざまな方法で実施又は実行可能である。
本書で用いられる「基板」とは、製造プロセス中にその上に膜処理が行われる、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理を行うことができる基板表面としては、用途に応じて、シリコン、酸化シリコン、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化シリコン、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及び他の導電材料など、他の任意の材料が挙げられる。基板には半導体ウエハが含まれるが、これに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、ＵＶ硬化、電子ビーム硬化、及び／又はベーキングするために前処理プロセスに曝露されうる。基板自体の表面上での直接的な膜処理に加えて、本発明では、開示された膜処理工程のいずれかを、以下により詳細に開示されるように基板上に形成された下層に対して行うことができ、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積されている場合には、新たに堆積される膜／層の露出面が基板表面となる。
本開示の実施形態は、小さい寸法を有する高アスペクト比（ＡＲ）構造の膜（例えば、アモルファスシリコン）を堆積させる方法を提供する。幾つかの実施形態は、クラスタツール環境で実行できる周期的な堆積−エッチング−処理プロセスを含む方法を有利に提供する。幾つかの実施形態は、小さい寸法を有する高ＡＲトレンチを埋めるために、継ぎ目のないドープされた又は合金の高品質アモルファスシリコン膜を有利に提供する。
図１は、特徴１１０を有する基板１００の部分断面図を示している。図面は例示目的で単一の特徴を有する基板を示しているが、当業者は、１つより多くの特徴が存在してよいことを理解するであろう。特徴１１０の形状は、限定はしないが、トレンチ及び円筒形のビアを含む、任意の適切な形状でありうる。この関連で使用する場合、「特徴」という用語は、あらゆる意図的な表面の不規則性を意味する。特徴の適切な例には、限定はしないが、上部、２つの側壁、及び底部を有するトレンチ、並びに上部及び２つの側壁を有するピークが含まれる。特徴は、任意の適切なアスペクト比（特徴の幅に対する特徴の深さの比）を有しうる。一部の実施形態では、アスペクト比は、約５：１、１０：１、１５：１、２０：１、２５：１、３０：１、３５：１、又は４０：１以上である。
基板１００は基板表面１２０を有する。少なくとも１つの特徴１１０は、基板表面１２０に開口部を形成する。特徴１１０は、基板表面１２０から底面１１２へと深さＤまで延びる。特徴１１０は、該特徴１１０の幅Ｗを画定する第１の側壁１１４及び第２の側壁１１６を有する。側壁と底部によって形成される開口領域は、間隙とも称される。
間隙充填プロセス中に、充填材料に継ぎ目が形成されるのが一般的である。継ぎ目のサイズ及び幅は、間隙充填成分の全体的な操作性に影響を与える場合がある。継ぎ目のサイズ及び幅は、プロセス条件と堆積される材料によっても影響を受ける可能性がある。本開示の１つ以上の実施形態は、継ぎ目のない間隙充填を形成するための周期的な堆積−処理−エッチングプロセスを有利に提供する。幾つかの実施形態は、小さい寸法を有する高アスペクト比のトレンチを埋めるために、継ぎ目のないアモルファスシリコンを形成する方法を有利に提供する。
動作の特定の理論に縛られることなく、材料（例えば、Ｓｉ）堆積の核形成は、異なる表面では異なっていると考えられている。したがって、結晶化度が異なる膜上での核形成は、異なってくる。さらに、材料（例えばＳｉ）のエッチング速度は、異なる表面では異なる。幾つかの実施形態は、プラズマを使用して材料（例えば、Ｓｉ）を、表面構造の底部よりも表面構造の上部において、より速くエッチングする方法を有利に提供する。幾つかの実施形態は、有利には、異なる表面及び異なる位置で異なるエッチング速度を使用して、堆積−処理−エッチングプロセスを繰り返すことによりボトムアップ成長を生成する。
図２Ａから２Ｅ及び図３は、本開示の１つ以上の実施形態による例示的な処理方法２００を示している。２１０での処理のために、その上に特徴を有する基板が提供される。これに関連して用いられる「提供される」という用語は、さらなる処理のために、基板がある位置又は環境に置かれることを意味する。図２Ａに示される実施形態では、基板は２つの異なる表面、すなわち、第１の表面１５０及び第２の表面１６０を有する。第１の表面１５０及び第２の表面１６０は異なる材料であってもよい。例えば、表面の一方は金属であり、他方は誘電体であってもよい。幾つかの実施形態では、第１の表面及び第２の表面は、同じ化学組成を有するが、異なる物理的特性（例えば、結晶化度）を有する。
基板表面は、その上に形成された特徴１１０を有する。図２Ａに示される実施形態では、特徴１１０は、第１の表面１５０及び第２の表面１６０から力を受ける。図示される特徴１１０は、第１の表面１５０が特徴の底部を形成し、第２の表面１６０が側壁及び上部を形成する、トレンチである。
２２０では、膜が基板表面１７４上、並びに、特徴１１０の側壁１７６及び底部１７２上に形成されるように、膜１７０が形成される。幾つかの実施形態では、膜１３０は、少なくとも１つの特徴上に共形的に形成される。本明細書で用いられる「共形的な」又は「共形的に」という用語は、膜の平均的な厚さに対して、１％未満の変形を有する厚さで露出面に付着し、それを均一に覆う層のことを指す。例えば、１，０００Åの厚さの膜は、厚さにおいて１０Å未満の変形を有することになる。この厚さ及び変動は、凹部の端部、隅部、側部、及び底部を含む。例えば、本開示のさまざまな実施形態においてＡＬＤによって堆積された共形層は、複雑な表面上の本質的に均一な厚さの堆積領域の上にカバレッジをもたらすことになる。
幾つかの実施形態では、膜１７０は連続的な膜である。本明細書で用いられる「連続」という用語は、堆積層の下にある材料を露出させる間隙又は剥き出しの部分のない、露出表面全体を覆う層を指す。連続層は、表面積が膜の総表面積の約１％未満である、間隙又は剥き出しの部分を有しうる。
基板上に堆積された膜１７０は、特徴の上部（すなわち、基板の表面上）に膜厚Ｔｔ及び特徴１１０の底部に膜厚Ｔｂを有する。特徴の上部の膜厚Ｔｔは、概して、特徴の底部の膜厚Ｔｂよりも小さい。しかしながら、膜１７０を堆積させる方法は、上部及び底部の厚さに影響を及ぼしうる。幾つかの実施形態では、特徴の上部の厚さは、特徴の底部の厚さより大きい。幾つかの実施形態では、特徴の底部の厚さは、特徴の上部の厚さより大きい。膜は表面１６０よりも表面１５０上で速く核生成することができることから、特徴の底部の厚さはより大きくなりうる。これにより、特徴の側壁又は上部よりも底部での膜成長の方が速くなる。
膜１７０が特徴の側壁及び上部に形成され始めると、特徴の底部と側壁／上部との間の堆積駆動力の差にはほとんど差がなくなる。幾つかの実施形態では、膜１７０は、堆積を停止する前、又は処理プロセスに移行する前に、約１から約５０ｎｍの範囲の厚さに堆積される。幾つかの実施形態では、膜１７０は、約５ｎｍから約４０ｎｍの範囲、又は約１０ｎｍから約３０ｎｍの範囲の厚さに堆積される。
膜１７０は、第２の表面１６０に対して第１の表面１５０上に選択的に堆積されうる、任意の適切な膜でありうる。幾つかの実施形態では、膜１７０はシリコンを含む。幾つかの実施形態では、膜１７０は本質的にシリコンからなる。この態様で用いられる場合、「本質的に〜からなる」という用語は、原子基準で、膜の約９５％以上、９８％以上、又は９９％以上がシリコン（又は指定された核種）であることを意味する。幾つかの実施形態では、膜はアモルファスシリコンを含む。幾つかの実施形態では、膜は実質的にアモルファスシリコンのみからなる。この態様で用いられる場合、「実質的にアモルファスシリコンのみ」という用語は、膜の約９５％以上、９８％以上、又は９９％以上がアモルファスシリコンであることを意味する。
膜は、限定はしないが、化学気相堆積、プラズマ強化化学気相堆積、原子層堆積、及びプラズマ強化原子層堆積を含む適切なプロセスによって形成されうる。適切なシリコン前駆体としては、限定はしないが、シラン、ジシラン、ジクロロシラン（ＤＣＳ）、トリシラン、テトラシランなどが挙げられる。前駆体は、蒸気圧を上昇させるためにホットカン内で加熱され、キャリアガス（例えば、超高純度（ＵＨＰ）のＡｒ、Ｈｅ、Ｈ２、Ｎ２など）を使用してチャンバに送給することができる。
堆積２２０中の温度は、例えば用いられる前駆体に応じて決まる、任意の適切な温度でありうる。幾つかの実施形態では、堆積温度は、約１００℃から５５０℃の範囲、又は約１５０℃から約４５０℃の範囲、又は約２００℃から約４００℃の範囲である。
堆積２２０は、プラズマあり又はなしで行うことができる。プラズマは、導電結合プラズマ（ＣＣＰ）又は誘導結合プラズマ（ＩＣＰ）であってよく、直接プラズマでもリモートプラズマでもよい。幾つかの実施形態では、プラズマは、約０から約２０００Ｗの範囲の出力を有する。幾つかの実施形態では、最小プラズマ出力は０Ｗより大きい。
堆積２２０中の処理チャンバ圧力は、約１００ミリトルから３００トルの範囲、又は約２００ミリトルから約２５０トルの範囲、又は約５００ミリトルから約２００トルの範囲、又は約１トルから約１５０トルの範囲でありうる。
図２Ｂ及び図３の２３０を参照すると、ひとたび膜１７０が所定の厚さに堆積されると、膜は処理されうる。膜１７０を処理することにより、膜１７０の構造、組成、又は形態のうちの１つ以上を変更して、処理された膜１８０が形成される。
膜の処理は、プラズマ、ＵＶ、温度、又は他のプロセスを伴う又は伴わない化学的曝露を含むがこれらに限定されない、任意の適切なプロセスによって達成することができる。幾つかの実施形態では、膜の処理は、膜１７０を、Ａｒ、Ｈｅ、又はＨ２のうちの１種以上を含むプラズマに曝露することを含む。
幾つかの実施形態では、上部１８４における処理された膜１８０の厚さは、特徴の底部１８２における処理された膜１８０の厚さよりも小さい。処理によって、膜の厚さに変化が生じうる。幾つかの実施形態では、処理によって、膜がアモルファスから結晶性に、又は結晶性からアモルファスに少なくとも部分的に変換されるように、膜の結晶化度を変化させる。言い換えれば、幾つかの実施形態の処理によって、膜１７０の少なくとも一部が結晶化する。幾つかの実施形態では、膜１７０は実質的にアモルファスシリコンであり、処理された膜１８０は結晶含有量が増加する。幾つかの実施形態では、堆積された膜は、実質的にアモルファスシリコンのみを含み、処理された膜は、結晶シリコンを約５０％以上、６０％以上、７０％以上、８０％以上、９０％以上、又は９５％以上、有する。
幾つかの実施形態では、処理は、約１００ミリトルから約３００トルの範囲、又は約２００ミリトルから約２５０トルの範囲、又は約５００ミリトルから約２００トルの範囲、又は約１トルから約１５０トルの範囲の圧力で行われる。
幾つかの実施形態では、処理は、ＣＣＰ又はＩＣＰのいずれかでありうる、プラズマ曝露を用いて行われる。幾つかの実施形態では、プラズマは、約０から約２０００Ｗの範囲の出力を有する。幾つかの実施形態では、最小出力は０Ｗより大きい。処理中の温度は、約１００℃から５５０℃の範囲、又は約１５０℃から約４５０℃の範囲、又は約２００℃から約４００℃の範囲でありうる。
図３の２４０を参照すると、フローチャートの決定点に到達している。特徴又は間隙が完全に埋まった場合には、プロセスを停止して、基板を任意選択的な後処理２６０に供することができる。特徴又は間隙が埋まっていない場合、本方法は、エッチングプロセスのために２５０へと移行する。
図２Ｃを参照すると、処理された膜１８０は、エッチングプロセスに供される。処理された膜１８０をエッチングすることにより、処理された膜の実質的にすべてが上部１８４から除去され、処理された膜１８０の少なくとも一部が特徴の底部１８２に残される。この態様で用いられる場合、「実質的にすべて」という用語は、上部１８４上の処理された膜１８０が十分に除去され、後続の堆積プロセスのための核生成遅延をもたらすことを意味する。幾つかの実施形態では、処理された膜の実質的にすべてを上部１８４から除去するとは、処理された膜１８０の第２の基板１６０の表面積の少なくとも約９５％、９８％、又は９９％がエッチングされたことを意味する。図２Ｃに示される実施形態は、特徴の深さが大きくなるにつれて量が増加する、側壁上の処理された膜１８０の量を示している。この勾配は線形関係として示されているが、当業者は、これが単なる代表例であることを理解するであろう。
幾つかの実施形態では、処理された膜１８０のエッチングは、処理された膜１８０を、Ｃｌ２、Ｈ２、又はＨＣｌのうちの１種以上を含む化学エッチングに曝露することを含む。幾つかの実施形態では、化学エッチングはプラズマを含む。プラズマは、ＣＣＰ又はＩＣＰ型のプラズマでありうる。幾つかの実施形態では、エッチングプラズマは、約０Ｗから約２０００Ｗの範囲、又は約１００Ｗから約２０００Ｗの範囲の出力を有する導電結合プラズマである。幾つかの実施形態では、プラズマは、約０Ｗから約５０００Ｗの範囲、又は約１００Ｗから約５０００Ｗの範囲の出力を有する誘導結合プラズマである。幾つかの実施形態では、プラズマの最小出力は０Ｗより大きい。
幾つかの実施形態では、エッチングは、約１００ミリトルから約３００トルの範囲、又は約２００ミリトルから約２５０トルの範囲、又は約５００ミリトルから約２００トルの範囲、又は約１トルから約１５０トルの範囲の圧力で行われる。エッチング中の温度は、約１００℃から５５０℃の範囲、又は約１５０℃から約４５０℃の範囲、又は約２００℃から約４００℃の範囲でありうる。
幾つかの実施形態では、処理された膜１８０の上部１８４におけるエッチング速度は、特徴内の処理された膜１８０の底部１８２におけるエッチング速度より大きい。この選択的なエッチングは、処理された膜１８０をより少量で底部１８２から除去することにより、特徴を埋める速度を増加させることができる。
エッチング２５０の後、プロセスフローは堆積プロセス２２０に戻る。堆積プロセス２２０及び処理２３０が繰り返され、特徴が埋まっていない場合には、エッチング２５０が行われる。このプロセスフローは、特徴が埋まるまで継続される。図２Ｄは、処理された膜１８０を覆う、特徴の底部１７２及び上部１７４上に堆積された膜１７０を示している。エッチング後の底部１８２の処理された膜１８０の存在は、処理された膜１８０が残っていない特徴の上部よりも大きい堆積速度をもたらすため、底部１７２における膜の厚さＴｂ２は、特徴の上部における膜の厚さＴｔよりも大きい。さらには、底部１７２の膜の厚さＴｂ２は、処理された膜の第１のサイクルの底部１８２の厚さＴｂよりも大きくなりうる。これは、底部１８２における処理された膜１８０が、初期の第１の基板１５０より速い膜成長をもたらすことに起因しうる。図２Ｅは、処理された膜１８０を結果的にもたらし、処理された膜１８０の全体の厚さを増加させる、処理後の膜１７０を示している。当業者は、処理された膜がエッチングされて、特徴が埋まるまで堆積及び処理のサイクルが続くように、図２Ｅの後もサイクルを継続させることができることを理解するであろう。
幾つかの実施形態では、第２の表面１６０は、堆積の選択性を高めるために、膜１７０の堆積の前に修正される。例えば、第２の表面１６０は、特徴の底部と比較して比較的長い核生成遅延を生じる材料でコーティングすることができる。幾つかの実施形態では、膜１７０の形成前に、基板表面にＳｉＮ、ＳｉＯ、又はＳｉＯＮのうちの１つ以上が堆積される。次に、堆積された膜は、選択的堆積の目的で、第２の表面１６０として機能することができる。幾つかの実施形態では、特徴の上部でのＳｉＮ、ＳｉＯ、又はＳｉＯＮのうちの１つ以上の形成は、特徴の底部にＳｉＮ、ＳｉＯ、又はＳｉＯＮを実質的に生じさせない。
幾つかの実施形態は、任意選択的な後処理２６０プロセスを含む。後処理２６０を使用して、処理された膜を修正し、膜の幾つかのパラメータを改善することができる。幾つかの実施形態では、後処理２６０は、膜のアニーリングを含む。幾つかの実施形態では、後処理２６０は、堆積２２０、処理２３０、及び／又はエッチング２５０に用いられるのと同じ処理チャンバ内でその場でアニーリングすることによって行うことができる。適切なアニーリング処理には、限定はしないが、急速熱処理（ＲＴＰ）又は急速熱アニール（ＲＴＡ）、スパイクアニール、又はＵＶ硬化、又は電子ビーム硬化及び／又はレーザアニールが含まれる。アニール温度は、約５００℃から９００℃の範囲内でありうる。アニール中の環境の組成には、Ｈ２、Ａｒ、Ｈｅ、Ｎ２、ＮＨ３、ＳｉＨ４等のうちの１種以上が含まれうる。アニール中の圧力は、約１００ミリトルから約１ａｔｍの範囲でありうる。
１つ以上の実施形態によれば、基板は、層の形成前及び／又は形成後に処理に供される。この処理は、同じチャンバ内、又は１つ以上の別々の処理チャンバ内で行うことができる。幾つかの実施形態では、基板は、さらなる処理のために、第１のチャンバから別個の第２のチャンバへと移される。基板は、第１のチャンバから別個の処理チャンバへと直接移されてもよく、あるいは、第１のチャンバから１つ以上の移送チャンバへと移され、その後、別個の処理チャンバへと移されてもよい。したがって、処理装置は、移送ステーションに通じている複数のチャンバを備えうる。この種の装置は、「クラスタツール」又は「クラスタシステム」などと称されうる。
概して、クラスタツールは、基板の中心検出と方向付け、ガス抜き、アニーリング、堆積、及び／又はエッチングを含むさまざまな機能を実行する複数のチャンバを備えたモジュラーシステムである。１つ以上の実施形態によれば、クラスタツールは、少なくとも第１のチャンバと中央移送チャンバを含む。中央移送チャンバは、処理チャンバとロードロックチャンバとの間で基板を往復させることができるロボットを収容していてもよい。移送チャンバは、通常、減圧条件に維持され、基板を一方のチャンバから別のチャンバへ、及び／又はクラスタツールの前端に位置するロードロックチャンバへと往復させる中間段階を提供する。本発明に適合することができる２つのよく知られているクラスタツールは、Ｃｅｎｔｕｒａ（登録商標）及びＥｎｄｕｒａ（登録商標）であり、いずれも、カリフォルニア州サンタクララ所在のアプライドマテリアルズ社から入手可能である。しかしながら、チャンバの厳密な配置及び組合せは、本明細書に記載されたプロセスの特定の工程を実行する目的で変更する場合がある。使用されうる他の処理チャンバは、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、エッチング、予洗浄、化学洗浄、ＲＴＰなどの熱処理、プラズマ窒化、脱ガス、配向決め、ヒドロキシル化、及びその他の基板処理を含むが、それらに限定されるわけではない。クラスタツールのチャンバ内でプロセスを実行することにより、大気中の不純物による基板の表面汚染を、後続の膜を堆積する前に酸化することなく回避することができる。
１つ以上の実施形態によれば、基板は連続的減圧下又は「ロードロック」状態にあり、あるチャンバから次のチャンバへと移動する際に周囲空気に曝露されない。したがって、移送チャンバは減圧下にあり、減圧下で「ポンプダウン」される。処理チャンバ又は移送チャンバ内には、不活性ガスが存在しうる。幾つかの実施形態では、不活性ガスは、反応物の一部又はすべてを除去するために、パージガスとして使用される。１つ以上の実施形態によれば、パージガスは、反応物が堆積チャンバから移送チャンバ及び／又は追加の処理チャンバに移動するのを防ぐために、堆積チャンバの出口に注入される。よって、不活性ガスの流れは、チャンバの出口にカーテンを形成する。
基板は、単一基板堆積チャンバ内で処理することができ、そこで、別の基板を処理する前に、単一の基板がロード、処理、及びアンロードされる。基板は、複数の基板が個々にチャンバの第１の部分にロードされ、チャンバ内を移動し、チャンバの第２の部分からアンロードされるコンベアシステムと同様に、連続的な態様で処理することもできる。チャンバ及び関連するコンベヤシステムの形状は、直線経路又は曲線経路を形成することができる。加えて、処理チャンバはカルーセルであってもよく、そこで、複数の基板が、中心軸の周りを移動し、カルーセル経路全体を通じて堆積、エッチング、アニーリング、洗浄などのプロセスにさらされる。
処理中、基板を加熱又は冷却してもよい。このような加熱又は冷却は、限定はしないが、基板支持体の温度を変化させること、及び加熱又は冷却されたガスを基板表面に流すことを含む、任意の適切な手段によって達成することができる。幾つかの実施形態では、基板支持体は、伝導的に基板温度を変化させるように制御することができる、ヒータ／クーラを含む。１つ以上の実施形態では、基板温度を局所的に変化させるため、使用するガス（反応性ガス又は不活性ガス）が加熱又は冷却される。幾つかの実施形態では、基板温度を対流によって変化させるために、ヒータ／クーラが、基板表面に隣接してチャンバ内に配置される。
基板はまた、処理中に静止していても回転していてもよい。回転する基板は、連続的に又は個別の工程で回転させることができる。例えば、プロセス全体を通して基板を回転させてもよいし、あるいは、異なる反応性ガス又はパージガスへの曝露の合間に基板を少しだけ回転させてもよい。処理中に基板を回転させると（連続的又は段階的のいずれか）、例えば、ガス流の幾何学的形状の局所的なばらつきの影響を最小限に抑えることにより、より均一な堆積又はエッチングの実現に役立てることができる。
本明細書を通して「一実施形態」、「ある特定の実施形態」、「１つ以上の実施形態」、又は「ある実施形態」への言及は、実施形態に関連して記載される特定の特徴、構造、材料、又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体のさまざまな箇所での「１つ以上の実施形態」、「ある特定の実施形態」、「一実施形態」、又は「ある実施形態」などの文言の表出は、必ずしも本発明の同一の実施形態を指すものではない。さらには、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において、任意の適切な方法で組み合わせることができる。
本明細書では発明は特定の実施形態を参照して説明されているが、これらの実施形態は本発明の原理及び用途の単なる例示であることが理解されるべきである。本発明の趣旨及び範囲から逸脱することなく、本発明の方法及び装置にさまざまな修正及び変形がなされうることは、当業者にとって明らかであろう。よって、本発明は、添付の特許請求の範囲及びそれらの等価物の範囲内にある修正及び変形を含むことが意図されている。

Claims (15)

  1. 処理方法において、
    基板表面から底面までの深さにわたって延びる少なくとも１つの特徴を備えた基板表面を提供することであって、前記少なくとも１つの特徴が第１の側壁及び第２の側壁によって画定された幅を有する、提供すること；
    前記基板表面、並びに前記少なくとも１つの特徴の前記第１の側壁、第２の側壁、及び底面に、前記特徴の上部の厚さ及び前記特徴の底部の厚さを有する膜を形成すること；
    前記膜を処理して、前記膜の構造、組成、又は形態のうちの１つ以上を変更して、処理された膜を形成すること；及び
    前記処理された膜をエッチングして、前記特徴の上部から前記処理された膜を実質的にすべて除去し、前記処理された膜の少なくとも一部を前記特徴の底部に残すこと
    を含む、方法。
  2. 前記膜を形成すること、前記膜を処理すること、及び前記特徴が満たされていない場合に、前記特徴が満たされるまで前記処理された膜をエッチングすることを繰り返すことをさらに含む、請求項１に記載の方法。
  3. 前記膜を処理することが、前記膜をＡｒ、Ｈｅ、又はＨ２のうちの１種以上を含むプラズマに曝露することを含む、請求項１に記載の方法。
  4. 前記膜が実質的にアモルファスであり、前記膜を処理することにより、前記膜の少なくとも一部が結晶化する、請求項３に記載の方法。
  5. 前記膜がシリコンを含む、請求項１に記載の方法。
  6. 前記膜が、処理前に約１から約５０ｎｍの範囲の厚さに堆積される、請求項１に記載の方法。
  7. 前記処理された膜をエッチングすることが、前記膜を、Ｃｌ２、Ｈ２、又はＨＣｌのうちの１種以上を含む化学エッチングに曝露することを含む、請求項１に記載の方法。
  8. 前記化学エッチングがプラズマを含む、請求項７に記載の方法。
  9. 前記基板がシリコンを含む、請求項１に記載の方法。
  10. 処理方法であって、
    側壁と底部とを有する特徴をその上に有する基板表面を提供すること；
    前記特徴内及び前記基板表面上にシリコン膜を堆積させること；
    前記シリコン膜を、前記シリコン膜の構造、組成、又は形態を修正するための処理に曝露することであって、前記処理が、Ａｒ、Ｈｅ、又はＨ２のうちの１種以上への曝露を含む、曝露すること；
    Ｈ２、ＨＣｌ、又はＣｌ２のうちの１種以上を使用して前記基板表面から前記膜をエッチングし、前記基板表面から前記膜の実質的にすべてを除去し、前記特徴内に前記膜の少なくとも一部を残すこと；及び
    前記堆積、処理、及びエッチングを繰り返して、前記特徴を埋めること
    を含む、方法。
  11. 前記シリコン膜が実質的にアモルファスであり、前記処理に曝露することにより、前記膜の少なくとも一部が結晶化する、請求項１０に記載の方法。
  12. 前記シリコン膜の約５０％以上が、前記シリコン膜を前記処理に曝露した後に結晶化する、請求項１１に記載の方法。
  13. 前記シリコン膜が、処理前に、約１から約５０ｎｍの範囲の厚さに堆積される、請求項１０に記載の方法。
  14. 前記膜をエッチングすることがプラズマをさらに含む、請求項１０に記載の方法。
  15. 前記特徴の底部にＳｉＮ、ＳｉＯ、又はＳｉＯＮが実質的に存在しないように、前記膜の形成前に、前記基板表面にＳｉＮ、ＳｉＯ、又はＳｉＯＮのうちの１つ以上を形成することをさらに含む、請求項１から１４のいずれか一項に記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102654856B1 (ko) * 2017-07-12 2024-04-03 어플라이드 머티어리얼스, 인코포레이티드 Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
US10504747B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
FR3103315B1 (fr) * 2019-11-19 2021-12-03 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
TWI766438B (zh) * 2020-04-28 2022-06-01 台灣積體電路製造股份有限公司 半導體元件的製造方法
US11955370B2 (en) * 2020-04-28 2024-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
JP2022095463A (ja) * 2020-12-16 2022-06-28 東京エレクトロン株式会社 半導体装置の製造方法及び基板処理装置
CN118435318A (zh) * 2021-12-17 2024-08-02 朗姆研究公司 高压等离子体抑制
WO2023114898A1 (en) * 2021-12-17 2023-06-22 Lam Research Corporation Method to smooth sidewall roughness and maintain reentrant structures during dielectric gap fill
US20230420295A1 (en) * 2022-06-22 2023-12-28 Applied Materials, Inc. Treatment of tungsten surface for tungsten gap-fill
WO2024044373A1 (en) * 2022-08-26 2024-02-29 Applied Materials, Inc. High aspect ratio gap fill using cyclic deposition and etch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198427A (ja) * 2000-11-30 2002-07-12 Samsung Electronics Co Ltd 半導体装置の上下層の接続形成方法及びその方法によって形成された半導体装置
JP2015126161A (ja) * 2013-12-27 2015-07-06 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
US20170092508A1 (en) * 2015-09-24 2017-03-30 Tokyo Electron Limited Method for bottom-up deposition of a film in a recessed feature

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242530A (en) 1991-08-05 1993-09-07 International Business Machines Corporation Pulsed gas plasma-enhanced chemical vapor deposition of silicon
US6635335B1 (en) * 1999-06-29 2003-10-21 Micron Technology, Inc. Etching methods and apparatus and substrate assemblies produced therewith
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US7476621B1 (en) * 2003-12-10 2009-01-13 Novellus Systems, Inc. Halogen-free noble gas assisted H2 plasma etch process in deposition-etch-deposition gap fill
US7157327B2 (en) 2004-07-01 2007-01-02 Infineon Technologies Ag Void free, silicon filled trenches in semiconductors
US8232176B2 (en) * 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
CN101192559A (zh) * 2006-11-28 2008-06-04 中芯国际集成电路制造(上海)有限公司 隔离沟槽的填充方法
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법
CN101369553B (zh) * 2007-08-17 2010-04-14 联华电子股份有限公司 减少气相成核缺陷的高密度等离子体沟填方法
US7956411B2 (en) 2008-01-15 2011-06-07 Fairchild Semiconductor Corporation High aspect ratio trench structures with void-free fill material
US8274777B2 (en) * 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8058170B2 (en) 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
SG2013083241A (en) * 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
EP2999805A1 (en) * 2013-05-23 2016-03-30 Oerlikon Advanced Technologies AG Method for filling vias and substrate-via filling vacuum processing system
CN104821277B (zh) 2014-01-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
JP5710819B2 (ja) * 2014-03-28 2015-04-30 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
US9633917B2 (en) 2015-08-20 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit structure and method of manufacturing the same
US10084040B2 (en) * 2015-12-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seamless gap fill
WO2017161236A1 (en) 2016-03-17 2017-09-21 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
TWI733850B (zh) * 2016-07-27 2021-07-21 美商應用材料股份有限公司 使用沉積/蝕刻技術之無接縫溝道填充

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198427A (ja) * 2000-11-30 2002-07-12 Samsung Electronics Co Ltd 半導体装置の上下層の接続形成方法及びその方法によって形成された半導体装置
JP2015126161A (ja) * 2013-12-27 2015-07-06 東京エレクトロン株式会社 凹部を充填する方法及び処理装置
US20170092508A1 (en) * 2015-09-24 2017-03-30 Tokyo Electron Limited Method for bottom-up deposition of a film in a recessed feature

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