JP2020516151A - Ｐｏｌａｒ符号のレートマッチングのための方法およびデバイス - Google Patents

Abstract

本出願の実施形態は、Polar符号のレートマッチングのための方法およびデバイスを提供する。方法は、Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うステップであって、レートマッチング手法が、第1のレートマッチング手法または第2のレートマッチング手法であり、Nが正の整数である、ステップと、レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに符号化されたビットを記憶するステップであって、第1のレートマッチング手法および第2のレートマッチング手法が同じビット記憶順序に対応する、ステップと、レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すステップであって、第1のレートマッチング手法および第2のレートマッチング手法が異なるビット読み出し順序に対応する、ステップとを含む。実施形態によれば、ハードウェアの複雑性およびハードウェアに占有される領域が削減できる。

Description

本出願は、2017年3月24日に中国専利局に出願した、「METHOD AND DEVICE FOR POLAR CODE RATE MATCHING」と題された中国特許出願第201710184083.8号の優先権を主張するものであり、上記中国特許出願の全体が参照により本明細書に組み込まれる。

本出願の実施態様は、符号化および復号の技術に関し、特に、Polar符号のレートマッチングのための方法およびデバイスに関する。

チャネル符号化は、通信品質を保証するために、データ送信の信頼性を高めるために通信システムにおいて使用される。トルコのArikan教授によって提案されたPolar符号は、シャノン容量を達成することができると理論的に証明され、符号化および復号の複雑性が低い最初の種類の符号である。したがって、Polar符号は、5Gにおいて大きな発展および応用が見込まれており、3GPP(the 3^rd Generation Partner Project、第3世代パートナーシッププロジェクト) RAN1(Radio Access Network)第87回会合において制御チャネルの符号化のために承認された。

符号化プロセスにおいて、エンコーダは、送信チャネル上でビットの繰り返し(repetition)、パンクチャ(puncturing)、または短縮(shorten)を使用することによってレートマッチングを実行する。しかし、従来技術の3つのレートマッチング手法のすべてが、それぞれのハードウェアを使用することによって実装される必要がある。3つのレートマッチング手法のすべてが適用されるとき、ハードウェアの3つの異なる組が、方法を実装するために必要とされる。その結果、ハードウェアの実装の複雑性が高く、大きな領域が占有される。

本出願の実施態様は、ハードウェアの複雑性およびハードウェアによって占有される領域を減らすために、Polar符号のレートマッチングの方法およびデバイスを提供する。

第1の態様によれば、本出願の実施態様は、Polar符号のレートマッチングのための方法を提供し、方法は、
符号化されたビットを得るために、母符号(mother code)長Nおよびレートマッチング手法に従ってPolar符号化を行うステップであって、レートマッチング手法が、第1のレートマッチング手法または第2のレートマッチング手法であり、Nが、正の整数である、ステップと、
Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュ(cyclic cache)に記憶するステップであって、第1のレートマッチング手法および第2のレートマッチング手法が、同じビット記憶順序に対応する、ステップと、
出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すステップであって、第1のレートマッチング手法および第2のレートマッチング手法が、異なるビット読み出し順序に対応する、ステップとを含む。

異なるレートマッチング手法が同じビット記憶順序に対応するので、正しい出力系列がレートマッチング後に異なるレートマッチング手法に従って出力され得ることを保証するために、異なるレートマッチング手法は、異なるビット読み出し順序、つまり、異なるビット選択順序に対応する。

可能な設計において、出力系列の長さは、目標符号(target code)長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

可能な設計において、Polar符号化後の符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、特に、
インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、符号化されたビットのビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットを収集し、インターリーブされたビットを循環キャッシュに記憶することとを含む。

インターリーブ方法を使用することによって、パンクチャビットまたは短縮ビットが、エンコーダによる読み出しを容易にするために予め設定された位置に設定される可能性がある。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、または第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まって循環キャッシュ内の第Mのビットまでを普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、第1のレートマッチング手法によって示されるパンクチャビットまたは短縮ビットは、第1のセット内にあり、第1のレートマッチング手法に対応するビット読み出し順序は、
循環キャッシュ内の符号化されたビットを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まって循環キャッシュ内の第Mのビットまでを普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、特に、
インターリーブされたビットを得るために、符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、レートマッチング手法に対応するビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットに対してビット収集をし(bit collect)、インターリーブされたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによってインターリーブされたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に短縮によってインターリーブされたビットから削除される、ビット収集をし、記憶することとを含む。

可能な設計において、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、特に、
符号化されたビットに対してレートマッチング手法に対応するビット記憶順序に従ってビット収集をし、符号化されたビットを循環キャッシュに記憶することを含み、1つもしくは複数のビットが、ビット収集の際にパンクチャによって符号化されたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に符号化されたビットにおける短縮によって符号化されたビットから削除され、レートマッチング手法に対応するビット記憶順序が、普通の順序または逆の順序であり、インターリーバが、実装のために必要とされず、それによって、ハードウェアの構成およびハードウェアの複雑性を減らす。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて任意の位置から始まって普通の順序または逆の順序でMビットを循環的に順に読み出すことである。

可能な設計において、ビット記憶順序は、以下のうちの少なくとも1つまたは以下の組合せを含む。
符号化されたビットが、降順、昇順、ビット逆転(bit reversal)後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、またはビット毎の線形インターリーブ(bitwise linear interleaving)に対応する順序で循環キャッシュにおいてソートされる。
可能な設計において、インターリーブ方法は、行の量Rn、列の量Cn、および行-列インターリーブまたは列-行インターリーブを示すために使用され、RnとCnとの両方は、2の整数乗であり、N=Rn x Cnであり、
インターリーブ方法が列-行インターリーブであるとき、ビット記憶順序は、ビット逆転および列インターリーブの後に得られた符号化されたビットを行単位でソートすることであり、符号化されたビットの各行が、下位セグメントとして使用され、ビット逆転および列インターリーブの後に得られた符号化されたビットは、ビット逆転および列インターリーブの後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および列インターリーブの後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および列インターリーブの後に得られた符号化されたビットの任意の位置から始まって行単位で普通の順序もしくは逆の順序で循環的に順に読み出すことであるか、または
インターリーブ方法が行-列インターリーブであるとき、ビット記憶順序は、ビット逆転および行インターリーブの後に得られた符号化されたビットを列単位でソートすることであり、符号化されたビットの各列が、下位セグメントとして使用され、ビット逆転および行インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および行インターリーブの後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および行インターリーブの後に得られた符号化されたビットの任意の位置から始まって列単位で普通の順序もしくは逆の順序で循環的に順に読み出すことである。

本出願の実施態様の第2の態様は、Polar符号のレートマッチングのための方法を提供し、方法は、
Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うステップであって、レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが、正の整数である、ステップと、
レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに符号化されたビットを記憶するステップであって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法が、同じビット記憶順序に対応する、ステップと、
レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すステップであって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの少なくとも2つが、異なるビット読み出し順序に対応する、ステップとを含む。

異なるレートマッチング手法が同じビット記憶順序に対応するので、正しい出力系列がレートマッチング後に異なるレートマッチング手法に従って出力され得ることを保証するために、異なるレートマッチング手法は、異なるビット読み出し順序、つまり、異なるビット選択順序に対応する。

可能な設計において、出力系列の長さは、目標符号長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第3のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

可能な設計において、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

可能な設計において、Polar符号化後の符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、特に、
インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、符号化されたビットのビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットを収集し、インターリーブされたビットを循環キャッシュに記憶することとを含む。

可能な設計において、ビット記憶順序は、第1の記憶順序および第2の記憶順序を含み、第1のレートマッチング手法は、あらかじめ第1の記憶順序を示すために使用され、第2のレートマッチング手法は、あらかじめ第2の記憶順序を示すために使用され、
第1の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるか、または
第1の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される。

可能な設計において、第1の記憶順序は、以下、すなわち、
降順、昇順、信頼性の降順、信頼性の昇順、ランダムな順序、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含み、
第2の記憶順序は、以下、すなわち、
降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含む。

可能な設計においては、第1の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるとき、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであるか、または
第1の記憶順序がPolar符号化後に得られた符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるとき、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計においては、第1のレートマッチング手法におけるパンクチャビットの連番は、第1のセット内にあり、第2のレートマッチング手法における短縮ビットの連番は、第2のセット内にあり、
第1のレートマッチング手法に対応するビット読み出し順序は、
循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第2のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット読み出し順序に対応し、第1のレートマッチング手法および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

可能な設計において、符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、
インターリーブされたビットを得るために、符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットに対してビット収集をし、インターリーブされたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによってインターリーブされたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に短縮によってインターリーブされたビットから削除される、ビット収集をし、記憶することとを含む。

可能な設計において、符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するステップは、
符号化されたビットに対してレートマッチング手法に対応するビット記憶順序に従ってビット収集をし、符号化されたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによって符号化されたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に符号化されたビットにおける短縮によって符号化されたビットから削除され、レートマッチング手法に対応するビット記憶順序が、普通の順序または逆の順序である、ビット収集をし、記憶することを含む。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて任意の位置から始まって普通の順序または逆の順序でMビットを循環的に順に読み出すことである。

本出願の実施態様の第3の態様は、Polar符号のレートマッチングのためのデバイスを提供し、デバイスは、
符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うように構成された符号化モジュールであって、レートマッチング手法が、第1のレートマッチング手法または第2のレートマッチング手法であり、Nが、正の整数である、符号化モジュールと、
Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するように構成されたストレージモジュールであって、第1のレートマッチング手法および第2のレートマッチング手法が、同じビット記憶順序に対応する、ストレージモジュールと、
出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すように構成された読み出しモジュールであって、第1のレートマッチング手法および第2のレートマッチング手法が、異なるビット読み出し順序に対応する、読み出しモジュールとを含む。

可能な設計において、出力系列の長さは、目標符号長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

可能な設計において、ストレージモジュールは、インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、符号化されたビットのビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットを収集し、インターリーブされたビットを循環キャッシュに記憶することとを行うように構成される。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、または第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まって循環キャッシュ内の第Mのビットまでを普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、第1のレートマッチング手法によって示されるパンクチャビットまたは短縮ビットは、第1のセット内にあり、第1のレートマッチング手法に対応するビット読み出し順序は、
循環キャッシュ内の符号化されたビットを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まって循環キャッシュ内の第Mのビットまでを普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、ストレージモジュールは、
インターリーブされたビットを得るために、符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、レートマッチング手法に対応するビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットに対してビット収集をし、インターリーブされたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによってインターリーブされたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に短縮によってインターリーブされたビットから削除される、ビット収集をし、記憶することとを行うように特に構成される。

可能な設計において、ストレージモジュールは、符号化されたビットに対してレートマッチング手法に対応するビット記憶順序に従ってビット収集をし、符号化されたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによって符号化されたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に符号化されたビットにおける短縮によって符号化されたビットから削除され、レートマッチング手法に対応するビット記憶順序が、普通の順序または逆の順序である、ビット収集をし、記憶することを行うように特に構成される。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて任意の位置から始まって普通の順序または逆の順序でMビットを循環的に順に読み出すことである。

可能な設計において、ビット記憶順序は、以下のうちの少なくとも1つまたは以下の組合せを含む。
符号化されたビットが、降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、またはビット毎の線形インターリーブに対応する順序で循環キャッシュにおいてソートされる。

可能な設計において、インターリーブ方法は、行の量Rn、列の量Cn、および行-列インターリーブまたは列-行インターリーブを示すために使用され、RnとCnとの両方は、2の整数乗であり、N=Rn x Cnであり、
インターリーブ方法が列-行インターリーブであるとき、ビット記憶順序は、ビット逆転および列インターリーブの後に得られた符号化されたビットを行単位でソートすることであり、符号化されたビットの各行が、下位セグメントとして使用され、ビット逆転および列インターリーブの後に得られた符号化されたビットは、ビット逆転および列インターリーブの後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および列インターリーブの後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および列インターリーブの後に得られた符号化されたビットの任意の位置から始まって行単位で普通の順序もしくは逆の順序で循環的に順に読み出すことであるか、または
インターリーブ方法が行-列インターリーブであるとき、ビット記憶順序は、ビット逆転および行インターリーブの後に得られた符号化されたビットを列単位でソートすることであり、符号化されたビットの各列が、下位セグメントとして使用され、ビット逆転および行インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および行インターリーブの後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および行インターリーブの後に得られた符号化されたビットの任意の位置から始まって列単位で普通の順序もしくは逆の順序で循環的に順に読み出すことである。

本出願の実施態様の第4の態様は、Polar符号のレートマッチングのためのデバイスを提供し、デバイスは、
Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うように構成された符号化モジュールであって、レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが、正の整数である、符号化モジュールと、
符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するように構成されたストレージモジュールであって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法が、同じビット記憶順序に対応する、ストレージモジュールと、
レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すように構成された読み出しモジュールであって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの少なくとも2つが、異なるビット読み出し順序に対応する、読み出しモジュールとを含む。

可能な設計において、出力系列の長さは、目標符号長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第3のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

可能な設計において、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

可能な設計において、ストレージモジュールは、
インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、符号化されたビットのビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットを収集し、インターリーブされたビットを循環キャッシュに記憶することとを行うように特に構成される。

可能な設計において、ビット記憶順序は、第1の記憶順序および第2の記憶順序を含み、第1のレートマッチング手法は、あらかじめ第1の記憶順序を示すために使用され、第2のレートマッチング手法は、あらかじめ第2の記憶順序を示すために使用され、
第1の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるか、または
第1の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される。

可能な設計において、第1の記憶順序は、以下、すなわち、
降順、昇順、信頼性の降順、信頼性の昇順、ランダムな順序、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含み、
第2の記憶順序は、以下、すなわち、
降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含む。

可能な設計においては、第1の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるとき、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであるか、または
第1の記憶順序がPolar符号化後に得られた符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるとき、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計においては、第1のレートマッチング手法におけるパンクチャビットの連番は、第1のセット内にあり、第2のレートマッチング手法における短縮ビットの連番は、第2のセット内にあり、
第1のレートマッチング手法に対応するビット読み出し順序は、
循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第2のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

可能な設計において、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット読み出し順序に対応し、第1のレートマッチング手法および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

可能な設計において、ストレージモジュールは、
インターリーブされたビットを得るために、符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットに対してビット収集をし、インターリーブされたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによってインターリーブされたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に短縮によってインターリーブされたビットから削除される、ビット収集をし、記憶することとを行うように特に構成される。

可能な設計において、ストレージモジュールは、
符号化されたビットに対してレートマッチング手法に対応するビット記憶順序に従ってビット収集をし、符号化されたビットを循環キャッシュに記憶することであって、1つもしくは複数のビットが、ビット収集の際にパンクチャによって符号化されたビットから削除されるか、または1つもしくは複数のビットが、ビット収集の際に符号化されたビットにおける短縮によって符号化されたビットから削除され、レートマッチング手法に対応するビット記憶順序が、普通の順序または逆の順序である、ビット収集をし、記憶することを行うように特に構成される。

可能な設計において、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて任意の位置から始まって普通の順序または逆の順序でMビットを循環的に順に読み出すことである。

本出願の実施態様の第5の態様は、メモリおよびプロセッサを含む、Polar符号のレートマッチングのためのデバイスを提供する。メモリは、プログラムを記憶するように構成される。プロセッサは、メモリに記憶されたプログラムを実行するように構成される。プログラムが実行されるとき、プロセッサは、第1の態様および第1の態様の様々な実装のいずれか1つによる方法を実行するように構成され、またはプロセッサは、第2の態様および第2の態様の様々な実装のいずれか1つによる方法を実行するように構成される。

本出願の実施態様の第6の態様は、命令を含むコンピュータ可読ストレージ媒体を提供する。コンピュータ上で実行されているとき、命令は、コンピュータが第1の態様および第1の態様の様々な実装のいずれか1つによる方法を実行することを可能にするか、またはコンピュータが第2の態様および第2の態様の様々な実装のいずれか1つによる方法を実行することを可能にする。

本出願の実施態様の第7の態様は、コンピュータプログラム製品を提供する。コンピュータプログラム製品は、コンピュータプログラムコードを含む。コンピュータ上で実行されているとき、コンピュータプログラムコードは、コンピュータが第1の態様および第1の態様の様々な実装のいずれか1つによる方法を実行することを可能にするか、またはコンピュータが第2の態様および第2の態様の様々な実装のいずれか1つによる方法を実行することを可能にする。

本出願の実施態様の第8の態様は、メモリおよびプロセッサを含むチップを提供する。メモリは、コンピュータプログラムを記憶するように構成される。プロセッサは、プロセッサが第1の態様および第1の態様の様々な実装のいずれか1つによる方法を実行するか、またはプロセッサが第2の態様および第2の態様の様々な実装のいずれか1つによる方法を実行するようにコンピュータプログラムをメモリから呼び出し、実行するように構成される。

本出願の実施態様は、Polar符号のレートマッチングのための方法およびデバイスを提供する。方法によれば、Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化が実行され、レートマッチング手法は第1のレートマッチング手法または第2のレートマッチング手法であり、符号化されたビットがレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶され、第1のレートマッチング手法および第2のレートマッチング手法は同じビット記憶順序に対応し、したがって、第1のレートマッチング手法および第2のレートマッチング手法は同じインターリーブ方法に対応し、2つのレートマッチング手法を実装するために1つのインターリーバが使用されることが可能であるか、または記憶が普通の順序または逆の順序で実行されるとき、記憶がインターリーバなしに直接実行される可能性があり、それによって、ハードウェアの複雑性およびハードウェアによって占有される領域を削減し、レートマッチング後に得られた出力系列がレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出され、第1のレートマッチング手法および第2のレートマッチング手法は異なるビット読み出し順序に対応し、したがって、異なるレートマッチング手法に関して異なる出力が実装され、エンコーダが正しい出力系列をデコーダに出力することができることが保証される。

本出願の実施形態に適用可能なネットワークアーキテクチャを示す図である。 本出願の実施形態によるPolar符号のレートマッチングの処理の流れ図である。 本出願の実施形態によるPolar符号のレートマッチングの方法の概略的な流れ図である。 本出願の実施形態によるビット記憶順序の概略図1である。 本出願の実施形態によるビット読み出し順序の概略図1である。 本出願の実施形態による符号化されたビットの行-列インターリーブの概略図である。 本出願の実施形態によるPolar符号のレートマッチングの方法の概略的な流れ図である。 本出願の実施形態によるビット記憶順序の概略図2である。 本出願の実施形態によるビット読み出し順序の概略図2である。 本出願の実施形態によるビット記憶順序の概略図3である。 本出願の実施形態によるオフセットビット逆転の概略図である。 本出願の実施形態によるビット読み出し順序の概略図3である。 本出願の実施形態によるPolar符号のレートマッチングのデバイスの概略的な構造図1である。 本出願の実施形態によるPolar符号のレートマッチングのデバイスの概略的な構造図2である。 本出願の実施形態によるPolar符号のレートマッチングのデバイスの概略的な構造図3である。

本出願の実施形態において説明されるネットワークアーキテクチャおよびサービスのシナリオは、本出願の実施形態の技術的なソリューションをより明瞭に示すように意図されており、本出願の実施形態において提供される技術的なソリューションに対する限定を定めない。当業者は、ネットワークアーキテクチャの発展および新しいサービスのシナリオの登場によって、本出願の実施形態において提供される技術的なソリューションが同様の技術的な問題にも適用可能であることを知り得る。

本出願の実施形態は、Polar符号化が情報ビットに対して実行されるシナリオに適用される可能性があり、Wi-Fi、4G、5G、および将来の通信システムに適用される可能性がある。図1は、本出願の実施形態に適用可能である可能性があるネットワークアーキテクチャを示す。図1に示されるように、この実施形態において提供されるネットワークアーキテクチャは、ネットワークデバイス01および端末02を含む。本出願のこの実施形態の端末は、ハンドヘルドデバイス、車載デバイス、ウェアラブルデバイス、コンピューティングデバイス、無線モデムに接続されたその他の処理デバイス、および端末デバイス(terminal device)、移動局(Mobile Station、MS)、および様々な形態である同様のものなどの、ワイヤレス通信機能を有する様々なデバイスを含む可能性がある。本出願のこの実施形態のネットワークデバイスは、無線アクセスネットワーク上に展開され、端末のためにワイヤレス通信機能を提供するように構成されるデバイスである。この実施形態において、ネットワークデバイスは、たとえば、図1に示される基地局である可能性があり、基地局は、マクロ基地局、マイクロ基地局、中継局、アクセスポイント、および様々な形態である同様のものを含む可能性がある。当業者は、本出願の実施形態において提供される方法が符号化を必要とする別のネットワークデバイスにも適用される可能性があり、ネットワークデバイスはこの実施形態の基地局に限定されないことを理解するであろう。

実際の応用において、エンコーダは、レートマッチングを使用することによって任意の符号長のPolar符号を実装するために、符号化の後にレートマッチングを実行する必要があり、デコーダは、レートデマッチングおよび復号を実行する必要がある。ネットワークデバイスがエンコーダであるとき、対応する端末はデコーダであり、またはエンコーダが端末であるとき、対応するデコーダはネットワークデバイスである。

理解を容易にするために、以下では、まず、Polar符号化プロセスにおける目標符号長および母符号長を説明する。

目標符号長Mは、情報ビットの量K、ビットレートR、割り当てられたリソース、およびチャネル品質のうちの少なくとも1つに応じて決定される。たとえば、
であり、INT()は、丸めを示す。目標符号長Mは、レートマッチング後に得られる出力系列の長さである。この実施形態において、目標符号長Mを決定する特定の方法は、特に限定されない。

母符号長Nは、目標符号長Mに応じて決定される可能性がある。たとえば、N=min(2ⁿ, N_max)であり、式中、nは、log2^M以上である最小の整数である。たとえば、
であり、式中、min()は、最小値を取得することを示し、N_maxは、システムによってサポートされる最大母符号長を示し、
は、切り上げを示す。母符号は、2値行ベクトルである。一部のビットは、情報を運ぶ、つまり、情報ビットを運ぶために使用される。その他のビットは、エンコーダとデコーダとの間で事前に合意された決まった値に設定され、凍結ビットと呼ばれる。凍結ビットは、ランダムに設定される可能性があり、通常、0に設定される。母符号長は、代替的に別の方法で決定される可能性がある。この実施形態は、本明細書における可能な実装を例として提供するに過ぎない。

以下、3つのレートマッチング手法を別々に説明する。パンクチャ: 準一様パンクチャ(Quasi-Uniform Puncture、QUP)によって表されるパンクチャに基づく再構築は、任意の符号長のPolar符号を実装するための符号化およびレートマッチング手法のうちの1つである。特に、母符号長が目標符号長以上の2の整数乗であることが、最初に決定され、それから、パンクチャ位置が、母符号長および目標符号長に応じて決定される。パンクチャ位置に対応する通信路容量は、0に設定される(または誤り確率が1に設定されるかまたは信号対雑音比SNRが無限小に設定される)。情報ビットおよび凍結ビットの位置を決定するために、Polarチャネル(polar channel)の信頼性が、密度発展(density evolution)、ガウス近似、または線形あてはめ法(linear fitting method)を使用することによって計算され、ソートされる。送信中に、エンコーダは、Polar符号を取得し、レートマッチングを実施するために、予め決められたパンクチャ位置の符号化されたビットを削除する。復号中に、予め決められたパンクチャ位置に対応するビットは、未知のビットとして使用され、対応する対数尤度比(Log-likelihood Ratio、LLR)は、0に設定され、レートデマッチングを実施するために、非パンクチャ位置の受信されたLLRと一緒に母符号長を復元するために使用される。それから、復号が実行される。

短縮: パンクチャにおける母符号長と同様に、母符号長が目標符号長以上の2の整数乗であることが、決定される。違いは、短縮(Shorten)位置の符号化されたビットが、凍結ビットにのみ関連し、短縮位置のビットが、復号中に既知のビットとして使用され、対応するLLRが、無限大に設定される点にある。まず、Polarチャネルの信頼性が、母符号に応じて計算される。それから、短縮位置が決定され、凍結ビットが対応するPolarチャネルに置かれる。最後に、情報ビットおよび凍結ビットの位置が、信頼性に応じて残りのPolarチャネルにおいて決定される。送信中に、Polar符号を取得し、レートマッチングを実施するために、予め決められた短縮位置の符号化されたビットが、削除される。復号中に、短縮ビットは、既知のビットとして使用され、LLRは、無限大に設定され、レートデマッチングを実施するために、非短縮位置の受信されたLLRと一緒に母符号長を復元するために使用される。それから、復号が実行される。

繰り返し: 符号化の性能と複雑性とのバランスを取るために、最大母符号長(2の整数乗)は、制限される必要がある。最大母符号長よりも長い目標符号長を取得し、Polar符号のレートマッチングを実施するために、最大母符号長に応じた符号化の後に得られたPolar符号に対して繰り返し(repetition)が実行される。パンクチャおよび短縮における最大母符号長に符号化されたビットとは異なり、繰り返しにおいて、最大母符号長に符号化されたビットは、目標符号長が達せられるまで特定の順序で繰り返し送信され、それによって、レートマッチングプロセスを実施する。デコーダにおいては、同じ符号化位置のLLRが、レートデマッチングを実施するために組み合わされ、復号が、最大母符号長に応じて実行される。

本出願のこの実施形態は、3つのレートマッチング手法のために3組のハードウェアが必要とされ、はっきり言えば、3つのレートマッチング手法に対応するインターリーバを使用することによってインターリーブをそれぞれ実行するために3つのインターリーバが必要とされ、結果として、ハードウェアの実装の複雑性が高く、大きな領域が占有されるという技術的な問題を解決するためのPolar符号のレートマッチングの方法を提供する。

図2は、本出願の実施形態によるPolar符号のレートマッチングの処理の流れ図である。図2に示されるように、レートマッチング手法が、符号化パラメータに応じて選択され、Poler符号化が、実行され、情報ビットストリームが、出力され、情報ビットストリームが予め設定された順序でソートされるように、情報ビットストリームが、インターリーバを使用することによってインターリーブされ、ビット収集(bit collection)が、予め設定された順序で情報ビットストリームに対して実行され、情報ビットストリームが、循環キャッシュ(cyclic cache)に送信され、レートマッチング手法に対応するビット選択方法が、レートマッチング後の出力系列を得るために選択される。図2の実施形態によれば、以下の実施形態において、エンコーダが、2つまたは3つのレートマッチング手法を同時にサポートし、1つのインターリーバのみが、実装のために必要とされる。以下では、本出願の実施形態において提供される循環キャッシュに基づくハイブリッドのPolar符号のレートマッチングの方法を詳細な実施形態を使用することによって説明する。

図3は、本出願の実施形態によるPolar符号のレートマッチングの方法の概略的な流れ図である。この実施形態において提供される方法は、エンコーダによってレートマッチングを実行する上述のプロセスに適用可能である。この実施形態において、エンコーダは、2つのレートマッチング手法をサポートする。たとえば、2つのレートマッチング手法は、短縮および繰り返しである可能性があり、またはパンクチャおよび繰り返しである可能性がある。当業者は、短縮およびパンクチャがパンクチャ、短縮などと呼ばれる1つの実装として使用される可能性があることを理解するであろう。この実施形態において提供される方法は、以下のステップを含む。

ステップ301: Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行い、レートマッチング手法は、第1のレートマッチング手法または第2のレートマッチング手法である。

この実施形態において、第1のレートマッチング手法は、上述のパンクチャまたは短縮である可能性があり、第2のレートマッチング手法は、上述の繰り返しである可能性がある。

目標符号長Mが母符号長Nよりも短いとき、エンコーダは、第1のレートマッチング手法を選択する可能性がある。第1のレートマッチング手法が特に短縮であるのかまたはパンクチャであるのかは、ビットレートに応じて決定される可能性がある。特に、ビットレートと短縮またはパンクチャとの間の対応は、プロトコルを使用することによって予め指定される可能性がある。

目標符号長Mが母符号長Nよりも長いとき、エンコーダは、第2のレートマッチング手法を選択する。

当業者は、1つの符号化プロセスにおいて、エンコーダがレートマッチングのために1つのレートマッチング手法を選択することを理解するであろう。レートマッチング手法が選択された後、母符号長Nおよび選択されたレートマッチング手法に従ってPolar符号化が実行される。母符号長を決定する方法に関しては、上述の実施形態を参照されたい。

特に、Polar符号は、母符号長N、情報ビットの量K、および選択されたレートマッチング手法に従って構築され、符号化は、長さNを有する符号化されたビットを得るために、構築されたPolar符号に応じて実行される。本明細書において、Polar符号は、Arikan Polar符号、PC-Polar符号、CA-Polar符号、およびPC-CA-Polar符号を含むがこれらに限定されない。Arikan Polar符号は、その他の符号と連結されず、情報ビットおよび凍結ビットのみを含む生Polar符号である。PC-Polar符号は、パリティ検査(Parity Check、PC)と連結されたPolar符号である。CA-Polar符号は、CRCと連結されたPolar符号または別の連結されたPolar符号である。PC-CA-Polar符号は、PCと巡回冗長検査(Cyclic Redundancy Check、CRC)との両方と連結されたPolar符号である。PC-Polar符号およびCA-Polar符号は、異なる符号を連結することによってPolar符号の性能を高める。

当業者は、Polar符号の構築中に、Polar符号がパンクチャにおいてはパンクチャ位置に従って構築され、またはPolar符号が短縮においては短縮位置に従って構築されることを理解するであろう。任意で、Polar符号は、インターリーブ処理後に得られるパンクチャ位置または短縮位置が予め設定された位置であるようにインターリーブ方法に関連して構築される可能性がある。

ステップ302: レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに符号化されたビットを記憶し、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット記憶順序に対応する。

ステップ303: レートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから出力系列を読み出し、第1のレートマッチング手法および第2のレートマッチング手法は、異なるビット読み出し順序に対応する。

この実施形態において、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット記憶順序に対応し、ビット記憶順序は、インターリーバのインターリーブ方法に従って決定される。したがって、第1のレートマッチング手法および第2のレートマッチング手法は、同じインターリーブ方法に対応し、この実施形態の第1のレートマッチング手法および第2のレートマッチング手法は、複数のインターリーバを必要とせずにただ1つのインターリーバを使用することによって実装され得る。言い換えると、インターリーブ方法およびビット記憶順序は、エンコーダが第1のレートマッチング手法を選択するかまたは第2のレートマッチング手法を選択するかにかかわらず同じである。当業者は、ビット記憶順序が普通の順序または逆の順序で記憶を実行することであるとき、ビット記憶順序がインターリーバを使用することなく直接実装され得ることを理解するであろう。

第1のレートマッチング手法および第2のレートマッチング手法が同じビット記憶順序に対応するので、異なるレートマッチング手法に関して異なる出力を実装するために、この実施形態の第1のレートマッチング手法および第2のレートマッチング手法は、異なるビット読み出し順序に対応する。はっきり言えば、レートマッチング後に得られた出力系列が、選択されたレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出される。当業者は、レートマッチング後に得られた出力系列を循環キャッシュから読み出すプロセスが図2に示されたビット選択プロセスであることを理解するであろう。ビット読み出し順序は、ビット選択順序として理解される可能性がある。

この実施形態のビット記憶順序およびビット読み出し順序は、以下の可能な実装に実装される可能性がある。以下では、図2を参照して説明を別々に与える。

第1の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブ処理がまず実行され、それから、ビット収集が実行され、インターリーブされたビットが循環キャッシュに記憶され、そして、ビット選択が実行される。パンクチャリングの際に、インターリーブプロセスにおいて最初のビットがパンクチャビットとして設定される場合、ビット選択プロセスにおいて最後のMビットが読み出される。インターリーブプロセスにおいて最後のビットが短縮ビットとして設定される場合、ビット選択プロセスにおいて最初のMビットが読み出される。繰り返しにおいては、任意の位置から始まってMビットが循環的に読み出される。

特に、第1のレートマッチング手法がパンクチャであるとき、対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、第1のビットから第(N-M)のビットまでが、パンクチャ位置に対応する。代替的に、第1のレートマッチング手法が短縮であるとき、対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、第(M+1)のビットから第Nのビットまでが、短縮位置に対応する。

第2のレートマッチング手法は、繰り返しであり、対応するビット読み出し順序は、任意の位置から始まってMビットを普通の順序または逆の順序で循環的に順に読み出すことである。任意の位置は、符号化パラメータに応じて決定される可能性があり、または決まった値、たとえば、第(N/4+1)のビットである可能性がある。普通の順序で読み出すことに関しては、Mビットが読み出されるまで、第Nのビットが読み出される度に、読み出しが第1のビットから循環的に始まる。逆の順序で読み出すことに関しては、Mビットが読み出されるまで、第1のビットが読み出される度に、読み出しが第Nのビットから循環的に始まる。

第2の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブがまず実行され、それから、ビット収集が実行され、符号化されたビットが循環キャッシュに記憶され、そして、ビット選択が実行される。この実施形態では、インターリーブプロセスにおいて、パンクチャビットまたは短縮ビットが、任意の位置に設定される可能性がある。インターリーブの効率を高めるために、インターリーブは、普通の順序または逆の順序で実行される可能性がある。ビット選択プロセスにおいて、パンクチャビットまたは短縮ビットは、スキップされるだけでよい。当業者は、この実装において、インターリーブの実装が代替的に使用されない可能性があり、その代わりに、記憶を普通の順序または逆の順序で実行する方法が実装のために使用される可能性があることを理解するであろう。

特に、第1のレートマッチング手法のパンクチャビットまたは短縮ビットは、第1のセット内にある。ビット選択プロセスにおいて、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まってMビットを普通の順序または逆の順序で循環的に順に読み出すことである。

第3の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブ処理がまず実行され、それから、ビット収集が実行され、インターリーブされたビットが循環キャッシュに記憶される。この実施形態では、インターリーブプロセスにおいて、パンクチャビットまたは短縮ビットが、任意の位置に設定される可能性がある。インターリーブの効率を高めるために、インターリーブは、普通の順序または逆の順序で実行される可能性がある。ビット収集プロセスにおいて、パンクチャビットまたは短縮ビットが削除され、すべての記憶された内容が順に読み出される。パンクチャビットまたは短縮ビットが存在しない場合、削除動作は実行される必要がない。当業者は、この実装において、インターリーブの実装が代替的に使用されない可能性があり、その代わりに、記憶を普通の順序または逆の順序で実行する方法が実装のために使用される可能性があることを理解するであろう。

特に、第1のレートマッチング手法が短縮またはパンクチャであるとき、対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから始まってMビットを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから始まってMビットを逆の順序で読み出すことである。当業者は、パンクチャビットまたは短縮ビットが削除されたので、Mビットが普通の順序かまたは逆の順序かのどちらかで読み出され得ることを理解するであろう。

第2のレートマッチング手法が繰り返しであるとき、ビットが削除される必要はなく、対応するビット読み出し順序は、循環キャッシュの任意の位置から始まってMビットを循環キャッシュの普通の順序または逆の順序で循環的に順に読み出すことである。

上述の実装において、インターリーブ方法は、インターリーブされたビットの順序が予め設定された順序、つまり、ビット記憶順序であるようにインターリーバの処理プロセスを示すために使用される。この実施形態において、ビット記憶順序は、以下のうちの少なくとも1つまたは以下の組合せを含む。
符号化されたビットが、降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、またはビット毎の線形インターリーブに対応する順序でソートされる。

信頼性は、Polar符号に対応するPolarチャネルの信頼性であり、対応する符号化されたビットは、同様にソートされる。信頼性を測るために使用される信頼性測定パラメータは、分極重み(Polarization weight、PW)の値、Bhattacharyaパラメータ、誤り確率、通信路容量などである可能性がある。ビット逆転は、10進整数を2進形式に変換し、2進要素の順序を逆転し、逆転した後に得られた2進数を10進数に変換することである。得られた新しい数は、元の数のビット逆転値である。順序の組合せは、上述の順序の組合せである。たとえば、第1のビットから第(N/2)のビットまでが、上述の順序のうちのいずれか1つであり、第(N/2+1)のビットから第Nのビットまでが、ビット逆転後の昇順である。

この実施形態において提供されるPolar符号のレートマッチングの方法によれば、エンコーダは、Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を実行し、レートマッチング手法は、第1のレートマッチング手法または第2のレートマッチング手法であり、Polar符号化後に得られた符号化されたビットは、レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶され、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット記憶順序に対応し、したがって、第1のレートマッチング手法および第2のレートマッチング手法は、同じインターリーブ方法に対応し、1つのインターリーバが、2つのレートマッチング手法を実装するために使用されることが可能であり、または記憶が普通の順序もしくは逆の順序で実行されるとき、記憶は、インターリーバなしに直接実行される可能性があり、それによって、ハードウェアの複雑性およびハードウェアによって占有される領域を減らし、エンコーダは、レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出し、第1のレートマッチング手法および第2のレートマッチング手法は、異なるビット読み出し順序に対応し、したがって、異なるレートマッチング手法に関して異なる出力が実装され、エンコーダが正しい出力系列をデコーダに出力することができることが保証される。

以下、いくつかの例を説明する。以下の実施形態において、ビット記憶順序およびビット読み出し順序が、詳細に説明される。その他のプロセスに関しては、上述の実施形態を参照されたい。詳細は、本明細書の中で実施形態において再度説明されない。

特定の例において、第1のレートマッチング手法は、パンクチャであり、第2のレートマッチング手法は、繰り返しである。Polar符号化後に得られた符号化されたビットの循環キャッシュにおけるビット記憶順序は、以下の通りである。最初のN/4個の符号化されたビットは、昇順にソートされ、第(N/4+1)の符号化されたビットから第(N/2+1)の符号化されたビットまでは、交互に選択され、第(N/2+1)の符号化されたビットから第Nの符号化されたビットは、普通の順序でソートされる。特に、図4に示されるように、図4は、本出願の実施形態によるビット記憶順序の概略図1である。

0、1、2、…、および15は、普通の順序の16ビットの概略図を示し、Polar符号化後に得られた符号化されたビットの位置の連番を示す。記憶プロセスにおいて、0、1、2、および3に対応するビットは、普通の順序で記憶され、4に対応するビットの記憶順序は、不変であり、5に対応するビットの記憶位置は、変わり、はっきり言えば、元の第6のビットから第7のビットに変わり、6に対応するビットの記憶位置は、変わり、はっきり言えば、元の第7のビットから第9のビットに変わる。その他に関しては、図4を参照されたい。詳細は、本明細書の中でこの実施形態において説明されない。当業者は、符号化されたビットがパンクチャと繰り返しとの両方において上述のビット記憶順序で記憶されることを理解するであろう。

ビット選択プロセスに関して、選択されたレートマッチング方式に応じて、ビット読み出し順序が、図5に示される。図5は、本出願の実施形態によるビット読み出し順序の概略図1である。選択されたレートマッチング手法がパンクチャである場合、循環キャッシュにおいて符号化されたビットの第(N-M+1)番目から符号化されたビットの第NのビットまでのMビットが読み出され、パンクチャの開始点が、図5に示される。選択されたレートマッチング手法が繰り返しである場合、循環キャッシュ内のMビットが、循環キャッシュの任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出され、繰り返しの開始点が、図5に示される。

別の特定の例において、第1のレートマッチング手法は、短縮であり、第2のレートマッチング手法は、繰り返しである。上述のインターリーブ方法は、行の量Rn、列の量Cn、および行-列インターリーブまたは列-行インターリーブを示すために使用され、RnとCnとの両方は、2の整数乗であり、N=Rn x Cnである。

インターリーブ方法が列-行インターリーブを示す場合、ビット記憶順序は、ビット逆転および列インターリーブの後に得られた符号化されたビットを行単位でソートすることであり、符号化されたビットの各行が、下位セグメントとして使用される。ビット逆転および列インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に得られる符号化されたビットである。図6は、本出願の実施形態による符号化されたビットの行-列インターリーブの概略図である。図6に示されるように、符号化されたビットは、行単位でインターリーバに書き込まれ、4つの行および8つの列に分割される。ビット逆転および列インターリーブが実行された後、元の第2列(1, 9, 17, 25)が第5列に変わり、元の第4列(3, 11, 19, 27)が第7列に変わる。その他に関しては、図6を参照されたい。インターリーバの出力は、行毎の出力であり、はっきり言えば、(0, 4, 2, 6, 1, 5, 3, 7)が、出力である。対応するビット記憶順序は、行毎のソートおよび記憶であり、はっきり言えば、記憶は、インターリーバの出力に従って実行される。

選択されたレートマッチング手法が繰り返しである場合、ビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および列インターリーブの後に得られた符号化されたビットの任意の位置から始まって行単位で普通の順序または逆の順序で循環的に順に読み出すことである。ビット読み出し順序は上述の行毎の出力順序であり、はっきり言えば、(0, 4, 2, 6, 1, 5, 3, 7, 8, 12, 10, …)が読み出される。

選択されたレートマッチング手法が短縮である場合、ビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および列インターリーブの後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことである。詳細に関しては、図6を参照されたい。図6に示されるように、ビット逆転および行インターリーブが実行された後、元の第2行(8, 12, …, 11, 15)は、現在の第3行に変わり、元の第3行は、現在の第2行に変わる。読み出しプロセスにおいては、各下位セグメントから1ビットが順に読み出され、言い換えると、列毎にビットが読み出される。この実施形態は、読み出される最初の4ビットが(0, 16, 8, 24)である例を与える。

当業者は、インターリーブ方法が代替的に行-列インターリーブを示す可能性があることを理解するであろう。この場合、ビット記憶順序は、ビット逆転および行インターリーブの後に得られた符号化されたビットを列単位でソートすることであり、符号化されたビットの各列が、下位セグメントとして使用され、ビット逆転および行インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に得られる符号化されたビットであり、第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および行インターリーブの後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および行インターリーブの後に得られた符号化されたビットの任意の位置から始まって列単位で普通の順序または逆の順序で循環的に順に読み出すことである。特定の実装は、列-行インターリーブと同様である。詳細は、本明細書の中でこの実施形態において再度説明されない。

さらに別の特定の例において、第1のレートマッチング手法は、短縮またはパンクチャであり、第2のレートマッチング手法は、繰り返しである。

選択されたレートマッチング手法が短縮またはパンクチャである場合、ビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出すことであり、(0から始まる)現在の連番に対応するビット逆転後に得られた連番が目標符号長M以上であるときは、現在のビットをスキップする。たとえば、母符号長が16であり、目標符号長が12である場合、(連番が3である)第4のビット(3に対応するビット逆転後に得られる連番は12である)は、符号長の短縮またはパンクチャを実施するために読み出し中にスキップされる。当業者は、現在の連番に対応するビット逆転後に得られた連番が第1のセットの実装であることを理解するであろう。

選択されたレートマッチング手法が繰り返しであるとき、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュの任意の位置から始まってMビットを循環キャッシュの普通の順序または逆の順序で循環的に順に読み出すことである。読み出し方法は、繰り返しのための上述の読み出し方法と同様である。詳細は、本明細書の中でこの実施形態において再度説明されない。

上述の実施形態は、インターリーバが2つのレートマッチング手法をサポートする実装を、例を使用することによって説明する。特定の実装プロセスにおいて、ビット記憶順序およびビット読み出し順序は、別の方法で実装される可能性がある。詳細は、本明細書の中でこの実施形態において説明されない。以下の実施形態は、インターリーバが3つのレートマッチング手法をサポートする実装を、例を使用することによって説明する。

図7は、本出願の実施形態によるPolar符号のレートマッチングの方法の概略的な流れ図である。この実施形態において提供される方法は、エンコーダによってレートマッチングを実行する上述のプロセスに適用可能である。この実施形態において、エンコーダは、3つのレートマッチング手法をサポートし、それらの3つのレートマッチング手法は、特に、短縮、パンクチャ、および繰り返しにそれぞれに対応するレートマッチング手法である。この実施形態において提供される方法は、以下のステップを含む。

ステップ701: Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行い、レートマッチング手法は、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つである。

ステップ702: レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに符号化されたビットを記憶し、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、同じビット記憶順序に対応する。

ステップ703: レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出し、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの少なくとも2つは、異なるビット読み出し順序に対応する。

この実施形態の実装は、図3に示された実施形態と同様である。同様の部分に関しては、図3の実施形態の説明を参照されたい。詳細は、本明細書の中でこの実施形態において再度説明されない。図3に示された実施形態とのこの実施形態の実装の違いは、この実施形態においてはエンコーダが3つのレートマッチング手法をサポートする点にある。特に、第1のレートマッチング手法は、パンクチャであり、対応する目標符号長Mは、母符号長Nよりも短く、第2のレートマッチング手法は、短縮であり、対応する目標符号長Mは、母符号長Nよりも短く、第3のレートマッチング手法は、繰り返しであり、対応する目標符号長Mは、母符号長Nよりも長い。

この実施形態においては、図2を参照すると、同様に、対応して3つの可能な実装が存在する。詳細は、以下の通りである。

第1の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブがまず実行され、それから、ビット収集が実行され、符号化されたビットが循環キャッシュに記憶され、そして、ビット選択が実行される。インターリーブにおいては、2つの要因、すなわち、パンクチャおよび短縮がインターリーブのために考慮される必要がある。はっきり言えば、インターリーブは、パンクチャビットおよび短縮ビットを一緒に使用することによって決定される。最初のビットが、パンクチャビットとして設定され、最後のビットが、短縮ビットとして設定される。ビット選択の際には、パンクチャにおいて最後のMビットが読み出され、短縮において最初のMビットが読み出され、繰り返しにおいて任意の位置から始まって循環的にMビットが読み出される。

特に、この実施形態におけるビット記憶順序は、第1の記憶順序および第2の記憶順序を含み、第1のレートマッチング手法は、あらかじめ第1の記憶順序を示すために使用され、第2のレートマッチング手法は、あらかじめ第2の記憶順序を示すために使用される。第1のレートマッチング手法は、パンクチャである可能性があり、第2のレートマッチング手法は、短縮である可能性がある。

第1の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される。

代替的に、第1の記憶順序は、符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序は、符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される。

第1の記憶順序は、以下、すなわち、
降順、昇順、信頼性の降順、信頼性の昇順、ランダムな順序、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含む。

第2の記憶順序は、以下、すなわち、
降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含む。

まとめると、本出願のこの実施形態において提供されるパンクチャ、短縮、および繰り返しは、同じビット記憶順序に対応するが、ビット記憶順序は、2つの要因、すなわち、パンクチャおよび短縮を十分に考慮することによって決定される。

異なるレートマッチング手法に関して異なる出力系列を実装するために、この実施形態の第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。はっきり言えば、レートマッチング後に得られた出力系列が、選択されたレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出される。

たとえば、第1の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される場合、パンクチャに対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第NのビットまでのMビットを順に読み出すことであり(パンクチャビットは第1のビットから第(N-M)のビットまでである)、短縮に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第MのビットまでのMビットを順に読み出すことであり(短縮ビットは第(M+1)のビットから第Nのビットまでである)、または
第1の記憶順序がPolar符号化後に得られた符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序がPolar符号化後に得られた符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される場合、パンクチャに対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり(パンクチャビットは第(M+1)のビットから第Nのビットまでである)、短縮に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり(短縮ビットは第1のビットから第(N-M)のビットまでである)、
繰り返しに対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序もしくは逆の順序で循環的に順に読み出すことである。

以下の2つの例においては、第1のレートマッチング手法がパンクチャであり、第2のレートマッチング手法が短縮であり、第1の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される例を使用することによって説明が与えられる。第1の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される場合は、同様である。詳細は、本明細書の中でこの実施形態において説明されない。

特定の例において、ビット記憶順序は、セグメント分けされたインターリーブによって実装される可能性がある。図8は、本出願の実施形態によるビット記憶順序の概略図2である。図8に示されるように、(0, 4, 2, 6, 1, 5, 3, 7)を得るために、普通の順序でソートされる(0, 1, 2, 3, 4, 5, 6, 7)に対してビット逆転が実行される。第2の記憶順序は、第(N/2+1)のビットから第Nのビットまでの記憶順序であり、第(N/2+1)のビットから第Nのビットまでの記憶順序は、ビット逆転後に得られる第(N/2+1)のビットから第Nのビットまでである。これは、短縮のために設計される。第1の記憶順序は、残りのビット、つまり、残りの位置のビットが普通の順序でソートされることである。これは、パンクチャのために設計される。

図9は、本出願の実施形態によるビット読み出し順序の概略図2である。図9に示されるように、符号化されたビットのビット長はNである。図9は、パンクチャの開始点、短縮の開始点、および繰り返しの開始点を示す。パンクチャに対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビット(パンクチャの開始点)から第NのビットまでのMビットを順に読み出すことである。短縮に対応するビット読み出し順序は、循環キャッシュにおいて第1のビット(短縮の開始点)から第MのビットまでのMビットを順に読み出すことである。繰り返しに対応するビット読み出し順序は、循環キャッシュの任意の位置から始まってMビットを循環キャッシュの普通の順序または逆の順序で循環的に順に読み出すことである。

当業者は、エンコーダによって最初に選択されたレートマッチング手法がパンクチャであるか、短縮であるか、または繰り返しであるかにかかわらずインターリーブ方法が同じであることを理解するであろう。インターリーブされたビットの順序、つまり、ビット記憶順序が、図8に示される。読み出しプロセスにおいて、最初に選択されたレートマッチング手法に対応するビット読み出し順序は、読み出しを実行するために上述のビット読み出し順序に従って選択される。

当業者は、図9に示される例において、第1の記憶順序が符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序が符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される場合、最初のN/2ビットの順序が図9に示される最後のN/2ビットの逆の順序に等しく、最後のN/2ビットの順序が図9に示される最初のN/2ビットの逆の順序に等しいことを理解するであろう。ビット記憶順序は、7、3、5、1、6、4、2、0である。読み出しが逆の順序で実行されるとき、読み出しによって得られる内容は、図9のものと同じである。

別の特定の例において、ビット記憶順序は、セグメント分けされたインターリーブによって実装される可能性がある。

図10は、本出願の実施形態によるビット記憶順序の概略図3である。図10に示されるように、第1の記憶順序は、普通の順序の第1のビットから第(N/8)のビットまでの記憶順序、第(N/8+1)のビットから第(3N/8)のビットまでの記憶順序が第(N/8+1)のビットから第(N/4)のビットまでと第(N/4+1)のビットから第(3N/8)のビットまでとの間でビット毎の線形インターリーブが実行された後に得られた順序であり、第(3N/8+1)のビットから第(N/2)のビットまでが普通の順序でソートされることである。第2の記憶順序は、第(N/2+1)のビットから第Nのビットまでがオフセットビット逆転後に得られた順序でソートされることである。オフセットビット逆転後に得られた順序は、最初のビットが1ではない普通の順序の系列からオフセット値を引き、オフセット系列に対してビット逆転を実行し、オフセット値を足すことによって得られる。図11は、本出願の実施形態によるオフセットビット逆転の概略図である。

この実施形態におけるレートマッチング手法のビット読み出し順序は、上述の実施形態における図9のビット読み出し順序と同様である。詳細は、本明細書の中でこの実施形態において再度説明されない。

第2の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブ処理がまず実行され、それから、ビット収集が実行され、インターリーブされたビットが循環キャッシュに記憶され、そして、ビット選択が実行される。この実施形態では、インターリーブプロセスにおいて、パンクチャビットまたは短縮ビットが、インターリーブされたビットの任意の位置に設定される可能性がある。インターリーブの効率を高めるために、インターリーブは、普通の順序または逆の順序で実行される可能性がある。ビット選択プロセスにおいて、パンクチャビットまたは短縮ビットは、スキップされるだけでよい。当業者は、この実装において、インターリーブの実装が代替的に使用されない可能性があり、その代わりに、記憶を普通の順序または逆の順序で実行する方法が実装のために使用される可能性があることを理解するであろう。

特に、第1のレートマッチング手法におけるパンクチャビットの連番が、第1のセットに記憶され、第2のレートマッチング手法における短縮ビットの連番が、第2のセットに記憶される。図12は、本出願の実施形態によるビット読み出し順序の概略図3である。図12に示されるように、読み出しプロセスにおいて、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第2のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを循環キャッシュの任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

第3の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブ処理がまず実行され、それから、ビット収集が実行され、インターリーブされたビットが循環キャッシュに記憶される。この実施形態では、インターリーブプロセスにおいて、パンクチャビットまたは短縮ビットが、インターリーブされたビットの任意の位置に設定される可能性がある。インターリーブの効率を高めるために、インターリーブは、普通の順序または逆の順序で実行される可能性がある。ビット収集プロセスにおいては、パンクチャビットまたは短縮ビットが削除され、記憶されたビットのいずれもパンクチャビットまたは短縮ビットを含まず、記憶されたビットが順に読み出される。パンクチャビットまたは短縮ビットが存在しない場合、削除動作は実行される必要がない。当業者は、この実装において、インターリーブの実装が代替的に使用されない可能性があり、その代わりに、記憶を普通の順序または逆の順序で実行する方法が実装のために使用される可能性があることを理解するであろう。

この場合、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット読み出し順序、すなわち、循環キャッシュ内の最初のビットから始まってMビットを普通の順序で読み出すか、または循環キャッシュ内の最後のビットから始まってMビットを逆の順序で読み出すことに対応し、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

当業者は、第2の実装および第3の実装において、第1のレートマッチング手法および第2のレートマッチング手法が上述の実施形態において説明されたように2つのビット記憶順序に対応する可能性があり、または同じ1つのビット記憶順序に対応する可能性があることを理解するであろう。特定の実装プロセスにおいては、異なるレートマッチング手法が、同じ1つのビット記憶順序を有し、異なるビット記憶順序が、異なるインターリーブ方法を使用することによって実装される可能性がある。ビット記憶順序は、以下のうちの少なくとも1つまたは以下の組合せを含む。
符号化されたビットが、降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、およびビット毎の線形インターリーブに対応する順序で循環キャッシュにおいてソートされる。

この実施形態において提供されるPolar符号のレートマッチングの方法によれば、エンコーダは、Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を実行し、レートマッチング手法は、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、符号化されたビットは、レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶され、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、同じビット記憶順序に対応し、したがって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、同じインターリーブの順序に対応し、1つのインターリーバが、3つのレートマッチング手法を実装するために使用されることが可能であり、それによって、ハードウェアの複雑性およびハードウェアによって占有される領域を削減し、エンコーダは、レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出し、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの少なくとも2つは、異なるビット読み出し順序に対応し、したがって、異なるレートマッチング手法に関して異なる出力が実装され、エンコーダが正しい出力系列をデコーダに出力することができることが保証される。

本出願の実施形態は、Polar符号のレートマッチングのための方法をさらに提供する。方法によれば、循環キャッシュにおける符号化されたビットの記憶順が、Polar符号の符号化の出力と循環キャッシュとの間にインターリーブプロセスを挿入することによって、レートマッチング手法に従って実装される可能性がある。

特に、パンクチャが使用される場合、インターリーブは実行されず、符号化されたビットが循環キャッシュに直接入力される。短縮が使用される場合、ビット逆転およびインターリーブが実行され、インターリーブされたビットが循環キャッシュに入力される。繰り返しが使用される場合、インターリーブが実行されず、符号化されたビットが循環キャッシュに直接入力される。言い換えると、3つのレートマッチング手法が、1つのインターリーバを使用することによってサポートされることが可能であり、それによって、ハードウェアの複雑性およびハードウェアの領域を削減する。

当業者は、デコーダにおけるパンクチャ、短縮、および繰り返しのための復号方法に関しては、上述の実施形態の3つのレートマッチング手法の説明の復号方法を参照されたいことを理解するであろう。

当業者は、上述の実施形態において提供される実装または例が本出願の実施形態を理解するために提供される実装であり、特定の実装プロセスにおいて組み合わされるか、参考として使用されるか、または独立して実装される可能性があることを理解するであろう。特定の実装は、本明細書の中でこの実施形態において特に限定されない。

以上は、主にエンコーダの観点で本出願の実施形態において提供されるソリューションを説明する。上述の機能を実装するために、エンコーダが機能を実行するための対応するハードウェア構造および/またはソフトウェアモジュールを含むことは、理解されるであろう。本出願の実施形態において開示される実施形態に記載の例のユニットおよびアルゴリズムのステップを参照すると、本出願の実施形態は、ハードウェアまたはハードウェアとコンピュータソフトウェアとの組合せによって実装される可能性がある。機能がハードウェアによって実行されるのかまたはハードウェアを駆動するコンピュータソフトウェアによって実行されるのかは、特定の用途、および技術的なソリューションの設計の制約条件に応じて決まる。当業者は、説明された機能をそれぞれの特定の用途のために実装するために異なる方法を用いる可能性があるが、実装は、本出願の実施形態の技術的なソリューションの範囲外であると考えられるべきでない。

実施形態は、Polar符号のレートマッチングのデバイスを提供し、レートマッチングのデバイスは、エンコーダとして使用される上述のネットワークデバイスである可能性があり、またはエンコーダとして使用される上述の端末である可能性がある。

図13は、本出願の実施形態によるPolar符号のレートマッチングのデバイスの概略的な構造図1である。図13に示されるように、デバイス1300は、
Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うように構成された符号化モジュール1301であって、レートマッチング手法が、第1のレートマッチング手法または第2のレートマッチング手法であり、Nが、正の整数である、符号化モジュール1301と、
レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに符号化されたビットを記憶するように構成されたストレージモジュール1302であって、第1のレートマッチング手法および第2のレートマッチング手法が、同じビット記憶順序に対応する、ストレージモジュール1302と、
レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すように構成された読み出しモジュール1303であって、第1のレートマッチング手法および第2のレートマッチング手法が、異なるビット読み出し順序に対応する、読み出しモジュール1303とを含む。

任意で、出力系列の長さは、目標符号長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

任意で、ストレージモジュール1302は、インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットに対するインターリーブ処理を、レートマッチング手法に対応するインターリーブ方法に従って実行することであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、実行することと、
インターリーブされたビットに対してビット収集を実行し、インターリーブされたビットを循環キャッシュに記憶することとを行うように特に構成される。

任意で、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、または第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

任意で、第1のレートマッチング手法によって示されるパンクチャビットまたは短縮ビットは、第1のセット内にあり、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

任意で、ストレージモジュール1302は、インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットに対するインターリーブ処理を、レートマッチング手法に対応するインターリーブ方法に従って実行することであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、実行することと、
インターリーブされたビットに対してビット収集を実行し、インターリーブされたビットを循環キャッシュに記憶することであって、インターリーブされたビットの中のパンクチャビットまたは短縮ビットがビット収集プロセスにおいて削除される、実行し、記憶することとを行うように特に構成される。

任意で、ストレージモジュール1302は、Polar符号化後に得られた符号化されたビットに対するビット収集をレートマッチング手法に対応するビット記憶順序に従って実行し、符号化されたビットを循環キャッシュに記憶するように特に構成され、Polar符号化後に得られた符号化されたビット内のパンクチャビットまたは短縮ビットは、ビット収集プロセスにおいて削除され、ビット記憶順序は、普通の順序または逆の順序で記憶を実行することである。

任意で、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

任意で、ビット記憶順序は、以下のうちの少なくとも1つまたは以下の組合せを含む。Polar符号化後に得られた符号化されたビットが、降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、およびビット毎の線形インターリーブに対応する順序で循環キャッシュにおいてソートされる。

任意で、インターリーブ方法は、行の量Rn、列の量Cn、および行-列インターリーブもしくは列-行インターリーブを示すために使用され、RnとCnとの両方は、2の整数乗であり、N=Rn x Cnであり、
インターリーブ方法が列-行インターリーブを示す場合、ビット記憶順序は、ビット逆転および列インターリーブの後に得られた符号化されたビットを行単位でソートすることであり、符号化されたビットの各行が、下位セグメントとして使用され、ビット逆転および列インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および列インターリーブの後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および列インターリーブの後に得られた符号化されたビットの任意の位置から始まって行単位で普通の順序もしくは逆の順序で循環的に順に読み出すことであるか、または
インターリーブ方法が行-列インターリーブを示す場合、ビット記憶順序は、ビット逆転および行インターリーブの後に得られた符号化されたビットを列単位でソートすることであり、符号化されたビットの各列が、下位セグメントとして使用され、ビット逆転および行インターリーブの後に得られた符号化されたビットは、Polar符号化後に得られた符号化されたビットに対してビット逆転および行インターリーブが実行された後に得られる符号化されたビットであり、
第1のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで、ビット逆転および行インターリーブの後に得られた符号化されたビットに対してビット逆転および列インターリーブが実行された後に各下位セグメントから1ビットを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを、ビット逆転および行インターリーブの後に得られた符号化されたビットの任意の位置から始まって列単位で普通の順序もしくは逆の順序で循環的に順に読み出すことである。

この実施形態において提供されるレートマッチングのデバイスは、図3に示された方法の実施形態を実行するように構成される。そのレートマッチングのデバイスの実装の原理および技術的な効果は、同様であり、詳細は、本明細書の中でこの実施形態において再度説明されない。

図14は、本出願の実施形態によるPolar符号のレートマッチングのデバイスの概略的な構造図2である。図14に示されるように、デバイス1400は、
Polar符号化後の符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を実行するように構成された符号化モジュール1401であって、レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが、正の整数である、符号化モジュール1401と、
Polar符号化後に得られた符号化されたビットをレートマッチング手法に対応するビット記憶順序に従って循環キャッシュに記憶するように構成されたストレージモジュール1402であって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法が、同じビット記憶順序に対応する、ストレージモジュール1402と、
レートマッチング後に得られた出力系列をレートマッチング手法に対応するビット読み出し順序に従って循環キャッシュから読み出すように構成された読み出しモジュール1403であって、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの少なくとも2つが、異なるビット読み出し順序に対応する、読み出しモジュール1403とを含む。

任意で、出力系列の長さは、目標符号長Mであり、Mは、整数であり、
第1のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第2のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも短く、
第3のレートマッチング手法に対応する目標符号長Mは、母符号長Nよりも長い。

任意で、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

任意で、ストレージモジュールは、インターリーブされたビットを得るために、符号化されたビットをレートマッチング手法に対応するインターリーブ方法に従ってインターリーブすることであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、インターリーブすることと、
インターリーブされたビットに対してビット収集をし、インターリーブされたビットを循環キャッシュに記憶することとを行うように特に構成される。

任意で、ビット記憶順序は、第1の記憶順序および第2の記憶順序を含み、第1の記憶順序は、第1のレートマッチング手法に従って予め構成され、第2の記憶順序は、第2のレートマッチング手法に従って予め構成されるか、
循環キャッシュにおける第1の記憶順序は、循環キャッシュにおける符号化されたビットの最初のN/2ビットの記憶順序であり、第2の記憶順序は、循環キャッシュにおける符号化されたビットの最後のN/2ビットの記憶順序であるか、または
第1の記憶順序は、循環キャッシュにおける符号化されたビットの最後のN/2ビットの記憶順序であり、第2の記憶順序は、循環キャッシュにおける符号化されたビットの最初のN/2ビットの記憶順序である。

任意で、第1の記憶順序は、以下、すなわち、降順、昇順、信頼性の降順、信頼性の昇順、ランダムな順序、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含み、
第2の記憶順序は、以下、すなわち、降順、昇順、ビット逆転後の降順、ビット逆転後の昇順、信頼性の降順、信頼性の昇順、ランダムな順序、オフセットビット逆転後の昇順、オフセットビット逆転後の降順、ビット毎の線形インターリーブに対応する順序、およびビット毎の線形インターリーブに対応する順序の逆の順序のうちの少なくとも1つまたは組合せを含む。

任意で、第1の記憶順序が循環キャッシュにおける符号化されたビットの最初のN/2ビットの記憶順序であり、第2の記憶順序がPolar符号化後に得られた符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用されるとき、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであるか、または
第1の記憶順序がPolar符号化後に得られた符号化されたビットの最後のN/2ビットの循環キャッシュにおける記憶順序を示すために使用され、第2の記憶順序がPolar符号化後に得られた符号化されたビットの最初のN/2ビットの循環キャッシュにおける記憶順序を示すために使用される場合、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第1のビットから第Mのビットまでを順に読み出すことであり、第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて第(N-M+1)のビットから第Nのビットまでを順に読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

任意で、第1のレートマッチング手法におけるパンクチャビットの連番が、第1のセット内にあり、第2のレートマッチング手法における短縮ビットの連番が、第2のセット内にあり、
第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第1のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第2のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュを普通の順序または逆の順序で順に読み出し、現在のビットに対応する連番が第2のセット内にあるとき、現在のビットをスキップし、最後のビットが読み出されるまで読み出しを続けることであり、
第3のレートマッチング手法に対応するビット読み出し順序は、Mビットが読み出されるまで循環キャッシュ内の符号化されたビットを任意の位置から始まって普通の順序または逆の順序で循環的に順に読み出すことである。

任意で、第1のレートマッチング手法および第2のレートマッチング手法は、同じビット読み出し順序に対応し、第1のレートマッチング手法および第3のレートマッチング手法は、異なるビット読み出し順序に対応する。

任意で、ストレージモジュール1402は、
インターリーブされたビットを得るために、Polar符号化後に得られた符号化されたビットに対するインターリーブ処理を、レートマッチング手法に対応するインターリーブ方法に従って実行することであって、ビット記憶順序が、インターリーブされたビットの順序と同じである、実行することと、
インターリーブされたビットに対してビット収集を実行し、インターリーブされたビットを循環キャッシュに記憶することであって、インターリーブされたビットの中のパンクチャビットまたは短縮ビットがビット収集プロセスにおいて削除される、実行し、記憶することとを行うように特に構成される。

任意で、ストレージモジュール1402は、
符号化されたビットに対するビット収集をレートマッチング手法に対応するビット記憶順序に従って実行し、符号化されたビットを循環キャッシュに記憶するように特に構成され、符号化されたビット内のパンクチャビットまたは短縮ビットは、ビット収集プロセスにおいて削除され、ビット記憶順序は、普通の順序または逆の順序で記憶を実行することである。

任意で、第1のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて最初のビットから最後のビットまでを普通の順序で読み出すこと、または循環キャッシュにおいて最後のビットから最初のビットまでを逆の順序で読み出すことであり、
第3のレートマッチング手法に対応するビット読み出し順序は、循環キャッシュにおいて任意の位置から始まって普通の順序または逆の順序でM個の符号化されたビットを循環的に順に読み出すことである。

この実施形態において提供されるレートマッチングのデバイスは、図7に示された方法の実施形態を実行するように構成される。そのレートマッチングのデバイスの実装の原理および技術的な効果は、同様であり、詳細は、本明細書の中でこの実施形態において再度説明されない。

図15は、本出願の実施形態によるPolar符号のレートマッチングのためのデバイスの概略的な構造図3である。レートマッチングデバイス1500は、上述のネットワークデバイスもしくは端末またはチップなどの通信デバイスである可能性がある。図15に示されるように、レートマッチングデバイス1500は、バス1501を汎用バスシステム構造として使用することによって実装される可能性がある。レートマッチングデバイス1500の特定の応用および全体的な設計の制約条件に応じて、バス1501は、任意の量の相互接続バスおよびブリッジを含む可能性がある。バス1501は、様々な回路を1つに接続する。これらの回路は、プロセッサ1502、ストレージ媒体1503、およびバスインターフェース1504を含む。任意で、レートマッチングデバイス1500は、バスインターフェース1504を使用することによってバス1501を通じてネットワークアダプタ1505などを接続する。ネットワークアダプタ1505は、ワイヤレス通信ネットワークの物理レイヤにおいて信号処理機能を実施し、アンテナ1507を使用することによって無線周波数信号の送信および受信を実施するように構成される。ユーザインターフェース1506は、キーボード、ディスプレイ、マウス、またはジョイスティックなどのユーザ端末に接続される可能性がある。バス1501は、タイミングソース、周辺デバイス、電圧調整器、および電力管理回路などのその他の回路にさらに接続される可能性がある。これらの回路は当技術分野においてよく知られており、したがって、詳細は説明されない。

代替的に、レートマッチングデバイス1500は、たとえば、広くチップと呼ばれる汎用処理システムとして構成される可能性がある。汎用処理システムは、プロセッサの機能を提供する1つまたは複数のマイクロプロセッサと、ストレージ媒体1503の少なくとも一部を提供する外部メモリとを含む。これらすべては、外部バスシステム構造を使用することによってその他のサポート回路に接続される。

代替的に、レートマッチングデバイス1500は、以下、すなわち、プロセッサ1502、バスインターフェース1504、およびユーザインターフェース1506を有する特定用途向け集積回路(Application-Specific Integrated Circuit、ASIC)、ならびに単一のチップに統合されたストレージ媒体1503の少なくとも一部を使用することによって実装される可能性がある。代替的に、レートマッチングデバイス1500は、以下、すなわち、本出願の実施形態全体を通じて説明された機能を実行することができる1つまたは複数のフィールドプログラマブルゲートアレイ(Field-Programmable Gate Array、FPGA)、プログラマブルロジックデバイス(programmable logic device、PLD)、コントローラ、状態機械、ゲート論理、ディスクリートハードウェア構成要素、任意のその他の適切な回路、または回路の任意の組合せを使用することによって実装される可能性がある。

プロセッサ1502は、バスの管理および(ストレージ媒体1503に記憶されたソフトウェアを実行することを含む)通常の処理の責任を負う。プロセッサ1502は、1つまたは複数の汎用プロセッサおよび/または専用プロセッサを使用することによって実装される可能性がある。プロセッサの例は、ソフトウェアを実行することができるマイクロプロセッサ、マイクロコントローラ、DSP、およびその他の回路を含む。ソフトウェアがソフトウェアと呼ばれるか、ファームウェアと呼ばれるか、ミドルウェアと呼ばれるか、マイクロコードと呼ばれるか、ハードウェア記述言語と呼ばれるか、またはその他の名前で呼ばれるかに関係なく、ソフトウェアは、概して、命令、データ、またはそれらの任意の組合せを表すものとして説明されるものとする。

下の図15に示されるように、ストレージ媒体1503は、プロセッサ1502と分離される。しかし、当業者は、ストレージ媒体1503またはストレージ媒体1503の任意の部分がレートマッチングデバイス1500の外に置かれる可能性があることを容易に理解することができる。たとえば、ストレージ媒体1503は、伝送路、データを使用することによって変調された搬送波、および/またはワイヤレスノードと分離されたコンピュータ製品を含む可能性がある。すべてのこれらの媒体は、バスインターフェース1504を使用することによってプロセッサ1502によりアクセスされ得る。代替的に、ストレージ媒体1503またはストレージ媒体1503の任意の部分は、プロセッサ1502に統合される可能性がある。たとえば、ストレージ媒体1503は、キャッシュおよび/または汎用レジスタである可能性がある。

プロセッサ1502は、上述の実施形態、たとえば、図2から図12に順番に対応する上述の実施形態を実行する可能性がある。プロセッサ1502の実行プロセスは、本明細書において詳細に説明されない。

当業者は、上述の符号化モジュール、ストレージモジュール、および読み出しモジュールがプロセッサとして実装される可能性があることを理解するであろう。

本出願の実施形態は、コンピュータプログラム製品をさらに提供する。コンピュータプログラム製品は、コンピュータプログラムコードを含む。コンピュータ上で実行されているとき、コンピュータプログラムコードは、コンピュータが上述の実施形態のPolar符号のレートマッチングの方法を実行することを可能にする。

本出願の実施形態は、メモリおよびプロセッサを含むチップを提供する。メモリは、コンピュータプログラムを記憶するように構成される。プロセッサは、プロセッサが上述の実施形態のPolar符号のレートマッチングの方法を実行するようにコンピュータプログラムをメモリから呼び出し、実行するように構成される。

01 ネットワークデバイス
02 端末
1300 デバイス
1301 符号化モジュール
1302 ストレージモジュール
1303 読み出しモジュール
1400 デバイス
1401 符号化モジュール
1402 ストレージモジュール
1403 読み出しモジュール
1500 レートマッチングデバイス
1501 バス
1502 プロセッサ
1503 ストレージ媒体
1504 バスインターフェース
1505 ネットワークアダプタ
1506 ユーザインターフェース
1507 アンテナ

チャネル符号化は、通信品質を保証するために、データ送信の信頼性を高めるために通信システムにおいて使用される。トルコのArikan教授によって提案されたPolar符号は、シャノン容量を達成することができると理論的に証明され、符号化および復号の複雑性が低い最初の種類の符号である。したがって、Polar符号は、5Gにおいて大きな発展および応用が見込まれており、3GPP(the 3^rd Generation Partnership Project、第3世代パートナーシッププロジェクト) RAN1(Radio Access Network)第87回会合において制御チャネルの符号化のために承認された。

符号化プロセスにおいて、エンコーダは、送信チャネル上でビットの繰り返し(repetition)、パンクチャ(puncturing)、または短縮(shortening)を使用することによってレートマッチングを実行する。しかし、従来技術の3つのレートマッチング手法のすべてが、それぞれのハードウェアを使用することによって実装される必要がある。3つのレートマッチング手法のすべてが適用されるとき、ハードウェアの3つの異なる組が、方法を実装するために必要とされる。その結果、ハードウェアの実装の複雑性が高く、大きな領域が占有される。

第1の実装においては、インターリーブされたビットを得るために、符号化されたビットに対してインターリーブがまず実行され、それから、ビット収集が実行され、インターリーブ後のインターリーブされたビットが循環キャッシュに記憶され、そして、ビット選択が実行される。インターリーブにおいては、2つの要因、すなわち、パンクチャおよび短縮がインターリーブのために考慮される必要がある。はっきり言えば、インターリーブは、パンクチャビットおよび短縮ビットを一緒に使用することによって決定される。最初のビットが、パンクチャビットとして設定され、最後のビットが、短縮ビットとして設定される。ビット選択の際には、パンクチャにおいて最後のMビットが読み出され、短縮において最初のMビットが読み出され、繰り返しにおいて任意の位置から始まって循環的にMビットが読み出される。

特に、この実施形態におけるビット記憶順序は、第1の記憶順序および第2の記憶順序を含み、第1のレートマッチング手法に対応する第1の記憶順序があらかじめ構成され、第2のレートマッチング手法に対応する第2の記憶順序があらかじめ構成される。第1のレートマッチング手法は、パンクチャである可能性があり、第2のレートマッチング手法は、短縮である可能性がある。

Claims (29)

1. Polar符号のレートマッチングのための方法であって、
   符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うステップであって、前記レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが正の整数である、ステップと、
   N個のインターリーブされたビットを得るために、前記符号化されたビットをインターリーブするステップと、
   前記N個のインターリーブされたビットをビット記憶順序に従って循環キャッシュに順に記憶するステップと、
   前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出すステップであって、Mが目標符号長であり、Mが整数であり、前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し開始位置に対応する、ステップと
   を含む方法。
2. 前記第1のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
   前記第2のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
   前記第3のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも長い、請求項1に記載の方法。
3. 前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し開始位置に対応することが、特に、
   前記第3のレートマッチング手法が繰り返しであり、かつ前記第1のレートマッチング手法または前記第2のレートマッチング手法がパンクチャであるとき、前記繰り返しに対応するビット読み出し開始位置が、前記パンクチャのレートマッチング手法に対応するビット読み出し開始位置と異なること
   である、請求項1または2に記載の方法。
4. 前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出す前記ステップが、特に、
   前記第1のレートマッチング手法または前記第2のレートマッチング手法がパンクチャであるとき、パンクチャに対応する前記ビット読み出し開始位置から始まってMビットを出力系列として順に読み出すステップであって、パンクチャに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの第(N-M+1)のビットである、ステップ
   を含む、請求項3に記載の方法。
5. 前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出す前記ステップが、特に、
   前記第3のレートマッチング手法が繰り返しであるとき、繰り返しに対応する前記ビット読み出し開始位置から始まってMビットを出力系列として順に読み出すステップであって、繰り返しに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの最初のビットである、ステップ
   を含む、請求項3に記載の方法。
6. 前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し開始位置に対応することが、特に、
   前記第1のレートマッチング手法がパンクチャであり、かつ前記第2のレートマッチング手法が短縮であるとき、前記パンクチャに対応するビット読み出し開始位置が、前記短縮に対応するビット読み出し開始位置と異なること
   を含む、請求項2に記載の方法。
7. 前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出す前記ステップが、特に、
   前記第1のレートマッチング手法がパンクチャであるとき、パンクチャに対応する前記ビット読み出し開始位置から始まってMビットを出力系列として順に読み出すステップであって、パンクチャに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの第(N-M+1)のビットである、ステップ
   を含む、請求項6に記載の方法。
8. 前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出す前記ステップが、特に、
   前記第1のレートマッチング手法が短縮であるとき、短縮に対応する前記ビット読み出し開始位置から始まってMビットを出力系列として順に読み出すステップであって、短縮に対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの最初のビットである、ステップ
   を含む、請求項6に記載の方法。
9. Polar符号のレートマッチングのためのデバイスであって、
   符号化されたビットを得るために、母符号長Nおよびレートマッチング手法に従ってPolar符号化を行うように構成された符号化モジュールであって、前記レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが正の整数である、符号化モジュールと、
   N個のインターリーブされたビットを得るために、前記符号化されたビットに対してインターリーブを行い、前記レートマッチング手法に対応するビット記憶順序に従って循環キャッシュに前記N個のインターリーブされたビットを順に記憶するように構成されたストレージモジュールと、
   前記レートマッチング手法に対応するビット読み出し順序に従って前記循環キャッシュから前記N個のインターリーブされたビットのうちのMビットを前記循環キャッシュからの出力系列として順に読み出すように構成された読み出しモジュールであって、Mが目標符号長であり、Mが整数であり、前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し順序に対応する、読み出しモジュールと
   を含むデバイス。
10. 前記第1のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
    前記第2のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
    前記第3のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも長い、請求項9に記載のデバイス。
11. 前記読み出しモジュールが、
    前記第1のレートマッチング手法または前記第2のレートマッチング手法がパンクチャであるとき、パンクチャに対応するビット読み出し開始位置から始まってMビットを出力系列として順に読み出すように特に構成され、パンクチャに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの第(N-M+1)のビットである、請求項11に記載のデバイス。
12. 前記読み出しモジュールが、
    前記第3のレートマッチング手法が繰り返しであるとき、繰り返しに対応するビット読み出し開始位置から始まってMビットを出力系列として順に読み出すように特に構成され、繰り返しに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの最初のビットである、請求項9または10に記載のデバイス。
13. 前記読み出しモジュールが、
    前記第1のレートマッチング手法がパンクチャであるとき、パンクチャに対応するビット読み出し開始位置から始まってMビットを出力系列として順に読み出すように特に構成され、パンクチャに対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの第(N-M+1)のビットである、請求項9または10に記載のデバイス。
14. 前記読み出しモジュールが、
    前記第1のレートマッチング手法が短縮であるとき、短縮に対応するビット読み出し開始位置から始まってMビットを出力系列として順に読み出すように特に構成され、短縮に対応する前記ビット読み出し開始位置が、前記循環キャッシュに記憶された前記N個のインターリーブされたビットのうちの最初のビットである、請求項9または10に記載のデバイス。
15. Polar符号のレートマッチングのためのデバイスであって、
    プログラムおよびプロセッサを記憶するように構成されたメモリと、
    前記メモリに記憶された前記プログラムを実行するように構成されたプロセッサと
    を含み、
    前記プロセッサは、前記プログラムが実行されるときに、請求項1から8のいずれか一項に記載の方法を実行するように構成される、デバイス。
16. 命令を含み、
    前記命令は、コンピュータ上で実行されているときに、前記コンピュータが請求項1から8のいずれか一項に記載の方法を実行することを可能にする、コンピュータ可読ストレージ媒体。
17. コンピュータプログラムコードを含み、
    前記コンピュータプログラムコートは、コンピュータ上で実行されているときに、前記コンピュータが請求項1から8のいずれか一項に記載の方法を実行することを可能にする、コンピュータプログラム。
18. コンピュータプログラムを記憶するように構成されたメモリと、
    プロセッサが請求項1から9のいずれか一項に記載の方法を実行するように、前記コンピュータプログラムを前記メモリから呼び出し、実行するように構成されたプロセッサと
    を含むチップ。
19. 符号化のためのデバイスであって、請求項1から8のいずれか一項に記載の方法を実行するデバイス。
20. Polar符号のレートデマッチングのための方法であって、
    符号化されたビット系列を受信するステップであって、前記符号化されたビット系列の長さがMであり、Mが正の整数である、ステップと、
    レートデマッチングされたビットを得るために、母符号長Nおよびレートマッチング手法に従って前記符号化されたビット系列をレートデマッチングするステップであって、前記レートマッチング手法が、第1のレートマッチング手法、第2のレートマッチング手法、および第3のレートマッチング手法のうちの1つであり、Nが正の整数であり、前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し開始位置に対応する、ステップと、
    復号されたビットを得るために、母符号長Nに従って前記レートデマッチングされたビットを復号するステップと
    を含む方法。
21. 前記第1のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
    前記第2のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも短く、
    前記第3のレートマッチング手法に対応する目標符号長Mが、前記母符号長Nよりも長い、請求項20に記載の方法。
22. 前記第1のレートマッチング手法、前記第2のレートマッチング手法、および前記第3のレートマッチング手法のうちの少なくとも2つが異なるビット読み出し開始位置に対応することが、特に、
    前記第3のレートマッチング手法が繰り返しであり、かつ前記第1のレートマッチング手法または前記第2のレートマッチング手法がパンクチャであるとき、前記繰り返しに対応するビット読み出し開始位置が、前記パンクチャのレートマッチング手法に対応するビット読み出し開始位置と異なること
    である、請求項20または21に記載の方法。
23. レートデマッチングされたビットを得るために、母符号長Nおよびレートマッチング手法に従って前記符号化されたビット系列をレートデマッチングする前記ステップが、特に、
    前記第1のレートマッチング手法または前記第2のレートマッチング手法がパンクチャであるとき、予め決められたパンクチャ位置に対応する1つまたは複数のビットを未知のビットとして設定するステップであって、対応する対数尤度比が0に設定される、ステップと、
    レートデマッチングされたビットを得るために、非パンクチャ位置の受信されたLLRと一緒に前記母符号長を復元するステップと
    を含む、請求項20から22のいずれか一項に記載の方法。
24. レートデマッチングされたビットを得るために、母符号長Nおよびレートマッチング手法に従って前記符号化されたビット系列をレートデマッチングする前記ステップが、特に、
    前記第1のレートマッチング手法または前記第2のレートマッチング手法が短縮であるとき、予め決められたパンクチャ位置に対応する1つまたは複数のビットを既知のビットとして設定し、対応する対数尤度比を無限大になるように設定するステップと、
    レートデマッチングされたビットを得るために、非短縮位置の受信されたLLRと一緒に前記母符号長を復元するステップと
    を含む、請求項20から22のいずれか一項に記載の方法。
25. Polar符号のレートマッチングのためのデバイスであって、
    プログラムおよびプロセッサを記憶するように構成されたメモリと、
    前記メモリに記憶された前記プログラムを実行するように構成されたプロセッサと
    を含み、
    前記プロセッサは、前記プログラムが実行されるときに、請求項20から24のいずれか一項に記載の方法を実行するように構成される、デバイス。
26. 命令を含み、
    前記命令は、コンピュータ上で実行されているときに、前記コンピュータが請求項20から24のいずれか一項に記載の方法を実行することを可能にする、コンピュータ可読ストレージ媒体。
27. コンピュータプログラムコードを含み、
    前記コンピュータプログラムコードは、コンピュータ上で実行されているときに、前記コンピュータが請求項20から24のいずれか一項に記載の方法を実行することを可能にする、コンピュータプログラム。
28. コンピュータプログラムを記憶するように構成されたメモリと、
    プロセッサが請求項20から24のいずれか一項に記載の方法を実行するように、前記コンピュータプログラムを前記メモリから呼び出し、実行するように構成されたプロセッサと
    を含むチップ。
29. 符号化のためのデバイスであって、請求項20から24のいずれか一項に記載の方法を実行するデバイス。