BR112019019980A2

BR112019019980A2 - método e dispositivo de correspondência do código polar

Info

Publication number: BR112019019980A2
Application number: BR112019019980A
Authority: BR
Inventors: Xu Chen; Zhang Gongzheng; Zhang Huazi; Huang Lingchen; Li Rong
Original assignee: Huawei Tech Co Ltd
Priority date: 2017-03-24
Filing date: 2018-03-22
Publication date: 2020-04-28
Also published as: US10341052B2; CN117713996A; CN108809513B; US20190280814A1; CN108683477B; EP3457607A1; EP3457607B1; JP7128201B2; US10999005B2; JP2020516151A; CN108631919A; US10666389B2; CN108683477A; US20200351015A1; EP3457607A4; CN108809513A; US20190116002A1; CN108631919B; WO2018171652A1

Abstract

as incorporações do aplicativo fornecem um método e dispositivo para a correspondência da taxa de código polar. o método inclui: codificação polar de acordo com um comprimento de código mãe n e uma forma de correspondência de taxa, para obter bits codificados após a codificação polar, em que a forma de correspondência de taxa é uma forma de correspondência de primeira taxa ou uma forma de correspondência de segunda taxa, e n é um número inteiro positivo; armazenamento, numa cache cíclica de acordo com uma ordem de armazenamento de bits correspondente à forma de correspondência de taxa, dos bits codificados, em que a forma de correspondência de primeira taxa e a forma de correspondência de segunda taxa são correspondentes a uma mesma ordem de armazenamento de bits; e leitura, a partir do cache cíclico de acordo com uma ordem de leitura de bits correspondente à forma de correspondência de taxas, uma sequência de saída obtida após a correspondência de taxas, em que a forma de correspondência de primeira taxa e a forma de correspondência de segunda taxa correspondem a diferentes ordens de leitura de bits. de acordo com as incorporações, a complexidade da ferragem e uma área ocupada pela ferragem podem ser reduzidas.

Description

UM MÉTODO E DISPOSITIVO DE COMUNICAÇÃO PARA CASAMENTO DE TAXA DE CÓDIGO POLAR, UMA MÍDIA DE ARMAZENAMENTO LEGÍVEL POR COMPUTADOR E UM CHIP

CAMPO TÉCNICO [001] Modalidades deste pedido dizem respeito a tecnologias de codificação e decodificação, e em particular a um método e dispositivo para casamento de taxa de código polar.

ANTECEDENTES [002] Codificação de canal é usada em sistemas de comunicação para melhorar confiabilidade de transmissão de dados, a fim de assegurar qualidade de comunicação. Códigos polares, propostos pelo Professor Arikan da Turquia, são o primeiro tipo de códigos que teoricamente são comprovados como sendo capazes de alcançar a capacidade de Shannon e tendo baixa complexidade de codificação e decodificação. Portanto, os códigos polares têm uma grande perspectiva de desenvolvimento e aplicação em 5G, e foram aceitos para codificação de canal de controle no 3GPP (the 3^rdGeneration Partnership Project, 3^rd Generation Partnership Project) RAN 1 (nome completo em inglês de RAN: Radio Access Network) na reunião #87.

[003] Em um processo de codificação, um codificador executa casamento de taxa ao usar repetição de bit (repetition), perfuração ou encurtamento (shortening) em um canal de transmissão. Entretanto, todos os três modos de casamento de taxa na técnica anterior precisam ser implementados ao usar respectivo hardware. Quando todos os três modos de casamento de taxa são aplicados, três conjuntos diferentes de hardware são exigidos para

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2/81 implementar os modos. Consequentemente, complexidade de implementação de hardware é alta, e uma área grande é ocupada.

SUMÁRIO [004] Modalidades do presente pedido fornecem um método e dispositivo de casamento de taxa de código polar, a fim de reduzir complexidade de hardware e uma área ocupada por hardware.

[005] De acordo com um primeiro aspecto, modalidades deste pedido fornecem método para um casamento de taxa de código polar, incluindo:

codificação polar, de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados, em que o modo de casamento de taxa é um primeiro modo de casamento de taxa ou um segundo modo de casamento de taxa, e N é um número inteiro positivo;

armazenar, em um cache ciclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados obtidos após a codificação polar, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e ler, no cache ciclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saida, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

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3/81 [006] Porque os modos de casamento de taxa diferentes correspondem à mesma ordem de armazenamento de bits, para garantir que sequências de saída corretas podem ser produzidas de acordo com os modos de casamento de taxa diferentes após casamento de taxa, os modos de casamento de taxa diferentes correspondem a ordens de leitura de bits diferentes, isto é, a ordens de seleção de bits diferentes.

[007] Em um projeto possível, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

um comprimento	de	código	alvo	M	correspondendo	ao
primeiro modo de	casamento	de taxa	é menor que	o
comprimento de código de	origem	N; e
um comprimento	de	código	alvo	M	correspondendo	ao

segundo modo de casamento de taxa é maior que o comprimento de código de origem N.

[008] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados após a codificação polar compreendem especificamente:

intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados obtidos após a codificação polar, para obter bits intercalados, em que a ordem de armazenamento de bits dos bits codificados é a mesma ordem dos bits intercalados; e coletar os bits intercalados, e armazenar os bits intercalados no cache cíclico.

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4/81 [00 9] Ao usar o modo de intercalação, um bit de perfuração ou um bit de encurtamento pode ser estabelecido em uma localização predefinida, para facilitar leitura pelo codificador.

[010] Em um projeto possível, em que uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico; ou uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico;

uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização do cache cíclico para um M-ésimo bit no cache cíclico em ordem natural ou em ordem inversa.

[011] Em um projeto possível, um bit de perfuração ou um bit de encurtamento indicado pelo primeiro modo de casamento de taxa está em um primeiro conjunto, e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é:

ler sequencialmente os bits codificados no cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização do cache cíclico

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5/81 para um M-ésimo bit no cache cíclico em ordem natural ou em ordem inversa.

[012] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados obtidos após a codificação polar compreendem especificamente:

intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados, para obter bits intercalados, onde a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa é a mesma ordem dos bits intercalados; e coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico, em que um ou mais bits são eliminados dos bits intercalados por meio de perfuração na coleta de bits ou em que um ou mais bits são eliminados dos bits intercalados por meio de encurtamento na coleta de bits .

[013] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados obtidos após a codificação polar compreendem especificamente:

coleta de bits, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, nos bits codificados, e armazenar os bits codificados no cache cíclico, em que um ou mais bits são eliminados dos bits codificados por meio de perfuração na coleta de bits ou um ou mais bits são eliminados dos bits codificados por meio de encurtamento nos bits codificados na coleta de bits, a

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6/81 ordem de armazenamento de bits correspondendo ao modo de casamento de taxa é ordem natural ou ordem inversa, e intercalador não é exigido para implementação, reduzindo desse modo configurações de hardware e complexidade de hardware.

[014] Em um projeto possível, em que a ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler, em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits iniciando de qualquer localização no cache cíclico em ordem natural ou em ordem inversa.

[015] Em um projeto possível, em que a ordem de armazenamento de bits compreende pelo menos uma ou uma combinação do seguinte:

os bits codificados são classificados no cache cíclico em ordem decrescente, em ordem crescente, em ordem decrescente após reversão de bits, em ordem crescente após reversão de bits, em ordem decrescente de confiabilidade, em ordem crescente de confiabilidade, em ordem aleatória, em ordem crescente após reversão de bits de deslocamento, em ordem decrescente após reversão de bits de deslocamento ou em uma ordem correspondendo à intercalação linear de bit a bit.

[016] Em	um projeto	possível, em	que o modo	de
intercalação	é usado para	indicar uma	quantidade Rn	de
linhas, uma	quantidade Cn	de colunas,	e intercalação	de

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7/81 linha-coluna ou intercalação de coluna-linha, onde tanto Rn quanto Cn são potências inteiras de 2, e N = Rn x Cn; e quando o modo de intercalação é a intercalação de coluna-linha, a ordem de armazenamento de bits é classificar, por linha, bits codificados obtidos após reversão de bits e intercalação de colunas, onde cada linha dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de colunas são bits codificados que são obtidos após reversão de bits e intercalação de colunas; e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de colunas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, em ordem natural ou em ordem inversa por linha e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de colunas, os bits codificados no cache ciclico até que M bits sejam lidos; ou quando o modo de intercalação é a intercalação de linha-coluna, a ordem de armazenamento de bits é classificar, por coluna, bits codificados obtidos após reversão de bits e intercalação de linhas, onde cada coluna dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de linhas são bits codificados que são obtidos após reversão

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8/81 de bits e intercalação de linhas serem executadas nos bits codificados obtidos após a codificação polar; e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de linhas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, em ordem natural ou em ordem inversa por coluna e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de linhas, os bits codificados no cache ciclico até que M bits sejam lidos.

[017] Um segundo aspecto das modalidades deste pedido fornece um método para casamento de taxa de código polar, compreendendo:

codificação polar, de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa, e N é um número inteiro positivo;

armazenar, em um cache ciclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados, em que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão

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9/81 correspondendo a uma mesma ordem de armazenamento de bits; e ler, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saída obtida após casamento de taxa, onde pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[018] Porque os modos de casamento de taxa diferentes correspondem à mesma ordem de armazenamento de bits, para garantir que sequências de saída corretas podem ser produzidas de acordo com os modos de casamento de taxa diferentes após casamento de taxa, os modos de casamento de taxa diferentes correspondem a ordens de leitura de bits diferentes, isto é, a ordens de seleção de bits diferentes.

[019] Em um projeto possível, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

um comprimento	de	código	alvo	M	correspondendo	ao
primeiro modo de	casamento	de taxa	é menor que	o
comprimento de código de	origem	N;
um comprimento	de	código	alvo	M	correspondendo	ao

segundo modo de casamento de taxa é menor que o comprimento

de código de origem N; e	M	correspondendo	ao
um comprimento de código	alvo
terceiro modo de casamento	de taxa	é maior	que	o
comprimento de código de origem	N.
[020] Em um projeto possível	, em	que	o primeiro	modo	de

casamento de taxa, o segundo modo de casamento de taxa e o

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10/81 terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[021] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados após a codificação polar compreendem especificamente:

[022] Em um projeto possível, em que a ordem de armazenamento de bits compreende: uma primeira ordem de armazenamento e uma segunda ordem de armazenamento, onde o primeiro modo de casamento de taxa é usado para indicar a primeira ordem de armazenamento antecipadamente, e o segundo modo de casamento de taxa é usado para indicar a segunda ordem de armazenamento antecipadamente; e em que a primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 últimos bits dos bits codificados; ou em que a primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de

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11/81

N/2 últimos bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache ciclico, de N/2 primeiros bits dos bits codificados.

[023] Em um projeto possível, em que a primeira ordem de armazenamento compreende pelo menos uma ou uma combinação do seguinte:

uma ordem decrescente, uma ordem crescente, uma ordem decrescente de confiabilidade, uma ordem crescente de confiabilidade, uma ordem aleatória, uma ordem correspondendo à intercalação linear de bit a bit e uma ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit; e em que a segunda ordem de armazenamento compreende pelo menos uma ou uma combinação do seguinte:

uma ordem decrescente, uma ordem crescente, uma ordem decrescente após reversão de bits, uma ordem crescente após reversão de bits, uma ordem decrescente de confiabilidade, uma ordem crescente de confiabilidade, uma ordem aleatória, uma ordem crescente após reversão de bits de deslocamento, uma ordem decrescente após reversão de bits de deslocamento, uma ordem correspondendo à intercalação linear de bit a bit e uma ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit.

[024] Em um projeto possível, quando a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados, uma

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12/81 ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente de um primeiro bit para um Mésimo bit no cache cíclico; ou quando a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados obtidos após a codificação polar, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[025] Em um projeto possível, um número de sequência de um bit de perfuração no primeiro modo de casamento de taxa está em um primeiro conjunto, e um número de sequência de um bit de encurtamento no segundo modo de casamento de taxa está em um segundo conjunto;

uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é:

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13/81 ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido;

uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no segundo conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[026] Em um projeto possível, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de leitura de bits, e em que o primeiro modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[027] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados compreendem:

intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados, para obter bits intercalados, em que a ordem

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14/81 de armazenamento de bits é a mesma ordem dos bits intercalados; e coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache ciclico, em que um ou mais bits são eliminados dos bits intercalados por meio de perfuração na coleta de bits ou em que um ou mais bits são eliminados dos bits intercalados por meio de encurtamento na coleta de bits .

[028] Em um projeto possível, em que armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados compreendem:

coleta de bits, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, nos bits codificados, e armazenar os bits codificados no cache cíclico, em que um ou mais bits são eliminados dos bits codificados por meio de perfuração na coleta de bits ou um ou mais bits são eliminados dos bits codificados por meio de encurtamento nos bits codificados na coleta de bits, a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa é ordem natural ou ordem inversa.

[029] Em um projeto possível, em que a ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler, em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits, iniciando de qualquer localização no cache cíclico em ordem natural ou em ordem inversa.

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15/81 [030] Um terceiro aspecto das modalidades deste pedido fornece um dispositivo para casamento de taxa de código polar, incluindo:

um módulo de codificação, configurado para executar codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa para obter bits codificados, em que o modo de casamento de taxa é um primeiro modo de casamento de taxa ou um segundo modo de casamento de taxa, e N é um número inteiro positivo;

um módulo de armazenamento, configurado para armazenar, em um cache ciclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados obtidos após a codificação polar, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e um módulo de leitura, configurado para ler, no cache ciclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saida, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[031] Em um projeto possível, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

um comprimento de código alvo M correspondendo ao primeiro modo de casamento de taxa é menor que o comprimento de código de origem N; e

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16/81 um comprimento de código alvo M correspondendo ao segundo modo de casamento de taxa é maior que o comprimento de código de origem N.

[032] Em um projeto possível, em que o módulo de armazenamento é configurado para intercalação de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados obtidos após a codificação polar, para obter bits intercalados, em que a ordem de armazenamento de bits dos bits codificados é a mesma ordem dos bits intercalados; e

coletar	os bits intercalados, e	armazenar	os bits
intercalados	no cache cíclico.
[033]	Em	um projeto possível, em	que uma	ordem	de
leitura	de	bits	correspondendo ao	primeiro	modo	de
casamento	de	taxa é	ler sequencialmente	de um (N-M+l)-ésimo
bit para	um	N-ésimo	bit no cache cíclico; ou uma	ordem	de
leitura	de	bits	correspondendo ao	primeiro	modo	de
casamento	de	taxa é	ler sequencialmente	de um primeiro	bit
para um M	-ésimo bit	no cache cíclico;

[034] Em um projeto possível, um bit de perfuração ou um bit de encurtamento indicado pelo primeiro modo de casamento de taxa está em um primeiro conjunto, e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é:

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17/81 ler sequencialmente os bits codificados no cache ciclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, iniciando de qualquer localização do cache ciclico para um M-ésimo bit no cache ciclico em ordem natural ou em ordem inversa.

[035] Em um projeto possível, o módulo de armazenamento é configurado especificamente para:

[036] Em um projeto possível, em que o módulo de armazenamento é configurado especificamente para: coleta de bits, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, nos bits codificados, e armazenar os bits codificados no cache cíclico, em que um ou mais bits são eliminados dos bits codificados por meio de perfuração na coleta de bits ou um

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18/81 ou mais bits são eliminados dos bits codificados por meio de encurtamento nos bits codificados na coleta de bits, a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa é ordem natural ou ordem inversa.

[037] Em um projeto possível, em que a ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler, em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits iniciando de qualquer localização no cache cíclico em ordem natural ou em ordem inversa.

[038] Em um projeto possível, em que a ordem de armazenamento de bits compreende pelo menos uma ou uma combinação do seguinte:

[039] Em um projeto possível, em que o modo de intercalação é usado para indicar uma quantidade Rn de linhas, uma quantidade Cn de colunas, e intercalação de linha-coluna ou intercalação de coluna-linha, onde tanto Rn quanto Cn são potências inteiras de 2, e N = Rn x Cn; e

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19/81 quando o modo de intercalação é a intercalação de coluna-linha, a ordem de armazenamento de bits é classificar, por linha, bits codificados obtidos após reversão de bits e intercalação de colunas, onde cada linha dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de colunas são bits codificados que são obtidos após reversão de bits e intercalação de colunas;

uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de colunas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, em ordem natural ou em ordem inversa por linha e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de colunas, os bits codificados no cache cíclico até que M bits sejam lidos; ou quando o modo de intercalação é a intercalação de linha-coluna, a ordem de armazenamento de bits é classificar, por coluna, bits codificados obtidos após reversão de bits e intercalação de linhas, onde cada coluna dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de linhas são bits codificados que são obtidos após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após a codificação polar; e

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20/81 uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de linhas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, em ordem natural ou em ordem inversa por coluna e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de linhas, os bits codificados no cache cíclico até que M bits sejam lidos.

[040] Um quarto aspecto das modalidades deste pedido fornece um dispositivo para casamento de taxa de código polar, incluindo:

um módulo de codificação, configurado para executar codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa, e N é um número inteiro positivo;

um módulo de armazenamento, configurado para armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados, em que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e

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21/81 um módulo de leitura, configurado para ler, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saída obtida após casamento de taxa, onde pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[041] Em um projeto possível, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

segundo modo de casamento de taxa é menor que o comprimento

de código de origem N; e	M	correspondendo	ao
um comprimento de código	alvo
terceiro modo de casamento	de taxa	é maior	que	o
comprimento de código de origem	N.
[042] Em um projeto possível	, em	que	o primeiro	modo	de

casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[043] Em um projeto possível, em que o módulo de armazenamento é configurado especificamente para:

intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados obtidos após a codificação polar, para obter bits intercalados, em que a ordem de armazenamento de bits

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22/81 dos bits codificados é a mesma ordem dos bits intercalados; e coletar os bits intercalados, e armazenar os bits intercalados no cache ciclico.

[044] Em um projeto possível, em que a ordem de armazenamento de bits compreende: uma primeira ordem de armazenamento e uma segunda ordem de armazenamento, onde o primeiro modo de casamento de taxa é usado para indicar a primeira ordem de armazenamento antecipadamente, e o segundo modo de casamento de taxa é usado para indicar a segunda ordem de armazenamento antecipadamente; e em que a primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 últimos bits dos bits codificados; ou em que a primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 últimos bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 primeiros bits dos bits codificados.

[045] Em um projeto possível, em que a primeira ordem de armazenamento compreende pelo menos uma ou uma combinação do seguinte:

uma ordem decrescente, uma ordem crescente, uma ordem decrescente de confiabilidade, uma ordem crescente de confiabilidade, uma ordem aleatória, uma ordem correspondendo à intercalação linear de bit a bit e uma

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23/81 ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit; e em que a segunda ordem de armazenamento compreende pelo menos uma ou uma combinação do seguinte:

[046] Em um projeto possível, quando a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente de um primeiro bit para um Mésimo bit no cache cíclico; ou quando a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados obtidos após a codificação polar, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache

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24/81 cíclico, dos N/2 primeiros bits dos bits codificados, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[047] Em um projeto possível, um número de sequência de um bit de perfuração no primeiro modo de casamento de taxa está em um primeiro conjunto, e um número de sequência de um bit de encurtamento no segundo modo de casamento de taxa está em um segundo conjunto;

ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido;

uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no segundo conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e

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25/81 uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[048] Em um projeto possível, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de leitura de bits, e em que o primeiro modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[049] Em um projeto possível, em que o módulo de armazenamento é configurado especificamente para:

intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados, para obter bits intercalados, em que a ordem de armazenamento de bits é a mesma ordem dos bits intercalados; e coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico, em que um ou mais bits são eliminados dos bits intercalados por meio de perfuração na coleta de bits ou em que um ou mais bits são eliminados dos bits intercalados por meio de encurtamento na coleta de bits .

[050] Em um projeto possível, em que o módulo de armazenamento é configurado especificamente para:

coleta de bits, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, nos bits codificados, e armazenar os bits codificados no cache cíclico, em que um ou mais bits são eliminados dos bits

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26/81 codificados por meio de perfuração na coleta de bits ou um ou mais bits são eliminados dos bits codificados por meio de encurtamento nos bits codificados na coleta de bits, a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa é ordem natural ou ordem inversa.

[051] Em um projeto possível, em que a ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler, em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits, iniciando de qualquer localização no cache cíclico em ordem natural ou em ordem inversa.

[052] Um quinto aspecto das modalidades deste pedido fornece um dispositivo para casamento de taxa de código polar, incluindo uma memória e um processador. A memória é configurada para armazenar um programa. O processador é configurado para executar o programa armazenado na memória. Quando o programa é executado, o processador é configurado para executar o método de acordo com qualquer um de o primeiro aspecto e várias implementações do primeiro aspecto, ou o processador é configurado para executar o método de acordo com qualquer um de o segundo aspecto e várias implementações do segundo aspecto.

[053] Um sexto aspecto das modalidades deste pedido fornece uma mídia de armazenamento legível por computador, incluindo uma instrução. Ao ser executada em um computador, a instrução capacita o computador para executar o método de acordo com qualquer um de o primeiro aspecto e várias

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27/81 implementações do primeiro aspecto, ou capacita o computador para executar o método de acordo com qualquer um de o segundo aspecto e várias implementações do segundo aspecto.

[054] Um sétimo aspecto das modalidades deste pedido fornece um produto de programa de computador. O produto de programa de computador inclui código de programa de computador. Ao ser executado em um computador, o código de programa de computador capacita o computador para executar o método de acordo com qualquer um de o primeiro aspecto e várias implementações do primeiro aspecto, ou capacita o computador para executar o método de acordo com qualquer um de o segundo aspecto e várias implementações do segundo aspecto.

[055] Um oitavo aspecto das modalidades deste pedido fornece um chip, incluindo uma memória e um processador. A memória é configurada para armazenar um programa de computador. O processador é configurado para chamar, da memória, e executar o programa de computador, de maneira que o processador executa o método de acordo com qualquer um de o primeiro aspecto e várias implementações do primeiro aspecto, ou o processador executa o método de acordo com qualquer um de o segundo aspecto e várias implementações do segundo aspecto.

[056] As modalidades deste pedido fornecem método e dispositivo para o casamento de taxa de código polar. De acordo com o método, a codificação polar é executada de acordo com o comprimento de código de origem N e o modo de casamento de taxa, para obter os bits codificados após a codificação polar, onde o modo de casamento de taxa é o

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28/81 primeiro modo de casamento de taxa ou o segundo modode casamento de taxa; os bits codificados são armazenadosno cache ciclico de acordo com a ordem de armazenamentode bits correspondendo ao modo de casamento de taxa, em que o primeiro modo de casamento de taxa e o segundo modode casamento de taxa estão correspondendo à mesma ordem de armazenamento de bits, de maneira que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo ao mesmo modo de intercalação, e um intercalador pode ser usado para implementar os dois modos de casamento de taxa, ou quando armazenamento é executado em ordem natural ou em ordem inversa, o armazenamento pode ser executado diretamente sem um intercalador, reduzindo desse modo a complexidade de hardware e a área ocupada pelo hardware; e a sequência de saída obtida após casamento de taxa é lida no cache cíclico de acordo com a ordem de leitura de bits correspondendo ao modo de casamento de taxa, onde o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes, de maneira que saídas diferentes são implementadas para modos de casamento de taxa diferentes, e é assegurado que o codificador pode enviar uma sequência de saída correta para um decodificador.

DESCRIÇÃO RESUMIDA DOS DESENHOS [057] A Figura 1 mostra uma arquitetura de rede que pode ser aplicável a uma modalidade deste pedido;

A Figura 2 é um fluxograma de processamento de casamento de taxa de código polar de acordo com uma modalidade deste pedido;

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29/81

A Figura 3 é um fluxograma esquemático de um método de casamento de taxa de código polar de acordo com uma modalidade deste pedido;

A Figura 4 é um diagrama esquemático 1 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido;

A Figura 5 é um diagrama esquemático 1 de uma ordem de leitura de bits de acordo com uma modalidade deste pedido;

A Figura 6 é um diagrama esquemático de intercalação de linha-coluna de bits codificados de acordo com uma modalidade deste pedido;

A Figura 7 é um fluxograma esquemático de um método de casamento de taxa de código polar de acordo com uma modalidade deste pedido;

A Figura 8 é um diagrama esquemático 2 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido;

A Figura 9 é um diagrama esquemático 2 de uma ordem de leitura de bits de acordo com uma modalidade deste pedido;

A Figura 10 é um diagrama esquemático 3 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido;

A Figura 11 é um diagrama esquemático de reversão de bits de deslocamento de acordo com uma modalidade deste pedido;

A Figura 12 é um diagrama esquemático 3 de uma ordem de leitura de bits de acordo com uma modalidade deste pedido;

A Figura 13 é um diagrama estrutural esquemático 1 de um dispositivo de casamento de taxa de código polar de acordo com uma modalidade deste pedido;

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30/81

A Figura 14 é um diagrama estrutural esquemático 2 de um dispositivo de casamento de taxa de código polar de acordo com uma modalidade deste pedido; e

A Figura 15 é um diagrama estrutural esquemático 3 de um dispositivo de casamento de taxa de código polar de acordo com uma modalidade deste pedido.

DESCRIÇÃO DE MODALIDADES [058] Uma arquitetura de rede e um cenário de serviços que são descritos nas modalidades deste pedido são apresentados para ilustrar soluções técnicas das modalidades deste pedido mais claramente, e não constituem limitação nas soluções técnicas fornecidas nas modalidades deste pedido. Uma pessoa de conhecimento comum na técnica pode entender que, com evolução da arquitetura de rede e surgimento de novos cenários de serviços, as soluções técnicas fornecidas nas modalidades deste pedido também são aplicáveis para problemas técnicos similares.

[059] As modalidades deste pedido podem ser aplicadas para um cenário no qual codificação polar (polar) é executada em bits de informação, e podem ser aplicadas para Wi-Fi, 4G, 5G e um futuro sistema de comunicações. A Figura 1 mostra uma arquitetura de rede que pode ser aplicável para uma modalidade deste pedido. Tal como mostrado na Figura 1, a arquitetura de rede fornecida nesta modalidade inclui um dispositivo de rede 01 e um terminal 02. O terminal nesta modalidade deste pedido pode incluir vários dispositivos com uma função de comunicação sem fio, tais como dispositivos portáteis, dispositivos em veiculos, dispositivos usáveis, dispositivos de computação, outros dispositivos de processamento conectados a modem sem fios,

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31/81 e dispositivos terminais (terminal device), estações móveis (Mobile Station, MS) e outros mais que existem em várias formas. 0 dispositivo de rede nesta modalidade deste pedido é um dispositivo que é implementado em uma rede de acesso de rádio e que é configurado para fornecer uma função de comunicação sem fio para o terminal. Nesta modalidade, o dispositivo de rede pode ser, por exemplo, a estação base mostrada na Figura 1, e a estação base pode incluir macroestações base, microestações base, estações de retransmissão, pontos de acesso e outros mais que existem em várias formas. Uma pessoa versada na técnica pode entender que um método fornecido nas modalidades deste pedido também pode ser aplicado para outro dispositivo de rede que exige codificação, e o dispositivo de rede não está limitado à estação base nesta modalidade.

[060] Em uma aplicação real, um codificador precisa executar casamento de taxa após codificação, para implementar um código polar de qualquer comprimento de código ao usar o casamento de taxa, e um decodificador precisa executar descasamento de taxa e decodificação. Quando o dispositivo de rede é o codificador, o terminal correspondente é o decodificador; ou quando o codificador é o terminal, o decodificador correspondente é o dispositivo de rede.

[061] Para facilidade de entendimento, o exposto a seguir descreve primeiro um comprimento de código alvo e um comprimento de código de origem em um processo de codificação polar.

[062] O comprimento de código alvo M é determinado de acordo com pelo menos um de uma quantidade K de bits de

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32/81 informação, uma taxa de bits R, um recurso alocado e qualidade de canal. Por exemplo, M = INTÇK/IV), onde INT (·) indica arredondamento. 0 comprimento de código alvo M é um comprimento de uma sequência de saída obtida após casamento

de	taxa. Nesta modalidade, um modo	específico de	determinar
o	comprimento de código	alvo	M	não está	limitado
particularmente.
	[063] 0 comprimento de	código	de	origem N	pode ser

determinado de acordo com o comprimento de código alvo M. Por exemplo, N = min (2ⁿ, Nmax) , onde n é um número inteiro mínimo que é igual ou maior que log2^M. Por exemplo, N = mín (2Í^log2Ml, Nmàxj , onde mín(·) indica usar um valor mínimo, Nmáx indica um comprimento de código de origem máximo suportado por um sistema, e |~·~| indica arredondamento para cima. Um código de origem é um vetor linha binário. Alguns bits são usados para carregar informação, isto é, carregam bits de informação. Outros bits são estabelecidos para valores fixados pré-combinados entre o codificador e o decodificador, e são referidos como bits congelados. Os bits congelados podem ser estabelecidos aleatoriamente, e usualmente são estabelecidos para 0. 0 comprimento de código de origem alternativamente pode ser determinado em um outro modo. Esta modalidade fornece aqui uma implementação possível meramente como um exemplo.

[064] O exposto a seguir descreve separadamente três modos de casamento de taxa. Uma perfuração: Reconstrução baseada em perfuração representada por perfuração quase uniforme (Quasi-Uniform Puncture, QUP) é um dos modos de codificação e de casamento de taxa para implementar um código polar de qualquer comprimento de código.

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Especificamente, primeiro é determinado que o comprimento de código de origem é uma potência de número inteiro de 2 que é igual ou maior que o comprimento de código alvo, e então uma localização de perfuração é determinada de acordo com o comprimento de código de origem e o comprimento de código alvo. Uma capacidade de canal correspondendo à localização de perfuração é estabelecida para 0 (ou uma probabilidade de erro é estabelecida para 1, ou uma razão de sinal para ruido SNR é estabelecida para ser infinitamente pequena). Confiabilidade de canais polares é calculada ao usar um método de evolução de densidade, aproximação gaussiana ou de encaixe linear, e é classificada, para determinar localizações de um bit de informação e de um bit congelado. Durante envio, o codificador elimina um bit codificado em uma localização de perfuração predeterminada, para obter um código polar e implementar casamento de taxa. Durante decodificação, o bit correspondendo à localização de perfuração predeterminada é usado como um bit desconhecido, e uma razão de verossimilhança logaritmica (Log-likelihood Ratio, LLR) correspondente é estabelecida para 0, e é usada para restaurar o comprimento de código de origem juntamente com uma LLR recebida de uma localização não de perfuração, para implementar descasamento de taxa. Então decodificação é executada.

[065] Um encurtamento: Similar à perfuração, é determinado que o comprimento de código de origem é uma potência de número inteiro de 2 que é igual ou maior que o comprimento de código alvo. Uma diferença existe em que um bit codificado em uma localização de encurtamento (Shorten)

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34/81 está relacionado a somente um bit congelado, o bit na localização de encurtamento é usado como um bit conhecido durante decodificação, e uma LLR correspondente é estabelecida para ser infinitamente grande. Primeiro, confiabilidade de canais polares é calculada de acordo com o código de origem. Então, uma localização de encurtamento é determinada, e um bit congelado é colocado em um canal polar correspondente. Finalmente, localizações de um bit de informação e do bit congelado são determinadas em canais polares remanescentes de acordo com a confiabilidade. Durante envio, um bit codificado em uma localização de encurtamento predeterminada é eliminado, para obter um código polar e implementar casamento de taxa. Durante decodificação, o bit de encurtamento é usado como um bit conhecido, e uma LLR é estabelecida para ser infinitamente grande, e é usada para restaurar o comprimento de código de origem juntamente com uma LLR recebida de uma localização não de encurtamento, para implementar descasamento de taxa. Então decodificação é executada.

[066] Uma repetição: Para equilibrar desempenho de codificação e complexidade, um comprimento de código de origem máximo (uma potência de número inteiro de 2) precisa ser limitado. Repetição (repetition) é executada em um código polar obtido após codificação de acordo com o comprimento de código de origem máximo, para obter um comprimento de código alvo maior que o comprimento de código de origem máximo e implementar casamento de taxa de código polar. De modo diferente ao de perfuração e de encurtamento, em repetição, bits que tenham sido codificados no comprimento de código de origem máximo são

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35/81 enviados repetidamente em uma ordem particular, até que o comprimento de código alvo seja alcançado, implementando desse modo um processo de casamento de taxa. No decodificador, LLRs de uma mesma localização de codificação são combinadas para implementar descasamento de taxa, e decodificação é executada de acordo com o comprimento de código de origem máximo.

[067] Esta modalidade deste pedido fornece o método de casamento de taxa de código polar, para resolver um problema técnico em que três conjuntos de hardware são exigidos para os três modos de casamento de taxa; para ser especifico, três intercaladores são exigidos para executar respectivamente intercalação ao usar intercaladores correspondendo aos três modos de casamento de taxa e, consequentemente, complexidade de implementação de hardware é alta, e uma área grande é ocupada.

[068] A Figura 2 é um fluxograma de processamento de casamento de taxa de código polar de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 2, um modo de casamento de taxa é selecionado de acordo com um parâmetro de codificação; codificação polar é executada, e um fluxo de bits de informação é produzido; o fluxo de bits de informação é intercalado ao usar um intercalador, de maneira que o fluxo de bits de informação é classificado em uma ordem predefinida; coleta de bits é executada em um fluxo de bits de informação na ordem predefinida, e o fluxo de bits de informação é enviado para um cache ciclico; e um método de seleção de bits correspondendo ao modo de casamento de taxa é selecionado, para obter uma sequência de saida após casamento de taxa. De acordo com a modalidade

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36/81 da Figura 2, nas modalidades seguintes, um codificador suporta simultaneamente dois ou três modos de casamento de taxa, e somente um intercalador é exigido para implementação. 0 exposto a seguir descreve, ao usar modalidades detalhadas, um método de casamento de taxa de código polar híbrido baseado em cache cíclico fornecido nas modalidades deste pedido.

[069] A Figura 3 é um fluxograma esquemático de um método de casamento de taxa de código polar de acordo com uma modalidade deste pedido. O método fornecido nesta modalidade é aplicável para o processo indicado anteriormente de executar casamento de taxa pelo codificador. Nesta modalidade, um codificador suporta dois modos de casamento de taxa. Por exemplo, os dois modos de casamento de taxa podem ser encurtamento e repetição, ou podem ser perfuração e repetição. Uma pessoa versada na técnica pode entender que encurtamento e perfuração podem ser usados como uma implementação, referida como perfuração, encurtamento ou outros. O método fornecido nesta modalidade inclui as etapas seguintes.

[070] Etapa 301: Executar codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um primeiro modo de casamento de taxa ou um segundo modo de casamento de taxa.

[071] Nesta modalidade, o primeiro modo de casamento de taxa pode ser a perfuração ou o encurtamento indicados anteriormente, e o segundo modo de casamento de taxa pode ser a repetição indicada anteriormente.

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37/81 [072] Quando um comprimento de código alvo M é menor que o comprimento de código de origem N, o codificador pode selecionar o primeiro modo de casamento de taxa. Se o primeiro modo de casamento de taxa é especificamente encurtamento ou perfuração pode ser determinado de acordo com uma taxa de bits. Especificamente, uma casamento entre a taxa de bits e encurtamento ou perfuração pode ser préespecifiçada ao usar um protocolo.

[073] Quando um comprimento de código alvo M é maior que o comprimento de código de origem N, o codificador seleciona o segundo modo de casamento de taxa.

[074] Uma pessoa versada na técnica pode entender que, em um processo de codificação, o codificador seleciona um modo de casamento de taxa para casamento de taxa. Após o modo de casamento de taxa ser selecionado, codificação polar é executada de acordo com o comprimento de código de origem N e o modo de casamento de taxa selecionado. Para um modo de determinar o comprimento de código de origem, consultar a modalidade exposta anteriormente.

[075] Especificamente, um código polar é construído de acordo com o comprimento de código de origem N, uma quantidade K de bits de informação e o modo de casamento de taxa selecionado; e codificação é executada de acordo com o código polar construído, para obter bits codificados com um comprimento de N. Neste documento, o código polar inclui, mas não está limitado a isto, um código polar de Arikan, um código polar PC, um código polar CA e um código polar PCCA. O código polar de Arikan é um código polar rudimentar que não é concatenado com outros códigos e que inclui somente um bit de informação e um bit congelado. O código

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38/81 polar PC é um código polar concatenado com verificação de paridade (Parity Check, PC) . 0 código polar CA é um código polar concatenado com CRC ou um outro código polar concatenado. 0 código polar PC-CA é um código polar concatenado com ambas de PC e verificação de redundância cíclica (Cyclic Redundancy Check, CRC). 0 código polar PC e o código polar CA melhoram desempenho de código polar ao concatenar códigos diferentes.

[076] Uma pessoa versada na técnica pode entender que, durante construção do código polar, o código polar é construído de acordo com uma localização de perfuração na perfuração, ou o código polar é construído de acordo com uma localização de encurtamento no encurtamento. Opcionalmente, o código polar pode ser construído com referência para um modo de intercalação, de maneira que uma localização de perfuração ou uma localização de encurtamento que é obtida após processamento de intercalação é uma localização predefinida.

[077] Etapa 302: Armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados, onde o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits.

[078] Etapa 303: Ler, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saída, onde o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

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39/81 [079] Nesta modalidade, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits, e a ordem de armazenamento de bits é determinada de acordo com um modo de intercalação de um intercalador. Portanto, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a um mesmo modo de intercalação, e o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa nesta modalidade podem ser implementados ao usar somente um intercalador, sem a necessidade de uma pluralidade de intercaladores. Em outras palavras, o modo de intercalação e a ordem de armazenamento de bits são os mesmos independentemente de se o codificador seleciona o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa. Uma pessoa versada na técnica pode entender que, quando a ordem de armazenamento de bits é executar armazenamento em ordem natural ou em ordem inversa, a ordem de armazenamento de bits pode ser implementada diretamente sem usar um intercalador.

[080] Por causa de o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa corresponderem à mesma ordem de armazenamento de bits, para implementar saídas diferentes para modos de casamento de taxa diferentes, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa nesta modalidade estão correspondendo a ordens de leitura de bits diferentes. Para ser específico, uma sequência de saída obtida após casamento de taxa é lida no cache cíclico de acordo com uma ordem de leitura de bits correspondendo a um modo de casamento de taxa selecionado. Uma pessoa versada na

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40/81 técnica pode entender que um processo de ler, no cache cíclico, a sequência de saída obtida após casamento de taxa é o processo de seleção de bits mostrado na Figura 2. A ordem de leitura de bits pode ser entendida como uma ordem de seleção de bits.

[081] A ordem de armazenamento de bits e a ordem de leitura de bits nesta modalidade podem ser implementadas nas implementações possíveis seguintes. O exposto a seguir fornece separadamente descrições com referência para a Figura 2.

[082] Em uma primeira implementação, processamento de intercalação é executado primeiro nos bits codificados, para obter bits intercalados; então coleta de bits é executada, e os bits intercalados são armazenados no cache cíclico; e então seleção de bits é executada. Se um primeiro bit for estabelecido como um bit de perfuração em um processo de intercalação, na perfuração, M últimos bits são lidos em um processo de seleção de bits. Se um último bit for estabelecido como um bit de encurtamento em um processo de intercalação, M primeiros bits são lidos em um processo de seleção de bits. Na repetição, M bits são lidos de forma cíclica, iniciando de qualquer localização.

[083] Especificamente, quando o primeiro modo de casamento de taxa é a perfuração, uma ordem de leitura de bits correspondente é ler sequencialmente de um (N-M+l)ésimo bit para um N-ésimo bit no cache cíclico, em que um primeiro bit a um (N-M)-ésimo bit estão correspondendo à localização de perfuração. Alternativamente, quando o primeiro modo de casamento de taxa é o encurtamento, uma ordem de leitura de bits correspondente é ler

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41/81 sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico, onde um (M+l)-ésimo bit a um N-ésimo bit estão correspondendo à localização de encurtamento.

[084] O segundo modo de casamento de taxa é a repetição, e uma ordem de leitura de bits correspondente é ler sequencialmente e de forma ciclica M bits, iniciando de qualquer localização e em ordem natural ou em ordem inversa. A qualquer localização pode ser determinada de acordo com um parâmetro de codificação, ou pode ser um valor fixado, por exemplo, um (N/4+1)-ésimo bit . Para ler em ordem natural, a cada vez um N-ésimo bit é lido, ler de forma ciclica inicia de um primeiro bit, até que M bits sejam lidos. Para a ordem inversa, a cada vez um primeiro bit é lido, ler de forma ciclica inicia de um N-ésimo bit, até que M bits sejam lidos.

[085] Em uma segunda implementação, intercalação é executada primeiro nos bits codificados, para obter bits intercalados; então coleta de bits é executada, e os bits codificados são armazenados no cache cíclico; e então seleção de bits é executada. Nesta modalidade, em um processo de intercalação, um bit de perfuração ou um bit de encurtamento pode ser estabelecido em qualquer localização. Para melhorar eficiência de intercalação, intercalação pode ser executada em ordem natural ou em ordem inversa. Em um processo de seleção de bits, o bit de perfuração ou o bit de encurtamento precisa ser somente pulado. Uma pessoa versada na técnica pode entender que, nesta implementação, alternativamente a implementação de intercalação pode não ser usada; em vez disto, um modo de executar armazenamento

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42/81 em ordem natural ou em ordem inversa pode ser usado para implementação.

[086] Especificamente, um bit de perfuração ou um bit de encurtamento no primeiro modo de casamento de taxa está em um primeiro conjunto. Em um processo de seleção de bits, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é: ler sequencialmente o cache ciclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits, iniciando de qualquer localização do cache cíclico em ordem natural ou em ordem inversa.

[087] Em uma terceira implementação, processamento de intercalação é primeiro executado nos bits codificados, para obter bits intercalados; e então coleta de bits é executada, e os bits intercalados são armazenados no cache cíclico. Nesta modalidade, em um processo de intercalação, um bit de perfuração ou um bit de encurtamento pode ser estabelecido em qualquer localização. Para melhorar eficiência de intercalação, intercalação pode ser executada em ordem natural ou em ordem inversa. Em um processo de coleta de bits, o bit de perfuração ou o bit de encurtamento é eliminado, e todo conteúdo armazenado é lido sequencialmente. Se não existir bit de perfuração ou bit de encurtamento, operação de eliminação não precisa ser executada. Uma pessoa versada na técnica pode entender que, nesta implementação, alternativamente a implementação de

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43/81 intercalação pode não ser usada; em vez disto, um modo de executar armazenamento em ordem natural ou em ordem inversa pode ser usado para implementação.

[088] Especificamente, quando o primeiro modo de casamento de taxa é o encurtamento ou a perfuração, uma ordem de leitura de bits correspondente é ler, iniciando de um primeiro bit no cache cíclico, M bits em ordem natural, ou ler, iniciando de um último bit no cache cíclico, M bits em ordem inversa. Uma pessoa versada na técnica pode entender que, por causa de o bit de perfuração ou o bit de encurtamento ter sido eliminado, M bits podem ser lidos em ordem natural ou em ordem inversa.

[08 9] Quando o segundo modo de casamento de taxa é a repetição, nenhum bit não precisa ser eliminado, e uma ordem de leitura de bits correspondente é ler sequencialmente e de forma cíclica M bits, iniciando de qualquer localização do cache cíclico em ordem natural ou em ordem inversa no cache cíclico.

[090] Nas implementações indicadas anteriormente, o modo de intercalação é usado para indicar um processamento do intercalador, de maneira que uma ordem dos bits

intercalados é	uma	ordem	predefinida,	isto	é, a ordem	de
armazenamento	de	bits .	Nesta	modalidade,	a ordem	de
armazenamento	de	bits	inclui	pelo	menos	uma ou	uma

combinação do seguinte:

os bits codificados são classificados em ordem decrescente, em ordem crescente, em ordem decrescente após reversão de bits, em ordem crescente após reversão de bits, em ordem decrescente de confiabilidade, em ordem crescente de confiabilidade, em ordem aleatória, em ordem crescente

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44/81 após reversão de bits de deslocamento, em ordem decrescente após reversão de bits de deslocamento, ou em uma ordem correspondendo à intercalação linear de bit a bit.

[091] A confiabilidade é confiabilidade de canais polares correspondendo ao código polar, e bits codificados correspondentes são classificados de modo similar. Um parâmetro de medição de confiabilidade usado para medir a confiabilidade pode ser um peso de valor de polarização (Polarization weight, PW) , um parâmetro de Bhattacharya, uma probabilidade de erro, uma capacidade de canal ou coisa parecida. Reversão de bits é: converter um número inteiro decimal em uma forma binária, inverter uma ordem de elementos binários e converter um número binário obtido após a inversão em um número decimal. O novo número obtido é um valor de reversão de bits do número original. Uma combinação de ordens é uma combinação das ordens indicadas anteriormente. Por exemplo, um primeiro bit a um (N/2)ésimo bit estão em qualquer uma das ordens indicadas anteriormente, e um (N/2+1)-ésimo bit a um N-ésimo bit estão em ordem crescente após reversão de bits.

[092] De acordo com o método de casamento de taxa de código polar fornecido nesta modalidade, o codificador executa codificação polar de acordo com o comprimento de código de origem N e o modo de casamento de taxa, para obter os bits codificados após a codificação polar, onde o modo de casamento de taxa é o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa; os bits codificados obtidos após a codificação polar são armazenados no cache ciclico de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento

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45/81 de taxa, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo à mesma ordem de armazenamento de bits, de maneira que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo ao mesmo modo de intercalação, e um intercalador pode ser usado para implementar os dois modos de casamento de taxa, ou quando armazenamento é executado em ordem natural ou em ordem inversa, o armazenamento pode ser executado diretamente sem um intercalador, reduzindo desse modo complexidade de hardware e uma área ocupada por hardware; e o codificador lê, no cache cíclico de acordo com a ordem de leitura de bits correspondendo ao modo de casamento de taxa, a sequência de saída obtida após casamento de taxa, onde o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes, de maneira que saídas diferentes são implementadas para modos de casamento de taxa diferentes, e é assegurado que o codificador pode enviar uma sequência de saída correta para um decodificador.

[093] O exposto a seguir descreve vários exemplos. Nas modalidades seguintes, a ordem de armazenamento de bits e a ordem de leitura de bits são descritas detalhadamente. Para outros processos, consultar a modalidade exposta anteriormente. Detalhes não são descritos aqui novamente nas modalidades.

[094] Em um exemplo específico, o primeiro modo de casamento de taxa é a perfuração, e o segundo modo de casamento de taxa é a repetição. A ordem de armazenamento de bits, no cache cíclico, dos bits codificados obtidos

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46/81 após a codificação polar é: N/4 primeiros bits codificados são classificados em ordem crescente, um (N/4+1)-ésimo bit codificado a um (N/2+1)-ésimo bit codificado são selecionados alternadamente, e um (N/2+1)-ésimo bit codificado a um N-ésimo bit codificado são classificados em ordem natural. Especificamente, tal como mostrado na Figura 4, a Figura 4 é um diagrama esquemático 1 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido.

[095] 0,1,2, ... e 15 mostram um diagrama esquemático de 16 bits em ordem natural, e indicam números de sequência de localizações dos bits codificados obtidos após a codificação polar. Em um processo de armazenamento, bits correspondendo aO, 1, 2e3 são armazenados em ordem natural; uma ordem de armazenamento de um bit correspondendo a 4 permanece inalterada; uma localização de armazenamento de um bit correspondendo a 5 muda, para ser específico, muda de um sexto bit original para um sétimo bit; e uma localização de armazenamento de um bit correspondendo a 6 muda, para ser específico, muda de um sétimo bit original para um nono bit. Para outros, ver a Figura 4. Detalhes não são descritos aqui nesta modalidade. Uma pessoa versada na técnica pode entender que os bits codificados são armazenados na ordem de armazenamento de bits indicada anteriormente em ambas de a perfuração e a repetição.

[096] Para um processo de seleção de bits, de acordo com um esquema de casamento de taxa selecionado, uma ordem de leitura de bits está mostrada na Figura 5. A Figura 5 é um diagrama esquemático 1 de uma ordem de leitura de bits

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47/81 de acordo com uma modalidade deste pedido. Se o modo de casamento de taxa selecionado for perfuração, M bits são lidos de um (N-M+l)-ésimo bit dos bits codificados a um Nésimo bit dos bits codificados no cache cíclico, e um ponto inicial de perfuração está mostrado na Figura 5. Se o modo de casamento de taxa selecionado for repetição, M bits no cache cíclico são lidos sequencialmente e de forma cíclica, iniciando de qualquer localização do cache cíclico em ordem natural ou em ordem inversa e um ponto inicial de repetição está mostrado na Figura 5.

[097] Em um outro exemplo específico, o primeiro modo de casamento de taxa é o encurtamento, e o segundo modo de casamento de taxa é a repetição. O modo de intercalação indicado anteriormente é usado para indicar uma quantidade Rn de linhas, uma quantidade Cn de colunas, e intercalação de linha-coluna ou intercalação de coluna-linha, onde tanto Rn quanto Cn são potências inteiras de 2, e N = Rn x Cn.

[098] Se o modo de intercalação indicar a intercalação de coluna-linha, a ordem de armazenamento de bits é classificar, por linha, bits codificados obtidos após reversão de bits e intercalação de colunas, onde cada linha dos bits codificados é usada como um subsegmento. Os bits codificados obtidos após reversão de bits e intercalação de colunas são bits codificados que são obtidos após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após a codificação polar. A Figura 6 é um diagrama esquemático de intercalação de linha-coluna de bits codificados de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 6, os bits codificados são gravados no intercalador por linha e são divididos em

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48/81 quatro linhas e oito colunas. Após reversão de bits e intercalação de colunas serem executadas, uma segunda coluna original (1, 9, 17, 25) muda para uma quinta coluna, e uma quarta coluna original (3, 11, 19, 27) muda para uma sétima coluna. Para outros, ver a Figura 6. Saída do intercalador é saída por linha; para ser específico, (0, 4, 2, 6, 1, 5, 3, 7) são produzidos. Uma ordem de armazenamento de bits correspondente é classificar e armazenar por linha; para ser específico, armazenamento é executado de acordo com a saída do intercalador.

[099] Se o modo de casamento de taxa selecionado for repetição, uma ordem de leitura de bits é ler sequencialmente e de forma cíclica, em ordem natural ou em ordem inversa por linha e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de colunas, os bits codificados no cache cíclico até que M bits sejam lidos. A ordem de leitura de bits é a ordem de saída por linha indicada anteriormente;

para ser específico,	(0, 4, 2,	6, 1, 5, 3,	7, 8, 12,	10,
. . . ) são lidos.
[0100] Se o modo	de casamento de taxa	selecionado	for
encurtamento, uma	ordem de	leitura de	bits é	ler

sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de colunas, até que M bits sejam lidos. Para detalhes, consultar a Figura 6. Tal como mostrado na Figura 6, após reversão de bits e intercalação de linhas serem executadas, uma segunda linha original (8, 12, ..., 11, 15) muda para uma terceira linha corrente, e uma terceira linha original

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49/81 muda para uma segunda linha corrente. Em um processo de leitura, um bit é lido sequencialmente em cada subsegmento; em outras palavras, os bits são lidos por coluna. Esta modalidade fornece um exemplo no qual os quatro primeiros bits que são lidos são (0, 16, 8, 24) .

[0101] Uma pessoa versada na técnica pode entender que o modo de intercalação alternativamente pode indicar a intercalação de linha-coluna. Neste caso, a ordem de armazenamento de bits é classificar, por coluna, bits codificados obtidos após reversão de bits e intercalação de linhas, onde cada coluna dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de linhas são bits codificados que são obtidos após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após a codificação polar; uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de linhas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, em ordem natural ou em ordem inversa por coluna e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de linhas, os bits codificados no cache cíclico até que M bits sejam lidos. Uma implementação específica é similar à intercalação de coluna-linha. Detalhes não são descritos aqui novamente nesta modalidade.

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50/81 [0102] Ainda em um outro exemplo especifico, o primeiro modo de casamento de taxa é o encurtamento ou perfuração, e o segundo modo de casamento de taxa é a repetição.

[0103] Se o modo de casamento de taxa selecionado for o encurtamento ou a perfuração, uma ordem de leitura de bits é: ler sequencialmente o cache ciclico em ordem natural ou em ordem inversa; e quando um número de sequência, obtido após reversão de bits, correspondendo a um número de sequência corrente (iniciando de 0) é igual ou maior que o comprimento de código alvo M, pular o bit corrente. Por exemplo, se o comprimento de código de origem for 16 e o comprimento de código alvo for 12, um quarto bit (cujo número de sequência é 3, onde um número de sequência, obtido após reversão de bits, correspondendo a 3 é 12) é pulado durante leitura, para implementar encurtamento ou perfuração de um comprimento de código. Uma pessoa versada na técnica pode entender que o número de sequência, obtido após reversão de bits, correspondendo ao número de sequência corrente é uma implementação do primeiro conjunto.

[0104] Se o modo de casamento de taxa selecionado for repetição, uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é: ler sequencialmente e de forma ciclica M bits iniciando de qualquer localização do cache ciclico em ordem natural ou em ordem inversa no cache ciclico. Um modo de leitura é similar ao modo de leitura indicado anteriormente para repetição. Detalhes não são descritos aqui novamente nesta modalidade.

[0105] As modalidades expostas anteriormente descrevem, ao usar exemplos, implementações nas quais o intercalador

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51/81 suporta dois modos de casamento de taxa. Em um processo de implementação específica, a ordem de armazenamento de bits e a ordem de leitura de bits podem ser implementadas em um outro modo. Detalhes não são descritos aqui nesta modalidade. A modalidade exposta a seguir descreve, ao usar um exemplo, uma implementação na qual um intercalador suporta três modos de casamento de taxa.

[010 6] A Figura 7 é um fluxograma esquemático de um método de casamento de taxa de código polar de acordo com uma modalidade deste pedido. O método fornecido nesta modalidade é aplicável para o processo indicado anteriormente de executar casamento de taxa pelo codificador. Nesta modalidade, um codificador suporta três modos de casamento de taxa, os quais são especificamente modos de casamento de taxa correspondendo respectivamente a encurtamento, perfuração e repetição. O método fornecido nesta modalidade inclui as etapas seguintes.

[0107] Etapa 701: Executar codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa.

[0108] Etapa 702: Armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados, onde o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits.

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52/81 [0109] Etapa 703: Ler, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saída obtida após casamento de taxa, em que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[0110] Uma implementação desta modalidade é similar à modalidade mostrada na Figura 3. Para partes similares, consultar as descrições da modalidade na Figura 3. Detalhes não são descritos aqui novamente nesta modalidade. Uma diferença da implementação desta modalidade para a modalidade mostrada na Figura 3 é que o codificador suporta três modos de casamento de taxa nesta modalidade. Especificamente, o primeiro modo de casamento de taxa é uma perfuração, e um comprimento de código alvo M correspondente é menor que o comprimento de código de origem N; o segundo modo de casamento de taxa é um encurtamento, e um comprimento de código alvo M correspondente é menor que o comprimento de código de origem N; e o terceiro modo de casamento de taxa é uma repetição, e um comprimento de código alvo M correspondente é maior que o comprimento de código de origem N.

[0111] Nesta modalidade, com referência para a Figura 2, igualmente, existem de forma correspondente três implementações possíveis. Detalhes são tais como se segue.

[0112] Em uma primeira implementação, intercalação é executada primeiro nos bits codificados, para obter bits intercalados; então coleta de bits é executada, e os bits intercalados após intercalação são armazenados no cache

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53/81 cíclico; e então seleção de bits é executada. Em uma intercalação, dois fatores precisam ser considerados para intercalação: perfuração e encurtamento. Para ser específico, intercalação é determinada ao usar um bit de perfuração e um bit de encurtamento conjuntamente. Um primeiro bit é estabelecido como o bit de perfuração, e um último bit é estabelecido como o bit de encurtamento. Em uma seleção de bits, M últimos bits são lidos na perfuração, M primeiros bits são lidos no encurtamento, e M bits são lidos de forma cíclica iniciando de qualquer localização no repetição.

[0113] Especificamente, a ordem de armazenamento de bits nesta modalidade inclui uma primeira ordem de armazenamento e uma segunda ordem de armazenamento, em que a primeira ordem de armazenamento correspondendo ao primeiro modo de casamento de taxa é configurada antecipadamente, e a segunda ordem de armazenamento correspondendo ao segundo modo de casamento de taxa é configurada antecipadamente. O primeiro modo de casamento de taxa pode ser a perfuração, e o segundo modo de casamento de taxa pode ser o encurtamento.

[0114] A primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 últimos bits dos bits codificados.

[0115] Alternativamente, a primeira ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache cíclico, de N/2 últimos bits dos

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54/81 bits codificados, e a segunda ordem de armazenamento é usada para indicar uma ordem de armazenamento, no cache ciclico, de N/2 primeiros bits dos bits codificados.

[0116] A primeira ordem de armazenamento inclui pelo menos uma ou uma combinação do seguinte:

uma ordem decrescente, uma ordem crescente, uma ordem decrescente de confiabilidade, uma ordem crescente de confiabilidade, uma ordem aleatória, uma ordem correspondendo à intercalação linear de bit a bit e uma ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit.

[0117] A segunda ordem de armazenamento inclui pelo menos uma ou uma combinação do seguinte:

[0118] Para resumir, a perfuração, o encurtamento e a repetição fornecidos nesta modalidade deste pedido estão correspondendo a uma mesma ordem de armazenamento de bits, mas a ordem de armazenamento de bits é determinada de acordo com uma consideração total de dois fatores: perfuração e encurtamento.

[0119] Para implementar sequências de saída diferentes para modos de casamento de taxa diferentes, o primeiro modo

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55/81 de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa nesta modalidade estão correspondendo a ordens de leitura de bits diferentes. Para ser especifico, uma sequência de saida obtida após casamento de taxa é lida no cache ciclico de acordo com uma ordem de leitura de bits correspondendo a um modo de casamento de taxa selecionado.

[0120] Por exemplo, se a primeira ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache ciclico, dos N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache ciclico, dos N/2 últimos bits dos bits codificados, uma ordem de leitura de bits correspondendo à perfuração é ler sequencialmente M bits de um (N-M+l)-ésimo bit para um Nésimo bit (em que os bits de perfuração são de um primeiro bit a um (N-M)-ésimo bit ) no cache ciclico, e uma ordem de leitura de bits correspondendo ao encurtamento é ler sequencialmente M bits de um primeiro bit para um M-ésimo bit (em que os bits de encurtamento são de um (M+l)-ésimo bit a um N-ésimo bit) no cache cíclico; ou se a primeira ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados obtidos após a codificação polar, e a segunda ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados obtidos após a codificação polar, uma ordem de leitura de bits correspondendo à perfuração é ler sequencialmente de um primeiro bit para um M-ésimo bit (em que os bits de

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56/81 perfuração são de um (M+l)-ésimo bit a um N-ésimo bit) no cache cíclico, e uma ordem de leitura de bits correspondendo ao encurtamento é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit (em que os bits de encurtamento são de um primeiro bit para um (N-M)-ésimo bit ) no cache cíclico; e uma ordem de leitura de bits correspondendo à repetição é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[0121] Nos dois exemplos seguintes, descrições são fornecidas ao usar um exemplo no qual o primeiro modo de casamento de taxa é a perfuração, o segundo modo de casamento de taxa é o encurtamento, a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados. Um caso no qual a primeira ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados é similar. Detalhes não são descritos aqui nesta modalidade.

[0122] Em um exemplo específico, a ordem de armazenamento de bits pode ser implementada por meio de intercalação segmentada. A Figura 8 é um diagrama

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57/81 esquemático 2 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 8, reversão de bits é executada em (0, 1, 2, 3, 4, 5, 6, 7) que estão classificados em ordem natural para obter (0, 4, 2, 6, 1, 5, 3, 7) . A segunda ordem de armazenamento é uma ordem de armazenamento de um (N/2+1)ésimo bit para um N-ésimo bit, em que a ordem de armazenamento de um (N/2+1)-ésimo bit para um N-ésimo bit é de um (N/2 + 1)-ésimo bit a um N-ésimo bit que são obtidos após reversão de bits. Isto é projetado para encurtamento. A primeira ordem de armazenamento é que bits remanescentes, isto é, bits em localizações ímpares, são classificados em ordem natural. Isto é projetado para perfuração.

[0123] A Figura 9 é um diagrama esquemático 2 de uma ordem de leitura de bits de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 9, um comprimento de bits dos bits codificados é N. A Figura 9 mostra um ponto inicial de perfuração, um ponto inicial de encurtamento e um ponto inicial de repetição. Uma ordem de leitura de bits correspondendo à perfuração é ler sequencialmente M bits de um (N-M+l)-ésimo bit (o ponto inicial de perfuração) para um N-ésimo bit no cache cíclico. Uma ordem de leitura de bits correspondendo ao encurtamento é ler sequencialmente M bits de um primeiro bit (o ponto inicial de encurtamento) para um M-ésimo bit no cache cíclico. Uma ordem de leitura de bits correspondendo à repetição é ler sequencialmente e de forma cíclica M bits iniciando de qualquer localização do cache cíclico em ordem natural ou em ordem inversa no cache cíclico.

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58/81 [0124] Uma pessoa versada na técnica pode entender que o modo de intercalação é o mesmo independente de se o modo de casamento de taxa selecionado inicialmente pelo codificador é a perfuração, o encurtamento ou a repetição. Uma ordem dos bits intercalados, isto é, a ordem de armazenamento de bits, está mostrada na Figura 8. Em um processo de leitura, uma ordem de leitura de bits correspondendo ao modo de casamento de taxa selecionado inicialmente é selecionada de acordo com a ordem de leitura de bits indicada anteriormente, para executar leitura.

[0125] Uma pessoa versada na técnica pode entender que no exemplo mostrado na Figura 9, se a primeira ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados, e a segunda ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados, uma ordem dos N/2 primeiros bits é equivalente a uma ordem inversa dos N/2 últimos bits mostrados na Figura 9, e uma ordem do N/2 últimos bits é equivalente a uma ordem inversa dos N/2 primeiros bits mostrados na Figura 9. A ordem de armazenamento de bits é 7, 3, 5, 1, 6, 4, 2, 0. Quando leitura é executada em ordem inversa, conteúdo obtido ao ler é o mesmo que aquele na Figura 9.

[0126] Em um outro exemplo específico, a ordem de armazenamento de bits pode ser implementada por meio de intercalação segmentada.

[0127] A Figura 10 é um diagrama esquemático 3 de uma ordem de armazenamento de bits de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 10, a primeira

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59/81 ordem de armazenamento é uma ordem de armazenamento de um primeiro bit para um (N/8)-ésimo bit em uma ordem natural, uma ordem de armazenamento de um (N/8+1)-ésimo bit para um (3N/8)-ésimo bit é uma ordem obtida após intercalação linear de bit a bit ser executada entre o (N/8+1)-ésimo bit a um (N/4)-ésimo bit e um (N/4+1)-ésimo bit ao (3N/8)-ésimo bit, e um (3N/8 + 1) -ésimo bit a um (N/2)-ésimo bit são classificados em ordem natural. A segunda ordem de armazenamento é que um (N/2 + 1)-ésimo bit a um N-ésimo bit são classificados em uma ordem obtida após reversão de bits de deslocamento. A ordem obtida após reversão de bits de deslocamento é obtida ao subtrair um valor de deslocamento de uma sequência em ordem natural cujo primeiro bit não é 1, executar reversão de bits em uma sequência de deslocamento, e adicionar o valor de deslocamento. A Figura 11 é um diagrama esquemático de reversão de bits de deslocamento de acordo com uma modalidade deste pedido.

[0128] Ordens de leitura de bits de modos de casamento de taxa nesta modalidade são similares àquelas na Figura 9 na modalidade exposta anteriormente. Detalhes não são descritos aqui novamente nesta modalidade.

[0129] Em uma segunda implementação, processamento de intercalação é executado primeiro nos bits codificados, para obter bits intercalados; então coleta de bits é executada, e os bits intercalados são armazenados no cache cíclico; e então seleção de bits é executada. Nesta modalidade, em um processo de intercalação, um bit de perfuração ou um bit de encurtamento pode ser estabelecido em qualquer localização dos bits intercalados. Para melhorar eficiência de intercalação, intercalação pode ser

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60/81 executada em ordem natural ou em ordem inversa. Em um processo de seleção de bits, o bit de perfuração ou o bit de encurtamento somente precisa ser pulado. Uma pessoa versada na técnica pode entender que, nesta implementação, alternativamente a implementação de intercalação pode não ser usada; em vez disto, um modo de executar armazenamento em ordem natural ou em ordem inversa pode ser usado para implementação.

[0130] Especificamente, um número de sequência de um bit de perfuração no primeiro modo de casamento de taxa é registrado em um primeiro conjunto, e um número de sequência de um bit de encurtamento no segundo modo de casamento de taxa é registrado em um segundo conjunto. A Figura 12 é um diagrama esquemático 3 de uma ordem de leitura de bits de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 12, em um processo de leitura, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido;

uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no segundo conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma

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61/81 cíclica, iniciando de qualquer localização do cache cíclico em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[0131] Em uma terceira implementação, processamento de intercalação é executado primeiro nos bits codificados, para obter bits intercalados; e então coleta de bits é executada, e os bits intercalados são armazenados no cache cíclico. Nesta modalidade, em um processo de intercalação, um bit de perfuração ou um bit de encurtamento pode ser estabelecido em qualquer localização dos bits intercalados. Para melhorar eficiência de intercalação, intercalação pode ser executada em ordem natural ou em ordem inversa. Em um processo de coleta de bits, o bit de perfuração ou o bit de encurtamento é eliminado, nenhum dos bits armazenados inclui o bit de perfuração ou o bit de encurtamento, e os bits armazenados são lidos sequencialmente. Se não existir bit de perfuração ou bit de encurtamento, operação de eliminação não precisa ser executada. Uma pessoa versada na técnica pode entender que, nesta implementação, alternativamente a implementação de intercalação pode não ser usada; em vez disto, um modo de executar armazenamento em ordem natural ou em ordem inversa pode ser usado para implementação.

[0132] Neste caso, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de leitura de bits: ler, iniciando de um primeiro bit no cache cíclico, M bits em ordem natural, ou ler, iniciando de um último bit no cache cíclico, M bits em ordem inversa; e

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62/81 uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache ciclico até que M bits sejam lidos.

[0133] Uma pessoa versada na técnica pode entender que, na segunda implementação e na terceira implementação, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa podem corresponder a duas ordens de armazenamento de bits, tal como descrito na modalidade exposta anteriormente, ou podem corresponder a uma mesma ordem de armazenamento de bits. Em um processo de implementação específica, modos de casamento de taxa diferentes têm uma mesma ordem de armazenamento de bits, ordens de armazenamento de bits diferentes podem ser implementadas ao usar modos de intercalação diferentes. A ordem de armazenamento de bits inclui pelo menos uma ou uma combinação do seguinte:

os bits codificados são classificados no cache cíclico em ordem decrescente, em ordem crescente, em ordem decrescente após reversão de bits, em ordem crescente após reversão de bits, em ordem decrescente de confiabilidade, em ordem crescente de confiabilidade, em ordem aleatória, em ordem crescente após reversão de bits de deslocamento, em ordem decrescente após reversão de bits de deslocamento e em uma ordem correspondendo à intercalação linear de bit a bit.

[0134] De acordo com o método de casamento de taxa de código polar fornecido nesta modalidade, o codificador executa codificação polar de acordo com o comprimento de

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63/81 código de origem Neo modo de casamento de taxa, para obter os bits codificados após a codificação polar, onde o modo de casamento de taxa é um de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa; os bits codificados são armazenados no cache ciclico de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, em que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo à mesma ordem de armazenamento de bits, de maneira que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a uma mesma ordem de intercalação, e um intercalador pode ser usado para implementar os três modos de casamento de taxa, reduzindo desse modo complexidade de hardware e uma área ocupada por hardware; e o codificador lê, no cache ciclico de acordo com a ordem de leitura de bits correspondendo ao modo de casamento de taxa, a sequência de saida obtida após casamento de taxa, onde pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes, de maneira que saidas diferentes são implementadas para modos de casamento de taxa diferentes, e é assegurado que o codificador pode

enviar uma	sequência	de	saida	correta	para um
decodificador.
[0135] Uma	modalidade	deste	pedido	fornece
adicionalmente	um método	para	casamento	de taxa	de código

polar. De acordo com o método, uma ordem de armazenamento

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64/81 de bits codificados em um cache cíclico pode ser implementada de acordo com um modo de casamento de taxa e ao inserir um processo de intercalação entre saída de codificação de código polar e o cache cíclico.

[0136] Especificamente, se uma perfuração for usada, intercalação não é executada, e bits codificados são introduzidos diretamente no cache cíclico. Se um encurtamento for usado, reversão e intercalação de bits são executadas, e bits intercalados são introduzidos no cache cíclico. Se uma repetição for usada, intercalação não é executada, e bits codificados são introduzidos diretamente no cache cíclico. Em outras palavras, três modos de casamento de taxa podem ser suportados ao usar um intercalador, reduzindo desse modo complexidade de hardware e uma área de hardware.

[0137] Uma pessoa versada na técnica pode entender que em um decodificador, para modos de decodificação para a perfuração, o encurtamento e a repetição, consulta pode ser feita aos modos de decodif icação nas descrições dos três modos de casamento de taxa nas modalidades expostas anteriormente.

[0138] Uma pessoa versada na técnica pode entender que as implementações ou exemplos fornecidos nas modalidades expostas anteriormente são implementações fornecidas para entender as modalidades deste pedido, e podem ser combinadas, usadas como referências ou implementadas independentemente em um processo de implementação específica. Implementações específicas não estão limitadas particularmente aqui nesta modalidade.

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65/81 [0139] O exposto anteriormente descreve principalmente as soluções fornecidas nas modalidades deste pedido a partir de uma perspectiva de um codificador. Pode ser entendido que, para implementar as funções indicadas anteriormente, o codificador inclui estruturas de hardware e/ou módulos de software correspondentes para executar as funções. Com referência para unidades e etapas de algoritmos de exemplos descritos em modalidades que são reveladas nas modalidades deste pedido, as modalidades deste pedido podem ser implementadas por meio de hardware, ou por uma combinação de hardware e software de computador. Se uma função é executada pelo hardware ou pelo software de computador acionando o hardware depende de aplicações particulares e condições de restrição de projeto das soluções técnicas. Uma pessoa versada na técnica pode usar métodos diferentes para implementar as funções descritas para cada aplicação particular, mas não deve ser considerado que a implementação vai além do escopo das soluções técnicas das modalidades deste pedido.

[0140] As modalidades fornecem um dispositivo de casamento de taxa de código polar, onde o dispositivo de casamento de taxa pode ser um dispositivo de rede indicado anteriormente usado como um codificador, ou pode ser o terminal indicado anteriormente usado como um codificador.

[0141] A Figura 13 é um diagrama estrutural esquemático 1 de um dispositivo de casamento de taxa de código polar de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 13, o dispositivo 1300 inclui:

um módulo de codificação 1301, configurado para executar codificação polar de acordo com um comprimento de

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66/81 código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um primeiro modo de casamento de taxa ou um segundo modo de casamento de taxa, e N é um número inteiro positivo;

um módulo de armazenamento 1302, configurado para armazenar, em um cache ciclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e um módulo de leitura 1303, configurado para ler, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, uma sequência de saída obtida após casamento de taxa, em que o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[0142] Opcionalmente, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

[0143] Opcionalmente, o módulo de armazenamento 1302 é configurado especificamente para: executar, de acordo com

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67/81 um modo de intercalação correspondendo ao modo de casamento de taxa, processamento de intercalação nos bits codificados obtidos após a codificação polar, para obter bits intercalados, onde a ordem de armazenamento de bits é a mesma ordem dos bits intercalados; e executar coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico.

[0144] Opcionalmente, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico, ou uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[0145] Opcionalmente, um bit de perfuração ou um bit de encurtamento indicado pelo primeiro modo de casamento de taxa está em um primeiro conjunto, e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até

que um	último	bit	seja lido;	e
uma	ordem	de	leitura de	bits	correspondendo	ao segundo
modo de	casamento	de taxa é	ler	sequencialmente	e de forma

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68/81 cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[0146] Opcionalmente, o módulo de armazenamento 1302 é configurado especificamente para: executar, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, processamento de intercalação nos bits codificados obtidos após a codificação polar, para obter bits intercalados, onde a ordem de armazenamento de bits é a mesma ordem dos bits intercalados; e executar coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico, onde um bit de perfuração ou um bit de encurtamento nos bits intercalados é eliminado em um processo de coleta de bits.

[0147] Opcionalmente, o módulo de armazenamento 1302 é configurado especificamente para: executar, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, coleta de bits nos bits codificados obtidos após a codificação polar, e armazenar os bits codificados no cache cíclico, onde um bit de perfuração ou um bit de encurtamento nos bits codificados obtidos após a codificação polar é eliminado em um processo de coleta de bits, e a ordem de armazenamento de bits é executar armazenamento em ordem natural ou em ordem inversa.

[0148] Opcionalmente, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler, em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e

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69/81 uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma ciclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache ciclico até que M bits sejam lidos.

[0149] Opcionalmente, a ordem de armazenamento de bits inclui pelo menos uma ou uma combinação do seguinte: os bits codificados obtidos após a codificação polar são classificados no cache ciclico em ordem decrescente, em ordem crescente, em ordem decrescente após reversão de bits, em ordem crescente após reversão de bits, em ordem decrescente de confiabilidade, em ordem crescente de confiabilidade, em ordem aleatória, em ordem crescente após reversão de bits de deslocamento, em ordem decrescente após reversão de bits de deslocamento e em uma ordem correspondendo à intercalação linear de bit a bit.

[0150] Opcionalmente, o modo de intercalação é usado para indicar uma quantidade Rn de linhas, uma quantidade Cn de colunas, e intercalação de linha-coluna ou intercalação de coluna-linha, onde tanto Rn quanto Cn são potências

inteiras de 2,	e N	= Rn x Cn; e
se o modo	de	intercalação	indicar a intercalação	de
coluna-linha,	a	ordem	de	armazenamento	de bits	é
classificar,	por	linha,	bits	codificados	obtidos após

reversão de bits e intercalação de colunas, onde cada linha dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de colunas são bits codificados que são obtidos após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após a codificação polar; e

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70/81 uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de colunas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, em ordem natural ou em ordem inversa por linha e iniciando de qualquer localização nos bits codificados obtidos após reversão de bits e intercalação de colunas, os bits codificados no cache cíclico até que M bits sejam lidos; ou se o modo de intercalação indicar a intercalação de linha-coluna, a ordem de armazenamento de bits é classificar, por coluna, bits codificados obtidos após reversão de bits e intercalação de linhas, onde cada coluna dos bits codificados é usada como um subsegmento, e os bits codificados obtidos após reversão de bits e intercalação de linhas são bits codificados que são obtidos após reversão de bits e intercalação de linhas serem executadas nos bits codificados obtidos após a codificação polar; e uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente um bit de cada subsegmento após reversão de bits e intercalação de colunas serem executadas nos bits codificados obtidos após reversão de bits e intercalação de linhas, até que M bits sejam lidos; e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente e de forma cíclica, em ordem natural ou em ordem inversa por coluna e iniciando de qualquer localização nos bits

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71/81 codificados obtidos após reversão de bits e intercalação de linhas, os bits codificados no cache cíclico até que M bits sejam lidos.

[0151] O dispositivo de casamento de taxa fornecido nesta modalidade é configurado para executar a modalidade de método mostrada na Figura 3. Princípios de implementação e efeitos técnicos do mesmo são similares, e detalhes não são descritos aqui novamente nesta modalidade.

[0152] A Figura 14 é um diagrama estrutural esquemático 2 de um dispositivo de casamento de taxa de código polar de acordo com uma modalidade deste pedido. Tal como mostrado na Figura 14, o dispositivo 1400 inclui:

um módulo de codificação 1401, configurado para executar codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados após a codificação polar, onde o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa, e N é um número inteiro positivo;

um módulo de armazenamento 1402, configurado para armazenar, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os bits codificados obtidos após a codificação polar, onde o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e um módulo de leitura 1403, configurado para ler, no cache cíclico de acordo com uma ordem de leitura de bits

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72/81 correspondendo ao modo de casamento de taxa, uma sequência de saída obtida após casamento de taxa, onde pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[0153] Opcionalmente, um comprimento da sequência de saída é um comprimento de código alvo M, onde M é um número inteiro;

um comprimento	de	código	alvo M	correspondendo	ao
primeiro modo de	casamento	de taxa	é menor que	o
comprimento de código de	origem	N;
um comprimento	de	código	alvo M	correspondendo	ao
segundo modo de casamento de taxa é menor	que o comprimento
de código de origem	N; e
um comprimento	de	código	alvo M	correspondendo	ao
terceiro modo de	casamento	de taxa	é maior que	o

comprimento de código de origem N.

[0154] Opcionalmente, o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[0155] Opcionalmente, o módulo de armazenamento é configurado especificamente para: intercalação, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, nos bits codificados, para obter bits intercalados, em que a ordem de armazenamento de bits é a mesma ordem dos bits intercalados; e coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico.

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73/81 [0156] Opcionalmente, a ordem de armazenamento de bits inclui uma primeira ordem de armazenamento e uma segunda ordem de armazenamento, em que a primeira ordem de armazenamento é pré-configurada de acordo com o primeiro modo de casamento de taxa, e em que a segunda ordem de armazenamento é pré-configurada de acordo com o segundo modo de casamento de taxa; e a primeira ordem de armazenamento no cache ciclico é uma ordem de armazenamento de N/2 primeiros bits dos bits codificados no cache ciclico, e a segunda ordem de armazenamento é uma ordem de armazenamento de N/2 últimos bits dos bits codificados no cache ciclico; ou a primeira ordem de armazenamento é uma ordem de armazenamento de N/2 últimos bits dos bits codificados no cache ciclico, e a segunda ordem de armazenamento é uma ordem de armazenamento de N/2 primeiros bits dos bits codificados no cache ciclico.

[0157] Opcionalmente, a primeira ordem de armazenamento inclui pelo menos uma ou uma combinação do seguinte: uma ordem decrescente, uma ordem crescente, uma ordem decrescente de confiabilidade, uma ordem crescente de confiabilidade, uma ordem aleatória, uma ordem correspondendo à intercalação linear de bit a bit e uma ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit; e a segunda ordem de armazenamento inclui pelo menos uma ou uma combinação do seguinte: uma ordem decrescente, uma ordem crescente, uma ordem decrescente após reversão de bits, uma ordem crescente após reversão de bits, uma ordem decrescente de confiabilidade, uma ordem crescente de

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74/81 confiabilidade, uma ordem aleatória, uma ordem crescente após reversão de bits de deslocamento, uma ordem decrescente após reversão de bits de deslocamento, uma ordem correspondendo à intercalação linear de bit a bit e uma ordem inversa de uma ordem correspondendo à intercalação linear de bit a bit.

[0158] Opcionalmente, quando a primeira ordem de armazenamento é a ordem de armazenamento dos N/2 primeiros bits dos bits codificados no cache cíclico, e a segunda ordem de armazenamento é usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados obtidos após a codificação polar, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler sequencialmente de um primeiro bit para um Mésimo bit no cache cíclico; ou se a primeira ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 últimos bits dos bits codificados obtidos após a codificação polar, e a segunda ordem de armazenamento for usada para indicar a ordem de armazenamento, no cache cíclico, dos N/2 primeiros bits dos bits codificados obtidos após a codificação polar, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler sequencialmente de um primeiro bit para um M-ésimo bit no cache cíclico, e uma ordem de leitura de bits correspondendo ao segundo modo de casamento de taxa é ler

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75/81 sequencialmente de um (N-M+l)-ésimo bit para um N-ésimo bit no cache ciclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica, iniciando de qualquer localização e em ordem natural ou em ordem inversa, os bits codificados no cache cíclico até que M bits sejam lidos.

[0159] Opcionalmente, um número de sequência de um bit de perfuração no primeiro modo de casamento de taxa está em um primeiro conjunto, e um número de sequência de um bit de encurtamento no segundo modo de casamento de taxa está em um segundo conjunto;

uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é: ler sequencialmente o cache cíclico em ordem natural ou em ordem inversa; e quando um número de sequência correspondendo a um bit corrente está no primeiro conjunto, pular o bit corrente, e continuar com leitura até que um último bit seja lido;

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76/81 [0160] Opcionalmente, o primeiro modo de casamento de taxa e o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de leitura de bits, e o primeiro modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

[0161] Opcionalmente, o módulo de armazenamento 1402 é configurado especificamente para:

executar, de acordo com um modo de intercalação correspondendo ao modo de casamento de taxa, processamento de intercalação nos bits codificados obtidos após a codificação polar, para obter bits intercalados, onde a ordem de armazenamento de bits é a mesma ordem dos bits intercalados; e executar coleta de bits nos bits intercalados, e armazenar os bits intercalados no cache cíclico, onde um bit de perfuração ou um bit de encurtamento nos bits intercalados é eliminado em um processo de coleta de bits.

[0162] Opcionalmente, o módulo de armazenamento 1402 é configurado especificamente para:

executar, de acordo com a ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, coleta de bits nos bits codificados, e armazenar os bits codificados no cache cíclico, em que um bit de perfuração ou um bit de encurtamento nos bits codificados é eliminado em um processo de coleta de bits, e a ordem de armazenamento de bits é executar armazenamento em ordem natural ou em ordem inversa.

[0163] Opcionalmente, uma ordem de leitura de bits correspondendo ao primeiro modo de casamento de taxa é ler,

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77/81 em ordem natural, de um primeiro bit para um último bit no cache cíclico, ou ler, em ordem inversa, de um último bit para um primeiro bit no cache cíclico; e uma ordem de leitura de bits correspondendo ao terceiro modo de casamento de taxa é ler sequencialmente e de forma cíclica M bits codificados, iniciando de qualquer localização e em ordem natural ou em ordem inversa, no cache cíclico.

[0164] O dispositivo de casamento de taxa fornecido nesta modalidade é configurado para executar a modalidade de método mostrada na Figura 7. Princípios de implementação e efeitos técnicos do mesmo são similares, e detalhes não são descritos aqui novamente nesta modalidade.

[0165] A Figura 15 é um diagrama estrutural esquemático de um dispositivo para casamento de taxa de código polar de acordo com uma modalidade deste pedido. O dispositivo de casamento de taxa 1500 pode ser um dispositivo de comunicações tal como o dispositivo de rede ou o terminal indicado anteriormente, ou um chip ou coisa parecida. Tal como mostrado na Figura 15, o dispositivo de casamento de taxa 1500 pode ser implementado ao usar um barramento 1501 como uma estrutura de sistema de barramento geral. De acordo com aplicações específicas e condições totais de restrição de projeto do dispositivo de casamento de taxa 1500, o barramento 1501 pode incluir qualquer quantidade de barramentos e pontes de interligação. O barramento 1501 conecta vários circuitos conjuntamente. Estes circuitos incluem um processador 1502, uma mídia de armazenamento 1503 e uma interface de barramento 1504. Opcionalmente, o dispositivo de casamento de taxa 1500 é conectado a um

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78/81 adaptador de rede 1505 e a outros mais por meio do barramento 1501 ao usar a interface de barramento 1504. O adaptador de rede 1505 pode ser configurado para implementar uma função de processamento de sinais em uma camada física em uma rede de comunicações sem fio, e implementar envio e recebimento de sinais de radiofrequência ao usar uma antena 1507. Uma interface de usuário 150 6 pode ser conectada a um terminal de usuário tal como um teclado, um mostrador, um mouse ou um joystick. O barramento 1501 pode ser conectado adicionalmente a outros circuitos tais como uma fonte de temporização, um dispositivo periférico, um regulador de tensão e um circuito de gerenciamento de energia. Estes circuitos são bem conhecidos na técnica, e por esta razão detalhes não são descritos.

[0166] Alternativamente, o dispositivo de casamento de taxa 1500 pode ser configurado como um sistema de processamento de uso geral, por exemplo, referido de uma maneira geral como um chip. O sistema de processamento de uso geral inclui: um ou mais microprocessadores que fornecem uma função de processador, e uma memória externa que fornece pelo menos uma parte de uma mídia de armazenamento 1503. Todos estes são conectados a outros circuitos de suporte ao usar uma estrutura de sistema de barramento externo.

[0167] Alternativamente, o dispositivo de casamento de taxa 1500 pode ser implementado ao usar o seguinte: um circuito integrado de aplicação específica (Circuito Integrado de Aplicação Específica, ASIC) que tem o processador 1502, a interface de barramento 1504 e a

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79/81 interface de usuário 1506; e pelo menos uma parte da mídia de armazenamento 1503 integrada em um único chip. Alternativamente, o dispositivo de casamento de taxa 1500 pode ser implementado ao usar o seguinte: uma ou mais matrizes de portas programáveis em campo (Matriz de Portas Programáveis em Campo, FPGA), um dispositivo lógico programável (dispositivo lógico programável, PLD), um controlador, uma máquina de estados, porta lógica, um componente de hardware distinto, quaisquer outros circuitos apropriados, ou qualquer combinação de circuitos que possa executar funções descritas nas modalidades deste pedido.

[0168] O processador 1502 é responsável por gerenciamento de barramento e processamento geral (incluindo executar software armazenado na mídia de armazenamento 1503) . O processador 1502 pode ser implementado ao usar um ou mais processadores de uso geral e/ou processadores dedicados. Exemplos do processador incluem um microprocessador, um microcontrolador, um DSP e outros circuitos que podem executar software. O software pode ser explicado de uma maneira geral como representando uma instrução, dados ou qualquer combinação dos mesmos, independentemente de se o software é referido como software, firmware, mediador, microcódigo, uma linguagem de descrição de hardware ou outros.

[0169] Tal como mostrado na Figura 15, a mídia de armazenamento 1503 está separada do processador 1502. Entretanto, uma pessoa versada na técnica pode compreender facilmente que a mídia de armazenamento 1503, ou qualquer parte da mídia de armazenamento 1503, pode ficar localizada fora do dispositivo de casamento de taxa 1500. Por exemplo,

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80/81 a mídia de armazenamento 1503 pode incluir uma linha de transmissão, uma forma de onda portadora modulada ao usar dados e/ou um artefato de computador separado de um nó sem fio. Todas estas mídias podem ser acessadas pelo processador 1502 ao usar a interface de barramento 1504. Alternativamente, a mídia de armazenamento 1503 ou qualquer parte da mídia de armazenamento 1503 pode ser integrada ao processador 1502. Por exemplo, a mídia de armazenamento 1503 pode ser um cache e/ou um registrador de uso geral.

[0170] O processador 1502 pode executar as modalidades expostas anteriormente, por exemplo, as modalidades expostas anteriormente de forma sequencial correspondendo às Figuras 2 a 12. Um processo de execução do processador 1502 não é descrito detalhadamente aqui.

[0171] Uma pessoa versada na técnica pode entender que o módulo de codificação, módulo de armazenamento e o módulo de leitura indicados anteriormente podem ser implementados como um processador.

[0172] Uma modalidade deste pedido fornece adicionalmente um produto de programa de computador. O produto de programa de computador inclui código de programa de computador. Quando executado em um computador, o código de programa de computador capacita o computador para executar o método de casamento de taxa de código polar nas modalidades expostas anteriormente.

[0173] Uma modalidade deste pedido fornece um chip, incluindo uma memória e um processador. A memória é configurada para armazenar um programa de computador. O processador é configurado para chamar, da memória, e executar o programa de computador, de maneira que o

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81/81 processador executa o método de casamento de taxa de código polar nas modalidades expostas anteriormente.

Claims

REIVINDICAÇÕES EMENDADAS

1. Método de comunicação para casamento de taxa de código polar, caracterizado pelo fato de que compreende:

codificação polar, de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados, em que o modo de casamento de taxa é um primeiro modo de casamento de taxa ou um segundo modo de casamento de taxa, e N é um número inteiro positivo;

intercalação, nos bits codificados, para obter N bits intercalados;

armazenar sequencialmente, em um cache cíclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os N bits intercalados, em que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits e o terceiro modo de casamento de taxa está correspondendo a uma mesma ordem de armazenamento de bits; e ler sequencialmente, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saída do cache cíclico, em que M é um comprimento de código alvo, em que M é um número inteiro, em que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a localizações de início de leitura de bits diferentes.
2. Método de comunicação, de acordo com a reivindicação 1, caracterizado pelo fato de que:

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um comprimento de código alvo M correspondendo ao primeiro modo de casamento de taxa é menor que o comprimento de código de origem N; um comprimento de código alvo M correspondendo ao segundo modo de casamento de taxa é menor que o comprimento de código de origem N; e um comprimento de código alvo M correspondendo ao terceiro modo de casamento de taxa é maior que o

comprimento de código de origem N.
3. Método de comunicação, de acordo com as reivindicações 1 e 2, caracterizado pelo fato de que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estarem correspondendo a localizações de inicio de leitura de bits diferentes é especificamente:

quando o terceiro modo de casamento de taxa é uma repetição, e o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é uma perfuração, uma localização de inicio de leitura de bits correspondendo à repetição é diferente de uma localização de inicio de leitura de bits correspondendo ao modo de casamento de taxa de perfuração.
4. Método de comunicação, de acordo com a reivindicação 3, caracterizado pelo fato de que ler sequencialmente, no cache ciclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saida do cache ciclico compreende especificamente:

quando o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é perfuração, ler

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3/12 sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo à perfuração, representado pelo fato de que a localização de início de leitura de bits correspondendo à perfuração é um (N-M+l)-ésimo bit dos N bits intercalados armazenados no cache cíclico.
5. Método de comunicação, de acordo com a reivindicação 3 ou reivindicação 4, caracterizado pelo fato de que ler sequencialmente, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saída do cache cíclico compreende especificamente: quando o terceiro modo de casamento de taxa é repetição, ler sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo à repetição, representado

pelo fato de que a localização de início de leitura de bits correspondendo à repetição é um primeiro bit dos N bits intercalados armazenados no cache cíclico. 6. Método de comunicação, de acordo com a

reivindicação 1 ou reivindicação 2, caracterizado pelo fato de que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estarem correspondendo a localizações de início de leitura de bits diferentes compreende especificamente:

quando o primeiro modo de casamento de taxa é perfuração, e o segundo modo de casamento de taxa é encurtamento, uma localização de início de leitura de bits correspondendo à perfuração é diferente de uma localização

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4/12 de início de leitura de bits correspondendo ao encurtamento .

7. Método de comunicação, de acordo com a reivindicação 6, caracterizado pelo fato de que ler sequencialmente, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saída do cache cíclico compreende especificamente:

quando o primeiro modo de casamento de taxa é perfuração, ler sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo à perfuração, representado pelo fato de que a localização de início de leitura de bits correspondendo à perfuração é um (N-M+l)-ésimo bit dos N bits intercalados armazenados no cache cíclico.

8. Método de comunicação, de acordo com a reivindicação 6 ou reivindicação 7, caracterizado pelo fato de que ler sequencialmente, no cache cíclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saída do cache cíclico compreende especificamente:

quando o segundo modo de casamento de taxa é encurtamento, ler sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo a encurtamento, representado pelo fato de que a localização de início de leitura de bits correspondendo a encurtamento é um primeiro bit dos N bits intercalados armazenados no cache cíclico.

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9. Dispositivo para casamento de taxa de código polar, caracterizado pelo fato de que compreende:

um módulo de codificação, configurado para codificação polar de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits codificados, representado pelo fato de que o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa, e N é um número inteiro positivo;

um módulo de armazenamento, configurado para intercalação, nos bits codificados, para obter N bits intercalados; e armazenar sequencialmente, em um cache ciclico de acordo com uma ordem de armazenamento de bits correspondendo ao modo de casamento de taxa, os N bits intercalados, representado pelo fato de que o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a uma mesma ordem de armazenamento de bits; e um módulo de leitura, configurado para ler sequencialmente, no cache ciclico de acordo com uma ordem de leitura de bits correspondendo ao modo de casamento de taxa, M bits dos N bits intercalados como uma sequência de saida do cache ciclico, representado pelo fato de que M é um comprimento de código alvo, representado pelo fato de que M é um número inteiro, onde pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a ordens de leitura de bits diferentes.

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10. Dispositivo, caracterizado pelo fato de acordo com a de que: reivindicação 9, um comprimento de código alvo M correspondendo ao primeiro modo de casamento de taxa é menor que o comprimento de código de origem N; um comprimento de código alvo M correspondendo ao

segundo modo de casamento de taxa é menor que o comprimento de código de origem N; e um comprimento de código alvo M correspondendo ao terceiro modo de casamento de taxa é maior que o comprimento de código de origem N.

11. Dispositivo, de acordo com a reivindicação 9 ou 10, caracterizado pelo fato de que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estarem correspondendo a localizações de inicio de leitura de bits diferentes é especificamente:

quando o terceiro modo de casamento de taxa é uma repetição, e o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é uma perfuração, uma localização de inicio de leitura de bits correspondendo à repetição é diferente de uma localização de inicio de leitura de bits correspondendo ao modo de casamento de taxa de perfuração.

12. Dispositivo, de acordo com a reivindicação 11, caracterizado pelo fato de que o módulo de leitura é configurado especificamente para:

quando o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é perfuração, ler sequencialmente M bits como uma sequência de saida,

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7/12 iniciando da localização de início de leitura de bits correspondendo à perfuração, representado pelo fato de que a localização de início de leitura de bits correspondendo à perfuração é um (N-M+l)-ésimo bit dos N bits intercalados armazenados no cache cíclico.

13. Dispositivo, de acordo com a reivindicação 11 ou reivindicação 12, caracterizado pelo fato de que o módulo de leitura é configurado especificamente para:

quando o terceiro modo de casamento de taxa é repetição, ler sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo à repetição, representado pelo fato de que a localização de início de leitura de bits correspondendo à repetição é um primeiro bit dos N bits intercalados armazenados no cache cíclico.

14. Dispositivo, de acordo com a reivindicação 9 ou 10, caracterizado pelo fato de que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estarem correspondendo a localizações de início de leitura de bits diferentes compreende especificamente:

quando o primeiro modo de casamento de taxa é perfuração, e o segundo modo de casamento de taxa é encurtamento, uma localização de início de leitura de bits correspondendo à perfuração é diferente de uma localização de início de leitura de bits correspondendo ao encurtamento.

15. Dispositivo, de acordo com a reivindicação 14, caracterizado pelo fato de que o módulo de leitura é configurado especificamente para:

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8/12 quando o primeiro modo de casamento de taxa é perfuração, ler sequencialmente M bits como uma sequência de saida, iniciando da localização de inicio de leitura de bits correspondendo à perfuração, representado pelo fato de que a localização de inicio de leitura de bits correspondendo à perfuração é um (N-M+l)-ésimo bit dos N bits intercalados armazenados no cache cíclico.

16. Dispositivo, de acordo com a reivindicação 14 ou 15, caracterizado pelo fato de que o módulo de leitura é configurado especificamente para:

quando o segundo modo de casamento de taxa é encurtamento, ler sequencialmente M bits como uma sequência de saída, iniciando da localização de início de leitura de bits correspondendo a encurtamento, representado pelo fato de que a localização de início de leitura de bits correspondendo a encurtamento é um primeiro bit dos N bits intercalados armazenados no cache cíclico.

17. Dispositivo para casamento de taxa de código polar, caracterizado pelo fato de que compreende:

uma memória, configurada para armazenar um programa e um processador;

um processador, configurado para executar o programa armazenado na memória, e quando o programa é executado o processador é configurado para executar o método conforme definido em qualquer uma das reivindicações 1 a 8.

18. Mídia de armazenamento legível por computador, caracterizada pelo fato de que compreende uma instrução que, quando executada em um computador, capacita o computador para executar o método conforme definido em qualquer uma das reivindicações 1 a 8.

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19. Chip, caracterizado pelo fato de que compreende: uma memória, configurada para armazenar um programa de computador; e um processador, configurado para chamar, da memória, e executar o programa de computador, de maneira que o processador executa o método conforme definido em qualquer uma das reivindicações 1 a 9.

20. Método para descasamento de taxa de código polar, caracterizado pelo fato de que compreende:

receber uma sequência de bits codificados, em que o comprimento de sequência de bits codificados é M e M é um número inteiro positivo;

executar descasamento de taxa da sequência de bits codificados de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits de taxa descasada, em que o modo de casamento de taxa é um de um primeiro modo de casamento de taxa, um segundo modo de casamento de taxa e um terceiro modo de casamento de taxa, e N é um número inteiro positivo, em que pelo menos dois de o primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estão correspondendo a localizações de inicio de leitura de bits diferentes;

decodificar os bits de taxa descasada de acordo com um comprimento de código de origem N, para obter os bits decodificados.

21. Método, de acordo com a reivindicação 20, caracterizado pelo fato de que:

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um comprimento de código alvo M correspondendo ao primeiro modo de casamento de taxa é menor que o comprimento de código de origem N; um comprimento de código alvo M correspondendo ao

segundo modo de casamento de taxa é menor que o comprimento de código de origem N; e

um comprimento de código alvo M correspondendo ao terceiro modo de casamento de taxa é maior que o comprimento de código de origem N. 22. Método, de acordo com a reivindicação 20 ou 21, caracterizado pelo fato de que pelo menos dois de o

primeiro modo de casamento de taxa, o segundo modo de casamento de taxa e o terceiro modo de casamento de taxa estarem correspondendo a localizações de início de leitura de bits diferentes é especificamente:

quando o terceiro modo de casamento de taxa é uma repetição, e o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é uma perfuração, uma localização de início de leitura de bits correspondendo à repetição é diferente de uma localização de início de leitura de bits correspondendo ao modo de casamento de taxa de perfuração.

23. Método, de acordo com qualquer uma das reivindicações 20 a 22, caracterizado pelo fato de que descasamento de taxa da sequência de bits codificados de acordo com um comprimento de código de origem N e um modo

de casamento de taxa, para obter bits de taxa descasada, compreende especificamente: quando o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é perfuração, estabelecer

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11/12 um ou mais bits correspondendo à localização de perfuração predeterminada como um bit desconhecido, e uma razão de verossimilhança logarítmica correspondente é estabelecida para 0;

restaurar o comprimento de código de origem juntamente com uma LLR recebida de uma localização não de perfuração, para obter bits de taxa descasada.

24. Método, de acordo com qualquer uma das reivindicações 20 a 22, caracterizado pelo fato de que descasamento de taxa da sequência de bits codificados de acordo com um comprimento de código de origem N e um modo de casamento de taxa, para obter bits de taxa descasada, compreende especificamente:

quando o primeiro modo de casamento de taxa ou o segundo modo de casamento de taxa é encurtamento, estabelecer um ou mais bits correspondendo à localização de perfuração predeterminada como um bit conhecido, e uma razão de verossimilhança logarítmica correspondente para ser infinitamente grande;

restaurar o comprimento de código de origem juntamente com uma LLR recebida de uma localização não de encurtamento, para obter bits de taxa descasada.

25. Dispositivo para casamento de taxa de código polar, caracterizado pelo fato de que compreende:

uma memória, configurada para armazenar um programa e um processador;

um processador, configurado para executar o programa armazenado na memória, e quando o programa é executado o processador é configurado para executar o método conforme definido em qualquer uma das reivindicações 20 a 24.

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12/12

26. Mídia de armazenamento legível por computador, caracterizada pelo fato de que compreende uma instrução que, quando executada em um computador, capacita o computador para executar o método conforme definido em qualquer uma das reivindicações 20 a 24.

27. Chip, caracterizado pelo fato de que compreende: uma memória, configurada para armazenar um programa de computador; e um processador, configurado para chamar, da memória, e executar o programa de computador de maneira que o processador executa o método conforme definido em qualquer uma das reivindicações 20 a 24.

28. Dispositivo para codificação, caracterizado pelo fato de que o dispositivo executa o método conforme definido em qualquer uma das reivindicações 20 a 24.