WO2018171652A1 - 极化码的速率匹配方法及设备 - Google Patents

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张公正
李榕
张华滋
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Definitions

  • the embodiments of the present invention relate to a codec technology, and in particular, to a rate matching method and device for a polarization code. . Background technique
  • the rate matching output sequence is read from the circular buffer according to the bit reading order corresponding to the rate matching manner, and the first rate matching manner is different from the bit reading order corresponding to the second rate matching manner.
  • the bit reading order corresponding to the second rate matching manner is to read the coded bits in the circular buffer sequentially or in reverse order from an arbitrary position until the M bits are read.
  • the bit reading order corresponding to the first rate matching manner is to sequentially read from the first bit of the circular buffer until the tail bit is read, or from the circular buffer in reverse order.
  • the tail position begins to read until the first position is read;
  • bit storage order includes at least one of the following or a combination thereof:
  • the bit storage order is that the coded bits after the bit inverse sequence interleaving are arranged in a row, and each line of the coded bits is divided into one sub-segment, and the bit is inversely interleaved.
  • the coded bits are coded bits obtained by performing bit inverse sequence interleaving on the coded bits after polarization coding;
  • the length of the output sequence is the target code length M, and the M is an integer; the target code length M corresponding to the first rate matching mode is smaller than the mother code length N;
  • the target code length M corresponding to the second rate matching manner is smaller than the mother code length N;
  • the target code length M corresponding to the third rate matching manner is greater than the mother code length N.
  • the bit reading order corresponding to the first rate matching mode, the second rate matching mode, and the third rate matching mode is different.
  • the storing the coded bits after the polarization encoding to the circular buffer according to the bit storage order corresponding to the rate matching manner includes:
  • the first storage order is used to indicate a storage order of the first N/2 bits of the polarization coded coded bits in the circular buffer
  • the second storage order is used to indicate the polarization coded The order in which the last N/2 bits of the coded bits are stored in the circular buffer
  • the first storage order includes at least one of the following or a combination thereof:
  • the order is arranged from the back to the front, the order is arranged from the back to the rear, the reliability is arranged from high to low, the reliability is arranged from low to high, the random arrangement, the permutation of the bitwise linear interleaving, and the reverse order of the permutation of the bitwise linear interleaving;
  • the bit reading order corresponding to the third rate matching mode is to sequentially read the coded bits in the circular buffer from the arbitrary position in sequence or in reverse order until the M bits are read.
  • the bit reading order corresponding to the first rate matching manner is to sequentially or reversely read the circular buffer.
  • the sequence number corresponding to the current bit is in the first set, the current bit is skipped until the first bit is read. To the last one;
  • the storing the coded bits in the circular buffer according to the bit storage order corresponding to the rate matching manner includes:
  • the coding module is configured to perform polarization coding according to the length of the mother code and the rate matching manner, and obtain the coded bits after the polarization coding, where the rate matching mode is the first rate matching mode or the second rate matching mode, where the N is a positive integer; a storage module, configured to store the polarization-coded coded bits into a circular buffer according to a bit storage order corresponding to the rate matching manner, where the first rate matching manner and the second The bit matching order corresponding to the rate matching mode is the same;
  • the length of the output sequence is a target code length M, and the M is an integer;
  • the target code length M corresponding to the first rate matching manner is smaller than the mother code length N;
  • the storage module is specifically configured to:
  • the bit reading order corresponding to the second rate matching manner is to read the coded bits in the circular buffer sequentially or in reverse order from an arbitrary position until the M bits are read.
  • the bit reading order corresponding to the second rate matching manner is to read the coded bits in the circular buffer sequentially or in reverse order from an arbitrary position until the M bits are read.
  • the storage module is specifically configured to:
  • the bit reading order corresponding to the second rate matching mode is to sequentially read the coded bits in the circular buffer sequentially or in reverse order from an arbitrary position until the M bits are read.
  • bit storage order includes at least one of the following or a combination thereof:
  • the bit storage order is that the coded bits after the bit inverse sequence interleaving are arranged in a row, and each line of the coded bits is divided into one sub-segment, and the bit is inversely interleaved.
  • Coded bit is right a coded bit obtained by performing bit-inverse sequence interleaving on the coded bits after polarization encoding;
  • the bit reading order corresponding to the first rate matching mode is to perform bit reverse order interleaving on the coded bits after the bit inverse sequence interleaving, and then sequentially read one bit from each sub-segment until the M bit is read, the second The bit reading order corresponding to the rate matching manner is to sequentially read the coded bits in the circular buffer in a sequential or reverse order from any position of the coded bits after the bit reverse sequence interleaving until the M bits are read;
  • the bit reading order corresponding to the first rate matching manner is to perform bit inverse sequence interleaving on the coded bits after bit reverse order interleaving, and then sequentially read one bit from each sub-segment until the M bit is read, the second The bit reading order corresponding to the rate matching mode is to sequentially read the coded bits in the circular buffer in a sequential or reverse order from any position of the coded bits after the bit reverse order interleaving until the M bits are read.
  • the coding module is configured to perform polarization coding according to the length of the mother code and the rate matching manner to obtain the coded bits after the polarization coding, where the rate matching mode is the first rate matching mode, the second rate matching mode, and the third rate matching.
  • the rate matching mode is the first rate matching mode, the second rate matching mode, and the third rate matching.
  • N is a positive integer
  • a reading module configured to read, according to a bit reading order corresponding to the rate matching manner, an output sequence matched with a rate from the circular buffer, where the first rate matching manner and the second rate matching At least two of the rate matching modes in the mode and the third rate matching mode have different bit reading orders.
  • the length of the output sequence is the target code length M, and the M is an integer; the target code length M corresponding to the first rate matching mode is smaller than the mother code length N;
  • the target code length M corresponding to the second rate matching manner is smaller than the mother code length N;
  • the bit reading order corresponding to the first rate matching mode, the second rate matching mode, and the third rate matching mode is different.
  • the storage module is specifically configured to: perform interleaving processing on the coded bits after the polarization processing according to an interleaving manner corresponding to the rate matching manner, to obtain coded bits after interleaving processing,
  • the bit storage order is the same as the order of the coded bits after the interleaving process; the coded bits after the interleaving process are bit-collected and stored in the circular buffer.
  • the bit storage order includes a first storage order and a second storage order, where the first rate matching mode is used to indicate the first storage order in advance, and the second rate matching mode is used. Instructing the second storage sequence in advance;
  • the first storage order is used to indicate a storage order of the first N/2 bits of the polarization coded coded bits in the circular buffer
  • the second storage order is used to indicate the polarization coded The order in which the last N/2 bits of the coded bits are stored in the circular buffer; or
  • the first storage order is used to indicate a storage order of the last N/2 bits of the polarization coded coded bits in the circular buffer
  • the second storage order is used to indicate the polarization coded The order in which the first N/2 bits of the coded bits are stored in the circular buffer.
  • the first storage order includes at least one of the following or a combination thereof:
  • the order is arranged from the back to the front, the order is arranged from the back to the rear, the reliability is arranged from high to low, the reliability is arranged from low to high, the random arrangement, the permutation of the bitwise linear interleaving, and the reverse order of the permutation of the bitwise linear interleaving;
  • the order is arranged from the back to the front, the order is from the back to the rear, the bit is reversed from the back to the front, the bit is reversed from the head to the rear, the reliability is ranked from high to low, the reliability is arranged from low to high, the random arrangement, the offset bit
  • the reverse order is arranged from the back to the rear, the offset bit is reversed from the back to the front, the bitwise linear interleaving corresponds to the corresponding arrangement, and the bitwise linear interleaving corresponds to the reverse order of the arrangement.
  • the second storage order is used to indicate the polarization coding
  • the order in which the first N/2 bits of the coded bits are stored in the circular buffer, the bit read order corresponding to the first rate matching mode is to sequentially read the first to the Mth bits in the circular buffer.
  • the bit reading order corresponding to the second rate matching manner is to sequentially read the N-M+1th bit to the Nth bit in the circular buffer;
  • the sequence number of the puncturing bits indicated by the first speed matching manner is located in the first set, and the sequence number of the shortening bits indicated by the second rate matching mode is located in the second set;
  • the bit reading order corresponding to the first rate matching manner is to sequentially or reversely read the circular buffer.
  • the sequence number corresponding to the current bit is in the first set, the current bit is skipped until the first bit is read. To the last one;
  • the bit reading order corresponding to the second rate matching manner is to read the circular buffer sequentially or sequentially, and when the serial number corresponding to the current bit is located in the second set, skip the current bit until the reading To the last one;
  • the storage module is specifically configured to:
  • the storage module is specifically configured to: And performing bit collection on the coded bits after the polarization coding according to the bit storage order corresponding to the rate matching manner, and storing the coded bits in the circular buffer, where the bit coded bits of the coded bits after the polarization coding are The shortened bits are deleted during the bit collection process, which is stored sequentially or in reverse order.
  • the bit reading order corresponding to the third rate matching mode is to sequentially read the coded bits in the circular buffer from the arbitrary position in order or in reverse order until the M bits are read.
  • a seventh aspect of the present application provides a computer program product, the computer program product comprising computer program code, when the computer program code is run on a computer, causing the computer to perform various aspects as in the first aspect and the first aspect The method of the implementation manner, or the computer performs the method of the second aspect and various implementations of the second aspect.
  • the method and device for rate matching of a polarization code provided by the embodiment of the present invention, the method performs polarization coding according to the length of the mother code N and the rate matching manner to obtain a coded bit after polarization coding, and the rate matching mode is the first rate matching.
  • the mode or the second rate matching mode is configured to store the coded bits in the circular buffer according to the bit storage order corresponding to the rate matching mode, where the first rate matching mode and the second rate matching mode correspond to the bit storage order
  • the first rate matching mode is the same as the second rate matching mode.
  • the two rate matching modes can be implemented by one interleaver, or can be directly stored in sequential storage or reverse sequential storage.
  • FIG. 1 shows a network architecture that may be applicable to an embodiment of the present application
  • FIG. 2 is a flowchart of processing a rate matching of a polarization code according to an embodiment of the present application
  • FIG. 3 is a schematic flowchart of a method for matching a rate of a polarization code according to an embodiment of the present disclosure
  • 4 is a schematic diagram 1 of a bit storage sequence provided by an embodiment of the present application;
  • FIG. 5 is a schematic diagram 1 of a bit reading sequence provided by an embodiment of the present application.
  • FIG. 6 is a schematic diagram of row and column interleaving of coded bits according to an embodiment of the present application.
  • FIG. 9 is a second schematic diagram of a bit reading sequence according to an embodiment of the present disclosure.
  • FIG. 10 is a third schematic diagram of a bit storage sequence according to an embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram showing the reverse order of offset bits according to an embodiment of the present application.
  • FIG. 12 is a third schematic diagram of a bit reading sequence according to an embodiment of the present disclosure.
  • FIG. 13 is a schematic structural diagram 1 of a rate matching device for a polarization code according to an embodiment of the present disclosure
  • FIG. 14 is a schematic structural diagram 2 of a rate matching device for a polarization code according to an embodiment of the present disclosure
  • FIG. 15 is a schematic structural diagram 3 of a rate matching device for a polarization code according to an embodiment of the present disclosure. Detailed ways
  • the network architecture and the service scenario described in the embodiments of the present application are for the purpose of more clearly explaining the technical solutions of the embodiments of the present application, and do not constitute a limitation of the technical solutions provided by the embodiments of the present application.
  • the evolution of the architecture and the emergence of a new service scenario, the technical solutions provided by the embodiments of the present application are equally applicable to similar technical problems.
  • the network device involved in the embodiment of the present application is a device deployed in a radio access network to provide a wireless communication function for a terminal.
  • the network device may be, for example, the base station shown in FIG. 1, and the base station may include various forms of macro base stations, micro base stations, relay stations, access points, and the like. It can be understood by those skilled in the art that the network device that needs to be coded can also apply the method provided by the embodiment of the present application, and the embodiment is not limited to the base station.
  • the target code length M is the length of the output sequence after rate matching. In this embodiment, the specific determination manner of the target code length M is not particularly limited.
  • the mother code length ⁇ can be determined.
  • the mother code is a binary line vector, some bits are used to carry information, that is, carry information bits, and another part of bits are set to the encoding end and the decoding end in advance.
  • the fixed value of the convention, called the freeze bit can be set arbitrarily, and is usually set to 0.
  • the length of the mother code can also be determined by other means. This embodiment only schematically shows a possible Method to realize.
  • the encoding end When transmitting, the encoding end deletes the bits in the predetermined puncturing position after encoding to obtain a polar code, and achieves rate matching.
  • the bit corresponding to the predetermined punching position When decoding, the bit corresponding to the predetermined punching position is treated as an unknown bit, and the corresponding log likelihood ratio is
  • LLR Log-likelihood Ratio
  • the length of the mother code is an integer power greater than or equal to 2 of the target code length.
  • the coded bits of the shortened position are only related to the frozen bits.
  • the bits that shorten the position are treated as known bits, and the corresponding LLR is set to infinity.
  • the reliability of the polarized channel is calculated according to the mother code; then the Shorten position is determined, and the corresponding polarized channel places the freeze bit; finally, the information bit and the frozen bit position are determined from the remaining polarization channels according to the reliability.
  • the bits that are encoded in a predetermined shortened position are deleted to obtain a polar code, and rate matching is achieved.
  • the shortened bit is treated as a known bit, the LLR is set to infinity, and the received LLR is not shortened, the length is restored to the mother code length, and the solution rate is matched, and then decoded.
  • the embodiment of the present application provides a rate matching method for a polarization code, to solve three rate matching methods, which requires three sets of hardware, that is, interleaving by respective corresponding interleavers, requiring three interleavers, resulting in high hardware implementation complexity.
  • FIG. 2 is a flowchart of processing a rate matching of a polarization code according to an embodiment of the present application.
  • the rate matching mode is selected, and the Polar code is encoded, the information bit stream is output, and the information bit stream is interleaved by using an interleaver to implement preset ordering of the information bit stream, and the preset sequence is performed.
  • the information bit stream is bit-collected and sent to the circular buffer, and the bit selection method corresponding to the rate matching method is selected to obtain a rate-matched output sequence.
  • the following implementation is based on the embodiment of FIG. 2.
  • the encoding end supports two or three rate matching modes at the same time, and only one interleaver is needed.
  • Step 301 Perform polarization coding according to the length of the mother code and the rate matching manner to obtain a coded bit.
  • the rate matching mode is a first rate matching mode or a second rate matching mode.
  • the first rate matching mode may be the above-mentioned puncturing or shortening rate matching mode
  • the second rate matching mode may be the above-mentioned repetition rate matching mode
  • the encoding end can select the first rate matching mode.
  • the first rate matching method is specifically shortened or punctured, which can be determined by the code rate. Specifically, the correspondence between the code rate and the shortening and punching can be predetermined by a protocol.
  • the Polar code is constructed according to the mother code length N and the information bit number K and the selected rate matching method, and is encoded according to the constructed Polar code to obtain a coded bit of length N.
  • the Polar code here includes but is not limited to Arikan Polar code, PC-Polar code, CA-Polar code, PC-CA-Polar code.
  • Arikan Polar refers to the original Polar code, which is not cascaded with other codes, only information bits and frozen bits.
  • PC-Polar is a Polar code that cascades Parity Check (PC).
  • CA-Polar is a CRC-based Polar code and other cascaded Polar codes.
  • the PC-CA-Polar code is a Polar code that concatenates both the PC and the Cyclic Redundancy Check (CRC). PC-Polar and CA-Polar improve the performance of Polar code by cascading different codes.
  • Step 302 Store the polarization-coded coded bits into a circular buffer according to a bit storage order corresponding to the rate matching mode, where the first rate matching mode corresponds to the second rate matching mode.
  • the bit storage order is the same.
  • Step 303 Read a rate matching output sequence from the circular buffer according to the bit reading order corresponding to the rate matching manner, where the first rate matching manner and the second rate matching manner correspond to bit reading. The order is different.
  • the first rate matching manner is the same as the second rate matching manner, and the bit storage order is determined by the interleaving manner of the interleaver. Therefore, the first rate matching mode is the same as the second rate matching mode.
  • the first rate matching mode and the second rate matching mode need only one interleaver, and the multiple interleaving is not needed. To achieve. That is, regardless of whether the encoding end selects the first rate matching mode or the second rate matching mode, the interleaving mode and the bit storage order are the same.
  • the bit storage order is reverse order storage or sequential storage, the bit storage order can be directly implemented without using the interleaver.
  • the bit storage order is the same because the first rate matching mode and the second rate matching mode are the same.
  • the first rate matching manner in this embodiment is different from the second rate matching manner. That is, the output sequence of the rate matching is read from the circular buffer according to the bit reading order corresponding to the rate matching method that has been selected.
  • the process of reading the rate matched output sequence from the circular buffer is the process of bit selection in FIG. 2 above, and the bit reading order can be understood as the order of bit selection.
  • the bit storage order and the bit reading order in this embodiment can be implemented by the following possible implementation manners. The following description will be respectively made with reference to Fig. 2 .
  • the coded bits after polarization coding are first interleaved to obtain coded bits after interleaving, and then bit collection is performed, and the coded bits after polarization coding are stored in a circular buffer, and then bit selection is performed.
  • the puncturing bit is set in the header.
  • the bit selection process for the puncturing rate matching mode, the M bit is read.
  • the shortening bit is set at the tail, and in the bit selection process.
  • the first M bits are read, and for the repetition rate matching method, the M bits are cyclically read from any position.
  • the corresponding bit reading order is sequentially reading the N-M+1th bit to the Nth bit in the circular buffer, where the first bit to the first The NM bit corresponds to the punch position.
  • the corresponding bit reading order is sequentially reading the first bit to the Mth bit in the circular buffer, wherein the M+1th to the Nth bit are shortened correspondingly. position.
  • the second rate matching mode is a repetition rate matching mode, and the corresponding bit reading order is to sequentially read the coded bits in the cyclic buffer from the arbitrary position or sequentially to the reverse order until the M bits are read.
  • the arbitrary position can be determined by the coding parameter or a fixed value, such as the N/4+1 bit. For sequential reading, every Nth bit is read from the first bit cycle until M bits are read; for reverse order, every Nth bit is read from the Nth bit cycle until M is read Bit.
  • the coded bits after polarization coding are first interleaved to obtain coded bits after interleaving, and then bit collection is performed, and the coded bits after polarization coding are stored in a circular buffer, and then bit selection is performed.
  • the puncturing bit or the shortening bit may be set at an arbitrary position.
  • a sequential interleaving or a reverse interleaving may be adopted. In the bit selection process, just skip the punch bit or shorten the bit. It can be understood by those skilled in the art that in this implementation manner, the interleaving implementation may not be used, but the sequential storage or the reverse sequential storage may be implemented.
  • the puncturing bit or the shortening bit indicated by the first rate matching mode is located in the first set, and in the bit selection process, the bit reading order corresponding to the first rate matching mode is a sequential order or a reverse order reading loop buffer.
  • the sequence number corresponding to the current bit is in the first set, the current bit is skipped until the last bit is read;
  • the bit reading order corresponding to the second rate matching mode is to sequentially read the coded bits in the circular buffer sequentially or in reverse order from any position until the M bits are read.
  • the coded bits after polarization coding are first interleaved to obtain coded bits after interleaving, and then the bits are collected and stored in a circular buffer.
  • the puncturing bit or the shortening bit may be set at an arbitrary position.
  • a sequential interleaving or a reverse interleaving may be adopted.
  • the puncturing or shortening bits are deleted and all stored contents are read out in order. If there is no punch or shortened bit, there is no need to perform the delete operation. It can be understood by those skilled in the art that in this implementation manner, the interleaving implementation may not be used, but the sequential storage or the reverse sequential storage may be implemented.
  • the corresponding bit reading order is to sequentially read the M bit from the first bit of the circular buffer, or the reverse order from the tail bit of the circular buffer.
  • the M bit is read; those skilled in the art will understand that since the puncturing bit or the shortening bit has been deleted, the M bit can be read from the beginning to the end, or from the end to the end.
  • the interleaving manner is used to indicate the processing procedure of the interleaver, so that the ordering of the encoded bits after the interleaving process is a preset order, that is, the bit storage order described above.
  • the bit storage order includes at least one of the following or a combination thereof:
  • the coded bit order after polarization coding is arranged from the back to the front, the order is from the back to the rear, the bit is reversed from the back to the front, the bit is reversed from the head to the rear, the reliability is arranged from high to low, and the reliability is arranged from low to high. , random arrangement, offset bit reverse order from the back to the rear, offset bit reverse order from the back to the front, bitwise linear interleaving corresponding arrangement.
  • the reliability refers to the reliability of the polarized channel corresponding to the Polar code, and the corresponding coded bits have a similar order.
  • the reliability measurement parameters that measure the reliability may be a polarization weight (PW) value, a Pap s parameter, an error probability, a channel capacity, and the like.
  • PW polarization weight
  • the bit reverse order is to convert a decimal integer into a binary form, reverse the order of the binary elements, and convert the inverted binary number into decimal. The newly obtained number is the bit reverse order value of the original number.
  • the combination of the sequences refers to the combination of the above various sequences, such as: 1st to the first?
  • the 1 ⁇ 2 bit is any of the above, and the 1 ⁇ 2+1 to N bits are sorted from the back to the end in the bit reverse order.
  • the coding end performs polarization coding according to the length of the mother code N and the rate matching manner, and obtains the coded bit after polarization coding, and the rate matching mode is the first rate matching mode or the first
  • the second rate matching method is configured to: store the coded bits in the first rate matching mode and the second rate matching mode in the same manner according to the bit storage order corresponding to the rate matching manner, The first rate matching mode is the same as the second rate matching mode.
  • the two rate matching modes can be implemented by one interleaver, or can be directly stored in sequential storage or reverse sequential storage without interleaving.
  • the encoding end reads the output sequence of the rate matching from the circular buffer according to the bit reading order corresponding to the rate matching manner, wherein the first rate matching mode and the second The bit matching order corresponding to the rate matching method is different, from Implement different rates have different output matching mode, the encoder can output to ensure the correct output sequence to the decoder side.
  • bit storage order and the bit read sequence are described in detail. For other processes, refer to the foregoing embodiment, and details are not described herein again.
  • the first rate matching mode is a puncturing rate matching mode
  • the second rate matching mode is a repetition rate matching mode.
  • the order in which the polarization-coded coded bits are stored in the circular buffer is the order of the first N/4, and then the N/4+1 bits to the N/2+1th bits are alternately selected, and the N/2+1 is The Nth bit is sorted in natural order.
  • FIG. 4 is a schematic diagram 1 of a bit storage sequence according to an embodiment of the present application.
  • 0, 1, 2, ... 15 are 16-bit natural ordering diagrams, representing the position numbers of the coded bits after polarization encoding.
  • the bits corresponding to 0, 1, 2, 3 are stored in natural order, and the ratio of 4 corresponds.
  • the special storage order is unchanged, and the storage position of the corresponding bit of 5 changes, and the original 6th bit becomes the 7th bit, and the storage position of the corresponding bit of 6 changes, and the original 7th bit becomes the first 9 bits, others can refer to FIG. 4, and details are not described herein again.
  • Those skilled in the art will appreciate that whether it is puncturing or repeating, it is stored in the bit storage order described above.
  • bit reading order is as shown in FIG. 5,
  • 5 is a schematic diagram 1 of the bit reading sequence provided by the embodiment of the present application. If the selected rate matching mode is puncturing, the N-M+1th bit to the Nth bit are read, and the starting point of the puncturing is as shown in FIG. 5. If the selected rate matching mode is repeated, the reading is arbitrarily selected. The position begins to read the coded bits in the circular buffer in sequential or reverse order until the M bits are read, and the starting point of the repetition is as shown in FIG.
  • the first rate matching mode is a shortened rate matching mode
  • the second rate matching mode is a repetition rate matching mode.
  • the bit storage order is that the coded bits after the bit inverse sequence interleaving are arranged in rows, and each line of the coded bits is divided into one sub-segment.
  • the coded bits after the bit-inverse sequence interleaving are coded bits obtained by performing bit-inverse sequence interleaving on the polarization-coded coded bits.
  • FIG. 6 is a schematic diagram of row and column interleaving of coded bits according to an embodiment of the present application. As shown in FIG. 6, the interleaver is written in rows, and is divided into 4 rows and 8 columns. After the bit inverse sequence interleaving, the original second column (1, 9, 17, 25) is changed to the fifth column.
  • the fourth column (3, 11, 19, 27) becomes the seventh column, and the other see Fig. 6.
  • the output of the interleaver is output in rows, ie, outputs (0, 4, 2, 6, 1, 5, 3, 7).
  • the corresponding bit storage order is stored in rows, that is, stored in accordance with the output of the interleaver.
  • the bit reading order is to sequentially read the coded bits in the circular buffer sequentially or in reverse order from the arbitrary position of the coded bits after the bit reverse sequence interleaving until the M bit is read.
  • the bit reading order is the above-described order of output by line, that is, reading (0, 4, 2, 6, 1, 5, 3, 7, 8, 12, 10).
  • the bit reading order is to perform bit reverse order interleaving on the coded bits after the bit inverse sequence interleaving, and then sequentially read one bit from each sub-segment until the M bit is read. See Figure 6 for details. As shown in Fig. 6, after the bit reverse line interleaving, the original second line (8, 12, ... 11, 15) becomes the current third line, and the original third line becomes the current second. Row. In the process of reading, one bit is sequentially read from each sub-segment, i.e., read out in columns. This embodiment schematically shows that the first four bits of reading are (0, 16, 8, 24).
  • the interleaving manner can also indicate row and column interleaving, and the bit storage order is that the coded bits after the bit reverse order interleaving are arranged in columns, and each column of the coded bits is divided into one sub-segment, and the bit reverse-order line is interleaved.
  • the coded bits are coded bits obtained by performing bit reverse sequence interleaving on the coded bits after polarization coding; the bit read order corresponding to the first rate matching mode is to perform bit inverse sequence interleaving on the coded bits after bit reverse order line interleaving.
  • bit reading order corresponding to the second rate matching method is sequentially read from the arbitrary position of the coded bit after the bit-reverse interleaving, or sequentially in the reverse order.
  • Encode bits in the loop buffer until M bits are read.
  • the specific implementation is similar to the column interleaving. This embodiment is not described here.
  • the bit reading order sequentially reads the circular buffer sequentially or in reverse order, and when the current sequence number (starting from 0) is reversely greater than or equal to the target code length M, Then skip the current bit.
  • the length of the mother code is 16, the target code length is 12, and when the 4th bit is read (the serial number of the sequence number is 3, 3 is reversed). For 12), skip, thus shortening or punching the code length.
  • the bit sequence of the current sequence number is an implementation manner of implementing the first set.
  • the foregoing embodiment exemplifies an implementation manner in which the interleaver supports two rate matching modes.
  • the bit storage order and the bit reading order may have other implementation manners, which are not described herein again.
  • the following embodiments will illustrate an implementation in which the interleaver supports three rate matching modes.
  • FIG. 7 is a schematic flowchart diagram of a method for matching a rate of a polarization code according to an embodiment of the present disclosure.
  • the method provided in this embodiment is adapted to the process of rate matching performed by the coding end.
  • the encoding end supports three rate matching modes, specifically, shortening, puncturing, and repeating corresponding corresponding rate matching modes.
  • the method provided in this embodiment includes:
  • Step 701 Perform polarization coding according to the length of the mother code and the rate matching manner to obtain the coded bits after the polarization coding, where the rate matching mode is the first rate matching mode, the second rate matching mode, and the third rate matching mode. one of;
  • Step 702 Store the polarization-coded coded bits into a circular buffer according to a bit storage order corresponding to the rate matching manner, where the first rate matching manner, the second rate matching manner, and the The bit storage order corresponding to the third rate matching manner is the same;
  • Step 703 Read, according to the bit reading order corresponding to the rate matching manner, an output sequence that matches the rate, where the first rate matching mode, the second rate matching mode, and the first At least two rate matching modes in the three rates have different bit reading orders.
  • the implementation of this embodiment is similar to the embodiment shown in FIG. 3. For similar places, refer to the description of the foregoing embodiment of FIG. 3, which is not described herein again.
  • the implementation of this embodiment differs from the embodiment shown in FIG. 3 in that the encoding end supports three rate matching modes. Specifically, the first rate matching mode is a puncturing rate matching mode, and the corresponding target code length M is smaller than the mother code length N, and the second rate matching mode is a shortened rate matching mode, where the corresponding target code length M is smaller than the mother code length N, The third rate matching mode is a repetition rate matching mode, and the corresponding target code length M is greater than the mother code length N.
  • the bit storage order of the embodiment includes a first storage order and a second storage order, where the first rate matching mode is used to indicate a first storage order in advance, and the second rate matching mode is used to indicate a second storage order in advance.
  • the first rate matching mode may be a puncturing rate matching mode
  • the second rate matching mode may be a shortened rate matching mode.
  • the first storage order is used to indicate a storage order of the first N/2 bits of the coded bits after polarization coding in the circular buffer
  • the second storage order is used to indicate the last N/2 bits of the coded bits after polarization coding.
  • the first storage order includes at least one of the following or a combination thereof:
  • the order is arranged from the back to the front, the order is arranged from the back to the rear, the reliability is arranged from high to low, the reliability is arranged from low to high, the random arrangement, the permutation of the bitwise linear interleaving, and the reverse order of the permutation of the bitwise linear interleaving;
  • the second storage order includes at least one of the following or a combination thereof:
  • the order is arranged from the back to the front, the order is from the back to the rear, the bit is reversed from the back to the front, the bit is reversed from the head to the rear, the reliability is ranked from high to low, the reliability is arranged from low to high, the random arrangement, the offset bit
  • the reverse order is arranged from the back to the rear, the offset bit is reversed from the back to the front, the bitwise linear interleaving corresponds to the corresponding arrangement, and the bitwise linear interleaving corresponds to the reverse order of the arrangement.
  • the bit rate reading order corresponding to the first rate matching mode, the second rate matching mode, and the third rate matching mode in the embodiment is different. That is, the output sequence of the rate matching is read from the circular buffer according to the bit reading order corresponding to the rate matching method that has been selected.
  • the second storage order is used to indicate the last N/2 of the coded bits after polarization encoding.
  • the order of the bits in the circular buffer is the order in which the bit rate is read in order to sequentially read the N-M+1th to the Nth bits in the circular buffer (the first to NM bits are the punch bits).
  • the bit reading order corresponding to the shortened rate matching method is to sequentially read the first bit to the Mth bit in the circular buffer (the M+1th to the Nth bits are shortened bits); or
  • the bit reading order corresponding to the punch rate matching method is to sequentially read the first bit to the Mth bit in the circular buffer (the M+1 to the Nth bits are punched bits), shortening
  • the bit reading order corresponding to the rate matching mode is to sequentially read the N-M+1th bit to the Nth bit in the circular buffer (the first to NM bits are shortened bits);
  • the bit reading order corresponding to the repetition rate matching method is to sequentially read the coded bits in the cyclic buffer from the arbitrary position in order or in reverse order until the M bits are read.
  • the first rate matching mode is the puncturing rate matching mode
  • the second rate matching mode is the shortened rate matching mode
  • the first storage order is used to indicate the first N/2 bits of the polarization coded coding bits.
  • the second storage order is used to indicate the storage order of the last N/2 bits of the coded bits after polarization encoding in the circular buffer
  • the first storage order is used to indicate the polarization.
  • the storage order of the last N/2 bits of the encoded coded bits in the circular buffer is used to indicate that the order of the first N/2 bits of the coded bits after polarization encoding is stored in the circular buffer. This embodiment will not be repeated here.
  • FIG. 8 is a second schematic diagram of a bit storage sequence according to an embodiment of the present disclosure; as shown in FIG. 8 , the natural ordering (0, 1, 2, 3, 4, 5, 6, 7) is reverse-ordered to obtain (0. 4, 2, 6, 1, 5, 3, 7), the second storage order is the N/2+1 to N bit storage order is the N/2+1 to N bits of the bit reverse order, for shortening the design
  • the first storage order is the remaining natural ordering, that is, from the odd-numbered bits to the back, for the punch design.
  • FIG. 9 is a second schematic diagram of a bit reading sequence according to an embodiment of the present disclosure; as shown in FIG. 9, the bit length of the coded bit is N, and FIG.
  • the bit reading order corresponding to the punching rate matching mode is to sequentially read the N-M+1 bit (the starting point of the punching) to the Nth bit in the circular buffer, and the bit reading order corresponding to the shortened rate matching mode is sequentially read.
  • the first bit (shortening start point) in the circular buffer is to the Mth bit, and the bit reading order corresponding to the repetition rate matching method is to sequentially read the coded bits in the circular buffer from the arbitrary position in order or in reverse order until the M bit is read. .
  • the bit storage order is as shown in FIG.
  • the bit reading order corresponding to the initially selected rate matching method is selected for reading.
  • the second storage order For indicating the storage order of the first N/2 bits of the coded bits after polarization coding in the circular buffer, the first N/2 bits correspond to the reverse order of the last N/2 shown in FIG. 9, and the last N/2 bits are equivalent.
  • the reverse order of the first N/2 shown in FIG. Then the bit storage order is 7, 3, 5, 1, 6, 4, 2, 0. When the reading is reverse reading, it is the same as that read in Fig. 9.
  • bit storage order can be done by segmentation interleaving.
  • the encoding end includes corresponding hardware structures and/or software modules for performing various functions.
  • the unit and algorithm steps of the examples described in the embodiments disclosed in the embodiments of the present application can be implemented in a combination of hardware or hardware and computer software. Whether a function is implemented in hardware or by computer software drives the hardware, depending on the specific application and design constraints of the solution.
  • a person skilled in the art can use different methods to implement the described functions for each specific application, but such implementation should not be considered to be beyond the scope of the technical solutions of the embodiments of the present application.
  • the encoding module 1301 is configured to perform polarization coding according to the length of the mother code and the rate matching manner to obtain the coded bits after the polarization coding, where the rate matching mode is the first rate matching mode or the second rate matching mode, where the N is Is a positive integer;
  • the bit storage order includes at least one of the following or a combination thereof: the coded bits after the polarization coding are sequentially arranged from the back to the front in the circular buffer, and are sequentially arranged from the back to the rear, and the bits are reversed.
  • the bits are reversed from the head to the rear, the reliability is arranged from high to low, the reliability is arranged from low to high, the random arrangement, the offset bit is reversed from the head to the rear, and the offset bits are reversed from the back to the front. , bitwise linear interleaving of the corresponding arrangement.
  • the bit storage order is that the coded bits after the bit inverse sequence interleaving are arranged in a row, and each line of the coded bits is divided into one sub-segment, and the bit is inversely interleaved.
  • the coded bits are coded bits obtained by performing bit inverse sequence interleaving on the coded bits after polarization coding;
  • the bit reading order corresponding to the first rate matching manner is to perform bit inverse sequence interleaving on the coded bits after bit reverse order interleaving, and then sequentially read one bit from each sub-segment until the M bit is read, the second The bit reading order corresponding to the rate matching mode is to sequentially read the coded bits in the circular buffer in a sequential or reverse order from any position of the coded bits after the bit reverse order interleaving until the M bits are read.
  • the encoding module 1401 is configured to perform polarization coding according to the length of the mother code and the rate matching manner to obtain the coded bits after the polarization coding, where the rate matching mode is the first rate matching mode, the second rate matching mode, and the third rate.
  • the rate matching mode is the first rate matching mode, the second rate matching mode, and the third rate.
  • One of the matching modes where N is a positive integer;
  • the reading module 1403 is configured to read, according to the bit reading order corresponding to the rate matching manner, an output sequence that matches the rate from the circular buffer, where the first rate matching mode and the second rate are At least two of the matching methods and the third rate matching manner have different bit reading orders.
  • the bit storage order includes a first storage order and a second storage order, where the first rate matching manner is used to indicate the first storage order in advance, and the second rate matching manner is used to indicate in advance a second storage order; the first storage order is used to indicate a storage order of the first N/2 bits of the polarization-coded coded bits in the circular buffer, and the second storage order is used to indicate the pole The order in which the last N/2 bits of the encoded coded bits are stored in the circular buffer; or
  • the second storage sequence includes at least one of the following or a combination thereof: the order is arranged from the back to the front, the order is arranged from the back to the rear, the bit is reversed from the back to the front, the bit is reversed from the back to the rear, and the reliability is from high to high.
  • the bit reading order corresponding to the second rate matching manner is to read the circular buffer sequentially or sequentially, and when the serial number corresponding to the current bit is located in the second set, skip the current bit until the reading To the last one;
  • the bit reading order corresponding to the third rate matching mode is to read the coded bits in the circular buffer sequentially or in reverse order from any position until the M bits are read.
  • bit reading order corresponding to the first rate matching mode and the second rate matching mode is the same, and the bit reading order corresponding to the first rate matching mode and the third rate matching mode is different.
  • the bit reading order corresponding to the first rate matching manner is to start reading from the first bit of the circular buffer in order, until the tail bit is read, or from the tail bit of the circular buffer in reverse order. Reading, until the first bit is read; the bit reading order corresponding to the third rate matching mode is to sequentially read the coded bits in the circular buffer sequentially or in reverse order from any position until the M bits are read.
  • FIG. 15 is a schematic structural diagram 3 of a rate matching device for a polarization code according to an embodiment of the present disclosure.
  • the rate matching device 1500 may be a communication device or a chip or the like such as the aforementioned network device or terminal.
  • rate matching device 1500 can be implemented by bus 1501 as a general bus architecture.
  • the bus 1501 can include any number of interconnect buses and Bridging.
  • Bus 1501 connects various circuits together, including processor 1502, storage medium 1503, and bus interface 1504.
  • the rate matching device 1500 connects the network adapter 1505 or the like via the bus 1501 using the bus interface 1504.
  • the network adapter 1505 can be used to implement signal processing functions of the physical layer in the wireless communication network, and to transmit and receive radio frequency signals through the antenna 1507.
  • the user interface 1506 can be connected to a user terminal such as a keyboard, display, mouse or joystick.
  • the bus 1501 can also be connected to various other circuits, such as timing sources, peripherals, voltage regulators, or power management circuits, etc., which are well known in the art and therefore will not be described in detail.
  • the rate matching device 1500 can also be configured as a general purpose processing system, such as generally referred to as a chip, the general purpose processing system comprising: one or more microprocessors providing processor functionality; and an external portion providing at least a portion of the storage medium 1503 Memory, all of which are connected to other support circuits through an external bus architecture.
  • a general purpose processing system such as generally referred to as a chip, the general purpose processing system comprising: one or more microprocessors providing processor functionality; and an external portion providing at least a portion of the storage medium 1503 Memory, all of which are connected to other support circuits through an external bus architecture.
  • the rate matching device 1500 can be implemented by using: an application specific integrated circuit (ASIC) having a processor 1502, a bus interface 1504, and a user interface 1506; and a storage medium 1503 integrated in a single chip. At least a portion of the rate matching device 1500 can be implemented using: one or more Field-Programmable Gate Arrays (FPGAs), programmable logic devices (PLDs), controllers Any combination of state machine, gate logic, discrete hardware components, any other suitable circuitry, or circuitry capable of performing the various functions described throughout the embodiments of the present application.
  • ASIC application specific integrated circuit
  • FPGAs Field-Programmable Gate Arrays
  • PLDs programmable logic devices
  • controllers Any combination of state machine, gate logic, discrete hardware components, any other suitable circuitry, or circuitry capable of performing the various functions described throughout the embodiments of the present application.
  • the storage medium 1503 is shown separated from the processor 1502 in the following figures, however, it will be readily apparent to those skilled in the art that the storage medium 1503, or any portion thereof, can be located outside of the rate matching device 1500.
  • storage medium 1503 can include transmission lines, carrier waveforms modulated with data, and/or computer products separated from wireless nodes, all of which can be accessed by processor 1502 via bus interface 1504.
  • storage medium 1503, or any portion thereof, may be integrated into processor 1502, for example, may be a cache and/or a general purpose register.
  • the processor 1502 can perform the above-mentioned embodiments in the above-mentioned embodiments, for example, FIG. 2 to FIG. 12, and the execution process of the processor 1502 will not be described herein.
  • the embodiment of the present application further provides a computer program product, the computer program product comprising computer program code, when the computer program code is run on a computer, causing the computer to perform rate matching of the polarization code as described in the foregoing embodiments. method.
  • An embodiment of the present application provides a chip, including a memory and a processor, where the memory is used to store a computer program, and the processor is configured to call and run the computer program from the memory, so that the processor executes the foregoing The rate matching method of the polarization code described in the embodiment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本申请实施例提供一种极化码的速率匹配方法及设备，该方法包括：根据母码长度N和速率匹配方式进行极化编码，得到极化编码后的编码比特，所述速率匹配方式为第一速率匹配方式或第二速率匹配方式，所述N为正整数；根据所述速率匹配方式对应的比特存储顺序，将所述极化编码后的编码比特存储至循环缓存中，其中，所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相同；根据所述速率匹配方式对应的比特读取顺序，从所述循环缓存中读取速率匹配的输出序列，所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。本实施例可以降低硬件的复杂度，降低硬件所占的面积。

Description

极化码的速率匹配方法及设备
本申请要求于 2017年 3月 24日提交中国专利局、 申请号为 201710184083.8、 申 请名称为"极性码的速率匹配方法及设备"的中国专利申请的优先权， 其全部内容通过 引用结合在本申请中。 技术领域
本申请实施例涉及编译码技术， 尤其涉及一种极化码的速率匹配方法及设备。 . 背景技术
通信系统通常采用信道编码提高数据传输的可靠性， 以保证通信的质量。 土耳其教授 Arikan提出的极化码 （Polar codes) 是第一个理论上可以达到香农容量且具有低编译码复 杂度的好码。 因此， Polar码在 5G 中具有很大的发展和应用前景， 并在 3GPP (the 3rd Generation Partner Project, 第三代合作伙伴项目） RANI (RAN的英文全称： Radio Access Network; RAN的中文全称： 无线接入网络） 87次会议上被接纳用于控制信道编码。
在编码过程中， 编码端可以通过传输信道上的比特被重复 （repetition) 、 打孔或者缩 短 （shorten) 来实现速率匹配。 然而， 现有技术中的重复、 打孔以及缩短的速率匹配方式 需要各自的硬件实现， 当三种速率匹配方法都被应用时， 则需要三套不同的硬件来实现， 导致硬件实现的复杂度高占用的面积大。 发明内容
本申请实施例提供一种极化码的速率匹配方法及设备， 用以降低硬件的复杂度， 降低硬件所占的面积。
本申请实施例第一方面提供一种极化码的速率匹配方法， 包括：
根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编码比特， 所述速 率匹配方式为第一速率匹配方式或第二速率匹配方式， 所述 N为正整数； 其中， 第一速率 匹配方式可以为打孔速率匹配方式或缩短速率匹配方式， 第二速率匹配方式可以为重复速 率匹配方式， 编码端在编码过程中会选择一种速率匹配方式进行编码；
根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编码比特存储至循 环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相 同； 即编码端对于不同的速率匹配方式， 采用相同的比特存储顺序， 从而在比特收集后， 不同的速率匹配方式对应的极化编码后的比特在循环缓存中的存储顺序相同， 从而使用一 个交织器可以实现， 或者在顺序或逆序比特存储时， 不需要交织器， 从而降低了硬件复杂 度， 降低硬件所占的面积；
根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取速率匹配的输出 序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
由于不同的速率匹配方式对应的比特存储顺序相同， 为了保证速率匹配后不同的速率 匹配方式能够输出正确的输出序列， 不同的速率匹配方式对应的比特读取顺序不同， 即对 应的比特选择顺序不同。
在一种可能的设计中， 所述输出序列的长度为目标码长 M， 所述 M为整数； 所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M大于所述母码长度 N。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
通过交织的方式， 可以将打孔位或缩短位设置在预设位置， 便于编码端进行读取。 在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 N-M+1位到第 N位， 第 1位至第 N-M位对应打孔位； 或者， 所述第一速率 匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位， 第 M+1位 至第 N位对应缩短位;打孔位和缩短位的具体位置的设置，可以通过速率匹配方式所指示， 具体可通过交织来实现；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合 中， 所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述交 织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。 不需要交织器即可实现， 减 少了硬件配置， 降低了硬件的复杂度。
在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循 环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述比特存储顺序包括如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高 排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交 织对应的排列。
在一种可能的设计中， 所述交织方式用于指示行数 Rn、 列数 Cn以及行列交织或列行 交织， 所述 Rn与所述 Cn均为 2的整数次幂， 且所述 N=RnxCn;
若所述交织方式指示列行交织， 则所述比特存储顺序为比特逆序列交织后的编码比特 按行排列， 所述编码比特的每行被分为一个子段， 所述比特逆序列交织后的编码比特为对 极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行 比特逆序行交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行 循环读取所述循环缓存中的编码比特直至读取到 M位；
或者
若所述交织方式指示行列交织， 则所述比特存储顺序为比特逆序行交织后的编码比特 按列排列， 所述编码比特的每列被分为一个子段， 所述比特逆序行交织后的编码比特为对 极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行 比特逆序列交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列 循环读取所述循环缓存中的编码比特直至读取到 M位。
本申请实施例第二方面提供一种极化码的速率匹配方法， 包括：
根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编码比特， 所述速 率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹配方式中的一个， 所 述 N为正整数； 其中， 第一速率匹配方式为打孔速率匹配方式， 第二速率匹配方式为缩短 速率匹配方式， 第三速率匹配方式为重复速率匹配方式， 编码端在编码过程中会选择一种 速率匹配方式进行编码；
根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编码比特存储至循 环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及所述第三速率匹配 方式对应的比特存储顺序相同， 即编码端对于不同的速率匹配方式， 采用相同的比特存储 顺序， 从而在比特收集后， 不同的速率匹配方式对应的极化编码后的比特在循环缓存中的 存储顺序相同， 从而使用一个交织器可以实现， 或者在顺序或逆序比特存储时， 不需要交 织器， 从而降低了硬件复杂度， 降低硬件所占的面积；
根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取与速率匹配的输 出序列； 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三速率匹配方式中 至少有两种速率匹配方式对应的比特读取顺序不同。
由于不同的速率匹配方式对应的比特存储顺序相同， 为了保证速率匹配后不同的速率 匹配方式能够输出正确的输出序列， 不同的速率匹配方式对应的比特读取顺序不同， 即对 应的比特选择顺序不同。
在一种可能的设计中， 所述输出序列的长度为目标码长 M， 所述 M为整数； 所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第三速率匹配方式对应的目标码长 M大于所述母码长度 N。
在一种可能的设计中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三速率 匹配方式对应的比特读取顺序不同。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化处理后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
在一种可能的设计中， 所述比特存储顺序包括第一存储顺序和第二存储顺序， 所述第 一速率匹配方式用于预先指示所述第一存储顺序， 所述第二速率匹配方式用于预先指示第 二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循 环缓存中的存储顺序； 或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循 环缓存中的存储顺序。
在一种可能的设计中， 所述第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、 随机排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后 排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排 列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的 逆序。
在一种可能的设计中， 若所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码 比特的后 N/2位在所述循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取 顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 所述第二速率匹配方式对应的 比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位； 或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存 中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 1位到第 M位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 N-M+1位到第 N位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速配匹配方式所指示的打孔位的序号位于第一集合中， 所述第二速率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第二集合中时， 则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速率匹配方式、 所述第二速率匹配方式对应的比特读 取顺序相同， 所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至循环缓存中， 其中， 所述交织处 理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中， 所述根据所述速率匹配方式对应的比特存储顺序， 将所述极化 编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循 环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
本申请实施例第三方面提供一种极化码的速率匹配设备， 包括：
编码模块， 用于根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编 码比特， 所述速率匹配方式为第一速率匹配方式或第二速率匹配方式， 所述 N为正整数； 存储模块， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编 码比特存储至循环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对应的 比特存储顺序相同；
读取模块， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 速率匹配的输出序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺 序不同。
在一种可能的设计中， 所述输出序列的长度为目标码长 M， 所述 M为整数； 所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M大于所述母码长度 N。
在一种可能的设计中， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 N-M+1位到第 N位， 或者， 所述第一速率匹配方式对应的比特读取顺序为 依次读取所述循环缓存中的第 1位到第 M位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合 中， 所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述交 织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中， 所述存储模块具体用于：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循 环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述比特存储顺序包括如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高 排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交 织对应的排列。
在一种可能的设计中， 所述交织方式用于指示行数 Rn、 列数 Cn以及行列交织或列行 交织， 所述 Rn与所述 Cn均为 2的整数次幂， 且所述 N=RnxCn;
若所述交织方式指示列行交织， 则所述比特存储顺序为比特逆序列交织后的编码比特 按行排列， 所述编码比特的每行被分为一个子段， 所述比特逆序列交织后的编码比特为对 极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行 比特逆序行交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行 循环读取所述循环缓存中的编码比特直至读取到 M位；
或者
若所述交织方式指示行列交织， 则所述比特存储顺序为比特逆序行交织后的编码比特 按列排列， 所述编码比特的每列被分为一个子段， 所述比特逆序行交织后的编码比特为对 极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行 比特逆序列交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列 循环读取所述循环缓存中的编码比特直至读取到 M位。
本申请实施例第四方面提供一种极化码的速率匹配设备， 包括：
编码模块， 用于根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编 码比特， 所述速率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹配方 式中的一个， 所述 N为正整数；
存储模块， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编 码比特存储至循环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及所 述第三速率匹配方式对应的比特存储顺序相同；
读取模块， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 与速率匹配的输出序列； 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三 速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中， 所述输出序列的长度为目标码长 M， 所述 M为整数； 所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第三速率匹配方式对应的目标码长 M大于所述母码长度 N。
在一种可能的设计中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三速率 匹配方式对应的比特读取顺序不同。
在一种可能的设计中， 所述存储模块具体用于- 根据所述速率匹配方式对应的交织方式， 对所述极化处理后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
在一种可能的设计中， 所述比特存储顺序包括第一存储顺序和第二存储顺序， 所述第 一速率匹配方式用于预先指示所述第一存储顺序， 所述第二速率匹配方式用于预先指示第 二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循 环缓存中的存储顺序； 或者 所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循 环缓存中的存储顺序。
在一种可能的设计中， 所述第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、 随机排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后 排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排 列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的 逆序。
在一种可能的设计中， 若所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码 比特的后 N/2位在所述循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取 顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 所述第二速率匹配方式对应的 比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位； 或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存 中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 1位到第 M位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 N-M+1位到第 N位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速配匹配方式所指示的打孔位的序号位于第一集合中， 所述第二速率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第二集合中时， 则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
在一种可能的设计中， 所述第一速率匹配方式、 所述第二速率匹配方式对应的比特读 取顺序相同， 所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
在一种可能的设计中， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至循环缓存中， 其中， 所述交织处 理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
在一种可能的设计中， 所述存储模块具体用于： 根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
在一种可能的设计中， 所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循 环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
本申请实施例第五方面提供一种极化码的速率匹配设备， 包括存储器和处理器， 所述存储器， 用于存储程序； 所述处理器， 用于执行所述存储器存储的所述程序， 当 所述程序被执行时， 所述处理器用于执行第一方面以及第一方面的各种实现方式所述 的方法， 或者， 所述处理器用于执行第二方面以及第二方面的各种实现方式所述的方 法。
本申请实施例第六方面提供一种计算机可读存储介质， 包括指令， 当其在计算机上 运行时， 使得计算机执行第一方面以及第一方面的各种实现方式所述的方法， 或者， 使 得计算机执行第二方面以及第二方面的各种实现方式所述的方法。
本申请实施例第七方面提供一种计算机程序产品， 所述计算机程序产品包括计算 机程序代码， 当所述计算机程序代码在计算机上运行时， 使得计算机执行如第一方面 以及第一方面的各种实现方式所述的方法， 或者，所述计算机执行第二方面以及第二方 面的各种实现方式所述的方法。
本申请实施例第八方面提供一种芯片， 包括存储器和处理器， 所述存储器用于存 储计算机程序， 所述处理器用于从所述存储器中调用并运行所述计算机程序， 使得所 述处理器执行如第一方面以及第一方面的各种实现方式所述的方法，或者，所述处理器 执行如第二方面以及第二方面的各种实现方式所述的方法。
本申请实施例提供的极化码的速率匹配方法及设备，该方法根据母码长度 N和速率匹 配方式进行极化编码， 得到极化编码后的编码比特， 该速率匹配方式为第一速率匹配 方式或第二速率匹配方式； 根据速率匹配方式对应的比特存储顺序， 将极化编码后的 编码比特存储至循环缓存中， 其中， 第一速率匹配方式与第二速率匹配方式对应的比 特存储顺序相同， 从而第一速率匹配方式与第二速率匹配方式对应的交织方式相同， 可以通过一个交织器来实现两种速率匹配方式， 或者， 在顺序存储或逆序存储时， 也 可以直接进行存储， 而不需要交织器， 从而减少了硬件的复杂度和硬件所占的面积； 根据速率匹配方式对应的比特读取顺序， 从循环缓存中读取速率匹配的输出序列， 其 中， 第一速率匹配方式与第二速率匹配方式对应的比特读取顺序不同， 从而实现了不 同的速率匹配方式具有不同的输出，保证了编码端能够向译码端输出正确的输出序列。 附图说明
图 1示出了本申请实施例可能适用的一种网络架构；
图 2为本申请实施例提供的极化码的速率匹配的处理流程图；
图 3为本申请一实施例提供的极化码的速率匹配方法的流程示意图； 图 4为本申请实施例提供的比特存储顺序示意图一；
图 5为本申请实施例提供的比特读取顺序示意图一；
图 6为本申请实施例提供的编码比特的行列交织示意图；
图 7为本申请一实施例提供的极化码的速率匹配方法的流程示意图；
图 8为本申请实施例提供的比特存储顺序示意图二；
图 9为本申请实施例提供的比特读取顺序示意图二；
图 10为本申请实施例提供的比特存储顺序示意图三；
图 11为本申请实施例提供的偏移比特逆序示意图；
图 12为本申请实施例提供的比特读取顺序示意图三；
图 13为本申请实施例提供的极化码的速率匹配设备的结构示意图一；
图 14为本申请实施例提供的极化码的速率匹配设备的结构示意图二；
图 15为本申请实施例提供的极化码的速率匹配设备的结构示意图三。 具体实施方式
本申请实施例描述的网络架构以及业务场景是为了更加清楚的说明本申请实施例的技 术方案， 并不构成对于本申请实施例提供的技术方案的限定， 本领域普通技术人员可知， 随着网络架构的演变和新业务场景的出现， 本申请实施例提供的技术方案对于类似的技术 问题， 同样适用。
本申请实施例可以应用于对信息比特进行极性（polar)编码的场景，可应用于 wifi、 4G、 5G以及未来的通信系统中。图 1示出了本申请实施例可能适用的一种网络架构。 如图 1所示， 本实施例提供的网络架构包括： 网络设备 01和终端 02。 本申请实施例 所涉及到的终端可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、 计算设备或连接到无线调制解调器的其他处理设备， 以及各种形式的用户设备
( terminal device) ， 移动台 （ Mobile Station, MS ) 等等。 本申请实施例所涉及到的 网络设备是一种部署在无线接入网中用以为终端提供无线通信功能的设备。 在本实施 例中， 该网络设备例如可以为图 1所示的基站， 该基站可以包括各种形式的宏基站， 微基站， 中继站， 接入点等等。 本领域技术人员可以理解， 其它需要编码的网络设备 也可以应用本申请实施例提供的方法， 本实施例并不限于基站。
在实际应用中， 编码端需要在编码后进行速率匹配， 通过速率匹配实现任意码长 的 polar码， 译码端需要通过解速率匹配然后译码。 当上述的网络设备为编码端时， 则 对应的终端为译码端， 当上述的编码端为终端时， 则对应的译码端为网络设备。
为了便于理解，下面先对 polar编码过程中所涉及的目标码长、母码长度进行说明。 目标码长 M是根据信息比特的数量K、 码率 R、 分配资源、 信道质量中的至少一 个来确定的。 例如， M = INT\K/R /NT ( ·)代表取整。 该目标码长 M即速率匹配后 输出序列的长度。 本实施例对目标码长 M的具体确定方式不做特别限制。
根据目标码长 M， 可以确定母码长度 Ν。 例如 N = min (2n， NmJ 其中， n是大 于等于 log 2M的最小整数，例如 N = min
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Nmax)，其中 πώι(·)代表取最小值， Ν 代表系统支持的最大母码长度， 「·Ί代表向上取整。 母码是一个二进制的行矢量， 一部 分比特用来携带信息， 即携带信息比特， 另一部分比特设置为编码端和译码端预先约 定的固定值， 称之为冻结比特， 冻结比特可以被任意设置， 通常被设置为 0。 母码长 度还可以通过其它方式来确定，本实施例此处只是示意性的给出一种可能的实现方式。
下面对三种速率匹配方式分别进行说明。 打孔速率匹配方式。 以准均匀打孔
( Quasi-Uniform Puncture, QUP)为代表的打孔重构是实现任意码长 Polar码的编码和 速率匹配方式之一。具体地，首先确定母码长度为大于等于目标码长的 2的整数次幂， 然后根据母码长度和目标码长确定打孔位置。 将打孔位置对应的信道容量设为 0 (或 者错误概率为 1或信噪比 SNR为无穷小） ， 利用密度进化、 高斯近似或者线性拟合的 方法计算极化信道的可靠度并排序，确定信息比特和冻结比特位置。编码端在发送时， 将编码后处于预先确定的打孔位置的比特删除得到 polar码， 实现速率匹配。 译码时， 将预先确定的打孔位置对应的比特当作未知比特处理， 对应的对数似然比
( Log-likelihood Ratio, LLR) 设为 0， 与接收到的未打孔位置的 LLR—起， 恢复至母 码长度， 实现解速率匹配， 然后进行译码。
缩短速率匹配方式。 与打孔类似， 确定母码长度为大于等于目标码长的 2的整数 次幂。 不同的是， 缩短 （Shorten) 位置的编码比特只与冻结比特有关， 译码时将缩短 位置的比特当作已知比特， 对应的 LLR设为无穷大。 首先根据母码计算极化信道的可 靠度； 然后确定 Shorten位置， 对应的极化信道放置冻结比特； 最后从余下的极化信 道中根据可靠度确定信息比特和冻结比特位置。 发送时， 将编码后处于预先确定的缩 短位置的比特删除得到 polar码，实现速率匹配。译码时，缩短比特当作已知比特处理， LLR设为无穷大， 与接收到的未缩短位置的 LLR—起， 恢复至母码长度， 实现解速率 匹配， 然后进行译码。
重复速率匹配方式。 为了平衡编码性能和复杂度， 需要对最大母码长度 （2的整 数次幂）进行限制。 对以最大母码长度编码的 Polar码进行重复 （repetition ) ， 获得大 于最大母码长度的目标码长，从而实现 Polar码的速率匹配。与打孔和缩短不同的是， 重复通过对已编码为最大母码长度的比特按照特定顺序重复发送，直到达到目标码长， 实现速率匹配过程。 在译码端， 通过对相同编码位置的 LLR进行合并， 从而实现解速 率匹配， 并以最大母码长度进行译码。
本申请实施例提供一种极化码的速率匹配方法， 以解决三种速率匹配方式需要三 套硬件， 即通过各自对应的交织器进行交织， 需要三个交织器， 导致硬件实现的复杂 度高占用的面积大的技术问题。
图 2为本申请实施例提供的极化码的速率匹配的处理流程图。 如图 2所示， 根据 编码参数， 选择速率匹配方式， 并进行 Polar码的编码， 输出信息比特流， 使用交织 器对信息比特流进行交织， 实现信息比特流的预设排序， 将预设顺序的信息比特流进 行比特收集并送入循环缓存中， 选择与速率匹配方式对应的比特选择方法， 得到速率 匹配的输出序列。 下面本实施在图 2实施例的基础上， 编码端同时支持两种或三种速 率匹配方式， 仅需要一个交织器就可以完成。 下面采用详细的实施例来说明本申请实 施例提供的基于循环缓存的 Polar码混合速率匹配方法。 图 3为本申请一实施例提供的极化码的速率匹配方法的流程示意图。 本实施例提 供的方法， 适应于上述的编码端进行速率匹配的过程。 在本实施例中， 编码端支持两 种速率匹配方式， 例如可以为缩短、 重复速率匹配方式， 也可以为打孔、 重复速率匹 配方式。 本领域技术人员可以理解， 也可以将缩短和打孔作为一种实现方式， 名称为 打孔、 缩短或其它。 本实施例提供的方法包括：
步骤 301、 根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编码比 特， 所述速率匹配方式为第一速率匹配方式或第二速率匹配方式。
在本实施例中， 第一速率匹配方式可以为上述的打孔或缩短速率匹配方式， 第二速率 匹配方式可以为上述的重复速率匹配方式。
当目标码长 M小于母码长度 N时， 则编码端可以选择第一速率匹配方式。 第一速率 匹配方式具体为缩短还是打孔， 可以通过码率来确定。 具体可以通过协议来预先规定码率 与缩短和打孔的对应关系。
当目标码长 M大于母码长度 N时， 则编码端选择第二速率匹配方式。
本领域技术人员可以理解， 在一次编码过程中， 编码端会选择一种速率匹配方式来进 行速率匹配。在选择了速率匹配方式之后， 根据母码长度 N和已选择的速率匹配方式进行 极化编码。 其中， 母码长度的确定方式可参见上述实施例。
具体地， 根据母码长度 N和信息比特个数 K和已选择的速率匹配方式构造 Polar码， 根据构造的 Polar码进行编码， 得到长度为 N的编码比特。 这里的 Polar码包括但不限于 Arikan Polar码、 PC-Polar码、 CA-Polar码、 PC-CA-Polar码。 Arikan Polar是指原始的 Polar 码， 没有与其它码级联， 只有信息比特和冻结比特。 PC-Polar是级联了奇偶校验 （Parity Check, PC )的 Polar码， CA-Polar是级联了 CRC的 Polar码及其他级联 Polar码。 PC-CA-Polar 码是同时级联了 PC和循环冗余校验 （Cyclic Redundancy Check, CRC ) 的 Polar码。 PC-Polar和 CA-Polar是通过级联不同的码来提高 Polar码的性能。
本领域技术人员可以理解， 在构造 polar码时， 针对打孔速率匹配方式， 会根据打孔 位置来构造 polar码， 针对缩短速率匹配方式， 会根据缩短位置来构造 polar码。 可选地， 还会结合交织方式来构造 polar码， 使得交织处理后的打孔位置或缩短位置为预设位置。
步骤 302、 根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编码比 特存储至循环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特 存储顺序相同。
步骤 303、 根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 速率匹配的输出序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读 取顺序不同。
在本实施例中， 第一速率匹配方式与第二速率匹配方式对应的比特存储顺序相同， 该 比特存储顺序是由交织器的交织方式来决定的。 由此， 第一速率匹配方式与第二速率匹配 方式对应的交织方式相同， 则本实施例针对第一速率匹配方式和第二速率匹配方式仅需要 一个交织器就可以实现， 不需要多个交织器来实现。 即不管编码端是选择第一速率匹配方 式， 还是选择第二速率匹配方式， 交织方式和比特存储顺序都是一样的。 本领域技术人员 可以理解， 当该比特存储顺序为逆序存储或顺序存储时， 不适用交织器也可以直接实现该 比特存储顺序。 由于第一速率匹配方式和第二速率匹配方式的比特存储顺序相同。 为了实现不同 的速率匹配方式的输出不同， 本实施例中的第一速率匹配方式与第二速率匹配方式对 应的比特读取顺序不同。 即根据已经选择的速率匹配方式对应的比特读取顺序， 从循 环缓存中读取速率匹配的输出序列。 本领域技术人员可以理解， 从循环缓存中读取速 率匹配的输出序列的过程， 即为上述图 2中的比特选择的过程， 该比特读取顺序可以 理解为比特选择的顺序。
本实施例中的比特存储顺序和比特读取顺序， 可通过如下可能的实现方式来实现。 下 面结合图 2分别进行说明。 第一种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 将极化编码后的编码比特存储至循环缓存中， 然后进行比特选 择。 在交织过程， 将打孔位设置在首部， 在比特选择过程中， 对于打孔速率匹配方式， 则 读取后 M位，在交织过程中，将缩短位设置在尾部， 则在比特选择过程中，读取前 M位， 对于重复速率匹配方式， 则从任意位置开始循环读取 M位。
具体地， 当第一速率匹配方式为打孔速率匹配方式时， 对应的比特读取顺序为依次读 取循环缓存中的第 N-M+1位到第 N位， 其中， 第 1位至第 N-M位对应打孔位置。 或者， 当第一速率匹配方式为缩短速率匹配方式时， 对应的比特读取顺序为依次读取循环缓存中 的第 1位到第 M位， 其中， 第 M+1位至第 N位对应缩短位置。
第二速率匹配方式为重复速率匹配方式， 对应的比特读取顺序为从任意位置开始依次 顺序或逆序循环读取循环缓存中的编码比特直至读取到 M位。该任意位置可以由编码参数 确定， 或者为固定值， 如第 N/4+1位。 针对顺序读取， 每经过第 N位后都从第 1位循环读 取， 直到读取 M个比特； 针对逆序， 每经过第 1位后都从第 N位循环读取， 直到读取 M 个比特。 第二种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 将极化编码后的编码比特存储至循环缓存中， 然后进行比特选 择。 本实施例在交织的过程中， 可以将打孔位或缩短位设置在任意的位置， 为了提高交织 效率， 可以采取顺序交织或逆序交织的方式。 在比特选择过程中， 只要跳过打孔位或缩短 位即可。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式， 而是采用顺序存储或逆序存储的方式来实现。
具体地， 第一速率匹配方式所指示的打孔位或缩短位位于第一集合中， 在比特选择过 程中， 第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取循环缓存， 在当前位 对应的序号位于第一集合中时， 则跳过当前位直至读取到最后一位；
第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取 循环缓存中的编码比特直至读取到 M位。 第三种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 存储至循环缓存中。 本实施例在交织的过程中， 可以将打孔位 或缩短位设置在任意的位置， 为了提高交织效率， 可以采取顺序交织或逆序交织的方式。 在比特收集过程中， 打孔位或缩短位被删除， 存储的所有内容都被按顺序读出。 如果没有 打孔位或缩短位， 则不需要执行删除的操作。 本领域技术人员可以理解， 在此次种实现方 式中， 还可以不采用交织的实现方式， 而是采用顺序存储或逆序存储的方式来实现。
具体地， 当第一速率匹配方式为缩短或打孔速率匹配方式时， 则对应的比特读取顺序 为按顺序从循环缓存的首位开始读取 M位，或者按逆序从循环缓存的尾位开始读取 M位； 本领域技术人员可以理解， 由于已经删除了打孔位或缩短位， 则从头读到尾， 或从尾读到 头， 都可以读取到 M位。
当第二速率匹配方式为重复速率匹配方式时， 则不需要比特删除， 对应的比特读取顺 序为从任意位置开始顺序或逆序依次循环读取循环缓存中的编码比特直至读取到 M位。
在上述的实现方式中， 交织方式用于指示交织器的处理过程， 从而使得交织处理后的 编码比特的排序为预设排序， 即上述的比特存储顺序。 在本实施例中， 该比特存储顺序包 括如下中的至少一种或其组合：
极化编码后的编码比特顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排 列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏 移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列。
其中， 可靠度是指 Polar码对应的极化信道的可靠度， 对应的编码比特也有相似的排 序。 对可靠度进行衡量的可靠度衡量参数可以是极化权重 （Polarization weight, PW) 值， 巴氏参数， 错误概率， 信道容量等。 比特逆序是指把一个十进制整数转换成二进制形 式， 把二进制元素的顺序取反， 把取反后的二进制数转换成十进制， 新得到的数即是原数 的比特逆序值。 顺序的组合指以上各种顺序进行组合， 如： 第 1到第？½位为以上任意一 种， 第?½+1到 N位为比特逆序从前往后排序。
本实施例提供的极化码的速率匹配方法， 编码端根据母码长度 N和速率匹配方式进 行极化编码， 得到极化编码后的编码比特， 该速率匹配方式为第一速率匹配方式或第二速 率匹配方式； 根据速率匹配方式对应的比特存储顺序， 将极化编码后的编码比特存储至循 环缓存中， 其中， 第一速率匹配方式与第二速率匹配方式对应的比特存储顺序相同， 从而 第一速率匹配方式与第二速率匹配方式对应的交织方式相同， 可以通过一个交织器来实现 两种速率匹配方式， 或者， 在顺序存储或逆序存储时， 也可以直接进行存储， 而不需要 交织器， 减少了硬件的复杂度和硬件所占的面积； 编码端根据速率匹配方式对应的比特读 取顺序， 从循环缓存中读取速率匹配的输出序列， 其中， 第一速率匹配方式与第二速率匹 配方式对应的比特读取顺序不同， 从而实现了不同的速率匹配方式具有不同的输出， 保证 了编码端能够向译码端输出正确的输出序列。
下面给出几个例子来进行说明。 在下述的实施例中， 针对比特存储顺序和比特读 取顺序进行详细说明， 其它过程可参见上述实施例， 本实施例此处不再赘述。
一个具体的例子， 第一速率匹配方式为打孔速率匹配方式， 第二速率匹配方式为 重复速率匹配方式。 极化编码后的编码比特在循环缓存中的比特存储顺序为前 N/4为 顺序，接下来从 N/4+1位到第 N/2+1位交替选择，第 N/2+1到第 N位为自然顺序排序。 具体如图 4所示， 图 4为本申请实施例提供的比特存储顺序示意图一。
其中， 0、 1、 2... ...15为 16个比特的自然排序示意图， 代表极化编码后的编码比 特的位置序号。 在存储的过程中， 0、 1、 2、 3对应的比特自然顺序存储， 4对应的比 特存储顺序不变， 5对应的比特的存储位置发生变化， 由原来的第 6位变成了第 7位， 6对应的比特的存储位置发生了变化，由原来的第 7位变成了第 9位，其它可参见图 4， 本实施例此处不再赘述。 本领域技术人员可以理解， 不管是打孔还是重复， 都按照上 述的比特存储顺序进行存储。
针对比特选择过程， 根据已选择的速率匹配方案， 比特读取顺序如图 5所示， 图
5为本申请实施例提供的比特读取顺序示意图一。 如果已选择的速率匹配方式为打孔， 则读取第 N-M+1位到第 N位， 打孔起点如图 5所示， 如果已选择的速率匹配方式为 重复， 则读取从任意位置开始依次顺序或逆序循环读取循环缓存中的编码比特直至读 取到 M位， 重复起点如图 5所示。
另一个具体的例子， 第一速率匹配方式为缩短速率匹配方式， 第二速率匹配方式 为重复速率匹配方式。 上述的交织方式用于指示行数 Rn、 列数 Cn以及行列交织或列 行交织， 其中， Rn与 Cn均为 2的整数次幂， 且 N=RnxCn。
若交织方式指示列行交织， 则比特存储顺序为比特逆序列交织后的编码比特按行排列， 编码比特的每行被分为一个子段。 该比特逆序列交织后的编码比特为对极化编码后的编码 比特进行比特逆序列交织得到的编码比特。 图 6为本申请实施例提供的编码比特的行列交 织示意图。如图 6所示，按行写入交织器，被分为 4行 8列，在进行比特逆序列交织之后， 原来的第 2列 （1、 9、 17、 25) 变为了第 5列， 原来的第 4列 （3、 11、 19、 27) 变成了 第 7列， 其它参见图 6。 交织器的输出为按行输出， 即输出 （0、 4、 2、 6、 1、 5、 3、 7) 。 对应的比特存储顺序为按行排列存储， 即按照交织器的输出来存储。
若已选择的速率匹配方式为重复， 比特读取顺序为从比特逆序列交织后的编码比特的 任意位置开始依次顺序或逆序按行循环读取循环缓存中的编码比特直至读取到 M位。该比 特读取顺序即为上述的按行输出的顺序， 即读取（0、 4、 2、 6、 1、 5、 3、 7、 8、 12、 10...... )。
若已选择的速率匹配方式为缩短， 比特读取顺序为对比特逆序列交织后的编码比特进 行比特逆序行交织后依次从各子段中读取一位， 直至读取 M位。具体可参见图 6所示。 如 图 6所示， 比特逆序行交织后， 原来的第二行（8、 12、 ...11、 15)变成了现在的第三行， 原来的第三行变成了现在的第二行。 在读取的过程中， 从每个子段依次读取一位， 即按列 读出， 本实施例示意性的给出了读取的前 4位为 （0、 16、 8、 24) 。
本领域技术人员可以理解， 该交织方式还可以指示行列交织， 则比特存储顺序为比特 逆序行交织后的编码比特按列排列， 编码比特的每列被分为一个子段， 比特逆序行交织后 的编码比特为对极化编码后的编码比特进行比特逆序行交织得到的编码比特； 第一速率匹 配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行比特逆序列交织后依 次从各子段中读取一位，直至读取 M位，第二速率匹配方式对应的比特读取顺序为从比特 逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列循环读取循环缓存中的编 码比特直至读取到 M位。 具体的实现方式与列交织类似， 本实施例此处不再赘述。
在又一个具体的例子中， 第一速率匹配方式为缩短或打孔速率匹配方式， 第二速率匹 配方式为重复速率匹配方式。
若已选择的速率匹配方式为缩短或打孔速率匹配方式， 则比特读取顺序为顺序或逆序 依次读取循环缓存， 在当前序号（从 0开始）的比特逆序大于等于目标码长 M时， 则跳过 当前位。 例如， 母码长度为 16， 目标码长为 12， 读取第 4位时 （序号为 3， 3的比特逆序 为 12) ， 跳过， 从而实现码长的缩短或打孔。 本领域技术人员可以理解， 当前序号的比特 逆序为实现上述第一集合的一种实现方式。
若已选择的速率匹配方式为重复， 则第二速率匹配方式对应的比特读取顺序为从任意 位置开始顺序或逆序依次循环读取所述循环缓存中的编码比特直至读取到 M位，读取方式 与上述的关于重复的读取方式类似， 本实施例此处不再赘述。
上述的实施例举例说明了交织器支持两种速率匹配方式的实现方式， 在具体实现过程 中， 比特存储顺序和比特读取顺序还可以有其它的实现方式， 本实施例此处不再赘述。 下 述的实施例将举例说明交织器支持三种速率匹配方式的实现方式。
图 7为本申请一实施例提供的极化码的速率匹配方法的流程示意图。 本实施例提 供的方法， 适应于上述的编码端进行速率匹配的过程。 在本实施例中， 编码端支持三 种速率匹配方式， 具体为缩短、 打孔、 重复各自对应的速率匹配方式。 本实施例提供 的方法包括：
步骤 701、 根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编 码比特， 所述速率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹 配方式中的一个；
步骤 702、 根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编 码比特存储至循环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以 及所述第三速率匹配方式对应的比特存储顺序相同；
步骤 703、 根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 与速率匹配的输出序列， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及 第三速率中至少有两种速率匹配方式对应的比特读取顺序不同。
本实施例的实现方式与图 3所示的实施例类似， 对于类似的地方， 可参见上述图 3实施例的描述， 本实施例此处不再赘述。 本实施例的实现方式与图 3所示的实施例 所不同的是本实施例编码端支持三种速率匹配方式。 具体地， 第一速率匹配方式为打 孔速率匹配方式， 对应的目标码长 M小于母码长度 N， 第二速率匹配方式为缩短速率 匹配方式， 对应的目标码长 M小于母码长度 N， 第三速率匹配方式为重复速率匹配方 式， 对应的目标码长 M大于母码长度 N。
在本实施例中， 结合图 2所示， 同样对应三种可能的实现方式， 具体如下： 第一种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 将极化编码后的编码比特存储至循环缓存中， 然后进行比特选 择。 在交织过程， 交织需要考虑两方面因素， 一方面为打孔， 另一方面为缩短。 即由打 孔位和缩短位共同确定。将打孔位设置在首部， 缩短位设置在尾部， 在比特选择过程中， 对于打孔速率匹配方式， 则读取后 M位， 对于缩短速配方式， 则读取前 M位， 对于重复 速率匹配方式， 则从任意位置开始循环读取 M位。
具体地， 本实施例的比特存储顺序包括第一存储顺序和第二存储顺序， 其中， 第一 速率匹配方式用于预先指示第一存储顺序， 第二速率匹配方式用于预先指示第二存储顺序。 第一速率匹配方式可以为打孔速率匹配方式， 第二速率匹配方式可以为缩短速率匹配方式。
其中， 第一存储顺序用于指示极化编码后的编码比特的前 N/2位在循环缓存中的存储 顺序，第二存储顺序用于指示极化编码后的编码比特的后 N/2位在循环缓存中的存储顺序； 或者
第一存储顺序用于指示极化编码后的编码比特的后 N/2位在循环缓存中的存储顺序， 第二存储顺序用于指示极化编码后的编码比特的前 N/2位在循环缓存中的存储顺序。
其中， 第一存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、 随机排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的逆序；
第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后 排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排 列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的 逆序。
即本申请实施例提供的打孔速率匹配方式、 缩短速率匹配方式、 重复速率匹配方式对 应的比特存储顺序相同， 但是该比特存储顺序是充分综合考虑了打孔和缩短两种因素的。
为了不同的速率匹配方式具有不同的输出序列， 本实施例中的第一速率匹配方式、 第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。 即根据已经选择 的速率匹配方式对应的比特读取顺序， 从循环缓存中读取速率匹配的输出序列。
例如， 若第一存储顺序用于指示极化编码后的编码比特的前 N/2位在循环缓存中的存 储顺序， 第二存储顺序用于指示极化编码后的编码比特的后 N/2位在循环缓存中的存储顺 序，则打孔速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第 N-M+1位到第 N 位（第 1至 N-M位为打孔位）， 缩短速率匹配方式对应的比特读取顺序为依次读取循环缓 存中的第 1位到第 M位 （第 M+1至第 N位为缩短位） ； 或者
若第一存储顺序用于指示极化编码后的编码比特的后 N/2位在循环缓存中的存储顺序， 第二存储顺序用于指示极化编码后的编码比特的前 N/2位在循环缓存中的存储顺序， 则打 孔速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第 1位到第 M位 （第 M+1 至第 N位为打孔位）， 缩短速率匹配方式对应的比特读取顺序为依次读取循环缓存中的第 N-M+1位到第 N位 （第 1至 N-M位为缩短位） ；
重复速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取 循环缓存中的编码比特直至读取到 M位。
下面的两个例子， 以第一速率匹配方式为打孔速率匹配方式， 第二速率匹配方式 为缩短速率匹配方式， 第一存储顺序用于指示极化编码后的编码比特的前 N/2位在循 环缓存中的存储顺序， 第二存储顺序用于指示极化编码后的编码比特的后 N/2位在循 环缓存中的存储顺序为例进行说明， 对于第一存储顺序用于指示极化编码后的编码比 特的后 N/2位在循环缓存中的存储顺序， 第二存储顺序用于指示极化编码后的编码比 特的前 N/2位在循环缓存中的存储顺序与此类似， 本实施例此处不再赘述。
一个具体的例子， 比特存储顺序， 可以通过分段交织完成。 图 8为本申请实施例 提供的比特存储顺序示意图二； 如图 8所示， 对自然排序的 （0、 1、 2、 3、 4、 5、 6、 7 ) 进行比特逆序， 得到 （0、 4、 2、 6、 1、 5、 3、 7 ) ， 第二存储顺序为第 N/2+1到 N位的存储顺序为比特逆序排序的第 N/2+1到 N位， 针对缩短设计， 第一存储顺序为 剩下的自然排序， 即从前往后奇数位， 针对打孔设计。 图 9为本申请实施例提供的比特读取顺序示意图二； 如图 9所示， 编码比特的位 长为 N， 图 9示出了打孔起点、 缩短起点以及重复起点。 打孔速率匹配方式对应的比 特读取顺序为依次读取循环缓存中的第 N-M+1位 （打孔起点） 到第 N位， 缩短速率 匹配方式对应的比特读取顺序为依次读取循环缓存中的第 1位（缩短起点）到第 M位， 重复速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环读取循 环缓存中的编码比特直至读取到 M位。
本领域技术人员可以理解， 不管编码端最初选择的速率匹配方式为打孔速率匹配 方式， 还是缩短速率匹配方式， 还是重复速率匹配方式， 交织方式都是一样的， 交织 完的编码比特的排序， 即比特存储顺序都为图 8所示。 在读的过程中， 根据上述的比 特读取顺序， 选择最初选择的速率匹配方式对应的比特读取顺序进行读取。
本领域技术人员可以理解， 在针对图 9所示的示意中， 如果第一存储顺序用于指 示极化编码后的编码比特的后 N/2位在循环缓存中的存储顺序， 第二存储顺序用于指 示极化编码后的编码比特的前 N/2位在循环缓存中的存储顺序， 则前 N/2位相当于图 9所示的后 N/2的逆序， 后 N/2位相当于图 9所示的前 N/2的逆序。 则比特存储顺序 为 7、 3、 5、 1、 6、 4、 2、 0。 在读取是逆序读取时即与图 9读取的内容相同。
另一个具体的例子， 比特存储顺序， 可以通过分段交织完成。
图 10为本申请实施例提供的比特存储顺序示意图三， 如图 10所示， 第一存储顺 序为第 1到 N/8位的存储顺序为自然排序， 第 N/8+1位到第 3N/8位的存储顺序为第 N/8+1位到第 N/4位与第 N/4+1位到第 3N/8位的逐位线性交织， 第 3N/8+1到第 N/2 位自然排序。 第二存储顺序为第 N/2+1位到第 N位偏移比特逆序排序。 偏移比特逆序 排序为将首位不为 1的顺序序列减一个偏移值， 对偏移后的序列做比特逆序排序， 再 加上偏移值。 图 11为本申请实施例提供的偏移比特逆序示意图。
本实施例各速率匹配方式的比特读取顺序与上述实施例中的图 9类似， 本实施例 此处不再赘述。 第二种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 将极化编码后的编码比特存储至循环缓存中， 然后进行比特选 择。 本实施例在交织的过程中， 可以将打孔位或缩短位设置在任意的位置， 为了提高交织 效率， 可以采取顺序交织或逆序交织的方式。 在比特选择过程中， 只要跳过打孔位或缩短 位即可。本领域技术人员可以理解，在此次种实现方式中，还可以不采用交织的实现方式， 而是采用顺序存储或逆序存储的方式来实现。
具体地， 第一速配匹配方式所指示的打孔位的序号记录在第一集合中。第二速率匹配 方式所指示的缩短位的序号记录在第二集合中。 图 12 为本申请实施例提供的比特读取顺 序示意图三， 如图 12所示， 在读取的过程中， 第一速率匹配方式对应的比特读取顺序为 依次顺序或逆序读取循环缓存， 在当前位对应的序号位于第一集合中时， 则跳过当前位直 至读取到最后一位；
第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取循环缓存， 在当前位对 应的序号位于第二集合中时， 则跳过当前位直至读取到最后一位；
第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环读取 循环缓存中的编码比特直至读取到 M位。 第三种实现方式， 对极化编码后的编码比特先进行交织处理， 得到交织处理后的编码 比特， 然后进行比特收集， 存储至循环缓存中。 本实施例在交织的过程中， 可以将打孔位 或缩短位设置在任意的位置， 为了提高交织效率， 可以采取顺序交织或逆序交织的方式。 在比特收集过程中， 打孔位或缩短位被删除， 存储的所有比特不包括打孔位或缩短位， 都 被按顺序读出。 如果没有打孔位或缩短位， 则不需要执行删除的操作。 本领域技术人员可 以理解， 在此次种实现方式中， 还可以不采用交织的实现方式， 而是采用顺序存储或逆序 存储的方式来实现。
此时， 第一速率匹配方式与第二速率匹配方式对应的比特读取顺序相同， 都为按顺序 从循环缓存的首位开始读取 M位， 或者按逆序从循环缓存的尾位开始读取 M位；
第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环读取 循环缓存中的编码比特直至读取到 M位。
本领域技术人员可以理解， 在第二种实现方式和第三种实现方式中， 第一速率匹配方 式和第二速率匹配方式可以向上述实施例中一样， 指示两个比特存储顺序， 也可以指示同 一个比特存储顺序。 在具体实现过程中， 在指示一个比特存储顺序时， 可以通过不同的交 织方式来实现不同的比特存储顺序。 该比特存储顺序包括如下中的至少一种或其组合： 极化编码后的编码比特在循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆 序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交织对应 的排列。
本实施例提供的极化码的速率匹配方法， 编码端根据母码长度 N和速率匹配方式进 行极化编码， 得到极化编码后的编码比特， 该速率匹配方式为第一速率匹配方式、 第二速 率匹配方式、 第三速率匹配方式中的一个； 根据速率匹配方式对应的比特存储顺序， 将极 化编码后的编码比特存储至循环缓存中， 其中， 第一速率匹配方式、 第二速率匹配方式以 及第三速率匹配方式对应的比特存储顺序相同， 从而第一速率匹配方式、 第二速率匹配方 式以及第三速率匹配方式对应的交织顺序相同， 可以通过一个交织器来实现三种速率匹配 方式， 减少了硬件的复杂度和硬件所占的面积； 编码端根据速率匹配方式对应的编码比特 的比特读取顺序， 从循环缓存中读取速率匹配的输出序列， 其中， 第一速率匹配方式、 第 二速率匹配方式以及第三速率匹配方式中的至少两种速率匹配方式对应的比特读取顺序 不同， 从而实现了不同的速率匹配方式具有不同的输出， 保证了编码端能够向译码端输出 正确的输出序列。
本申请实施例还提供一种极性编码的速率匹配方法。 该方法循环缓存中编码比特的存 储顺序可以根据速率匹配方式，由 Polar码编码输出与循环缓存间插入一级交织过程完成。
具体地， 如果采用打孔速率匹配方式， 则不使用交织， 编码比特直接输入循环缓存。 如果采用缩短速率匹配方式， 使用比特逆序交织， 编码比特通过交织后输入循环缓存。 如 果采用重复速率匹配方式， 不使用交织， 编码比特直接输入循环缓存。 即通过一个交织器 也可以支持三种速率匹配方式， 降低了硬件复杂度以及硬件面积。
本领域技术人员可以理解， 在译码端， 针对打孔速率匹配方式、 缩短速率匹配方 式以及重复速率匹配方式， 其译码方式可参见上述实施例中的对三种速率匹配方式进 行说明所涉及的译码方式。
本领域技术人员可以理解， 上述实施例给出的各种实现方式或者例子， 是为了理 解本申请实施例而给出的各种实现方式， 在具体实现过程中， 可以相互结合、 借鉴或 独立实现， 对于具体的实现方式， 本实施例此处不做特别限制。
上述主要从编码端的角度对本申请实施例提供的方案进行了介绍。可以理解的是， 编码端为了实现上述功能， 其包含了执行各个功能相应的硬件结构和 /或软件模块。 结 合本申请实施例中所公开的实施例描述的各示例的单元及算法步骤， 本申请实施例能 够以硬件或硬件和计算机软件的结合形式来实现。 某个功能究竟以硬件还是计算机软 件驱动硬件的方式来执行， 取决于技术方案的特定应用和设计约束条件。 本领域技术 人员可以对每个特定的应用来使用不同的方法来实现所描述的功能， 但是这种实现不 应认为超出本申请实施例的技术方案的范围。
本实施例提供一种极化码的速率匹配设备， 该速率匹配设备可以为上述的作为编 码端的网络设备， 也可以为上述的作为编码端的终端。
图 13为本申请实施例提供的极化码的速率匹配设备的结构示意图一。如图 13所示， 该设备 1300， 包括：
编码模块 1301，用于根据母码长度 N和速率匹配方式进行极化编码，得到极化编码后 的编码比特， 所述速率匹配方式为第一速率匹配方式或第二速率匹配方式， 所述 N为正整 数；
存储模块 1302， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后 的编码比特存储至循环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对 应的比特存储顺序相同；
读取模块 1303， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中 读取速率匹配的输出序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读 取顺序不同。
可选地， 所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M大于所述母码长度 N。
可选地， 所述存储模块 1302具体用于： 根据所述速率匹配方式对应的交织方式， 对 所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺 序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
可选地， 所述第一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第
N-M+1位到第 N位， 或者， 所述第一速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 1位到第 M位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
可选地， 所述第一速率匹配方式所指示的打孔位或缩短位位于第一集合中， 所述第一 速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在当前位对应的 序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
可选地， 所述存储模块 1302具体用于： 根据所述速率匹配方式对应的交织方式， 对 所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺 序与所述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述交 织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
可选地，所述存储模块 1302具体用于：根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述极化编 码后的编码比特的打孔位或缩短位在比特收集过程中被删除， 所述比特存储顺序为顺序或 逆序存储。
可选地， 所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位 开始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首 位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
可选地， 所述比特存储顺序包括如下中的至少一种或其组合： 所述极化编码后的编码 比特在所述循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比 特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列。
可选地， 所述交织方式用于指示行数 Rn、 列数 Cn 以及行列交织或列行交织， 所述 Rn与所述 Cn均为 2的整数次幂， 且所述 N=RnxCn;
若所述交织方式指示列行交织， 则所述比特存储顺序为比特逆序列交织后的编码比特 按行排列， 所述编码比特的每行被分为一个子段， 所述比特逆序列交织后的编码比特为对 极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行 比特逆序行交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行 循环读取所述循环缓存中的编码比特直至读取到 M位；
或者
若所述交织方式指示行列交织， 则所述比特存储顺序为比特逆序行交织后的编码比特 按列排列， 所述编码比特的每列被分为一个子段， 所述比特逆序行交织后的编码比特为对 极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行 比特逆序列交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列 循环读取所述循环缓存中的编码比特直至读取到 M位。
本实施例提供的速率匹配设备， 用于执行上述图 3所示的方法实施例， 其实现原理和 技术效果类似， 本实施例此处不再赘述。
图 14为本申请实施例提供的极化码的速率匹配设备的结构示意图二。如图 14所示， 该设备 1400， 包括：
编码模块 1401，用于根据母码长度 N和速率匹配方式进行极化编码，得到极化编码后 的编码比特， 所述速率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹 配方式中的一个， 所述 N为正整数；
存储模块 1402， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后 的编码比特存储至循环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以 及所述第三速率匹配方式对应的比特存储顺序相同；
读取模块 1403， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中 读取与速率匹配的输出序列； 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及 第三速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
可选地， 所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第三速率匹配方式对应的目标码长 M大于所述母码长度 N。
可选地， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三速率匹配方式对应 的比特读取顺序不同。
可选地， 所述存储模块具体用于： 根据所述速率匹配方式对应的交织方式， 对所述极 化处理后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所 述交织处理后的编码比特的排序相同；
对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
可选地， 所述比特存储顺序包括第一存储顺序和第二存储顺序， 所述第一速率匹配方 式用于预先指示所述第一存储顺序， 所述第二速率匹配方式用于预先指示第二存储顺序； 所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循 环缓存中的存储顺序； 或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循 环缓存中的存储顺序。
可选地， 所述第一存储顺序包括如下中的至少一种或其组合： 顺序从后往前排列、 顺 序从前往后排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 逐位线性交织 对应的排列、 逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合： 顺序从后往前排列、 顺序从前往 后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度 从低到高排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐 位线性交织对应的排列、 逐位线性交织对应的排列的逆序。
可选地， 若所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2 位在所述循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读 取所述循环缓存中的第 N-M+1位到第 N位， 所述第二速率匹配方式对应的比特读取顺序 为依次读取所述循环缓存中的第 1位到第 M位； 或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存 中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 1位到第 M位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 N-M+1位到第 N位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
可选地， 所述第一速配匹配方式所指示的打孔位的序号位于第一集合中， 所述第二速 率匹配方式所指示的缩短位的序号位于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第二集合中时， 则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
可选地， 所述第一速率匹配方式、 所述第二速率匹配方式对应的比特读取顺序相同， 所述第一速率匹配方式与所述第三速率匹配方式对应的比特读取顺序不同。
可选地， 所述存储模块 1402具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至循环缓存中， 其中， 所述交织处 理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
可选地， 所述存储模块 1402具体用于：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
可选地，所述第一速率匹配方式对应的比特读取顺序为按顺序从所述循环缓存的首位开 始读取， 直至读取到尾位， 或者按逆序从所述循环缓存的尾位开始读取， 直至读取到首位； 所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
本实施例提供的速率匹配设备， 用于执行上述图 7所示的方法实施例， 其实现原理和 技术效果类似， 本实施例此处不再赘述。
图 15为本申请实施例提供的极化码的速率匹配设备的结构示意图三。该速率匹配 设备 1500可以为前述的网络设备或者终端等通信设备或者芯片等。 如图 15所示， 速 率匹配设备 1500可以由总线 1501作一般性的总线体系结构来实现。 根据速率匹配设 备 1500的具体应用和整体设计约束条件， 总线 1501可以包括任意数量的互连总线和 桥接。 总线 1501将各种电路连接在一起， 这些电路包括处理器 1502、 存储介质 1503 和总线接口 1504。可选的， 速率匹配设备 1500使用总线接口 1504将网络适配器 1505 等经由总线 1501连接。 网络适配器 1505可用于实现无线通信网络中物理层的信号处 理功能， 并通过天线 1507实现射频信号的发送和接收。 用户接口 1506可以连接用户 终端，例如：键盘、显示器、 鼠标或者操纵杆等。总线 1501还可以连接各种其它电路， 如定时源、外围设备、 电压调节器或者功率管理电路等，这些电路是本领域所熟知的， 因此不再详述。
可以替换的， 速率匹配设备 1500也可配置成通用处理系统， 例如通称为芯片， 该 通用处理系统包括： 提供处理器功能的一个或多个微处理器； 以及提供存储介质 1503 的至少一部分的外部存储器， 所有这些都通过外部总线体系结构与其它支持电路连接 在一起。
可替换的， 速率匹配设备 1500可以使用下述来实现： 具有处理器 1502、 总线接 口 1504、用户接口 1506的专用集成电路（Application Specific Integrated Circuit, ASIC ) ; 以及集成在单个芯片中的存储介质 1503的至少一部分， 或者， 速率匹配设备 1500可 以使用下述来实现： 一个或多个现场可编程门阵列 （Field-Programmable Gate Array, FPGA) 、 可编程逻辑器件 ( programmable logic device, PLD ) 、 控制器、 状态机、 门 逻辑、 分立硬件部件、 任何其它适合的电路、 或者能够执行本申请实施例通篇所描述 的各种功能的电路的任意组合。
其中， 处理器 1502负责管理总线和一般处理 (包括执行存储在存储介质 1503上的 软件)。 处理器 1502可以使用一个或多个通用处理器和 /或专用处理器来实现。 处理器 的例子包括微处理器、 微控制器、 DSP处理器和能够执行软件的其它电路。 应当将软 件广义地解释为表示指令、 数据或其任意组合， 而不论是将其称作为软件、 固件、 中 间件、 微代码、 硬件描述语言还是其它。
在下图中存储介质 1503被示为与处理器 1502分离， 然而， 本领域技术人员很容 易明白， 存储介质 1503或其任意部分可位于速率匹配设备 1500之外。 举例来说， 存 储介质 1503可以包括传输线、 用数据调制的载波波形、 和 /或与无线节点分离开的计 算机制品， 这些介质均可以由处理器 1502通过总线接口 1504来访问。 可替换地， 存 储介质 1503或其任意部分可以集成到处理器 1502中， 例如， 可以是高速缓存和 /或通 用寄存器。
处理器 1502可执行上述实施例中， 例如， 图 2至图 12依次对应的上述实施例， 在此不再对处理器 1502的执行过程进行赘述。
本领域技术人员可以理解， 上述的编码模块、 存储模块以及读取模块可以被实现 为处理器。
本申请实施例还提供一种计算机程序产品， 所述计算机程序产品包括计算机程序 代码， 当所述计算机程序代码在计算机上运行时， 使得计算机执行如上各实施例所述 的极化码的速率匹配方法。
本申请实施例提供一种芯片， 包括存储器和处理器， 所述存储器用于存储计算机 程序， 所述处理器用于从所述存储器中调用并运行所述计算机程序， 使得所述处理器 执行如上各实施例所述的极化码的速率匹配方法。

Claims

权 利 要 求 书
1、 一种极化码的速率匹配方法， 其特征在于， 包括：
根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编码比特， 所述速 率匹配方式为第一速率匹配方式或第二速率匹配方式， 所述 N为正整数；
根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编码比特存储至循 环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特存储顺序相 同；
根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取速率匹配的输出 序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺序不同。
2、 根据权利要求 1所述的方法， 其特征在于， 所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M大于所述母码长度 N。
3、 根据权利要求 2所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的比 特存储顺序， 将所述极化编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
4、 根据权利要求 3 所述的方法， 其特征在于， 所述第一速率匹配方式对应的比特读 取顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 或者， 所述第一速率匹配方 式对应的比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
5、 根据权利要求 1至 3任一项所述的方法， 其特征在于， 所述第一速率匹配方式所 指示的打孔位或缩短位位于第一集合中， 所述第一速率匹配方式对应的比特读取顺序为依 次顺序或逆序读取所述循环缓存， 在当前位对应的序号位于所述第一集合中时， 则跳过所 述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
6、 根据权利要求 2所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的比 特存储顺序， 将所述极化编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述交 织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
7、 根据权利要求 2所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的比 特存储顺序， 将所述极化编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
8、 根据权利要求 6或 7所述的方法， 其特征在于， 所述第一速率匹配方式对应的比 特读取顺序为按顺序从所述循环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从所 述循环缓存的尾位开始读取， 直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
9、 根据权利要求 1至 6任一项所述的方法， 其特征在于， 所述比特存储顺序包括如 下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高 排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交 织对应的排列。
10、 根据权利要求 3所述的方法， 其特征在于， 所述交织方式用于指示行数 Rn、 列数 Cn以及行列交织或列行交织， 所述 Rn与所述 Cn均为 2的整数次幂， 且所述 N=RnxCn; 若所述交织方式指示列行交织， 则所述比特存储顺序为比特逆序列交织后的编码比特 按行排列， 所述编码比特的每行被分为一个子段， 所述比特逆序列交织后的编码比特为对 极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行 比特逆序行交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行 循环读取所述循环缓存中的编码比特直至读取到 M位；
或者
若所述交织方式指示行列交织， 则所述比特存储顺序为比特逆序行交织后的编码比特 按列排列， 所述编码比特的每列被分为一个子段， 所述比特逆序行交织后的编码比特为对 极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行 比特逆序列交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列 循环读取所述循环缓存中的编码比特直至读取到 M位。
11、 一种极化码的速率匹配方法， 其特征在于， 包括：
根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编码比特， 所述速 率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹配方式中的一个， 所 述 N为正整数；
根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编码比特存储至循 环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及所述第三速率匹配 方式对应的比特存储顺序相同；
根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取与速率匹配的输 出序列； 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三速率匹配方式中 至少有两种速率匹配方式对应的比特读取顺序不同。
12、根据权利要求 11所述的方法，其特征在于，所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第三速率匹配方式对应的目标码长 M大于所述母码长度 N。
13、 根据权利要求 11或 12所述的方法， 其特征在于， 所述第一速率匹配方式、 所述 第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。
14、 根据权利要求 13 所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的 比特存储顺序， 将所述极化编码后的编码比特存储至循环缓存， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化处理后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
15、 根据权利要求 14所述的方法， 其特征在于， 所述比特存储顺序包括第一存储顺 序和第二存储顺序， 所述第一速率匹配方式用于预先指示所述第一存储顺序， 所述第二速 率匹配方式用于预先指示第二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循 环缓存中的存储顺序； 或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循 环缓存中的存储顺序。
16、 根据权利要求 15 所述的方法， 其特征在于， 所述第一存储顺序包括如下中的至 少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、 随机排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后 排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排 列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的 逆序。
17、 根据权利要求 15或 16所述的方法， 其特征在于， 若所述第一存储顺序用于指示 所述极化编码后的编码比特的前 N/2位在所述循环缓存中的存储顺序， 所述第二存储顺序 用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中的存储顺序， 则所述第 一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位; 或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存 中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 1位到第 M位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 N-M+1位到第 N位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
18、 根据权利要求 11至 14任一项所述的方法， 其特征在于， 所述第一速配匹配方式 所指示的打孔位的序号位于第一集合中， 所述第二速率匹配方式所指示的缩短位的序号位 于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第二集合中时， 则跳过所述当前位直至读取到最后一位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
19、 根据权利要求 11或 12所述的方法， 其特征在于， 所述第一速率匹配方式、 所述 第二速率匹配方式对应的比特读取顺序相同， 所述第一速率匹配方式与所述第三速率匹配 方式对应的比特读取顺序不同。
20、 根据权利要求 19所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的 比特存储顺序， 将所述极化编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至循环缓存中， 其中， 所述交织处 理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
21、 根据权利要求 19所述的方法， 其特征在于， 所述根据所述速率匹配方式对应的 比特存储顺序， 将所述极化编码后的编码比特存储至循环缓存中， 包括：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
22、 根据权利要求 20或 21所述的方法， 其特征在于， 所述第一速率匹配方式对应的 比特读取顺序为按顺序从所述循环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从 所述循环缓存的尾位开始读取， 直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
23、 一种极化码的速率匹配设备， 其特征在于， 包括：
编码模块， 用于根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编 码比特， 所述速率匹配方式为第一速率匹配方式或第二速率匹配方式， 所述 N为正整数； 存储模块， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编 码比特存储至循环缓存中， 其中， 所述第一速率匹配方式与所述第二速率匹配方式对应的 比特存储顺序相同； 读取模块， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 速率匹配的输出序列， 所述第一速率匹配方式与所述第二速率匹配方式对应的比特读取顺 序不同。
24、根据权利要求 23所述的设备，其特征在于，所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M大于所述母码长度 N。
25、 根据权利要求 24所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
26、 根据权利要求 25 所述的设备， 其特征在于， 所述第一速率匹配方式对应的比特 读取顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 或者， 所述第一速率匹配 方式对应的比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
27、 根据权利要求 23至 26任一项所述的设备， 其特征在于， 所述第一速率匹配方式 所指示的打孔位或缩短位位于第一集合中， 所述第一速率匹配方式对应的比特读取顺序为 依次顺序或逆序读取所述循环缓存， 在当前位对应的序号位于所述第一集合中时， 则跳过 所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
28、 根据权利要求 24所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中， 其中， 所述交 织处理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
29、 根据权利要求 24所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
30、 根据权利要求 28或 29所述的设备， 其特征在于， 所述第一速率匹配方式对应的 比特读取顺序为按顺序从所述循环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从 所述循环缓存的尾位开始读取， 直至读取到首位；
所述第二速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
31、 根据权利要求 23至 28任一项所述的设备， 其特征在于， 所述比特存储顺序包括 如下中的至少一种或其组合：
所述极化编码后的编码比特在所述循环缓存中顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后排列、 可靠度从高到低排列、 可靠度从低到高 排列、 随机排列、 偏移比特逆序从前往后排列、 偏移比特逆序从后往前排列、 逐位线性交 织对应的排列。
32、 根据权利要求 25所述的设备， 其特征在于， 所述交织方式用于指示行数 Rn、 列 数 Cn以及行列交织或列行交织，所述 Rn与所述 Cn均为 2的整数次幂，且所述 N=RnxCn; 若所述交织方式指示列行交织， 则所述比特存储顺序为比特逆序列交织后的编码比特 按行排列， 所述编码比特的每行被分为一个子段， 所述比特逆序列交织后的编码比特为对 极化编码后的编码比特进行比特逆序列交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序列交织后的编码比特进行 比特逆序行交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序列交织后的编码比特的任意位置开始依次顺序或逆序按行 循环读取所述循环缓存中的编码比特直至读取到 M位；
或者
若所述交织方式指示行列交织， 则所述比特存储顺序为比特逆序行交织后的编码比特 按列排列， 所述编码比特的每列被分为一个子段， 所述比特逆序行交织后的编码比特为对 极化编码后的编码比特进行比特逆序行交织得到的编码比特；
所述第一速率匹配方式对应的比特读取顺序为对比特逆序行交织后的编码比特进行 比特逆序列交织后依次从各子段中读取一位，直至读取 M位，所述第二速率匹配方式对应 的比特读取顺序为从比特逆序行交织后的编码比特的任意位置开始依次顺序或逆序按列 循环读取所述循环缓存中的编码比特直至读取到 M位。
33、 一种极化码的速率匹配设备， 其特征在于， 包括：
编码模块， 用于根据母码长度 N和速率匹配方式进行极化编码， 得到极化编码后的编 码比特， 所述速率匹配方式为第一速率匹配方式、 第二速率匹配方式以及第三速率匹配方 式中的一个， 所述 N为正整数；
存储模块， 用于根据所述速率匹配方式对应的比特存储顺序， 将所述极化编码后的编 码比特存储至循环缓存中， 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及所 述第三速率匹配方式对应的比特存储顺序相同；
读取模块， 用于根据所述速率匹配方式对应的比特读取顺序， 从所述循环缓存中读取 与速率匹配的输出序列； 其中， 所述第一速率匹配方式、 所述第二速率匹配方式以及第三 速率匹配方式中至少有两种速率匹配方式对应的比特读取顺序不同。
34、根据权利要求 33所述的设备，其特征在于，所述输出序列的长度为目标码长 M， 所述 M为整数；
所述第一速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第二速率匹配方式对应的目标码长 M小于所述母码长度 N;
所述第三速率匹配方式对应的目标码长 M大于所述母码长度 N。
35、 根据权利要求 33或 34所述的设备， 其特征在于， 所述第一速率匹配方式、 所述 第二速率匹配方式以及第三速率匹配方式对应的比特读取顺序不同。
36、 根据权利要求 35所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化处理后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至所述循环缓存中。
37、 根据权利要求 36所述的设备， 其特征在于， 所述比特存储顺序包括第一存储顺 序和第二存储顺序， 所述第一速率匹配方式用于预先指示所述第一存储顺序， 所述第二速 率匹配方式用于预先指示第二存储顺序；
所述第一存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循 环缓存中的存储顺序； 或者
所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中 的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述循 环缓存中的存储顺序。
38、 根据权利要求 37 所述的设备， 其特征在于， 所述第一存储顺序包括如下中的至 少一种或其组合：
顺序从后往前排列、顺序从前往后排列、可靠度从高到低排列、可靠度从低到高排列、 随机排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的逆序；
所述第二存储顺序包括如下中的至少一种或其组合：
顺序从后往前排列、 顺序从前往后排列、 比特逆序从后往前排列、 比特逆序从前往后 排列、 可靠度从高到低排列、 可靠度从低到高排列、 随机排列、 偏移比特逆序从前往后排 列、 偏移比特逆序从后往前排列、 逐位线性交织对应的排列、 逐位线性交织对应的排列的 逆序。
39、 根据权利要求 37或 38所述的设备， 其特征在于， 若所述第一存储顺序用于指示 所述极化编码后的编码比特的前 N/2位在所述循环缓存中的存储顺序， 所述第二存储顺序 用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存中的存储顺序， 则所述第 一速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第 N-M+1位到第 N位， 所述第二速率匹配方式对应的比特读取顺序为依次读取所述循环缓存中的第 1位到第 M位; 或者
若所述第一存储顺序用于指示所述极化编码后的编码比特的后 N/2位在所述循环缓存 中的存储顺序， 所述第二存储顺序用于指示所述极化编码后的编码比特的前 N/2位在所述 循环缓存中的存储顺序， 则所述第一速率匹配方式对应的比特读取顺序为依次读取所述循 环缓存中的第 1位到第 M位，所述第二速率匹配方式对应的比特读取顺序为依次读取所述 循环缓存中的第 N-M+1位到第 N位；
所述第三速率匹配方式对应的比特读取顺序为依次从任意位置开始顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
40、 根据权利要求 33至 36任一项所述的设备， 其特征在于， 所述第一速配匹配方式 所指示的打孔位的序号位于第一集合中， 所述第二速率匹配方式所指示的缩短位的序号位 于第二集合中；
所述第一速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第一集合中时， 则跳过所述当前位直至读取到最后一位；
所述第二速率匹配方式对应的比特读取顺序为依次顺序或逆序读取所述循环缓存， 在 当前位对应的序号位于所述第二集合中时， 则跳过所述当前位直至读取到最后一位； 所述第三速率匹配方式对应的比特读取顺序为从任意位置开始依次顺序或逆序循环 读取所述循环缓存中的编码比特直至读取到 M位。
41、 根据权利要求 33或 34所述的设备， 其特征在于， 所述第一速率匹配方式、 所述 第二速率匹配方式对应的比特读取顺序相同， 所述第一速率匹配方式与所述第三速率匹配 方式对应的比特读取顺序不同。
42、 根据权利要求 41所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的交织方式， 对所述极化编码后的编码比特进行交织处理， 得到交织处理后的编码比特， 所述比特存储顺序与所述交织处理后的编码比特的排序相同; 对所述交织处理后的编码比特进行比特收集， 存储至循环缓存中， 其中， 所述交织处 理后的编码比特的打孔位或缩短位在比特收集过程中被删除。
43、 根据权利要求 41所述的设备， 其特征在于， 所述存储模块具体用于：
根据所述速率匹配方式对应的比特存储顺序， 对所述极化编码后的编码比特进行比特 收集， 存储至所述循环缓存中， 其中， 所述极化编码后的编码比特的打孔位或缩短位在比 特收集过程中被删除， 所述比特存储顺序为顺序或逆序存储。
44、 根据权利要求 42或 43所述的设备， 其特征在于， 所述第一速率匹配方式对应的 比特读取顺序为按顺序从所述循环缓存的首位开始读取， 直至读取到尾位， 或者按逆序从 所述循环缓存的尾位开始读取， 直至读取到首位；
所述第三速率匹配方式对应的比特读取顺序为从任意位置开始顺序或逆序依次循环 读取所述循环缓存中的编码比特直至读取到 M位。
45、 一种极化码的速率匹配设备， 其特征在于， 包括：
存储器， 用于存储程序；
处理器， 用于执行所述存储器存储的所述程序， 当所述程序被执行时， 所述处理器用 于执行如权利要求 1至 10中任一所述的方法， 或者， 所述处理器用于执行如权利要求 11 至 22中任一项所述的方法。
46、 一种计算机可读存储介质， 其特征在于， 包括指令， 当其在计算机上运行时， 使得计算机执行如权利要求 1至 10中任一所述的方法， 或者， 使得计算机执行如权利要 求 11至 22中任一项所述的方法。
47、 一种计算机程序产品， 其特征在于， 所述计算机程序产品包括计算机程序代 码， 当所述计算机程序代码在计算机上运行时， 使得计算机执行如权利要求 1至 10中 任一所述的方法， 或者， 所述计算机执行如权利要求 11至 22中任一项所述的方法。
48、 一种芯片， 其特征在于， 包括存储器和处理器， 所述存储器用于存储计算机 程序， 所述处理器用于从所述存储器中调用并运行所述计算机程序， 使得所述处理器 执行如权利要求 1至 10中任一所述的方法， 或者， 所述处理器执行如权利要求 11至 22 中任一项所述的方法。
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