JP2020182022A - Delay circuit - Google Patents
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Abstract
Description
本明細書中に開示されている発明は、リセットICや監視ICなどの監視装置(特に、これに用いられる遅延回路)に関する。 The invention disclosed in the present specification relates to a monitoring device such as a reset IC or a monitoring IC (particularly, a delay circuit used therein).
入力電圧が所定の閾値に達しているか否かを監視する監視装置(例えばリセットIC)は、種々のアプリケーションで広く一般的に用いられている。 A monitoring device (for example, a reset IC) that monitors whether or not the input voltage reaches a predetermined threshold value is widely and generally used in various applications.
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
As an example of the prior art related to the above,
しかしながら、上記従来の監視装置では、リセット保持時間を任意に設定するために設けられた遅延回路の信頼性について、さらなる改善の余地があった。 However, in the above-mentioned conventional monitoring device, there is room for further improvement in the reliability of the delay circuit provided for arbitrarily setting the reset holding time.
特に、近年では、車載用ICに対して、ISO26262(自動車の電気/電子に関する機能安全についての国際規格)を順守することが求められており、車載用の監視ICについても、フェイルセーフを念頭に置いた信頼性設計が重要となっている。 In particular, in recent years, in-vehicle ICs have been required to comply with ISO 26262 (international standard for functional safety related to automobile electricity / electronics), and in-vehicle monitoring ICs are also required to comply with fail-safe. The reliability design placed is important.
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、信頼性の高い遅延回路、及び、これを用いた監視装置を提供することを目的とする。 The invention disclosed in the present specification aims to provide a highly reliable delay circuit and a monitoring device using the delay circuit in view of the above problems found by the inventor of the present application.
本明細書中に開示されている遅延回路は、遅延設定端子の端子電圧を利用して任意に設定される可変遅延時間だけ入力信号を遅らせることにより遅延入力信号を生成する遅延部と、所定の最小遅延時間を確保しつつその満了時に前記端子電圧を検査することにより前記遅延設定端子の異常を検出する検査部と、を有する構成(第1の構成)とされている。 The delay circuit disclosed in the present specification includes a delay unit that generates a delay input signal by delaying the input signal by a variable delay time arbitrarily set by using the terminal voltage of the delay setting terminal, and a predetermined delay section. The configuration (first configuration) includes an inspection unit that detects an abnormality in the delay setting terminal by inspecting the terminal voltage at the time of expiration while ensuring the minimum delay time.
なお、上記第1の構成から成る遅延回路において、前記検査部は、前記遅延設定端子の異常を検出したときに前記遅延入力信号を異常検出時の論理レベルに固定する構成(第2の構成)にするとよい。 In the delay circuit having the first configuration, the inspection unit fixes the delay input signal to the logic level at the time of detecting the abnormality when the abnormality of the delay setting terminal is detected (second configuration). It is good to set it to.
また、上記第1または第2の構成から成る遅延回路において、前記検査部は、前記最小遅延時間の満了時に前記端子電圧の期待値判定を行う構成(第3の構成)にするとよい。 Further, in the delay circuit having the first or second configuration, the inspection unit may have a configuration (third configuration) in which the expected value of the terminal voltage is determined when the minimum delay time expires.
また、上記第3の構成から成る遅延回路において、前記検査部は、所定周波数のクロック信号に同期して前記最小遅延時間をカウントする構成(第4の構成)にするとよい。 Further, in the delay circuit having the third configuration, the inspection unit may be configured to count the minimum delay time in synchronization with a clock signal having a predetermined frequency (fourth configuration).
また、上記第1〜第4いずれかの構成から成る遅延回路において、前記遅延部は、前記端子電圧を充電する電流源と、前記入力信号に応じて前記端子電圧を放電する放電スイッチと、前記端子電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、前記入力信号と前記比較信号またはこれに応じた信号とを論理合成して前記遅延入力信号を生成する論理ゲートと、を含む構成(第5の構成)にするとよい。 Further, in the delay circuit having any of the first to fourth configurations, the delay unit includes a current source for charging the terminal voltage, a discharge switch for discharging the terminal voltage in response to the input signal, and the above. A comparator that compares the terminal voltage with a predetermined threshold voltage to generate a comparison signal, a logic gate that logically synthesizes the input signal with the comparison signal or a signal corresponding thereto, and generates the delay input signal. It is preferable to make a configuration including (fifth configuration).
また、上記第5の構成から成る遅延回路において、前記検査部は、前記比較信号またはこれに応じた信号の論理レベルを監視して前記端子電圧を検査する構成(第6の構成)にするとよい。 Further, in the delay circuit having the fifth configuration, the inspection unit may monitor the logic level of the comparison signal or the signal corresponding thereto and inspect the terminal voltage (sixth configuration). ..
また、上記第5または第6の構成から成る遅延回路において、前記遅延部は、前記比較信号のノイズ成分を除去するフィルタをさらに含む構成(第7の構成)にするとよい。 Further, in the delay circuit having the fifth or sixth configuration, the delay unit may be configured to further include a filter for removing the noise component of the comparison signal (seventh configuration).
また、本明細書中に開示されている監視装置は、監視結果に応じた入力信号を生成する監視部と、上記第1〜第7いずれかの構成から成り前記入力信号を遅らせて遅延入力信号を生成する遅延回路と、前記遅延入力信号に応じたリセット出力信号を生成する出力部とを有する構成(第8の構成)とされている。 Further, the monitoring device disclosed in the present specification comprises a monitoring unit that generates an input signal according to the monitoring result, and the configuration according to any one of the first to seventh, and delays the input signal to delay the input signal. It is configured to have a delay circuit for generating the delay input signal and an output unit for generating a reset output signal corresponding to the delay input signal (eighth configuration).
また、本明細書中に開示されている電子機器は、上記第8の構成から成る監視装置と、前記監視装置の遅延設定端子に外付けされるキャパシタと、を有する構成(第9の構成)とされている。 Further, the electronic device disclosed in the present specification has a configuration having a monitoring device having the eighth configuration and a capacitor externally attached to the delay setting terminal of the monitoring device (nineth configuration). It is said that.
また、本明細書中に開示されている車両は、上記第9の構成から成る電子機器を有する構成(第10の構成)とされている。 Further, the vehicle disclosed in the present specification has a configuration having an electronic device having the ninth configuration (tenth configuration).
本明細書中に開示されている発明によれば、信頼性の高い遅延回路、及び、これを用いた監視装置を提供することが可能となる。 According to the invention disclosed in the present specification, it is possible to provide a highly reliable delay circuit and a monitoring device using the delay circuit.
<第1実施形態>
図1は、第1実施形態における電子機器の全体構成を示す図である。本実施形態の電子機器1は、リセットIC400(=監視装置の一例)とマイコン500を有する。また、電子機器1は、上記の半導体装置400及び500に外付けされるディスクリート部品として、抵抗RLと、複数のキャパシタ(CVDD、CCT、CL)と、を有する。
<First Embodiment>
FIG. 1 is a diagram showing an overall configuration of an electronic device according to the first embodiment. The
リセットIC400は、電源電圧VDD1が立ち上がっているか否かを監視してマイコン500にリセット出力信号VOUTを出力する半導体集積回路装置であり、基準電圧生成回路410と、分圧電圧生成回路420と、入力電圧監視回路430と、遅延回路440と、Nチャネル型MOS電界効果トランジスタ450と、を有する。
The
また、リセットIC400は、IC外部との電気的な接続を確立する手段として、複数の外部端子(GNDピン、VDDピン、VOUTピン、CTピン)を備えている。GNDピンは、接地端に接続される接地端子である。VDDピンは、電源電圧VDD1の印加端に接続される電源端子である。VDDピンとGNDピンとの間には、キャパシタCVDDが接続されている。VOUTピンは、リセット出力信号VOUTを出力するための出力端子である。VOUTピンと電源電圧VDD2の印加端との間には、抵抗RLが接続されている。VOUTピンとGNDピンとの間には、キャパシタCLが接続されている。キャパシタCLは省略してもよい。CTピンは、リセット保持時間設定端子(=遅延設定端子に相当)である。CTピンとGNDピンとの間には、キャパシタCCTが接続されている。
Further, the
なお、リセットIC400は、上記以外の構成要素や外部端子を有していてもよい。また、リセットIC400には、その各部に種々の寄生素子(寄生ダイオードなど)が付随しているが、図示の便宜上、それらの描写は割愛している。
The reset IC 400 may have components other than the above and external terminals. Further, although various parasitic elements (parasitic diodes and the like) are attached to each part of the
基準電圧生成回路410は、VDDピンとGNDピンとの間に接続されており、電源電圧VDD1から所定の基準電圧Vrefを生成する。基準電圧生成回路410としては、電源依存性や温度依存性の小さいバンドギャップ電源などを好適に用いることができる。
The reference
分圧電圧生成回路420は、VDDピンとGNDピンとの間に直列接続された抵抗ラダー(本図では、抵抗421〜423の3つを例示)を含み、電源電圧VDD1を所定の分圧比α(ただし0<α<1)で分圧することにより、電源電圧VDD1に応じた分圧電圧Vx(=α×VDD1)を生成する。
The voltage dividing
なお、抵抗421〜423それぞれの抵抗値は、トリミングなどにより微調整することができる。このように、分圧電圧生成回路420は、分圧電圧Vxの分圧比αを任意に調整する機能を備えていることが望ましい。
The resistance values of the
入力電圧監視回路430(=監視部に相当)は、分圧電圧Vxと基準電圧Vrefとを比較して比較信号S11を生成する回路ブロックであり、コンパレータ431と、Nチャネル型MOS電界効果トランジスタ432と、を含む。
The input voltage monitoring circuit 430 (= corresponding to the monitoring unit) is a circuit block that compares the voltage dividing voltage Vx with the reference voltage Vref to generate the comparison signal S11, and is a
コンパレータ431は、非反転入力端(+)に入力される基準電圧Vrefと、反転入力端(−)に入力される分圧電圧Vxを比較して比較信号S11を生成する。比較信号S11は、Vx<Vref(延いてはVDD<Vref/α)であるときにハイレベルとなり、Vx>Vref(延いてはVDD>Vref/α)であるときにローレベルとなる。
The
トランジスタ432は、比較信号S11に応じてオン/オフされるヒステリシス付与用のスイッチ素子である。接続関係について述べると、トランジスタ432のドレインは、抵抗422及び423相互間の接続ノードに接続されている。トランジスタ432のソースは、GNDピンに接続されている。トランジスタ432のゲートは、比較信号S11の印加端に接続されている。
The
比較信号S11がハイレベルであるときには、トランジスタ432がオンして、抵抗423の両端間が短絡されるので、分圧電圧Vxの分圧比αが低くなる。一方、比較信号S11がローレベルであるときには、トランジスタ432がオフして、抵抗423の両端間が開放されるので、分圧電圧Vxの分圧比αが高くなる。
When the comparison signal S11 is at a high level, the
このような分圧比αの切替制御により、電源電圧VDD1のリセット解除閾値(=リセット出力信号VOUTがローレベルからハイレベルに立ち上がる上側閾値に相当)と、リセット検出閾値(=リセット出力信号VOUTがハイレベルからローレベルに立ち下がる下側閾値に相当)との間には、所定のヒステリシス電圧Vhysが付与される。 By such switching control of the voltage division ratio α, the reset release threshold value of the power supply voltage VDD1 (= corresponding to the upper threshold value at which the reset output signal VOUT rises from the low level to the high level) and the reset detection threshold value (= the reset output signal VOUT is high). A predetermined hysteresis voltage Vhys is applied between the level and the lower threshold value (corresponding to the lower threshold value falling from the level to the low level).
遅延回路440は、比較信号S11(=入力信号に相当)を遅らせて遅延比較信号S12(=遅延入力信号に相当)を生成する。なお、遅延回路440は、CTピン(=遅延設定端子)を用いて自由に遅延時間(=リセット保持時間)を設定する機能を備えている。
The
トランジスタ450は、遅延比較信号S12に応じてオン/オフされるスイッチ素子であり、リセット出力信号VOUTを出力するための出力部(=オープンドレイン出力段)を形成している。その接続関係について述べると、トランジスタ450のドレインは、VOUTピンに接続されている。トランジスタ450のソースは、GNDピンに接続されている。トランジスタ450のゲートは、遅延比較信号S12の印加端(=遅延回路440の出力端)に接続されている。
The
なお、遅延比較信号S12がハイレベルであるときには、トランジスタ450がオンするので、リセット出力信号VOUTがローレベルとなる。一方、遅延比較信号S12がローレベルであるときには、トランジスタ450がオフするので、VOUTピンがハイインピーダンス状態(HiZ状態)となる。このとき、リセット出力信号VOUTは、抵抗RLを介してハイレベルにプルアップされる。
When the delay comparison signal S12 is at a high level, the
マイコン500は、電源電圧VDD2の供給を受けて動作する半導体集積回路装置であり、電子機器1全体の動作を統括的に制御する。なお、マイコン500は、リセットIC400から入力されるリセット出力信号VOUTによってリセットされる。より具体的に述べると、マイコン500は、リセット出力信号VOUTがローレベルであるときにリセット状態(=ディセーブル状態)となり、リセット出力信号VOUTがハイレベルであるときにリセット解除状態(=イネーブル状態)となる。
The
<リセットIC(パッケージ)>
図2は、第1実施形態におけるリセットIC400のパッケージ外観(トップ面と2種類のボトム面(1)及び(2))を示す図である。本図で示すように、リセットIC400のパッケージとしては、例えばSSON[shrink small outline non-leaded]パッケージを採用するとよい。
<Reset IC (package)>
FIG. 2 is a diagram showing the package appearance (top surface and two types of bottom surfaces (1) and (2)) of the
より具体的に述べると、リセットIC400は、平面視矩形状の樹脂封止体401を持ち、そのボトム面(=底面)には、樹脂封止体401から側面方向に突出することなく、各辺2本ずつ計4本の外部端子402が露出されている。このようなノンリードのSSONパッケージであれば、リードを持つパッケージ(SOP[small outline package]など)と比べて、その実装面積を縮小することが可能となる。
More specifically, the
また、樹脂封止体401のボトム面には、半導体チップ405(後出の図4を参照)を搭載するアイランド403の裏面(=チップ搭載面の裏側)が放熱パッドとして露出されている。また、リセットIC400の側面にもそれぞれフレーム404の一部が露出されている。このような構成であれば、リセットIC400の放熱性を高めることができる。
Further, on the bottom surface of the
なお、ボトム面(1)で示すように、アイランド403の四隅のうち、少なくとも一つには、切欠部403xを設けておくとよい。若しくは、ボトム面(2)で示すように、外部端子402には、凹部402xや凸部402yを設けておくとよい。このような構成とすることにより、樹脂封止体401との密着性を高めて、外部端子402やアイランド403の脱落を防止することが可能となる。
As shown in the bottom surface (1), it is preferable to provide a
<リセットIC(底面レイアウト)>
図3及び図4は、それぞれ、第1実施形態におけるリセットIC400の底面レイアウト及び縦断面(図3のα−α断面)を示す図である。
<Reset IC (bottom layout)>
3 and 4 are diagrams showing the bottom layout and the vertical cross section (α-α cross section of FIG. 3) of the
リセットIC400は、半導体チップ405をメタルフレーム(外部端子402及びアイランド403など)やボンディングワイヤ406とともに、樹脂封止体401でパッケージングした構造を有している。なお、リセットIC400の外形は、扁平な直方体形状(例えば平面視正方形状の6面体)を成している。
The
メタルフレームは、アイランド403と、その周囲に配置される4つの外部端子402を備えており、金属薄板(例えば銅薄板)を打ち抜くことにより形成される。
The metal frame includes an
アイランド403は、平面視四角形状(例えば平面視正方形状)を成している。先にも述べたように、アイランド403の裏面(=チップ搭載面の裏側)は、樹脂封止体401のボトム面で露出している。特に、アイランド403は、その各辺403aが樹脂封止体401の各辺401aと平行にならないように配置されている。言い換えると、リセットIC400の底面視において、アイランド403は、樹脂封止体401に対して所定の角度(例えば45度)が付くように傾けて配置されている。
The
外部端子402は、リセットIC400の底面視において、アイランド403の各辺403aとそれぞれ対向する部分に配置されている。外部端子402の配置に着目すると、リセットIC400の第1辺(本図下辺)には、本図の右から左に向けて、2本の外部端子(1ピン及び2ピン)が順に並べられている。1ピンは、接地端子(GNDピン)である。2ピンは、電源端子(VDDピン)である。また、リセットIC400の第2辺(本図上辺)には、本図の左から右に向けて、2本の外部端子(3ピン及び4ピン)が順に並べられている。3ピンは、出力端子(VOUTピン)である。4ピンは、リセット保持時間設定端子(CTピン)である。一方、リセットIC400の第3辺(本図左辺)及び第4辺(本図右辺)には、外部端子402が設けられていない。
The
なお、外部端子402は、それぞれ、底面視台形状に形成されている。具体的に述べると、外部端子402は、アイランド403の対向する辺403aと平行な辺402aと、樹脂封止体401の側面上を延びる辺402bと、辺402bと直交して樹脂封止体401の側面と平行に延びる辺402cと、辺402aと辺402b及び402cをそれぞれ接続する辺402d及び402eと、を有する形状に形成されている。
The
外部端子402には、それぞれ、外部端子402の下面(露出面)側から窪み、アイランド403と対向する側面(=辺402aを形成する側面)において開放される底面視半円形状の凹部402xが形成されている。凹部402xには、樹脂封止体401の材料が入り込んでいる。凹部402xは、例えば、ケミカルエッチングまたは潰し加工により形成することができる。
Each of the
そして、外部端子402の下面は、凹部402xを除いて、樹脂封止体401のボトム面で露出しており、配線基板(図示せず)との電気的な接続に供される。また、外部端子402の辺402bを形成する側面は、樹脂封止体401の側面で露出している(先出の図2を参照)。
The lower surface of the
半導体チップ405は、各種の機能素子(先出の図1を参照)が形成されている側の表面(デバイス形成面)を上方に向けた状態で、その裏面が導電性接合剤を介してアイランド403に接合(ダイボンディング)されている。半導体チップ405の表面には、配線層の一部を表面保護膜から露出させることにより、外部端子402と対応したパッド(図示せず)が形成されている。
In the
各パッドには、ボンディングワイヤ406の一端が接合されている。ボンディングワイヤ406の他端は、外部端子402における相対的に厚い部分(凹部402xが形成されていない部分)の上面に接合されている。これにより、半導体チップ405は、ボンディングワイヤ406を介して、外部端子402と電気的に接続されている。
One end of the
以上のように、外部端子402及びアイランド403は、それぞれの下面が樹脂封止体401のボトム面で露出している。そのため、リセットIC400は、配線基板への表面実装が可能である。
As described above, the lower surfaces of the
そして、先にも述べたように、外部端子402には、その下面側から窪み、辺402aを形成する側面において開放される凹部402xが形成されている。この凹部402xに樹脂封止体401の材料が入り込んでいることにより、外部端子402は、凹部402xが形成されている部分において、その上下両側から樹脂封止体401に挟持されている。これにより、外部端子402と樹脂封止体401との接合強度を向上することができる。その結果、外部端子402が樹脂封止体401から脱落しにくくなる。
Then, as described above, the
なお、凹部402xは、辺402aを形成する側面において開放されているので、樹脂封止体401の材料を凹部402xに確実に入り込ませることができる。
Since the
また、凹部402xは、底面視半円形状に形成されているので、その円弧のあらゆる半径方向において、外部端子402と樹脂封止体401との接合強度を増すことができる。
Further, since the
ただし、凹部402xは、必ずしも底面視半円形状である必要はなく、例えば、底面視直角三角形状に形成してもよい。また、凹部402xのサイズについても、本図の例に限定されるものではなく、より大きいサイズに形成してもよい。また、凹部402xの位置や個数についても任意であり、例えば、辺402bまたは402cを形成する側面において開放されるように一または複数の凹部402xを形成してもよい。さらに、辺402bに沿う方向の全幅に亘って外部端子402の下面側から窪む凹溝を形成してもよいし、或いは、アイランド403の下面側から窪み、アイランド402の2本の対角線に沿って延びる凹溝を形成してもよい。もちろん、これらを適当に組み合わせて実施してもよい。
However, the
<リセット出力動作(基本動作)>
図5は、第1実施形態におけるリセット出力動作の一例を示すタイミングチャートであり、上から順に、電源電圧VDD、比較信号S11、CT端子電圧(=CTピンに現れる電圧であり、CTピンにキャパシタCCTが正しく外付けされている場合には、キャパシタCCTの両端間電圧に相当)、遅延比較信号S12、及び、リセット出力信号VOUTが描写されている。
<Reset output operation (basic operation)>
FIG. 5 is a timing chart showing an example of the reset output operation in the first embodiment, in order from the top, the power supply voltage VDD, the comparison signal S11, and the CT terminal voltage (= the voltage appearing on the CT pin, and the capacitor on the CT pin. When the CCT is correctly attached externally, the voltage between both ends of the capacitor CCT), the delay comparison signal S12, and the reset output signal VOUT are depicted.
時刻t101以前には、電源電圧VDDがリセット検出閾値(UVD_detect)を上回っている。従って、比較信号S11と遅延比較信号S12は、いずれもローレベルであり、リセット出力信号VOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t101, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, both the comparison signal S11 and the delay comparison signal S12 are at a low level, and the reset output signal VOUT is at a high level (= logical level at the time of reset release).
時刻t101において、電源電圧VDDがリセット検出閾値を下回ると、比較信号S11がハイレベルに立ち上がる。このとき、遅延比較信号S12も遅滞なくハイレベルに立ち上がるので、リセット出力信号VOUTは、ハイレベルからローレベル(=リセット時の論理レベル)に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t101, the comparison signal S11 rises to a high level. At this time, since the delay comparison signal S12 also rises to the high level without delay, the reset output signal VOUT falls from the high level to the low level (= logical level at the time of reset).
その後、時刻t102において、電源電圧VDDがリセット解除閾値(UVD_release)を上回ると、比較信号S11がローレベルに立ち下がる。このとき、遅延回路440では、CT端子電圧の充電が開始される。ただし、この時点では、CT端子電圧が所定の閾値電圧Vthを下回っているので、遅延比較信号S12がハイレベルに維持される。その結果、リセット出力信号VOUTは、ローレベルのままとなる。
After that, at time t102, when the power supply voltage VDD exceeds the reset release threshold value (UVD_release), the comparison signal S11 drops to a low level. At this time, in the
CT端子電圧の充電が進み、時刻t103において、CT端子電圧が閾値電圧Vthを上回ると、遅延比較信号S12がローレベルに立ち下がるので、リセット出力信号VOUTがハイレベルに立ち上がる。 When the CT terminal voltage is charged and the CT terminal voltage exceeds the threshold voltage Vth at time t103, the delay comparison signal S12 drops to a low level, so that the reset output signal VOUT rises to a high level.
このように、電源電圧VDDが一旦リセット検出閾値を下回ると、リセット出力信号VOUTは、少なくともリセット保持時間Thold(=時刻t102〜t103を参照)に亘ってローレベルに維持されることになる。 As described above, once the power supply voltage VDD falls below the reset detection threshold value, the reset output signal VOUT is maintained at a low level for at least the reset holding time Thold (see time t102 to t103).
なお、上記のリセット保持時間Tholdは、CTピンに外付けされるキャパシタCCTの容量値に比例した長さ(=Vth×CCT/ICT、ただし、ICTは充電電流の電流値であり、閾値電圧Vth及び充電電流ICTはいずれもリセットIC400の内部で予め設定された固定値)となる。従って、キャパシタCCTの容量値を調整することにより、リセット保持時間Tholdを自由に設定することが可能となる。 The reset holding time Thold is a length proportional to the capacitance value of the capacitor CCT externally attached to the CT pin (= Vth × CCT / ICT, where ICT is the current value of the charging current and the threshold voltage Vth. And the charging current ICT are both fixed values preset inside the reset IC 400). Therefore, by adjusting the capacitance value of the capacitor CCT, the reset holding time Hold can be freely set.
このような自由遅延時間設定タイプのリセットIC400であれば、遅延時間固定タイプ(例えば、デジタルのカウンタタイマを用いて固定のリセット保持時間を設定するカウンタタイマ内蔵タイプ)と比べて、アプリケーションの選択肢を拡げることができる。
With such a free delay time setting
ただし、第1実施形態のリセットIC400では、キャパシタCCTのオープン故障やショート故障が生じたときに、リセット保持時間Tholdを適切に設定することができなくなり、リセット出力信号VOUTの入力を受け付けるマイコン500の誤動作を招くおそれがある。
However, in the
なお、キャパシタCCTのオープン故障とは、CTピンからキャパシタCCTの一端が外れてしまい、CTピンがオープンとなっている状態を指す。また、キャパシタCCTのショート故障とは、キャパシタCCTの両端間が短絡してしまい、CTピンの地絡(=接地端またはこれに準ずる低電位端への短絡)が生じている状態を指す。以下では、このような不具合を解消することのできる第2実施形態を提案する。 The open failure of the capacitor CCT refers to a state in which one end of the capacitor CCT is detached from the CT pin and the CT pin is open. Further, the short-circuit failure of the capacitor CCT refers to a state in which both ends of the capacitor CCT are short-circuited and a ground fault of the CT pin (= short-circuit to the grounding end or a low potential end equivalent thereto) occurs. In the following, a second embodiment capable of solving such a problem is proposed.
<第2実施形態>
図6は、第2実施形態におけるリセットIC400の要部(特に遅延回路440内部の機能ブロック)を示す図である。本実施形態のリセットIC400は、先出の第1実施形態(図1)を基礎としつつ、遅延回路440の内部構成に新規な工夫が凝らされている。より具体的に述べると、遅延回路440は、遅延部440aと、検査部440bと、発振部440cを含む。
<Second Embodiment>
FIG. 6 is a diagram showing a main part (particularly, a functional block inside the delay circuit 440) of the
遅延部440aは、CT端子電圧を利用して任意に設定されるリセット保持時間Thold(=可変遅延時間に相当)だけ比較信号S11を遅らせることにより、遅延比較信号S12を生成する。なお、遅延部440aの基本動作は、第1実施形態におけるリセット出力動作として、先出の図5で説明した通りなので、重複した説明を割愛する。
The
検査部440bは、所定の最小リセット保持時間Thold_min(=最小遅延時間に相当)を確保しつつ、その満了時にCT端子電圧を検査することにより、CTピンの異常(=キャパシタCCTのオープン故障ないしはショート故障)を検出する。
The
より具体的に述べると、検査部440bは、比較信号S11の立下りエッジが到来してから、最小リセット保持時間Thold_minが経過するまでの間、CT端子電圧の上昇度合いに依ることなく、遅延比較信号S12をハイレベルに維持(延いてはリセット出力信号VOUTをローレベルに維持)するとともに、最小リセット保持時間Thold_minの満了時において、CT端子電圧の期待値判定を行う。
More specifically, the
ここで、CTピンの異常が検出されなかったときには、遅延部440aの出力動作が有効とされて、リセット保持時間Tholdの経過後に遅延比較信号S12がローレベルに立ち下げられる。一方、CTピンの異常が検出されたときには、遅延部440aの出力動作が無効とされて、遅延比較信号S12がハイレベル(=異常検出時の論理レベル)に固定される。このように、検査部440bを導入することにより、リセットIC400の信頼性向上(延いてはこれを搭載する電子機器1の信頼性向上)に寄与することができる。
Here, when the abnormality of the CT pin is not detected, the output operation of the
特に、検査部440bは、デジタルカウンタ(不図示)を含み、クロック信号CLKに同期して最小リセット保持時間Thold_min(例えば10ms)をカウントする。このような構成とすることにより、最小リセット保持時間Thold_minを精度良く設定することが可能となる。
In particular, the
発振部440cは、所定周波数のクロック信号CLKを検査部440bに供給する。なお、リセットIC400の内部にデジタルカウンタ以外のデジタル回路が組み込まれている場合には、クロック信号CLK(若しくはその分周信号または逓倍信号)を他のデジタル回路にも適宜供給するとよい。
The
<リセット出力動作(通常時)>
図7は、第2実施形態におけるリセット出力動作(通常時)を示すタイミングチャートであり、上から順に、電源電圧VDD、CT端子電圧、検査部440bの内部カウント値CNT、及び、リセット出力信号VOUTが描写されている。
<Reset output operation (normal time)>
FIG. 7 is a timing chart showing the reset output operation (normal time) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻t111以前には、電源電圧VDDがリセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号VOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t111, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻t111において、電源電圧VDDがリセット検出閾値を下回ると、リセット出力信号VOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t111, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻t112において、電源電圧VDDがリセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Thold及び最小リセット保持時間Thold_minがいずれも満了していないので、リセット出力信号VOUTは、ローレベルのままとなる。 After that, when the power supply voltage VDD exceeds the reset release threshold (UVD_release) at time t112, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the timekeeping operation of the reset holding time Hold and the minimum reset holding time Hold_min is performed. It will be started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal VOUT remains at the low level.
内部カウント値CNTのインクリメントが進み、時刻t113において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CTピンの異常(=キャパシタCCTのオープン故障ないしはショート故障)が生じておらず、CT端子電圧の充電が正常に進んでいた場合には、OK判定が下されるので、遅延部440aの出力動作(=キャパシタCCTに応じたリセット保持時間Tholdの設定)が有効となる。ただし、この時点では、CT端子電圧が閾値電圧Vthを下回っているので、リセット出力信号VOUTは、引き続きローレベルのままとなる。
When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t113, the expected value of the CT terminal voltage is determined. Here, if an abnormality in the CT pin (= open failure or short failure of the capacitor CCT) has not occurred and the charging of the CT terminal voltage has proceeded normally, an OK determination is made, so that the
その後、CT端子電圧の充電が進み、時刻t114において、CT端子電圧が閾値電圧Vthを上回ると、リセット出力信号VOUTがハイレベルに立ち上がる。 After that, charging of the CT terminal voltage proceeds, and when the CT terminal voltage exceeds the threshold voltage Vth at time t114, the reset output signal VOUT rises to a high level.
このように、本実施形態のリセットIC400であれば、デジタルカウンタで定めた最小リセット保持時間Thold_minを確保しつつ、キャパシタCCTを用いてリセット保持時間Tholdを自由に設定することが可能である。
As described above, in the
<リセット出力動作(オープン故障時)>
図8は、第2実施形態におけるリセット出力動作(オープン故障時)を示すタイミングチャートであり、上から順に、電源電圧VDD、CT端子電圧、検査部440bの内部カウント値CNT、及び、リセット出力信号VOUTが描写されている。なお、図中の破線は、通常時の挙動(図7)を示している。
<Reset output operation (at the time of open failure)>
FIG. 8 is a timing chart showing the reset output operation (at the time of open failure) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻t121以前には、電源電圧VDDがリセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号VOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t121, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻t121において、電源電圧VDDがリセット検出閾値を下回ると、リセット出力信号VOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t121, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻t122において、電源電圧VDDがリセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図7)と何ら変わらない。 After that, when the power supply voltage VDD exceeds the reset release threshold (UVD_release) at time t122, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the timekeeping operation of the reset holding time Hold and the minimum reset holding time Hold_min is performed. It will be started. The reset output operation up to this point is no different from the normal behavior (FIG. 7).
ただし、キャパシタCCTのオープン故障が生じている場合には、CT端子電圧が充電開始直後に閾値電圧Vthを上回る。そのため、仮に検査部440bが設けられていなければ、時刻t122において、リセット出力信号VOUTがハイレベルに立ち上がってしまうので、所望のリセット保持時間Tholdを設定することができなくなる。
However, when an open failure of the capacitor CCT occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部440bが設けられている場合には、最小リセット保持時間Thold_minが経過するまでの間、たとえCT端子電圧が閾値電圧Vthを上回っていたとしても、リセット出力信号VOUTがローレベルに維持される。従って、キャパシタCCTのオープン故障時であっても、最小リセット保持時間Thold_minが確保される。
On the other hand, when the
内部カウント値CNTのインクリメントが進み、時刻t123において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CT端子電圧が閾値電圧Vthを上回っていた場合には、NG判定(=キャパシタCCTのオープン故障が生じている疑いありとの判定)が下されるので、遅延部440aの出力動作が無効となる。その結果、リセット出力信号VOUTは、引き続きローレベルのままとなる。
When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t123, the expected value of the CT terminal voltage is determined. Here, when the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor CCT has occurred) is made, so that the output operation of the
なお、一旦NG判定が下されると、時刻t124において、本来のリセット保持時間Tholdが満了した後も、リセット出力信号VOUTがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン500のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal VOUT is not raised to a high level even after the original reset holding time Hold expires at time t124, and is continuously maintained at a low level. Therefore, since the reset state of the
<リセット出力動作(ショート故障時)>
図9は、第2実施形態におけるリセット出力動作(ショート故障時)を示すタイミングチャートであり、上から順に、電源電圧VDD、CT端子電圧、検査部440bの内部カウント値CNT、及び、リセット出力信号VOUTが描写されている。なお、図中の破線は、通常時の挙動(図7)を示している。
<Reset output operation (at the time of short failure)>
FIG. 9 is a timing chart showing the reset output operation (at the time of short failure) in the second embodiment, in order from the top, the power supply voltage VDD, the CT terminal voltage, the internal count value CNT of the
時刻t131以前には、電源電圧VDDがリセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号VOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t131, the power supply voltage VDD exceeds the reset detection threshold (UVD_detect). Therefore, the reset output signal VOUT has a high level (= logical level at the time of reset release).
時刻t131において、電源電圧VDDがリセット検出閾値を下回ると、リセット出力信号VOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the power supply voltage VDD falls below the reset detection threshold value at time t131, the reset output signal VOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻t132において、電源電圧VDDがリセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図7)と何ら変わらない。 After that, when the power supply voltage VDD exceeds the reset release threshold value (UVD_release) at time t132, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked. It will be started. The reset output operation up to this point is no different from the normal behavior (FIG. 7).
ただし、キャパシタCCTのショート故障が生じている場合には、CT端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Vthを上回ることがない。そのため、リセット出力信号VOUTは、時刻t133で最小リセット保持時間Thold_minが満了した後も、CT端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻t134で本来のリセット保持時間Tholdが満了した後も、引き続きローレベルに張り付いたままとなる。従って、マイコン500のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor CCT occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal VOUT is maintained at a low level regardless of the expected value determination result of the CT terminal voltage even after the minimum reset holding time Hold_min expires at time t133, and further, the original reset holding time is held at time t134. It remains stuck at the low level after the time Hold has expired. Therefore, since the reset state of the
<第3実施形態>
図10は、第3実施形態におけるリセットIC400の要部(特に、第2実施形態における遅延回路440の具体的な回路構成)を示す図である。本実施形態のリセットIC400において、遅延回路440は、電流源441と、Nチャネル型MOS電界効果トランジスタ442と、コンパレータ443と、フィルタ444と、論理積ゲート445と、論理和ゲート446と、検査部447と、発振部448と、を含む。
<Third Embodiment>
FIG. 10 is a diagram showing a main part of the
電流源441は、電源端とCTピンとの間に接続されており、CT端子電圧を充電するための充電電流ICTを生成する。
The
トランジスタ442のドレインは、CTピンに接続されている。トランジスタ442のソース及びバックゲートは、接地端に接続されている。トランジスタ442のゲートは、比較信号S11の印加端(=コンパレータ431の出力端)に接続されている。このように接続されたトランジスタ442は、比較信号S11に応じてCT端子電圧を放電するための放電スイッチとして機能する。すなわち、比較信号S11がハイレベルであるときには、トランジスタ442がオンするので、CT端子電圧が放電される。一方、比較信号S11がローレベルであるときには、トランジスタ442がオフするので、CT端子電圧の放電が停止される。
The drain of
コンパレータ443は、非反転入力端(+)に入力されるCT端子電圧と、反転入力端(−)に入力される所定の閾値電圧Vthとを比較することにより、比較信号S13を生成する。比較信号S13は、CT端子電圧が閾値電圧Vthよりも高いときにハイレベルとなり、CT端子電圧が閾値電圧Vthよりも低いときにローレベルとなる。
The
フィルタ444は、比較信号S13のノイズ成分を除去して後段に出力する。フィルタ444としては、例えば、ローパスフィルタやバンドパスフィルタなどを好適に用いることができる。ただし、フィルタ444は必須の構成要素ではなく、ノイズの懸念がない場合には、フィルタ444を割愛して、比較信号S13を後段にスルーしてもよい。
The
論理積ゲート445は、コンパレータ443からフィルタ444を介して入力される比較信号S13と、検査部447から入力される検査結果信号S14との論理積信号S15を生成する。従って、検査結果信号S14がハイレベルであるときには、比較信号S13が論理積信号S15としてスルー出力される一方、検査結果信号S14がローレベルであるときには、比較信号S13の論理レベルに依ることなく、論理積信号S15がローレベルに固定される。
The AND
論理和ゲート446は、コンパレータ431から入力される比較信号S11と、論理積ゲート445から反転入力される論理積信号S15との論理和信号を生成し、これを遅延比較信号S12としてトランジスタ450のゲートに出力する。従って、論理積信号S15がハイレベルであるときには、比較信号S11が遅延比較信号S12としてスルー出力される一方、論理積信号S15がローレベルであるときには、比較信号S11の論理レベルに依ることなく、遅延比較信号S15がハイレベルに固定される。
The OR
なお、上記の電流源441、トランジスタ442、コンパレータ443、フィルタ444、論理積ゲート445、及び、論理和ゲート446は、先出の遅延部440a(図6)を形成する構成要素として理解することができる。
The
検査部447は、先出の検査部440b(図6)に相当する機能ブロックであり、所定の最小リセット保持時間Thold_minを確保しつつ、その満了時に比較信号S13の論理レベルを監視してCT端子電圧を検査することにより、CTピンの異常(=キャパシタCCTのオープン故障ないしはショート故障)を検出する。
The
より具体的に述べると、検査部447は、比較信号S11の立下りエッジが到来してから、最小リセット保持時間Thold_minが経過するまでの間、検査結果信号S14(=論理積信号S15)をローレベルに維持することにより、遅延比較信号S12をハイレベルに固定する。従って、比較信号S11が一旦ローレベルに立ち下がると、リセット出力信号VOUTは、少なくとも最小リセット保持時間Thold_minに亘って、ローレベル(=リセット時の論理レベル)に固定されることになる。
More specifically, the
また、検査部447は、最小リセット保持時間Thold_minが満了した時点で、比較信号S13の論理レベル判定(=CT端子電圧の期待値判定に相当)を行うことにより、検査結果信号S14をハイレベルに切り替えるか否かを決定する。
Further, the
なお、比較信号S13の論理レベル判定時において、比較信号S13がローレベルである場合には、検査結果信号S14がハイレベルに立ち上げられる。その結果、比較信号S13が論理積信号S15としてスルー出力される状態となる。 When the logic level of the comparison signal S13 is determined, if the comparison signal S13 is at a low level, the inspection result signal S14 is raised to a high level. As a result, the comparison signal S13 is output through as the logical product signal S15.
従って、キャパシタCCTのショート故障が生じていない場合には、リセット保持時間Tholdの経過後にCT端子電圧が閾値電圧Vthを上回り、比較信号S13(=論理積信号S15)がハイレベルに立ち上がるので、遅延比較信号S12がローレベルに立ち下がり、さらには、リセット出力信号VOUTがハイレベルに立ち上がる。このような動作は、図7のリセット出力動作(通常時)に相当する。 Therefore, when the short circuit failure of the capacitor CCT does not occur, the CT terminal voltage exceeds the threshold voltage Vth after the reset holding time Hold elapses, and the comparison signal S13 (= logical product signal S15) rises to a high level, resulting in a delay. The comparison signal S12 falls to a low level, and the reset output signal VOUT rises to a high level. Such an operation corresponds to the reset output operation (normal time) of FIG. 7.
一方、比較信号S13の論理レベル判定時において、比較信号S13がハイレベルである場合には、キャパシタCCTのオープン故障を生じている疑いがあることから、検査結果信号S14(延いては論理積信号S15)がローレベルに維持される。その結果、遅延比較信号S12がハイレベルに維持されるので、リセット出力信号VOUTがローレベル(=リセット時の論理レベル)に固定されたままとなる。このような動作は、図8のリセット出力動作(オープン故障時)に相当する。 On the other hand, when the logic level of the comparison signal S13 is determined, if the comparison signal S13 is at a high level, it is suspected that an open failure of the capacitor CCT has occurred. Therefore, the inspection result signal S14 (and the logical product signal) S15) is maintained at a low level. As a result, the delay comparison signal S12 is maintained at a high level, so that the reset output signal VOUT remains fixed at a low level (= logic level at the time of reset). Such an operation corresponds to the reset output operation (at the time of open failure) in FIG.
また、比較信号S13の論理レベル判定時において、比較信号S13がローレベルであったとしても、キャパシタCCTのショート故障が生じている場合には、いつまで経ってもCT端子電圧が閾値電圧Vthを下回らない。従って、比較信号S13(延いては論理積信号S15)がハイレベルに立ち上がらず、遅延比較信号S12がハイレベルのままとなるので、リセット出力信号VOUTがローレベルに維持される。このような動作は、図9のリセット出力動作(ショート故障時)に相当する。 Further, even if the comparison signal S13 is at a low level at the time of determining the logic level of the comparison signal S13, if a short-circuit failure of the capacitor CCT occurs, the CT terminal voltage will always fall below the threshold voltage Vth. Absent. Therefore, the comparison signal S13 (and the logical product signal S15) does not rise to a high level, and the delay comparison signal S12 remains at a high level, so that the reset output signal VOUT is maintained at a low level. Such an operation corresponds to the reset output operation (at the time of short failure) in FIG.
発振部448は、先出の発振部440c(図6)に相当する機能ブロックであり、所定周波数のクロック信号CLKを検査部447に供給する。検査部447では、このクロック信号CLKに同期して、最小リセット保持時間Thold_min(例えば10ms)のカウント動作を行うとよい。
The
<第4実施形態>
図11は、第4実施形態における電子機器1の全体構成を示す図である。本実施形態の電子機器1は、リセットIC600(=監視装置の一例)と、これに外付けされるディスクリート部品(抵抗REX1〜REX3、キャパシタCVCC及びCEXT)を有する。
<Fourth Embodiment>
FIG. 11 is a diagram showing an overall configuration of the
リセットIC600は、電源電圧VCCの供給を受けて動作し、監視電圧VMONが立ち上がっているか否かを監視してパワーグッド信号PGOOD(=リセット出力信号に相当)を出力する半導体集積回路装置であり、コンパレータ610及び620と、遅延回路630と、Nチャネル型MOS電界効果トランジスタ640と、を有する。
The
また、リセットIC600は、IC外部との電気的な接続を確立する手段として、複数の外部端子(PGOODピン、GNDピン、VCCピン、INピン、DLYピン)を備えている。PGOODピンは、パワーグッド信号PGOODを出力するための出力端子である。GNDピンは、接地端に接続される接地端子である。VCCピンは、電源電圧VCC1の印加端に接続される電源端子である。VCCピンとGNDピンとの間には、キャパシタCVCCが接続されている。また、VCCピンとPGOODピンとの間には、抵抗REX1が接続されている。INピンは、監視電圧VMON(より正確にはその分圧電圧)の入力を受け付けるための入力端子である。具体的に述べると、監視電圧VMONの印加端と接地端との間には、抵抗REX2及びREX3が直列接続されており、INピンは、抵抗REX2及びREX3相互間の接続ノードに接続されている。DLYピンは、リセット保持時間設定端子(=遅延設定端子に相当)である。DLYピンと接地端との間には、キャパシタCEXTが接続されている。
Further, the
なお、リセットIC600は、上記以外の構成要素や外部端子を有していてもよい。また、リセットIC600には、その各部に種々の寄生素子(寄生ダイオードなど)が付随しているが、図示の便宜上、それらの描写は割愛している。
The
コンパレータ610は、非反転入力端(+)に入力される電源電圧VCCと反転入力端(−)に入力される閾値電圧Vth1を比較してUVLO[under-voltage locked-out]検出信号S20を生成する。UVLO検出信号S20は、VCC<Vth1であるときにローレベル(=UVLO検出時の論理レベル)となり、VCC>Vth1であるときにハイレベル(=UVLO解除時の論理レベル)となる。なお、コンパレータ610には、ヒステリシス特性を付与しておくことが望ましい。
The
コンパレータ620は、非反転入力端(+)に入力される閾値電圧Vth2と反転入力端(−)に入力される入力電圧IN(=監視電圧VMONの分圧電圧)とを比較して比較信号S21を生成する。比較信号S21は、IN<Vth2であるときにハイレベルとなり、IN>Vth2であるときにローレベルとなる。なお、コンパレータ620には、ヒステリシス特性を付与しておくことが望ましい。
The
遅延回路630は、比較信号S21(入力信号に相当)を遅らせて遅延比較信号S22(=遅延入力信号に相当)を生成する。なお、遅延回路630は、DLYピン(=遅延設定端子)を用いて自由に遅延時間(=リセット保持時間)を設定する機能を備えている。また、遅延回路630は、S20=Lであるときにディセーブル状態となり、S20=Hであるときにイネーブル状態となる。
The
なお、遅延回路630としては、第2実施形態(図6)または第3実施形態(図10)の遅延回路440を適用するとよい。その場合、遅延回路630の構成及び動作については、先述の説明における「比較信号S11」、「遅延比較信号S12」、「CTピン」、及び、「キャパシタCCT」という文言を、それぞれ、「比較信号S21」、「遅延比較信号S22」、「DLYピン」、及び、「キャパシタCEXT」と読み替えれば足りるので、重複した説明を割愛する。
As the
トランジスタ640は、遅延比較信号S22に応じてオン/オフされるスイッチ素子であり、パワーグッド信号PGOOD(=リセット出力信号)を出力するための出力部(=オープンドレイン出力段)を形成している。その接続関係について述べると、トランジスタ640のドレインは、PGOODピンに接続されている。トランジスタ640のソースは、接地端に接続されている。トランジスタ640のゲートは、遅延比較信号S22の印加端(=遅延回路630の出力端)に接続されている。
The
なお、遅延比較信号S22がハイレベルであるときには、トランジスタ640がオンするので、パワーグッド信号PGOODがローレベルとなる。一方、遅延比較信号S22がローレベルであるときには、トランジスタ640がオフするので、PGOODピンがハイインピーダンス状態(HiZ状態)となる。このとき、パワーグッド信号PGOODは、抵抗REX1を介してハイレベル(≒VCC)にプルアップされる。
When the delay comparison signal S22 is at a high level, the
本実施形態のリセットIC600であれば、抵抗REX2及びREX3の分圧比を変えることにより、様々な監視電圧VMONに対応することができる。また、リセットIC600は、監視電圧VMONとは別に、電源電圧VCCの供給を受けているので、監視電圧VMONが低い場合であっても、パワーグッド信号PGOODのローレベル(=リセット時の論理レベル)を保証することが可能である。
The
<リセットIC(パッケージ及び底面レイアウト)>
図12及び図13は、それぞれ、第4実施形態におけるリセットIC600のパッケージ外観(トップ面とボトム面)、及び、底面レイアウトを示す図である。各図で示すように、リセットIC600のパッケージとしては、例えば、HVSOF[small outline F-leaded]パッケージを採用するとよい。
<Reset IC (package and bottom layout)>
12 and 13 are views showing the package appearance (top surface and bottom surface) and the bottom layout of the
より具体的に述べると、リセットIC600は、平面視矩形状の樹脂封止体601を持ち、そのボトム面から側面の外側に向けて突き出るように、計5本(ボトム面の第1辺に3本と、これに対向する第2辺に2本)の外部端子602が屈曲せずに設けられている。
More specifically, the
図13を参照しながら、外部端子602の配置に着目すると、リセットIC600の第1辺(本図下辺)には、図面右から左に向けて、3本の外部端子(1ピン〜3ピン)が順に並べられている。1ピンは、出力端子(PGOODピン)である。2ピンは、接地端子(GNDピン)である。3ピンは、電源端子(VCCピン)である。また、リセットIC600の第2辺(本図上辺)には、図面左から右に向けて、2本の外部端子(4ピン及び5ピン)が順に並べられている。4ピンは、入力端子(INピン)である。5ピンは、リセット保持時間設定端子(DLYピン)である。一方、リセットIC600の第3辺(本図左辺)及び第4辺(本図右辺)には、外部端子602が設けられていない。
Focusing on the arrangement of the
また、樹脂封止体601のボトム面には、半導体チップ(不図示)を搭載するアイランド603の裏面(=チップ搭載面の裏側)が放熱パッドとして露出されている。このような構成であれば、リセットIC600の放熱性を高めることができる。
Further, on the bottom surface of the
なお、ボトム面の第1辺に設けられた3本の外部端子602のうち、真ん中の1本(GNDピン)は、アイランド603と連結されていることから、アイランド603の突出部603aとして理解することができる。また、樹脂封止体601の第2辺に設けられた2本の外部端子602相互間にも、アイランド603の突出部603bが延出されている。ただし、突出部603bは、突出部603aと異なり、外部端子として機能するものではないので、その両隣に設けられた2本の外部端子602よりも短く形成されている。
Of the three
また、アイランド603の四隅には、底面視扇形状の凹部603cが設けられており、それぞれに樹脂封止体601の材料が入り込んでいる。なお、凹部603cは、例えば、ケミカルエッチングまたは潰し加工により形成することができる。なお、アイランド603の断面形状は改めて図示しないが、凹部402xが形成された外部端子402(図3及び図4)と同じく、凹部603cが形成されている部分において、その上下両側から樹脂封止体601に挟持されている。このような構成とすることにより、樹脂封止体601との密着性を高めて、アイランド603の脱落を防止することが可能となる。
Further, at the four corners of the
<第5実施形態>
図14は、第5実施形態における電子機器の全体構成を示す図である。第5実施形態の電子機器1は、監視IC100(=監視装置の一例)と、パワーマネジメントIC200と、マイコン300と、を有する。また、電子機器1は、上記の半導体装置100〜300に外付けされるディスクリート部品として、抵抗R1〜R10及びR12〜R16と、キャパシタC1及びC2と、を有する。
<Fifth Embodiment>
FIG. 14 is a diagram showing an overall configuration of an electronic device according to a fifth embodiment. The
監視IC100は、パワーマネジメントIC200から電源電圧VDD(=出力電圧VO1)の供給を受けて動作する半導体集積回路装置であり、パワーマネジメントIC200の各種出力電圧とマイコン300の出力周波数をそれぞれ監視してそれらの異常検出を行う。なお、監視IC100は、IC外部との電気的な接続を確立する手段として、複数の外部端子(VDDピン、GNDピン、CTピン、MISOピン、MOSIピン、SCLKピン、XSCSピン、WDINピン、DIN1〜DIN4ピン、PG1〜PG4ピン、XRSTINピン、及び、XRSTOUTピン)を備えている。
The monitoring
パワーマネジメントIC200は、バッテリ電圧VBATの供給を受けて動作する半導体集積回路装置であり、複数の出力電圧VO1〜VO5を生成して電子機器1の各部に供給する。なお、多出力のパワーマネジメントIC200に代えて、単出力のDC/DCコンバータやLDO[low drop-out]レギュレータなどを複数用いることも可能である。
The
マイコン300は、パワーマネジメントIC200から電源電圧VDD(=出力電圧VO1)の供給を受けて動作する半導体集積回路装置であり、監視IC100やパワーマネジメントIC200を含む電子機器1全体の動作を統括的に制御する。
The
なお、マイコン300は、監視IC100から入力されるリセット出力信号XRSTOUTによってリセットされる。より具体的に述べると、マイコン300は、リセット出力信号XRSTOUTがローレベルであるときにリセット状態(=ディセーブル状態)となり、リセット出力信号XRSTOUTがハイレベルであるときにリセット解除状態(=イネーブル状態)となる。
The
また、マイコン300は、監視IC100から入力されるパワーグッド信号PGx(ただしx=1,2,3,4であり、以下も同様)の論理レベルに応じて、パワーマネジメントIC200の出力電圧VOxが正常であるか否かを判定する機能を備えている。より具体的に述べると、マイコン300は、パワーグッド信号PGxがハイレベルであるときに出力電圧VOxが正常であると判定し、パワーグッド信号PGxがローレベルであるときに出力電圧VOxが異常(例えば過電圧異常または低電圧異常)であると判定する。
Further, in the
また、マイコン300は、監視IC100のWDINピンに対して、ウォッチドッグ入力信号WDIN(=数十Hzのリセットパルス信号)を出力する機能を備えている。
Further, the
また、監視IC100とマイコン300は、それぞれ、マイコン300をマスタとし、監視IC100をスレーブとして、SPI[serial peripheral interface]バスを介した双方向通信を行う機能を備えている。例えば、マイコン300は、SPI通信による監視IC100のレジスタ制御により、オシレータの発振周波数制御やウォッチドッグタイマのイネーブル制御を行う機能を備えている。また、マイコン300は、ウォッチドッグイネーブルレジスタについて、自らが書き込みを命じた設定値と監視IC100から読み出した格納値との一致判定を行う機能も備えている。
Further, the
抵抗R1及びR2は、出力電圧VO1の出力端と接地端との間に直列接続されており、出力電圧VO1の分圧回路として機能する。なお、抵抗R1及びR2相互間の接続ノード(=分圧回路の出力端)は、監視IC100のXRSTINピンに接続されている。
The resistors R1 and R2 are connected in series between the output end and the ground end of the output voltage VO1 and function as a voltage dividing circuit of the output voltage VO1. The connection node between the resistors R1 and R2 (= the output end of the voltage divider circuit) is connected to the XRSTIN pin of the
抵抗R3及びR4は、出力電圧VO2の出力端と接地端との間に直列接続されており、出力電圧VO2の分圧回路として機能する。なお、抵抗R3及びR4相互間の接続ノード(=分圧回路の出力端)は、監視IC100のDIN1ピンに接続されている。
The resistors R3 and R4 are connected in series between the output end and the ground end of the output voltage VO2, and function as a voltage dividing circuit of the output voltage VO2. The connection node between the resistors R3 and R4 (= the output end of the voltage divider circuit) is connected to the DIN1 pin of the
抵抗R5及びR6は、出力電圧VO3の出力端と接地端との間に直列接続されており、出力電圧VO3の分圧回路として機能する。なお、抵抗R5及びR6相互間の接続ノード(=分圧回路の出力端)は、監視IC100のDIN2ピンに接続されている。
The resistors R5 and R6 are connected in series between the output end and the ground end of the output voltage VO3, and function as a voltage dividing circuit of the output voltage VO3. The connection node between the resistors R5 and R6 (= the output end of the voltage divider circuit) is connected to the DIN2 pin of the
抵抗R7及びR8は、出力電圧VO4の出力端と接地端との間に直列接続されており、出力電圧VO4の分圧回路として機能する。なお、抵抗R7及びR8相互間の接続ノード(=分圧回路の出力端)は、監視IC100のDIN3ピンに接続されている。
The resistors R7 and R8 are connected in series between the output end and the ground end of the output voltage VO4, and function as a voltage dividing circuit of the output voltage VO4. The connection node between the resistors R7 and R8 (= the output end of the voltage divider circuit) is connected to the DIN3 pin of the
抵抗R9及びR10は、出力電圧VO5の出力端と接地端の間に直列接続されており、出力電圧VO5の分圧回路として機能する。なお、抵抗R9及びR10相互間の接続ノード(=分圧回路の出力端)は、監視IC100のDIN4ピンに接続されている。
The resistors R9 and R10 are connected in series between the output end and the ground end of the output voltage VO5, and function as a voltage dividing circuit of the output voltage VO5. The connection node between the resistors R9 and R10 (= the output end of the voltage divider circuit) is connected to the DIN4 pin of the
抵抗R12は、監視IC100のXRSTOUTピンと電源端の間に接続されており、監視IC100からマイコン300へのリセット出力信号XRSTOUTを電源電圧VDDに吊り上げるためのプルアップ抵抗として機能する。
The resistor R12 is connected between the XRSTOUT pin of the
抵抗R13は、監視IC100のPG1ピンと電源端との間に接続されており、監視IC100からマイコン300へのパワーグッド信号PG1を電源電圧VDDに吊り上げるためのプルアップ抵抗として機能する。
The resistor R13 is connected between the PG1 pin of the
抵抗R14は、監視IC100のPG2ピンと電源端との間に接続されており、監視IC100からマイコン300へのパワーグッド信号PG2を電源電圧VDDに吊り上げるためのプルアップ抵抗として機能する。
The resistor R14 is connected between the PG2 pin of the
抵抗R15は、監視IC100のPG3ピンと電源端との間に接続されており、監視IC100からマイコン300へのパワーグッド信号PG3を電源電圧VDDに吊り上げるためのプルアップ抵抗として機能する。
The resistor R15 is connected between the PG3 pin of the
抵抗R16は、監視IC100のPG4ピンと電源端との間に接続されており、監視IC100からマイコン300へのパワーグッド信号PG4を電源電圧VDDに吊り上げるためのプルアップ抵抗として機能する。
The resistor R16 is connected between the PG4 pin of the
キャパシタC1は、監視IC100のVDDピンと接地端との間に接続されており、出力電圧VO1(=電源電圧VDD)の平滑手段として機能する。
The capacitor C1 is connected between the VDD pin of the
キャパシタC2は、監視IC100のCTピンと接地端との間に接続されており、リセット保持時間設定素子として機能する。
The capacitor C2 is connected between the CT pin of the
<監視IC(パッケージ)>
図15は、監視IC100のパッケージ外観(トップ面とボトム面)を示す図である。本図で示すように、監視IC100のパッケージとしては、例えばVQFN[very thin quad flat Non-leaded]パッケージを採用するとよい。
<Monitoring IC (package)>
FIG. 15 is a diagram showing the package appearance (top surface and bottom surface) of the
より具体的に述べると、監視IC100は、平面視矩形状の樹脂封止体101を持ち、そのボトム面には、樹脂封止体101から側面方向に突出することなく、各辺5本ずつ計20本の外部端子102が露出されている。このようなノンリードのVQFNパッケージであれば、リードを持つパッケージ(QFP[quad flat package]など)と比べて、その実装面積を縮小することが可能となる。
More specifically, the monitoring
なお、樹脂封止体101には、そのボトム面がトップ面よりも若干小さくなるように、側面からボトム面に向けたテーパが付けられている。また、外部端子102は、樹脂封止体101のボトム面から側面にかけて露出されている。このような構成であれば、プリント配線基板(不図示)への実装作業を容易かつ確実に実施することができる。
The
また、樹脂封止体101のボトム面には、監視IC100の半導体チップ(不図示)を搭載するアイランドの裏面(=チップ搭載面の裏側)が放熱パッド103として露出されている。このような構成であれば、監視IC100の放熱性を高めることが可能となる。
Further, on the bottom surface of the
なお、放熱パッド103の四隅のうち、少なくとも一つには、切欠部103aを設けておくとよい。このような構成とすることにより、樹脂封止体101との密着性を高めて、放熱パッド103(=アイランド)の脱落を防止することが可能となる。
It is preferable that at least one of the four corners of the
<監視IC(ピン配置)>
図16は、監視IC100のピン配置(20ピンVQFN採用時)を示す図である。監視IC100の第1辺(本図下辺)には、本図の左から右に向けて、5本の外部端子(1ピン〜5ピン)が順に並べられている。1ピンは、電源端子(VDDピン)である。2ピンは、不使用端子(NC[non-connection]ピン)である。3ピンは、接地端子(GNDピン)である。4ピンは、不使用端子(NCピン)である。5ピンは、リセット保持時間設定端子(CTピン)である。
<Monitoring IC (pin arrangement)>
FIG. 16 is a diagram showing a pin arrangement of the monitoring IC 100 (when 20-pin VQFN is adopted). On the first side (lower side of this figure) of the
監視IC100の第2辺(本図右辺)には、本図の下から上に向けて、5本の外部端子(6ピン〜10ピン)が順に並べられている。6ピンは、SPIデータ出力端子(MIMOピン)である。7ピンは、SPIデータ入力端子(MOSIピン)である。8ピンは、SPIクロック端子(SCLKピン)である。9ピンは、SPIチップセレクト端子(XSCSピン)である。10ピンは、ウォッチドッグ入力端子(WDINピン)である。
On the second side (right side of this figure) of the
監視IC100の第3辺(本図上辺)には、本図の右から左に向けて、5本の外部端子(11ピン〜15ピン)が順に並べられている。11ピンは、第1監視入力端子(DIN1ピン)である。12ピンは、第1パワーグッド出力端子(PG1ピン)である。13ピンは、第2監視入力端子(DIN2ピン)である。14ピンは、第2パワーグッド出力端子(PG2ピン)である。15ピンは、第3監視入力端子(DIN3ピン)である。
On the third side (upper side of this figure) of the
監視IC100の第4辺(本図左辺)には、本図の上から下に向けて、5本の外部端子(16ピン〜20ピン)が順に並べられている。16ピンは、第3パワーグッド出力端子(PG3ピン)である。17ピンは、第4監視入力端子(DIN4ピン)である。18ピンは、第4パワーグッド出力端子(PG4ピン)である。19ピンは、リセット用監視入力ピン(XRSTINピン)である。20ピンは、リセット出力端子(XRSTOUTピン)である。
On the fourth side (left side of this figure) of the
<監視IC(内部構成)>
図17は、監視IC100の内部構成(基本構成)を示す図である。本構成例の監視IC100は、基準電圧生成部111と、サブ基準電圧生成部112と、基準電圧検出部120と、UVLO[under voltage locked-out]部130と、閾値電圧生成部140〜149と、コンパレータ150〜159と、オシレータ161及び162と、デジタル処理部170と、Nチャネル型MOS[metal oxide semiconductor]電界効果トランジスタ180〜184と、SPIインタフェイス190と、を集積化して成る。
<Monitoring IC (internal configuration)>
FIG. 17 is a diagram showing an internal configuration (basic configuration) of the
基準電圧生成部111は、VDDピンに入力される電源電圧VDDから所定の基準電圧VREFを生成する。
The reference
サブ基準電圧生成部112は、電源電圧VDDから所定のサブ基準電圧VREF2を生成する。
The sub-reference
基準電圧検出部120は、電源電圧VDDの供給を受けて動作し、基準電圧VREF及びサブ基準電圧VREF2が正常に立ち上がっているか否かを検出して基準電圧検出信号VREF_DETを生成する。なお、基準電圧検出信号VREF_DETは、基準電圧VREFとサブ基準電圧VREF2の双方が正常に立ち上がっているときにローレベルとなり、少なくとも一方が正常に立ち上がっていないときにハイレベルとなる。また、基準電圧検出部120には、BIST[built-in self test]イネーブル信号BIST_ENが入力されている。すなわち、基準電圧検出部120は、監視IC100の起動時に自己診断対象となる監視部(ないしはこれに含まれている複数の監視機構の一つ)に相当する。
The reference
UVLO部130は、電源電圧VDDの低電圧異常を検出して低電圧異常信号UVLOを出力する。低電圧異常信号UVLOは、電源電圧VDDが低電圧異常解除値UVLO_OFFよりも高くなったときにハイレベルとなり、電源電圧VDDが低電圧異常検出値UVLO_ONよりも低くなったときにローレベルとなる。
The
閾値電圧生成部140及び141は、それぞれ、基準電圧VREFを分圧して上側閾値電圧Vth0H(例えば0.88V)及び下側閾値電圧Vth0L(例えば0.72V)を生成する。
The threshold
閾値電圧生成部142及び143は、それぞれ、基準電圧VREFを分圧して上側閾値電圧Vth1H(例えば0.88V)及び下側閾値電圧Vth1L(例えば0.72V)を生成する。 The threshold voltage generation units 142 and 143 divide the reference voltage VREF to generate the upper threshold voltage Vth1H (for example, 0.88V) and the lower threshold voltage Vth1L (for example, 0.72V), respectively.
閾値電圧生成部144及び145は、それぞれ、基準電圧VREFを分圧して上側閾値電圧Vth2H(例えば0.88V)及び下側閾値電圧Vth2L(例えば0.72V)を生成する。
The threshold
閾値電圧生成部146及び147は、それぞれ、基準電圧VREFを分圧して上側閾値電圧Vth3H(例えば0.88V)及び下側閾値電圧Vth3L(例えば0.72V)を生成する。
The threshold
閾値電圧生成部148及び149は、それぞれ、基準電圧VREFを分圧して上側閾値電圧Vth4H(例えば0.88V)及び下側閾値電圧Vth4L(例えば0.72V)を生成する。
The threshold
コンパレータ150は、電源電圧VDDの供給を受けて動作し、XRSTINピンから非反転入力端(+)に入力されている入力電圧V0と、閾値電圧生成部140から反転入力端(−)に入力されている上側閾値電圧Vth0Hとを比較することにより、比較信号RSTOVDを生成する。比較信号RSTOVDは、V0>Vth0Hであるときにハイレベルとなり、V0<Vth0Hであるときにローレベルとなる。 The comparator 150 operates by receiving the supply of the power supply voltage VDD, and is input to the input voltage V0 input from the XRSTIN pin to the non-inverting input terminal (+) and to the inverting input terminal (-) from the threshold voltage generator 140. The comparison signal RSSOVD is generated by comparing with the upper threshold voltage Vth0H. The comparison signal RSTOVD has a high level when V0> Vth0H and a low level when V0 <Vth0H.
コンパレータ151は、電源電圧VDDの供給を受けて動作し、XRSTINピンから反転入力端(−)に入力されている入力電圧V0と、閾値電圧生成部141から非反転入力端(−)に入力されている下側閾値電圧Vth0Lとを比較することにより、比較信号RSTUVDを生成する。比較信号RSTUVDは、V0>Vth0Lであるときにローレベルとなり、V0<Vth0Lであるときにハイレベルとなる。
The
コンパレータ152は、電源電圧VDDの供給を受けて動作し、DIN1ピンから非反転入力端(+)に入力されている入力電圧V1と、閾値電圧生成部142から反転入力端(−)に入力されている上側閾値電圧Vth1Hとを比較することにより、比較信号DIN1OVDを生成する。比較信号DIN1OVDは、V1>Vth1Hであるときにハイレベルとなり、V1<Vth1Hであるときにローレベルとなる。
The
コンパレータ153は、電源電圧VDDの供給を受けて動作し、DIN1ピンから反転入力端(−)に入力されている入力電圧V1と、閾値電圧生成部143から非反転入力端(−)に入力される下側閾値電圧Vth1Lとを比較することにより、比較信号DIN1UVDを生成する。比較信号DIN1UVDは、V1>Vth1Lであるときにローレベルとなり、V1<Vth1Lであるときにハイレベルとなる。
The
コンパレータ154は、電源電圧VDDの供給を受けて動作し、DIN2ピンから非反転入力端(+)に入力されている入力電圧V2と、閾値電圧生成部144から反転入力端(−)に入力されている上側閾値電圧Vth2Hとを比較することにより、比較信号DIN2OVDを生成する。比較信号DIN2OVDは、V2>Vth2Hであるときにハイレベルとなり、V2<Vth2Hであるときにローレベルとなる。
The
コンパレータ155は、電源電圧VDDの供給を受けて動作し、DIN2ピンから反転入力端(−)に入力されている入力電圧V2と、閾値電圧生成部145から非反転入力端(−)に入力される下側閾値電圧Vth2Lとを比較することにより、比較信号DIN2UVDを生成する。比較信号DIN2UVDは、V2>Vth2Lであるときにローレベルとなり、V2<Vth2Lであるときにハイレベルとなる。
The
コンパレータ156は、電源電圧VDDの供給を受けて動作し、DIN3ピンから非反転入力端(+)に入力されている入力電圧V3と、閾値電圧生成部146から反転入力端(−)に入力されている上側閾値電圧Vth3Hとを比較することにより、比較信号DIN3OVDを生成する。比較信号DIN3OVDは、V3>Vth3Hであるときにハイレベルとなり、V3<Vth3Hであるときにローレベルとなる。
The
コンパレータ157は、電源電圧VDDの供給を受けて動作し、DIN3ピンから反転入力端(−)に入力されている入力電圧V3と、閾値電圧生成部147から非反転入力端(−)に入力される下側閾値電圧Vth3Lとを比較することにより、比較信号DIN3UVDを生成する。比較信号DIN3UVDは、V3>Vth3Lであるときにローレベルとなり、V3<Vth3Lであるときにハイレベルとなる。
The
コンパレータ158は、電源電圧VDDの供給を受けて動作し、DIN4ピンから非反転入力端(+)に入力されている入力電圧V4と、閾値電圧生成部148から反転入力端(−)に入力されている上側閾値電圧Vth4Hとを比較することにより、比較信号DIN4OVDを生成する。比較信号DIN4OVDは、V4>Vth4Hであるときにハイレベルとなり、V4<Vth4Hであるときにローレベルとなる。
The
コンパレータ159は、電源電圧VDDの供給を受けて動作し、DIN4ピンから反転入力端(−)に入力されている入力電圧V4と、閾値電圧生成部149から非反転入力端(−)に入力される下側閾値電圧Vth4Lとを比較することにより、比較信号DIN4UVDを生成する。比較信号DIN4UVDは、V4>Vth4Lであるときにローレベルとなり、V4<Vth4Lであるときにハイレベルとなる。
The comparator 159 operates by receiving the supply of the power supply voltage VDD, and is input to the input voltage V4 input from the DIN4 pin to the inverting input terminal (-) and to the non-inverting input terminal (-) from the
なお、上記のコンパレータ151〜159には、それぞれ、BISTイネーブル信号BIST_ENが入力されている。すなわち、コンパレータ151〜159は、それぞれ、監視IC100の起動時に自己診断対象となる監視部(ないしはこれに含まれている複数の監視機構の一つ)に相当する。
The BIST enable signal BIST_EN is input to each of the above-mentioned
オシレータ161は、電源電圧VDDと基準電圧VREFの供給を受けて動作し、デジタル処理部170で用いられる発振周波数f1(例えばf1=2.2MHz)のクロック信号CLK1を生成する。
The
オシレータ162は、電源電圧VDDと基準電圧VREFの供給を受けて動作し、デジタル処理部170(特にウォッチドッグタイマ173)で用いられる発振周波数f2(例えばf2=500kHz)のクロック信号CLK2を生成する。なお、クロック信号CLK2の発振周波数f2は、SPI通信により任意に調整することが可能である。 The oscillator 162 operates by receiving the supply of the power supply voltage VDD and the reference voltage VREF, and generates the clock signal CLK2 having the oscillation frequency f2 (for example, f2 = 500 kHz) used in the digital processing unit 170 (particularly the watchdog timer 173). The oscillation frequency f2 of the clock signal CLK2 can be arbitrarily adjusted by SPI communication.
また、上記のオシレータ161及び162は、それぞれ、低電圧異常信号UVLOによりリセットされる。より具体的に述べると、オシレータ161及び162は、それぞれ、低電圧異常信号UVLOがローレベルであるときにリセット状態(=ディセーブル状態)となり、低電圧異常信号UVLOがハイレベルであるときにリセット解除状態(=イネーブル状態)となる。
Further, the
デジタル処理部170は、電源電圧VDDの供給を受けて動作し、各種入力信号の監視処理や各種出力信号の生成処理を行う。また、デジタル処理部170は、低電圧異常信号UVLOによりリセットされる。より具体的に述べると、デジタル処理部170は、低電圧異常信号UVLOがローレベルであるときにリセット状態(=ディセーブル状態)となり、低電圧異常信号UVLOがハイレベルであるときにリセット解除状態(=イネーブル状態)となる。なお、デジタル処理部170の内部構成及び動作については後述する。
The
トランジスタ180は、XRSTOUTピン(=リセット出力信号XRSTOUTの出力端子)と接地端との間に接続されており、デジタル処理部170から入力されるゲート信号G0に応じてオン/オフされる。リセット出力信号XRSTOUTは、トランジスタ181がオンしているときにローレベル(=リセット時の論理レベル)となり、トランジスタ181がオフしているときにハイレベル(=リセット解除時の論理レベル)となる。
The
トランジスタ181は、PG1ピン(=パワーグッド信号PG1の出力端子)と接地端との間に接続されており、デジタル処理部170から入力されるゲート信号G1に応じてオン/オフされる。パワーグッド信号PG1は、トランジスタ181がオンしているときにはローレベル(=異常時の論理レベル)となり、トランジスタ181がオフしているときにはハイレベル(=正常時の論理レベル)となる。
The
トランジスタ182は、PG2ピン(=パワーグッド信号PG2の出力端子)と接地端との間に接続されており、デジタル処理部170から入力されるゲート信号G2に応じてオン/オフされる。パワーグッド信号PG2は、トランジスタ182がオンしているときにはローレベル(=異常時の論理レベル)となり、トランジスタ182がオフしているときにはハイレベル(=正常時の論理レベル)となる。
The
トランジスタ183は、PG3ピン(=パワーグッド信号PG3の出力端子)と接地端との間に接続されており、デジタル処理部170から入力されるゲート信号G3に応じてオン/オフされる。パワーグッド信号PG3は、トランジスタ183がオンしているときにはローレベル(=異常時の論理レベル)となり、トランジスタ183がオフしているときにはハイレベル(=正常時の論理レベル)となる。
The
トランジスタ184は、PG4ピン(=パワーグッド信号PG4の出力端子)と接地端との間に接続されており、デジタル処理部170から入力されるゲート信号G4に応じてオン/オフされる。パワーグッド信号PG4は、トランジスタ184がオンしているときにはローレベル(=異常時の論理レベル)となり、トランジスタ184がオフしているときにはハイレベル(=正常時の論理レベル)となる。
The transistor 184 is connected between the PG4 pin (= output terminal of the power good signal PG4) and the ground end, and is turned on / off according to the gate signal G4 input from the
SPIインタフェイス190は、XSCSピン、SCLKピン、MOSIピン、及びMISOピンに接続されており、監視IC100(特にデジタル処理部170)とマイコン300との間で、SPIバスを介した双方向通信を行う。
The
<デジタル処理部>
引き続き、図17を参照しながらデジタル処理部170の内部構成について説明する。本構成例のデジタル処理部170は、自己診断部171と、クロック検出部172と、ウォッチドッグタイマ173と、フィルタFLT0〜FLT4と、カウンタCNT0〜CNT4と、論理和ゲートOR0〜OR4及びOR10〜OR14と、を含む。
<Digital processing unit>
Subsequently, the internal configuration of the
自己診断部171は、監視IC100の起動時において、基準電圧検出信号VREF_DETと比較信号(RSTOVD、RSTUVD、DINxOVD、DINxUVD)をそれぞれチェックすることにより、基準電圧検出部120とコンパレータ150〜159がそれぞれ正常に機能しているか否かの自己診断動作(以下ではBISTと略称する)を行い、BISTエラー信号BIST_ERRORを生成する。なお、BISTエラー信号BIST_ERRORは、基準電圧検出部120とコンパレータ150〜159のいずれかで異常が検出されたときにハイレベルとなる。
The self-
また、自己診断部171は、BISTイネーブル信号BIST_ENを生成して、基準電圧検出部120とコンパレータ150〜159にそれぞれ送出する。なお、BISTイネーブル信号BIST_ENは、BISTの実行中にハイレベルとなる。
Further, the self-
クロック検出部172は、クロック信号CLK1及びCLK2の周波数異常を検出してクロック検出信号CLK_DETを生成する。クロック検出信号CLK_DETは、クロック信号CLK1またはCLK2の周波数異常が検出されたときにハイレベルとなる。
The
ウォッチドッグタイマ173は、マイコン300の周波数異常(SLOW異常及びFAST異常)を検出してウォッチドッグ検出信号WDT_DETを生成する。ウォッチドッグ検出信号WDT_DETは、マイコン30の周波数異常が検出されたときにハイレベルとなる。なお、WDINピンは、監視IC100の内部でプルダウンされている。
The
論理和ゲートOR0は、比較信号RSTOVD及びRSTUVDの論理和演算を行う。従って、論理和ゲートOR0の出力信号は、比較信号RSTOVD及びRSTUVDの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号RSTOVD及びRSTUVDがいずれもローレベルであるときにローレベルとなる。 The OR gate OR0 performs an OR operation on the comparison signals RSTOVED and RSTUVD. Therefore, the output signal of the OR gate OR0 becomes high level when at least one of the comparison signals RSTOVD and RSTUVD is high level, and becomes low level when both the comparison signals RSTOVD and RSTUVD are low level.
論理和ゲートOR1は、比較信号DIN1OVD及びDIN1UVDの論理和演算を行う。従って、論理和ゲートOR1の出力信号は、比較信号DIN1OVD及びDIN1UVDの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号DIN1OVD及びDIN1UVDがいずれもローレベルであるときにローレベルとなる。 The OR1 gate OR1 performs an OR operation on the comparison signals DIN1OVD and DIN1UVD. Therefore, the output signal of the OR1 gate becomes high level when at least one of the comparison signals DIN1OVD and DIN1UVD is high level, and becomes low level when both the comparison signals DIN1OVD and DIN1UVD are low level.
論理和ゲートOR2は、比較信号DIN2OVD及びDIN2UVDの論理和演算を行う。従って、論理和ゲートOR2の出力信号は、比較信号DIN2OVD及びDIN2UVDの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号DIN2OVD及びDIN2UVDがいずれもローレベルであるときにローレベルとなる。 The OR2 gate OR2 performs an OR operation on the comparison signals DIN2OVD and DIN2UVD. Therefore, the output signal of the OR2 gate OR2 becomes high level when at least one of the comparison signals DIN2OVD and DIN2UVD is high level, and becomes low level when both the comparison signals DIN2OVD and DIN2UVD are low level.
論理和ゲートOR3は、比較信号DIN3OVD及びDIN3UVDの論理和演算を行う。従って、論理和ゲートOR3の出力信号は、比較信号DIN3OVD及びDIN3UVDの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号DIN3OVD及びDIN3UVDがいずれもローレベルであるときにローレベルとなる。 The OR gate OR3 performs an OR operation on the comparison signals DIN3OVD and DIN3UVD. Therefore, the output signal of the OR gate OR3 becomes high level when at least one of the comparison signals DIN3OVD and DIN3UVD is high level, and becomes low level when both the comparison signals DIN3OVD and DIN3UVD are low level.
論理和ゲートOR4は、比較信号DIN4OVD及びDIN4UVDの論理和演算を行う。従って、論理和ゲートOR4の出力信号は、比較信号DIN4OVD及びDIN4UVDの少なくとも一方がハイレベルであるときにハイレベルとなり、比較信号DIN4OVD及びDIN4UVDがいずれもローレベルであるときにローレベルとなる。 The OR gate OR4 performs an OR operation on the comparison signals DIN4OVD and DIN4UVD. Therefore, the output signal of the OR4 gate becomes high level when at least one of the comparison signals DIN4OVD and DIN4UVD is high level, and becomes low level when both the comparison signals DIN4OVD and DIN4UVD are low level.
フィルタFLT0〜FLT4は、それぞれ、論理和ゲートOR0〜OR4の出力信号に所定のフィルタリング処理を施して後段に出力する。ただし、フィルタFLT0〜FLT4は必須の構成要素ではなく、ノイズなどの懸念がない場合には、フィルタFLT0〜FLT4を割愛して、論理和ゲートOR0〜OR4の出力信号を後段にスルーしてもよい。 The filters FLT0 to FLT4 perform predetermined filtering processing on the output signals of the OR gates OR0 to OR4, respectively, and output them to the subsequent stage. However, the filters FLT0 to FLT4 are not essential components, and if there is no concern about noise or the like, the filters FLT0 to FLT4 may be omitted and the output signals of the OR gates OR0 to OR4 may be passed through to the subsequent stage. ..
カウンタCNT0〜CNT4は、それぞれ、フィルタFLT0〜FLT4の出力信号に所定のカウンタ処理を施して後段に出力する。なお、カウンタCNT0の出力信号は、リセット入力検出信号RSTIN_DETとして論理和ゲートOR10に出力されている。ただし、カウンタCNT0〜CNT4は必須の構成要素ではなく、ノイズなどの懸念がない場合には、カウンタCNT0〜CNT4を割愛して、論理和ゲートOR0〜OR4の出力信号(またはフィルタFLT0〜FLT4の出力信号)を後段にスルーしてもよい。 The counters CNT0 to CNT4 perform predetermined counter processing on the output signals of the filters FLT0 to FLT4, respectively, and output them to the subsequent stage. The output signal of the counter CNT0 is output to the OR gate OR10 as a reset input detection signal RSTIN_DET. However, the counters CNT0 to CNT4 are not essential components, and if there is no concern about noise or the like, the counters CNT0 to CNT4 are omitted and the output signals of the OR gates OR0 to OR4 (or the outputs of the filters FLT0 to FLT4) are omitted. The signal) may be passed through to the subsequent stage.
論理和ゲートOR10は、基準電圧検出信号VREF_DET、リセット入力検出信号RSTIN_DET、BISTエラー信号BIST_ERROR、ウォッチドッグ検出信号WDT_DET、及び、クロック検出信号CLK_DETの論理和演算を行うことにより、リセット出力検出信号RSTOUT_DETを生成する。従って、リセット出力検出信号RSTOUT_DETは、複数の入力信号のうち、いずれか一つでもハイレベルであるときにハイレベルとなり、それら全てがローレベルであるときにローレベルとなる。なお、リセット出力検出信号RSTOUT_DETは、先述のゲート信号G0として、トランジスタ180のゲートに出力されている。
The OR10 gate OR10 performs a logical sum operation of the reference voltage detection signal VREF_DET, the reset input detection signal RSTIN_DET, the BIST error signal BIST_ERROR, the watchdog detection signal WDT_DET, and the clock detection signal CLK_DET to generate the reset output detection signal RSTOUT_DET. Generate. Therefore, the reset output detection signal RSTOUT_DET becomes high level when any one of the plurality of input signals is high level, and becomes low level when all of them are low level. The reset output detection signal RSTOUT_DET is output to the gate of the
論理和ゲートOR11〜OR14は、それぞれ、カウンタCNT1〜CNT4の出力信号と基準電圧検出信号VREF_DETとの論理和演算を行うことにより、パワーグッド検出信号PG1_DET〜PG4_DETを生成する。従って、基準電圧検出信号VREF_DETがローレベルであるときには、カウンタCNT1〜CNT4の出力信号がパワーグッド検出信号PG1_DET〜PG4_DETとしてそのままスルー出力される。一方、基準電圧検出信号VREF_DETがハイレベルであるときには、カウンタCNT1〜CNT4の出力信号に依ることなく、パワーグッド検出信号PG1_DET〜PG4_DETがいずれもハイレベルに固定される。なお、パワーグッド検出信号PG1_DET〜PG4_DETは、先述のゲート信号G1〜G4として、トランジスタ181〜184それぞれのゲートに出力されている。
The OR gates OR11 to OR14 generate power good detection signals PG1_DET to PG4_DET by performing an OR operation on the output signals of the counters CNT1 to CNT4 and the reference voltage detection signal VREF_DET, respectively. Therefore, when the reference voltage detection signal VREF_DET is at a low level, the output signals of the counters CNT1 to CNT4 are directly output as power good detection signals PG1_DET to PG4_DET. On the other hand, when the reference voltage detection signal VREF_DET is at a high level, the power good detection signals PG1_DET to PG4_DET are all fixed at a high level regardless of the output signals of the counters CNT1 to CNT4. The power good detection signals PG1_DET to PG4_DET are output to the gates of the
<第6実施形態>
図18は、第6実施形態における監視IC100の要部を示す図である。本図で示すように、本実施形態では、先出の論理和ゲートOR10とトランジスタ180との間に、第3実施形態(図10)の遅延回路440が組み込まれている。この場合、遅延回路440の動作については、先述の説明における「比較信号S11」、「遅延比較信号S12」、及び、「キャパシタCCT」という文言を、それぞれ、「リセット出力検出信号RSTOUT_DET」、「ゲート信号G0」、及び、「キャパシタC2」と読み替えるとよい。
<Sixth Embodiment>
FIG. 18 is a diagram showing a main part of the
<リセット出力動作(通常時)>
図19は、第6実施形態におけるリセット出力動作(通常時)を示すタイミングチャートであり、上から順に、XRSTIN端子電圧(=XRSTINピンに印加される入力電圧V0に相当)、CT端子電圧、検査部445の内部カウント値CNT、及び、リセット出力信号XRSTOUTが描写されている。
<Reset output operation (normal time)>
FIG. 19 is a timing chart showing the reset output operation (normal time) in the sixth embodiment, and in order from the top, the XRSTIN terminal voltage (= corresponding to the input voltage V0 applied to the XRSTIN pin), the CT terminal voltage, and the inspection. The internal count value CNT of
まず、時刻t141〜t144に着目しながら、XRSTIN端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t141 to t144.
時刻t141以前には、XRSTIN端子電圧が下限側リセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before the time t141, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t141において、XRSTIN端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t141, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻t142において、XRSTIN端子電圧が下限側リセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Tholdと最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Thold及び最小リセット保持時間Thold_minがいずれも満了していないので、リセット出力信号XRSTOUTは、ローレベルのままとなる。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t142, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal XRSTOUT remains at the low level.
内部カウント値CNTのインクリメントが進み、時刻t143において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CTピンの異常(=キャパシタC2のオープン故障ないしはショート故障)が生じておらず、CT端子電圧の充電が正常に進んでいた場合には、OK判定が下されるので、キャパシタC2に応じたリセット保持時間Tholdの設定が有効となる。ただし、この時点では、CT端子電圧が閾値電圧Vthを下回っているので、リセット出力信号XRSTOUTは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t143, the expected value of the CT terminal voltage is determined. Here, if there is no abnormality in the CT pin (= open failure or short failure of the capacitor C2) and the charging of the CT terminal voltage is proceeding normally, an OK judgment is made, so that the capacitor C2 is selected. The setting of the corresponding reset holding time Hold becomes effective. However, at this point, since the CT terminal voltage is below the threshold voltage Vth, the reset output signal XRSTOUT continues to remain at the low level.
その後、CT端子電圧の充電が進み、時刻t144において、CT端子電圧が閾値電圧Vthを上回ると、リセット出力信号XRSTOUTがハイレベルに立ち上がる。 After that, when the CT terminal voltage is charged and the CT terminal voltage exceeds the threshold voltage Vth at time t144, the reset output signal XRSTOUT rises to a high level.
次に、時刻t145〜t148に着目しながら、XRSTIN端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t145 to t148.
時刻t145以前には、XRSTIN端子電圧が上限側リセット検出閾値(OVD_detect)を下回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before the time t145, the XRSTIN terminal voltage is below the upper limit reset detection threshold value (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t145において、XRSTIN端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t145, the reset output signal XRSTOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻t146において、XRSTIN端子電圧が上限側リセット解除閾値(OVD_release)を下回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Tholdと最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ただし、この時点では、リセット保持時間Thold及び最小リセット保持時間Thold_minがいずれも満了していないので、リセット出力信号XRSTOUTは、ローレベルのままとなる。 After that, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release) at time t146, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. However, at this point, since neither the reset holding time Hold nor the minimum reset holding time Hold_min has expired, the reset output signal XRSTOUT remains at the low level.
内部カウント値CNTのインクリメントが進み、時刻t147において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CTピンの異常(=キャパシタC2のオープン故障ないしはショート故障)が生じておらず、CT端子電圧の充電が正常に進んでいた場合には、OK判定が下されるので、キャパシタC2に応じたリセット保持時間Tholdの設定が有効となる。ただし、この時点では、CT端子電圧が閾値電圧Vthを下回っているので、リセット出力信号XRSTOUTは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t147, the expected value of the CT terminal voltage is determined. Here, if there is no abnormality in the CT pin (= open failure or short failure of the capacitor C2) and the charging of the CT terminal voltage is proceeding normally, an OK judgment is made, so that the capacitor C2 is selected. The setting of the corresponding reset holding time Hold becomes effective. However, at this point, since the CT terminal voltage is below the threshold voltage Vth, the reset output signal XRSTOUT continues to remain at the low level.
その後、CT端子電圧の充電が進み、時刻t148において、CT端子電圧が閾値電圧Vthを上回ると、リセット出力信号XRSTOUTがハイレベルに立ち上がる。 After that, charging of the CT terminal voltage proceeds, and when the CT terminal voltage exceeds the threshold voltage Vth at time t148, the reset output signal XRSTOUT rises to a high level.
このように、本実施形態の監視IC100であれば、デジタルカウンタで定めた最小リセット保持時間Thold_minを確保しつつ、キャパシタC2を用いてリセット保持時間Tholdを自由に設定することが可能である。
As described above, in the
<リセット出力動作(オープン故障時)>
図20は、第6実施形態におけるリセット出力動作(オープン故障時)を示すタイミングチャートであり、上から順に、XRSTIN端子電圧、CT端子電圧、検査部445の内部カウント値CNT、並びに、リセット出力信号XRSTOUTが描写されている。なお、図中の破線は、通常時の挙動(図19)を示している。
<Reset output operation (at the time of open failure)>
FIG. 20 is a timing chart showing the reset output operation (at the time of open failure) in the sixth embodiment, in order from the top, the XRSTIN terminal voltage, the CT terminal voltage, the internal count value CNT of the
まず、時刻t151〜t154に着目しながら、XRSTIN端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t151 to t154.
時刻t151以前には、XRSTIN端子電圧が下限側リセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before the time t151, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t151において、XRSTIN端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t151, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻t152において、XRSTIN端子電圧が下限側リセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図19)と何ら変わらない。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t152, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタC2のオープン故障が生じている場合には、CT端子電圧が充電開始直後に閾値電圧Vthを上回る。そのため、仮に、検査部445が設けられていなければ、時刻t152において、リセット出力信号XRSTOUTがハイレベルに立ち上がってしまうので、所望のリセット保持時間Tholdを設定することができなくなる。
However, when the open failure of the capacitor C2 occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部445が設けられている場合は、最小リセット保持時間Thold_minが経過するまでの間、たとえCT端子電圧が閾値電圧Vthを上回っていたとしても、リセット出力信号XRSTOUTがローレベルに維持される。従って、キャパシタC2のオープン故障時であっても、最小リセット保持時間Thold_minが確保される。
On the other hand, when the
内部カウント値CNTのインクリメントが進み、時刻t153において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CT端子電圧が閾値電圧Vthを上回っていた場合には、NG判定(=キャパシタC2のオープン故障が生じている疑いありとの判定)が下されるので、キャパシタC2に応じたリセット保持時間Tholdの設定が無効となる。その結果、リセット出力信号XRSTOUTは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t153, the expected value of the CT terminal voltage is determined. Here, if the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor C2 has occurred) is made, so reset holding according to the capacitor C2 is made. The time Hold setting becomes invalid. As a result, the reset output signal XRSTOUT remains at low level.
なお、一旦NG判定が下されると、時刻t154において、本来のリセット保持時間Tholdが満了した後も、リセット出力信号XRSTOUTがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン300のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal XRSTOUT is not raised to a high level even after the original reset holding time Hold has expired at time t154, and is continuously maintained at a low level. Therefore, since the reset state of the
次に、時刻t155〜t158に着目しながら、XRSTIN端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t155 to t158.
時刻t155以前には、XRSTIN端子電圧が上限側リセット検出閾値(OVD_detect)を下回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t155, the XRSTIN terminal voltage is below the upper limit reset detection threshold (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t155において、XRSTIN端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t155, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻t156において、XRSTIN端子電圧が上限側リセット解除閾値(OVD_release)を下回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図19)と何ら変わらない。 After that, at time t156, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release), the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタC2のオープン故障が生じている場合には、CT端子電圧が充電開始直後に閾値電圧Vthを上回る。そのため、仮に、検査部445が設けられていなければ、時刻t156において、リセット出力信号XRSTOUTがハイレベルに立ち上がってしまうので、所望のリセット保持時間Tholdを設定することができなくなる。
However, when the open failure of the capacitor C2 occurs, the CT terminal voltage exceeds the threshold voltage Vth immediately after the start of charging. Therefore, if the
一方、検査部445が設けられている場合は、最小リセット保持時間Thold_minが経過するまでの間、たとえCT端子電圧が閾値電圧Vthを上回っていたとしても、リセット出力信号XRSTOUTがローレベルに維持される。従って、キャパシタC2のオープン故障時であっても、最小リセット保持時間Thold_minが確保される。
On the other hand, when the
内部カウント値CNTのインクリメントが進み、時刻t157において、最小リセット保持時間Thold_minが満了すると、CT端子電圧の期待値判定が行われる。ここで、CT端子電圧が閾値電圧Vthを上回っていた場合には、NG判定(=キャパシタC2のオープン故障が生じている疑いありとの判定)が下されるので、キャパシタC2に応じたリセット保持時間Tholdの設定が無効となる。その結果、リセット出力信号XRSTOUTは、引き続きローレベルのままとなる。 When the increment of the internal count value CNT proceeds and the minimum reset holding time Hold_min expires at time t157, the expected value of the CT terminal voltage is determined. Here, if the CT terminal voltage exceeds the threshold voltage Vth, an NG determination (= determination that there is a suspicion that an open failure of the capacitor C2 has occurred) is made, so reset holding according to the capacitor C2 is made. The time Hold setting becomes invalid. As a result, the reset output signal XRSTOUT remains at low level.
なお、一旦NG判定が下されると、時刻t158において、本来のリセット保持時間Tholdが満了した後も、リセット出力信号XRSTOUTがハイレベルに立ち上げられることはなく、引き続きローレベルに維持される。従って、マイコン300のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
Once the NG determination is made, the reset output signal XRSTOUT is not raised to a high level even after the original reset holding time Hold has expired at time t158, and is continuously maintained at a low level. Therefore, since the reset state of the
<リセット出力動作(ショート故障時)>
図21は、第6実施形態におけるリセット出力動作(ショート故障時)を示すタイミングチャートであり、上から順に、XRSTIN端子電圧、CT端子電圧、検査部445の内部カウント値CNT、並びに、リセット出力信号XRSTOUTが描写されている。なお、図中の破線は、通常時の挙動(図19)を示している。
<Reset output operation (at the time of short failure)>
FIG. 21 is a timing chart showing the reset output operation (at the time of short failure) in the sixth embodiment, in order from the top, the XRSTIN terminal voltage, the CT terminal voltage, the internal count value CNT of the
まず、時刻t161〜t164に着目しながら、XRSTIN端子電圧の下限検出動作を説明する。 First, the lower limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t161 to t164.
時刻t161以前には、XRSTIN端子電圧が下限側リセット検出閾値(UVD_detect)を上回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t161, the XRSTIN terminal voltage exceeds the lower limit reset detection threshold (UVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t161において、XRSTIN端子電圧が下限側リセット検出閾値を下回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage falls below the lower limit reset detection threshold value at time t161, the reset output signal XRSTOUT falls to a low level (= logical level at the time of reset) without delay.
その後、時刻t162において、XRSTIN端子電圧が下限側リセット解除閾値(UVD_release)を上回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図19)と何ら変わらない。 After that, when the XRSTIN terminal voltage exceeds the lower limit reset release threshold (UVD_release) at time t162, the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタC2のショート故障が生じている場合には、CT端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Vthを上回ることがない。従って、リセット出力信号XRSTOUTは、時刻t163で最小リセット保持時間Thold_minが満了した後も、CT端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻t164で本来のリセット保持時間Tholdが満了した後も、引き続きローレベルに張り付いたままとなる。その結果、マイコン300のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor C2 occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal XRSTOUT is maintained at a low level even after the minimum reset holding time Thold_min expires at time t163, regardless of the expected value determination result of the CT terminal voltage, and further, the original reset holding is performed at time t164. It remains stuck at the low level after the time Hold has expired. As a result, the reset state of the
次に、時刻t165〜t168に着目しながら、XRSTIN端子電圧の上限検出動作を説明する。 Next, the upper limit detection operation of the XRSTIN terminal voltage will be described while paying attention to the times t165 to t168.
時刻t165以前には、XRSTIN端子電圧が上限側リセット検出閾値(OVD_detect)を下回っている。従って、リセット出力信号XRSTOUTは、ハイレベル(=リセット解除時の論理レベル)となっている。 Before time t165, the XRSTIN terminal voltage is below the upper limit reset detection threshold value (OVD_detect). Therefore, the reset output signal XRSTOUT has a high level (= logical level at the time of reset release).
時刻t165において、XRSTIN端子電圧が上限側リセット検出閾値を上回ると、リセット出力信号XRSTOUTが遅滞なくローレベル(=リセット時の論理レベル)に立ち下がる。 When the XRSTIN terminal voltage exceeds the upper limit reset detection threshold value at time t165, the reset output signal XRSTOUT drops to a low level (= logical level at the time of reset) without delay.
その後、時刻t166において、XRSTIN端子電圧が上限側リセット解除閾値(OVD_release)を下回ると、CT端子電圧の充電と内部カウント値CNTのインクリメント、すなわち、リセット保持時間Thold及び最小リセット保持時間Thold_minそれぞれの計時動作が開始される。ここまでのリセット出力動作は、通常時の挙動(図19)と何ら変わらない。 After that, at time t166, when the XRSTIN terminal voltage falls below the upper limit reset release threshold (OVD_release), the CT terminal voltage is charged and the internal count value CNT is incremented, that is, the reset holding time Hold and the minimum reset holding time Hold_min are clocked respectively. The operation is started. The reset output operation up to this point is no different from the normal behavior (FIG. 19).
ただし、キャパシタC2のショート故障が生じている場合には、CT端子電圧が充電開始後も上昇しないので、いつまで経っても閾値電圧Vthを上回ることがない。従って、リセット出力信号XRSTOUTは、時刻t167で最小リセット保持時間Thold_minが満了した後も、CT端子電圧の期待値判定結果に依ることなくローレベルに維持され、さらには、時刻t168で本来のリセット保持時間Tholdが満了した後も、引き続きローレベルに張り付いたままとなる。その結果、マイコン300のリセット状態が解除されないので、ユーザは、何らかの異常が生じたことを把握することができる。
However, when a short-circuit failure of the capacitor C2 occurs, the CT terminal voltage does not rise even after the start of charging, so that the threshold voltage Vth is never exceeded. Therefore, the reset output signal XRSTOUT is maintained at a low level even after the minimum reset holding time Thold_min expires at time t167, regardless of the expected value determination result of the CT terminal voltage, and further, the original reset holding is performed at time t168. It remains stuck at the low level after the time Hold expires. As a result, the reset state of the
<車両への適用>
図22は、車両Xの一構成例を示す外観図である。本構成例の車両Xは、バッテリから電力供給を受けて動作する種々の電子機器(車載機器)X11〜X18を搭載している。なお、本図における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
<Application to vehicles>
FIG. 22 is an external view showing a configuration example of the vehicle X. The vehicle X of this configuration example is equipped with various electronic devices (vehicle-mounted devices) X11 to X18 that operate by receiving electric power from a battery. Note that the mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual ones for convenience of illustration.
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。 The electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that controls turning on and off such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行う制動ユニットである。 The electronic device X14 is a braking unit that performs controls related to the movement of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that controls drive such as a door lock and a security alarm.
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。 The electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as standard equipment such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat as a manufacturer's option. Is.
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。 The electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device provided with a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
なお、先に説明した監視IC100、若しくは、リセットIC400または600は、電子機器X11〜X18のいずれにも組み込むことが可能である。
The
<その他の変形例>
なお、上記の実施形態では、車載機器に搭載される監視ICやリセットICを例に挙げたが、その適用対象はこれに限定されるものではなく、電子機器全般に広く適用することが可能である。
<Other variants>
In the above embodiment, the monitoring IC and the reset IC mounted on the in-vehicle device are taken as an example, but the application target is not limited to this, and can be widely applied to all electronic devices. is there.
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 In addition to the above embodiments, the various technical features disclosed in the present specification can be modified in various ways without departing from the spirit of the technical creation. That is, it should be considered that the above-described embodiment is exemplary in all respects and is not restrictive, and the technical scope of the present invention is not limited to the above-described embodiment and is claimed. It should be understood that the meaning equal to the scope and all changes belonging to the scope are included.
本明細書中に開示されている発明は、例えば、機能安全が求められる電子機器全般(車載用のカメラ、レーダー、インフォテイメント、ランプ、クラスタ、パワートレイン、及び、センサフュージョンなど)に利用することが可能である。 The invention disclosed in the present specification is used, for example, for all electronic devices (vehicle-mounted cameras, radars, infotainment, lamps, clusters, powertrains, sensor fusions, etc.) for which functional safety is required. Is possible.
1 電子機器
100 監視IC(監視装置)
101 樹脂封止体
102 外部端子
103 放熱パッド
103a 切欠部
111 基準電圧生成部
112 サブ基準電圧生成部
120 基準電圧検出部
130 UVLO部
140〜149 閾値電圧生成部
150〜159 コンパレータ
161 オシレータ(デジタル処理用)
162 オシレータ(ウォッチドッグタイマ用)
170 デジタル処理部
171 自己診断部
172 クロック検出部
173 ウォッチドッグタイマ
180〜184 Nチャネル型MOS電界効果トランジスタ
190 SPIインタフェイス
200 パワーマネジメントIC(電源装置)
300 マイコン
400 リセットIC(監視装置)
401 樹脂封止体
401a 辺
402 外部端子
402a、402b、402c、402d、402e 辺
402x 凹部
402y 凸部
403 アイランド(放熱パッド)
403a 辺
403x 切欠部
404 フレーム
405 半導体チップ
406 ボンディングワイヤ
410 基準電圧生成回路
420 分圧電圧生成回路
421〜423 抵抗
430 入力電圧監視回路
431 コンパレータ
432 Nチャネル型MOS電界効果トランジスタ
440 遅延回路
440a 遅延部
440b 検査部
440c 発振部
441 電流源
442 Nチャネル型MOS電界効果トランジスタ(放電スイッチ)
443 コンパレータ
444 フィルタ
445 論理積ゲート
446 論理和ゲート
447 検査部
448 発振部
450 Nチャネル型MOS電界効果トランジスタ
500 マイコン
600 リセットIC
601 樹脂封止体
602 外部端子
603 アイランド(放熱パッド)
603a、603b 突出部
603c 凹部
610、620 コンパレータ
630 遅延回路
640 Nチャネル型MOS電界効果トランジスタ
C1、C2、CCT、CEXT、CL、CVCC、CVDD キャパシタ
CNT0〜CNT4 カウンタ
FLT0〜FLT4 フィルタ
OR0〜OR4、OR10〜OR14 論理和ゲート
R1〜R10、R12〜R16、REX1〜REX3、RL 抵抗
X 車両
X11〜X18 電子機器
1
101
162 Oscillator (for watchdog timer)
170
300
401
601
603a,
Claims (10)
所定の最小遅延時間を確保しつつその満了時に前記端子電圧を検査することにより前記遅延設定端子の異常を検出する検査部と、
を有することを特徴とする遅延回路。 A delay unit that generates a delay input signal by delaying the input signal by a variable delay time that is arbitrarily set using the terminal voltage of the delay setting terminal.
An inspection unit that detects an abnormality in the delay setting terminal by inspecting the terminal voltage at the time of expiration while ensuring a predetermined minimum delay time.
A delay circuit characterized by having.
前記端子電圧を充電する電流源と、
前記入力信号に応じて前記端子電圧を放電する放電スイッチと、
前記端子電圧と所定の閾値電圧とを比較して比較信号を生成するコンパレータと、
前記入力信号と前記比較信号またはこれに応じた信号とを論理合成して前記遅延入力信号を生成する論理ゲートと、
を含むことを特徴とする請求項1〜請求項4のいずれか一項に記載の遅延回路。 The delay part is
A current source for charging the terminal voltage and
A discharge switch that discharges the terminal voltage in response to the input signal,
A comparator that compares the terminal voltage with a predetermined threshold voltage to generate a comparison signal,
A logic gate that logically synthesizes the input signal and the comparison signal or a signal corresponding thereto to generate the delay input signal, and
The delay circuit according to any one of claims 1 to 4, wherein the delay circuit comprises.
前記入力信号を遅らせて遅延入力信号を生成する請求項1〜請求項7のいずれか一項に記載の遅延回路と、
前記遅延入力信号に応じたリセット出力信号を生成する出力部と、
を有することを特徴とする監視装置。 A monitoring unit that generates an input signal according to the monitoring result,
The delay circuit according to any one of claims 1 to 7, wherein the delay input signal is generated by delaying the input signal.
An output unit that generates a reset output signal corresponding to the delay input signal,
A monitoring device characterized by having.
前記監視装置の遅延設定端子に外付けされるキャパシタと、
を有することを特徴とする電子機器。 The monitoring device according to claim 8 and
A capacitor externally attached to the delay setting terminal of the monitoring device,
An electronic device characterized by having.
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