JP2020170923A - 撮像素子およびその制御方法、撮像装置 - Google Patents

Abstract

【課題】画像信号の読出しをより高速化しつつ、ゲインの異なる複数の画素信号を取得可能な撮像素子および撮像装置を提供する。【解決手段】撮像装置１００が備える撮像素子１０７は、複数の単位画素２００が行列状に配置された画素アレイを備え、各単位画素は光電変換部を有する。撮像素子１０７は、単位水平同期期間において複数行の画素信号を並列に読出すことが可能である。複数行の画素群は、複数の行制御信号Ａ，Ｂにより第１の画素群と第２の画素群に区別されて、撮像素子１０７の垂直方向に沿って周期的に配置される。撮像素子１０７は複数の行制御信号Ａ，Ｂの設定により、第１の画素群の単位画素の画素信号と、第２の画素群の単位画素の画素信号に対してそれぞれ異なるゲインを乗算した信号を取得可能である。【選択図】図２

Description

本発明は、複数行の画素信号を略同時に並列に読出すことが可能な撮像素子およびその制御方法と該撮像素子を用いる撮像装置に関する。

撮像装置の露出制御を行うための測光方式として、測光用の圧縮系センサを使用して測光を行う第１の方式と、撮像面等でのリニア系センサを利用して測光を行う第２の方式がある。第２の方式は、第１の方式に比べて測光可能なダイナミックレンジ（以下、ＤＲとも表記する）が狭いので、コントラストの大きい被写体に対する正確な測光を行うことができない。特に、ストロボ撮影において予備発光を行って被写体からの反射光を測光することで撮影時の発光量を計算するストロボ調光を行う場合、撮影シーンによって被写体からの反射光の量が大きく異なる。そのため、予備発光時の露光結果がリニア系センサのダイナミックレンジ内に収まらない場合、いわゆる黒つぶれや画素飽和が発生し、一度の露光では正確に測光できないことが起こりうる。

上述の問題に対処する技術として、特許文献１に開示された技術では、画素配列からの画素信号の１回の読出しに際し、複数種類の異なるゲインが掛けられた画像信号を取得可能である。これにより、１回の露光によって得られる画像信号出力のＤＲ拡大が可能となる。

また、撮像素子から１フレームの画像信号を読出す速度を高速化するために、単位画素列に対して複数の垂直信号線を有し、単位水平同期信号あたりに複数行の画素信号を並列で読出す技術がある。例えば画素行として１０００行の画素アレイにて垂直信号線が１本の構成である撮像素子を想定する。１フレームの画像信号の読出しを行うにあたり、１０００回の単位水平同期信号が必要となる。一方、１０００行に対して１０本の垂直信号線を有する構成の撮像素子では単位水平同期信号あたり並列に１０行分の画素信号を読出すことが可能となる。つまり１フレームの画像信号を１００回の単位水平同期信号で読出せるので、１０倍の読出し速度を実現できる。

特開２０１４−２２２８９９号公報

特許文献１に開示された従来技術では、単位水平同期信号あたりに複数行の画像信号を並列に読出す構成の撮像素子については言及されていない。一般的に単位水平同期信号あたりに読出される複数の画素行は同一のゲインで読出される。特許文献１に開示された従来技術では、２行単位、４行周期でゲインを切り替える例が示されている。しかし、前述した単位水平同期信号あたり並列に１０行分の画素信号を読出す構成の場合、１０行単位、２０行周期でゲインの切替が行われることになる。１つのゲインが乗算される画像の信号に着目すると、垂直解像度が劣化する。更に高速化を図るためには並列に読出す画素行数を増やす必要があり、ゲインの切替周期がより大きくなるので、空間解像度の観点で精度の良い測光が行えなくなる。
本発明の目的は、画像信号の読出しをより高速化しつつ、ゲインの異なる複数の画素信号を取得可能な撮像素子および撮像装置を提供することである。

本発明の実施形態の撮像素子は、光電変換部を有する単位画素により構成される画素群から、水平同期信号ごとに複数の行の画素信号を並列に読出すことが可能な撮像素子であって、前記画素群のうち、第１の行制御信号によって制御される第１の画素群の画素信号と、第２の行制御信号によって制御される第２の画素群の画素信号にゲインを乗算して読出す制御を行う制御手段を備える。前記第１および第２の画素群は前記撮像素子の第１の方向にて周期的に配置され、前記制御手段は、前記第１の画素群の画素信号に対して第１のゲインを乗算し、前記第２の画素群の画素信号に対して第２のゲインを乗算する制御を行う。

本発明の撮像素子によれば、画像信号の読出しをより高速化しつつ、ゲインの異なる複数の画素信号を取得することができる。

本発明の実施形態における撮像装置の全体構成図である。 本発明の第１実施形態における撮像素子の全体構成を示す模式図である。 第１実施形態における撮像素子の１画素の回路構成を示す図である。 第１実施形態における撮像素子の垂直走査回路の回路構成を示す図である。 第１実施形態における撮像動作を示すフローチャートである。 第１実施形態における調光画像データ１の取得動作を示すフローチャートである。 第１実施形態における調光画像データ２の取得動作を示すフローチャートである。 第１実施形態における静止画像データの取得動作を示すフローチャートである。 第１実施形態における撮像動作を示すシーケンス図である。 第１実施形態における撮像素子の信号読出し方法の説明図である。 第１実施形態における撮像素子の１Ｈでの信号読出し動作を示すタイミングチャートである。 本発明の第２実施形態における撮像素子の全体構成を示す模式図である。 本発明の第３実施形態における撮像素子の全体構成を示す模式図である。 第３実施形態における撮像素子の１画素の回路構成を示す図である。 第３実施形態における撮像素子の信号読出し方法の説明図である。 第３実施形態における撮像素子の１Ｈでの信号読出し動作を示すタイミングチャートである。

以下に、本発明の好ましい実施形態を、添付図面に基づいて詳細に説明する。各実施形態では第２の方式により、撮像素子の出力に基づく測光およびストロボ調光を行う撮像装置の例を示す。

［第１実施形態］
図１は、本発明の実施形態に係る撮像装置１００の全体構成を示す図である。以下では被写体側を前側と定義して、各部の位置関係を説明する。第１レンズ群１０１は、撮像光学系の前端側に配置されたレンズ群であり、レンズ鏡筒にて光軸方向に進退可能に保持される。絞り１０２は、その開口径を調節することで撮影時の光量調節を行う光学部材であり、第１レンズ群１０１と第２レンズ群１０３との間に位置する。第２レンズ群１０３は、絞り１０２と一体となって光軸方向に進退する。第２レンズ群１０３は、第１レンズ群１０１の進退動作との連動により変倍作用（ズーム機能）を有するレンズ群である。第３レンズ群１０４は、光軸方向の進退により焦点調節を行うレンズ群であり、第２レンズ群１０３の後方に位置する。本実施形態では、第１乃至第３のレンズ群により構成される撮像光学系（結像光学系）の例を示すが、レンズ群の数は限定されるものではなく、また各レンズ群については１つのレンズであってもよい。

フォーカルプレーンシャッタ１０５は静止画像の撮影時に露光秒時を調節する。尚、フォーカルプレーンシャッタ１０５に限らず、撮像素子１０７が有する電子シャッタ機能を使用し、制御パルスで露光秒時を調節する構成でもよい。例えば電子先幕制御では、リセット走査による先幕走行の後で、フォーカルプレーンシャッタ１０５の後幕走行が行われる。光学的ローパスフィルタ１０６は、撮像画像の偽色やモアレを軽減するための光学素子である。

撮像素子１０７は静止画像および動画像の撮影に使用され、撮像光学系により結像される光学像を電気信号に変換する。本実施形態の撮像素子１０７には、ベイヤー配列のＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサが使用される。撮像素子１０７は、ＣＰＵ（中央演算処理装置）１０９からの制御信号に従って駆動され、撮像素子１０７が出力する画像データはＣＰＵ１０９に送られる。

ＣＰＵ１０９は撮像装置１００を統括的に制御する。ＣＰＵ１０９は、フォーカス駆動回路１１８および絞り駆動回路１１６を制御する。例えばＣＰＵ１０９は、ＡＦ（オートフォーカス）演算部１２３の焦点検出結果（検出情報）に基づいて、フォーカス駆動回路１１８を介してフォーカスアクチュエータ１１９を駆動制御する。これにより、第３レンズ群１０４が光軸方向に進退して焦点調節動作が行われる。また、ＣＰＵ１０９は絞り駆動回路１１６を介して絞りアクチュエータ１１７を駆動制御し、絞り１０２の開口径を制御する。ＣＰＵ１０９はこの他、ズーム駆動回路（不図示）等の制御を行う。

フラッシュメモリ１１０はＣＰＵ１０９に接続されており、撮影後の静止画像データおよび動画像データを記録する。フラッシュメモリ１１０は撮像装置１００に着脱可能なメモリデバイスの一例である。その他の記録媒体として、データの書き込みが可能な不揮発性メモリや、ハードディスク等を使用してもよく、また、記録媒体をケースに内蔵した形態でもよい。

表示部１１１は、ＣＰＵ１０９の制御指令にしたがって撮影済みの静止画像や動画像（ライブビュー画像）、メニュー等を表示する。表示部１１１は、撮像装置１００の本体部の背面に設けられるＴＦＴ（薄膜トランジスタ）型液晶ディスプレイやファインダの表示デバイス等を含む。

ＲＡＭ（ランダム・アクセス・メモリ）１１２は、撮像素子１０７より出力される画像データや後述の画像処理部１２２が処理したデータを記憶する。ＲＡＭ１１２は、画像処理部１２２が処理した画像データを記憶するための画像データ記憶部として機能し、ＣＰＵ１０９のワークメモリとしての機能を有する。本実施形態では、複数の機能をもつＲＡＭ１１２を実装する例を示すが、アクセス速度が十分なレベルのメモリであれば、他のメモリを使用可能である。ＲＯＭ（リード・オンリ・メモリ）１１４は、ＣＰＵ１０９が解釈して実行するプログラムを記憶するフラッシュＲＯＭ等のメモリデバイスである。

操作部１１５は、シャッタレリーズ釦、動画撮影釦等によって操作されるスイッチと、表示画面上に設けられたタッチパネル等の操作用デバイスを備える。操作部１１５は撮影者による撮影指示や撮像条件等の設定操作の指示信号をＣＰＵ１０９に出力する。

発光部１２１は、ストロボ撮影の際にＣＰＵ１０９からの制御指令に従って発光する。発光部１２１の光源はキセノンランプやＬＥＤ（発光ダイオード）等である。発光部１２１は、撮像装置１００の本体部に据え付けられたストロボユニットの発光部、または当該本体部に装着および接続される外部ストロボ装置の発光部である。

画像処理部１２２は、撮像素子１０７によって撮影された画像の補正や圧縮等の処理を行う。画像処理部１２２により処理されたデータはＣＰＵ１０９に出力される。ＡＦ演算部１２３は、撮像素子１０７により取得された信号に基づいて焦点検出用の演算を行い、焦点検出情報をＣＰＵ１０９に出力する。

図２は撮像素子１０７の全体構成を示す図である。画素領域ＰＡには、多数の単位画素２００が行列状に配置されている。図２の上端部には撮像素子の水平方向（列方向）に沿って列番号１〜４を表示し、図２の右端部には撮像素子の垂直方向（行方向）に沿って行番号１〜２０を表示している。本実施形態では、撮像素子の垂直方向において、第１の行制御信号によって制御される第１の画素群と第２の行制御信号によって制御される第２の画素群が偶数の行数に対応する周期で配置される例を示す。

撮像素子１０７は画素列あたり１０本の垂直信号線２０２−１〜２０２−１０を有し、１０行周期で垂直信号線２０２−１〜２０２−１０のいずれか１本が各画素に接続される。垂直信号線は接続された単位画素２００の画素信号を後段の列回路に伝達する配線である。垂直走査回路２０１は単位画素２００を駆動する信号を出力する回路である。垂直走査回路２０１はＣＰＵ１０９から入力されるフレーム同期信号ＶＤと水平同期信号ＨＤに同期して行制御信号を出力する。行制御信号の詳細については後述する。フレーム同期信号ＶＤは画面の読出し開始に同期した信号である。水平同期信号ＨＤは単位水平制御期間に同期した信号である。

本実施形態の撮像素子１０７では１水平同期信号あたりに１０行分の画素信号が時間的に並列に読出される。垂直信号線は列回路２０３に接続され、列回路２０３は垂直信号線を駆動する定電流源と、アナログ信号である画素信号をデジタル信号に変換するＡＤ（アナログデジタル）変換回路を有する。また、主にライブビュー駆動時には表示部１１１の解像度に近い解像度があればよく、撮像素子１０７の解像度が表示部１１１の表示解像度より高い場合、撮像素子内部で低画素化して読出しが行われる。これにより、高フレームレート化の実現や、低画素化することで読出し時間が短くなった分、パワーセーブを行って省電力化を実現できる。

列回路２０３は水平方向の低画素化の為に、同色の信号を水平方向に加算平均処理する加算平均回路を更に有する。この加算平均処理は垂直走査回路２０１より列回路２０３へ出力される信号ｈａｄｄにより制御される。信号ｈａｄｄがＨｉｇｈレベルのときに加算平均処理が行われる。列回路２０３にて変換されたデジタル信号は出力回路２０４に入力され、出力回路２０４で各種の信号処理が行われる。その後、出力端子２０５から信号が出力される。

図３を参照して画素構成について説明する。図３は１つの単位画素２００の構成例を示す回路図である。光電変換部を構成するフォトダイオード（以下、ＰＤと表記する）３０１は、入射光を受光して光像の光電変換を行い、入射光量に応じた電荷を蓄積する。

転送ゲート３０２は、信号ｔｘをＨｉｇｈレベルとすることでＰＤ３０１に蓄積されている電荷をフローティングディフュージョン（以下、ＦＤと略記する）部３０３に転送する。ＦＤ部３０３は、ＰＤ３０１で発生して転送ゲート３０２によって転送されてきた電荷を電圧に変換する機能を有し、ＦＤアンプ３０４のゲートに接続されている。ＦＤアンプ３０４は列回路２０３の定電流源とともに、ＦＤ部３０３の電圧を増幅して垂直信号線へ伝達する。

ＦＤｉｎｃスイッチ素子３０７は、信号ｆｄｉｎｃをＨｉｇｈレベルにすることで、付加容量３０８をＦＤ部３０３と接続する。また、信号ｆｄｉｎｃをＬｏｗレベルにすることで、付加容量３０８がＦＤ部３０３と非接続となる。これにより、ＦＤ部３０３に生じる容量が変化する。換言すれば、ＦＤｉｎｃスイッチ素子３０７および付加容量３０８は、入力ノードの容量値を可変とする容量可変手段として機能する。このとき、ＦＤ部３０３に転送された電荷に対するＦＤアンプ３０４の出力電圧の変換比、すなわちゲインを切り替えることができる。付加容量３０８がＦＤ部３０３に接続され、合成容量値が増加した場合、非接続状態の場合と比べてゲインが小さくなる。逆に、付加容量３０８がＦＤ部３０３に非接続となった場合、ＦＤ部３０３だけの容量値に戻り、接続状態と比べてゲインが大きくなる。このように、本実施形態の撮像装置は、信号ｆｄｉｎｃに応じて容量部に保持される電荷量を可変制御し、単位画素２００のゲインを切り替えることができる。ゲインについては、信号ｆｄｉｎｃがＨｉｇｈレベルである場合にゲインＡとし、Ｌｏｗレベルである場合にゲインＢとする（Ａ＜Ｂ）。

ＦＤリセットスイッチ素子３０５はＦＤ部３０３に接続されたリセット用のスイッチ素子である。ＦＤリセットスイッチ素子３０５は、信号ｒｅｓをＨｉｇｈレベルとすることでＦＤ部３０３のリセットを行う。また、信号ｔｘと信号ｒｅｓを同時刻にＨｉｇｈレベルに制御して、転送ゲート３０２およびＦＤリセットスイッチ素子３０５の両方をＯＮにすることで、ＦＤ部３０３を経由してＰＤ３０１のリセットが行われる。

画素選択スイッチ素子３０６は、信号ｓｅｌをＨｉｇｈレベルとすることで、ＦＤアンプ３０４で電圧に変換された画素信号を出力する。この画素信号は単位画素２００の出力ｖｏｕｔとして垂直信号線へ出力される。

本明細書では単位画素２００の制御を行う信号ｔｘ、ｒｅｓ、ｓｅｌ、ｆｄｉｎｃをまとめて、行制御信号とする。図２および図４を参照して、行制御信号について説明する。図４は垂直走査回路２０１の内部構成を示し、図中の括弧内の数字は対応する行番号を示している。垂直走査回路２０１は各行制御信号を生成する信号生成部４０１〜４０５と、画素行を選択する信号を出力する行選択回路４０６を備える。行選択回路４０６が出力する行選択信号と、信号生成部４０１〜４０５がそれぞれ生成して出力する信号は複数のＡＮＤ回路４０７に入力される。ＡＮＤ回路４０７は論理積演算を行って行制御信号を各行の画素部に出力する。

行制御信号は２種類の信号に区分され、行制御信号Ａと行制御信号Ｂに区別して示す。図２の右側には撮像素子１０７の垂直方向に沿って行番号と行制御信号を上から下に示している。例えば、行番号１、２、３、４、５、６、７、８、９・・・に対応して、行制御信号はＡ、Ａ、Ａ、Ａ、Ｂ、Ｂ、Ｂ、Ｂ、Ａ、Ａ、Ａ、Ａ、Ｂ、Ｂ、Ｂ、Ｂ、・・・と周期的に繰り返される。つまり、画素配列における８行周期で行制御信号Ａと行制御信号Ｂが切り替わる。また、図４で示すように行制御信号Ａと行制御信号Ｂにおいては、行制御信号のうちで信号ｓｅｌ、ｒｅｓ、ｔｘが共通の信号である。ｆｄｉｎｃのみが行制御信号Ａと行制御信号Ｂで個別に制御が可能となる。ｆｄｉｎｃ＿Ａは行制御信号Ａに対応する信号ｆｄｉｎｃを示し、ｆｄｉｎｃ＿Ｂは行制御信号Ｂに対応する信号ｆｄｉｎｃを示している。例えば、図４に示す１行目の行制御信号Ａについては、ｆｄｉｎｃ＿Ａ信号生成部４０１からの信号と行選択信号（１）がＡＮＤ回路４０７に入力される。他の複数のＡＮＤ回路４０７には、信号生成部４０３から４０５から信号と行選択信号（１）がそれぞれ入力される。ＡＮＤ回路４０７は信号ｆｄｉｎｃ＿Ａ（１），ｓｅｌ（１），ｒｅｓ（１），ｔｘ（１）を出力する。また５行目の行制御信号Ｂについては、ｆｄｉｎｃ＿Ｂ信号生成部４０２からの信号と行選択信号（５）がＡＮＤ回路４０７に入力される。他の複数のＡＮＤ回路４０７には、信号生成部４０３から４０５から信号と行選択信号（５）がそれぞれ入力される。ＡＮＤ回路４０７は信号ｆｄｉｎｃ＿Ｂ（５），ｓｅｌ（５），ｒｅｓ（５），ｔｘ（５）を出力する。

本実施形態では、行制御信号Ａと行制御信号Ｂとで信号ｆｄｉｎｃを異ならせることでゲインの切り替えが可能である。すなわち、１水平同期期間内に時間的に並列に読出される１０行の内、行制御信号Ａが入力される行と行制御信号Ｂが入力される行とでゲインを切り替えることが可能となる。また、行制御信号Ａと行制御信号Ｂとで信号ｆｄｉｎｃを同一の信号とすれば、全行で同一のゲインで信号読出しを行うことも可能である。この構成により、１画面の信号読出しの高速化を実現し、１水平同期期間内に読出す行数に依らず、ゲインを切り替える周期を決定することが可能となる。この時、調光画像データについては各色に対応するダイナミックレンジが必要となる為、ベイヤー単位でゲインを切り替えることが望ましい。その為、２行以上の偶数行の周期でゲインを切り替えることが好適である。

次に、図５乃至図９を参照して、本実施形態に係る撮像装置１００の撮像動作について説明する。図５乃至図８は処理を説明するフローチャートである。図９は撮像動作のシーケンス図である。図９の横軸は時間軸であり、縦軸は撮像素子の垂直方向の座標を表す。図９では撮像素子のリセット走査と信号の読出し走査を斜線で表し、点線で示すリセット走査と実線で示す読出し走査とを区別している。また電子先幕動作におけるリセット動作を点線で示し、後幕であるメカニカルシャッタの走行（閉動作）を実線で示している。

まず図５のＳ５０１では、Ｓ５０２で行われるライブビュー撮影開始に先立ち、ＣＰＵ１０９の制御により、行制御信号に係るゲイン設定が行われる。行制御信号Ａと行制御信号Ｂにおける信号ｆｄｉｎｃをいずれもＨｉｇｈレベルとし、全行について同一のゲインＡで信号読出しを行う設定処理が実行される。次のＳ５０２ではＣＰＵ１０９は、ライブビュー（以下、ＬＶとも記す）撮影を開始させる。ＬＶ撮影では、撮像素子１０７の撮像動作によって連続して取得される画像データに基づく画像が表示部１１１の画面に逐次に表示される。

Ｓ５０３でＣＰＵ１０９は、操作部１１５に含まれるシャッタレリーズ釦が撮影者によって押下されてシャッタスイッチがＯＮになったかどうかを判断する。ＣＰＵ１０９はシャッタスイッチがＯＮになるまで、ＬＶ撮影を継続させる。Ｓ５０３にて撮影者がシャッタレリーズ釦を押下して撮影指示を行ったことが判断された場合、Ｓ５０４の処理に進む。図９に示す時刻Ｔａは撮影指示のタイミングを表す。

Ｓ５０４では、Ｓ５０５で行う調光画像データの取得に先立ち、ＣＰＵ１０９の制御により、行制御信号に係るゲイン設定が行われる。行制御信号Ａにおける信号ｆｄｉｎｃをＨｉｇｈレベルとし、行制御信号Ｂにおける信号ｆｄｉｎｃをＬｏｗレベルとして、ゲインＡとゲインＢで読出される各行に対して２行ごとに切り替えて信号を読出す設定が行われる。

次のＳ５０５でＣＰＵ１０９は、撮像素子１０７のＬＶ撮影動作を終了し、第１の調光画像データ（以下、調光画像データ１という）を取得する。図９の時刻Ｔｂは発光動作の開始タイミングを表し、時刻Ｔｂから時刻Ｔｃまでの期間に調光画像データ１が取得される。調光画像データ１を短時間で取得するために、水平方向において同色の３画素ごとに加算平均を行い、垂直方向において１２行に２行ずつの周期で間引いて信号を読出す処理が実行される。調光画像データ１の取得において発光部１２１の発光は行われない。Ｓ５０５における調光画像データ１の取得動作については図６を用いて後述する。

Ｓ５０６にてＣＰＵ１０９は、第２の調光画像データ（以下、調光画像データ２という）を取得する。時刻Ｔｃから時刻Ｔｄまでの期間に調光画像データ２が取得される。調光画像データ２についても調光画像データ１と同様に、水平方向において同色の３画素ごとに加算平均を行い、垂直方向において１２行に２行ずつの周期で間引いて信号を読出す処理が実行される。調光画像データ２の取得においてＣＰＵ１０９は発光部１２１を制御し、所定の光量でプリ発光を行う。図９に示す例では、調光画像データ１の取得のための読出し走査（実線参照）と、調光画像データ２の取得のためのリセット走査（点線参照）が並行して行われる。これにより、調光画像データ１の取得動作と調光画像データ２の取得動作の一部を重複させて行うことができる。Ｓ５０６における調光画像データ２の取得動作については図７を用いて後述する。

Ｓ５０７でＣＰＵ１０９は、静止画撮影時の発光部１２１の発光量（以下、本発光量という）を算出する調光演算を行い、算出された発光量を本発光量として決定する。Ｓ５０７の調光演算では、調光画像データ１と調光画像データ２とを比較して、プリ発光の反射光成分が抽出される。抽出されたプリ発光の反射光成分に基づいて本発光量が算出される。

Ｓ５０８では、Ｓ５０９で行う静止画像データの取得処理に先立ち、ＣＰＵ１０９の制御により行制御信号に係るゲイン設定が行われる。行制御信号Ａと行制御信号Ｂにおける信号ｆｄｉｎｃをいずれもＨｉｇｈレベルとし、全行について同一のゲインＡで信号読出しを行う設定処理が実行される。

Ｓ５０９でＣＰＵ１０９は、発光部１２１を発光させ（本発光）、静止画像データの取得処理を行う。図９の時刻Ｔｄで静止画の蓄積動作が開始する。時刻Ｔｄから時刻Ｔｅまでの期間に本発光が行われて電子先幕動作（シャッタ動作）が行われる。所定の発光パルスのタイミングにしたがって発光部１２１の本発光の制御が行われる。蓄積された静止画像の信号電荷については時刻Ｔｅから読出し動作が開始される。Ｓ５０９の後に撮像動作を終了する。

次に図６を参照して、図５のＳ５０５に示す調光画像データ１の取得動作について説明する。まずＣＰＵ１０９は、Ｓ６０１でリセット走査を開始させて、撮像素子１０７の各画素行を順次にリセットしていく。各画素行のリセットは、図３にて垂直走査回路２０１を介して信号ｒｅｓおよび信号ｔｘのレベルを共にＨｉｇｈレベルにすることにより行われる。

Ｓ６０２で最後の画素行のリセット走査を終了した後、Ｓ６０３に進む。Ｓ６０３でＣＰＵ１０９は所定の蓄積時間が経過するまで待つ。Ｓ６０３にてＣＰＵ１０９は所定の蓄積時間が経過したと判定した場合、Ｓ６０４に処理を進める。Ｓ６０４でＣＰＵ１０９は、撮像素子１０７の読出し走査を開始させる。そしてＳ６０５で読出し走査を終了すると、調光画像データ１の取得処理が完了する。尚、所定の蓄積時間が短い場合、最後の画素行のリセット走査が終了する前に最初の画素行の蓄積時間が経過することがあり得る。その場合、最後の画素行のリセット走査が終了する前であっても、所定の蓄積時間が経過した画素行から順に読出し走査を開始しても構わない。

次に図７を参照して、図５のＳ５０６に示す調光画像データ２の取得処理について説明する。調光画像データ２の取得処理は、調光画像データ１の取得処理に対して、プリ発光が行われる点で相違する。Ｓ６０１から６０５の各処理は説明済みであるので、相違点であるＳ７０１の処理を説明する。

Ｓ６０２でのリセット走査の終了後に、Ｓ７０１に進み、ＣＰＵ１０９はプリ発光用の発光パルスを発光部１２１に出力して発光部１２１を発光させる。Ｓ７０１の次にＳ６０３へ進み、プリ発光後にＳ６０４で読出し走査を開始する。

本実施形態ではリセット走査の終了後にプリ発光用の発光パルスが出力される例を示す。しかしながら、発光パルスの出力から実際の発光部１２１の発光までの時間がかかる場合には、そのタイムラグを見込んで、リセット走査の完了前に発光パルスを出力し、実際のプリ発光がリセット走査の完了直後になるようにしてもよい。その際には、Ｓ６０１のリセット走査開始から所定時間が経過した時点で発光パルスが出力されるように構成すればよい。

また、調光画像データ１の取得処理と同様に、全ての画素のリセット走査が終了する前であっても、所定の蓄積時間が経過した画素から順に読出し走査を開始しても構わない。この場合、最初にリセット走査される画素のリセット走査開始前から、最後にリセット走査される画素信号の読出し走査が完了するまでプリ発光を継続して行うことが好ましい。

図５のＳ５０８のゲイン設定後、ＣＰＵ１０９の制御により、Ｓ５０９の静止画像データの取得動作が行われる。以下、図８および図９を参照して説明する。図８は静止画像データの取得動作を説明するフローチャートである。

まずＣＰＵ１０９は、Ｓ８０１で静止画用のリセット走査を開始させる（図９：時刻Ｔｄ）。これにより、撮像素子１０７の各画素の電荷は画素行ごとに順次クリアされる。図９では、静止画用のリセット走査を点線の曲線で表している。この曲線は、撮像素子１０７を遮光するためのメカニカルシャッタ（フォーカルプレーンシャッタ）走行時の実線で示す曲線と同様の形状である。尚、この例に限られるものでなく、全画素行の電荷を同時にクリアする実施形態でも構わない。ただし、その場合には電荷のクリア時点からフォーカルプレーンシャッタで遮光される時点までの時間が画素行に応じて異なるため、露光量が行により異なる動作となる。

Ｓ８０２で静止画用のリセット走査を終了する。その後、Ｓ８０３でＣＰＵ１０９は、静止画撮影用の本発光を行うための本発光用発光パルスを出力し、所定のタイミングで発光部１２１の本発光を行う。続くＳ８０４でＣＰＵ１０９は、設定されたシャッタスピードに相当する蓄積時間が経過したかどうかを判断する。蓄積時間が経過したと判断された場合、Ｓ８０５の処理に進み、蓄積時間が経過していないと判断された場合、Ｓ８０４の判断処理が繰り返される。

Ｓ８０５でＣＰＵ１０９は、シャッタ駆動回路１２０を介してフォーカルプレーンシャッタ１０５を走行させ（後幕走行）、撮像素子１０７を遮光する。図９に実線で示す曲線のように、フォーカルプレーンシャッタ１０５が走行し、Ｓ８０５でシャッタが閉じる。その後、Ｓ８０６でＣＰＵ１０９は撮像素子１０７の読出し走査を開始させる（図９：時刻Ｔｅ）。Ｓ８０７で読出し走査を終了すると、静止画像データの取得処理を完了する。

次に図１０を参照して、撮像素子１０７の画素信号の読出し方法について説明する。図１０にて撮像素子の水平方向を左右方向とし、当該方向に直交する垂直方向を上下方向と定義する。図１０中、Ｒ、Ｇ、Ｂのいずれかが記載された四角枠は単位画素を示しており、Ｒ（赤）、Ｇ（緑）、Ｂ（青）はそれぞれカラーフィルタの色を表している。また、白抜きで示す四角枠は読出し画素を示し、梨地を付した四角枠は信号を読出さない間引き画素を示している。

図１０（Ａ）は静止画撮影時の動作モードにおける撮像素子１０７の画素信号の読出し方法を示す図である。静止画撮影において、撮像素子１０７から全画素の信号をそれぞれ共通のゲインで独立に読出す処理が実行される。すなわち、行制御信号Ａと行制御信号Ｂには同一の信号を出力する設定である。ここでは全画素においてＦＤｉｎｃスイッチ素子３０７をＯＮとしたゲインＡで信号を読出す例を示す。静止画撮影時には最初の水平同期期間に、異なる垂直信号線に接続された行番号１〜１０の１０行に属する画素群の信号が並列に読出される。次の水平同期期間には行番号１１〜２０の１０行に属する画素群の信号が並列に読出される。以後、同様に全ての画素部の信号が読出される。

図１０（Ｂ）はライブビュー撮影時の動作モードにおける撮像素子１０７の画素の読出し方法を示す図である。ＬＶ撮影では、フレームレートを確保するために画素信号の加算や間引き読出しを行うことによって読出し画素数が制限される。ここでは、水平方向において同色の３画素ごとに加算平均を行い、垂直方向において１２行に２行ずつの周期で間引き読出しを行う例を示す。図１０（Ｂ）の下部に水平方向の加算平均を行う画素の組合せを示す。行制御信号Ａと行制御信号Ｂに同一の信号を出力する設定である。ここでは静止画撮影と同様にゲインＡで信号を読出す例を示している。ＬＶ撮影時には最初の水平同期期間に、異なる垂直信号線に接続された行番号１、２、１３、１４、２５、２６、・・・、４９、５０の１０行に属する画素群の信号が並列に読出される。次の水平同期期間には行番号５１、５２、６３、６４、７５、７６、・・・、９９、１００の１０行に属する画素群の信号が並列に読出される。以後、同様にして画素部の信号が読出される。

図１０（Ｃ）は調光画像データ１および調光画像データ２の取得時の動作モードにおける撮像素子１０７の信号読出し方法を示す図である。ここではＬＶ撮影時と同様に水平方向において同色の３画素ごとに加算平均を行い、垂直方向において１２行に２行ずつの周期で間引き読出しを行う例を示す。最初の水平同期期間における行制御信号Ａの信号ｆｄｉｎｃはＨｉｇｈレベルに設定され、行制御信号Ｂの信号ｆｄｉｎｃはＬｏｗレベルに設定される。次の水平同期期間における行制御信号Ａの信号ｆｄｉｎｃはＬｏｗレベルに設定され、行制御信号Ｂの信号ｆｄｉｎｃはＨｉｇｈレベルに設定される。このような設定の制御により、垂直方向１２行に２行ずつの周期で間引いて読出す行の２行ごとにゲインＡとゲインＢとで交互に信号が読出されることになる。つまり、画素信号の１回の読出しに際し、異なる２種類のゲインが乗算された信号を読出すことができる。

図１１のタイミングチャートを参照して、撮像素子１０７の信号読出し動作について説明する。各信号については説明済みであり、信号名の右側に記載した“Ｈ”または“Ｌ”は各信号の初期状態を示している。“Ｈ”はＨｉｇｈレベルを表し、“Ｌ”はＬｏｗレベルを表す。

図１１（Ａ）は、静止画像信号を全画素についてゲインＡで取得する際の撮像素子１０７の１水平同期期間での信号読出し動作を示すタイミングチャートである。この場合、全画素の信号をゲインＡで読出す設定であり、信号ｆｄｉｎｃ＿Ａ、ｆｄｉｎｃ＿Ｂは読出し期間中にＨｉｇｈレベルに設定される。また、静止画撮影時には列回路２０３による水平方向の加算平均処理は行われないので、信号ｈａｄｄはＬｏｗレベルに設定される。

図１１（Ａ）に示す信号ｓｅｌはＨｉｇｈレベルとなって、画素選択スイッチ素子３０６がＯＮになる。その後、信号ｒｅｓはＬｏｗレベルとなり、ＦＤリセットスイッチ素子３０５をＯＦＦとして、ＦＤ部３０３のリセットが解除される。このとき、ＦＤ部３０３の電位にはリセットノイズが現れる。リセットノイズは画素選択スイッチ素子３０６と垂直信号線２０２を介して、列回路２０３に入力されて保持される。その後、信号ｔｘがＨｉｇｈレベルとなり、転送ゲート３０２がＯＮとなる。この動作により、選択されている行のＰＤ３０１に蓄積されていた信号はＦＤ部３０３に転送され、ＦＤ部３０３ではリセットノイズと蓄積信号とが加算された信号が保持される。リセットノイズと蓄積信号が加算された信号はＦＤアンプ３０４、画素選択スイッチ素子３０６、垂直信号線２０２を介して列回路２０３に入力され保持される。その後、列回路２０３はリセットノイズと蓄積信号が加算された信号からリセットノイズを減算する処理を行って信号成分だけを抽出した後、出力回路２０４より列順次に信号を出力する。以上で１行の読出し動作が終了する。この動作を読出し対象行について順次行うことで、撮像素子１０７の信号読出し動作が行われることになる。

図１１（Ｂ）はＬＶ撮影時の撮像素子１０７の信号読出し動作を示すタイミングチャートである。図１１（Ａ）との相違点のみ説明する。相違点は、信号ｈａｄｄがＨｉｇｈレベルに設定されている点である。したがって、水平方向において同色の画素について加算平均が行われる。

図１１（Ｃ）は調光画像データ１および２の取得時の撮像素子１０７の読出し動作を示すタイミングチャートである。図１１（Ｂ）との相違点のみ説明する。相違点は、信号ｆｄｉｎｃ＿ＢがＬｏｗレベルに設定されている点である。したがって、２種類のゲイン（ＡとＢ）で信号を読出すことが可能となる。信号ｆｄｉｎｃ＿Ａ，ｆｄｉｎｃ＿Ｂは互いに反相関係であり、各水平同期期間に応じてレベルが変化する。
以上の動作により、高速読出しに対応した１水平同期期間にて複数行の画素信号を時間的に並列して読出す構成の撮像素子において、１ゲインあたりの垂直解像度を劣化させずにゲインを切り替えることができる。

［変形実施形態］
第１実施形態では、ゲインＡとゲインＢの２種類の異なるゲインを選択する例を説明したが、選択されるゲインの値および種類の数を限定するものではない。例えば、単位画素２００にてＦＤｉｎｃスイッチ素子３０７と付加容量３０８を並列にして更に有する構成が可能である。第１の容量部であるＦＤ部３０３に対して、第２の容量部として２つの付加容量を接続した第１の状態と、１つの付加容量を接続した第２の状態、付加容量を接続しない第３の状態から任意に状態を選択することができる。３種類の異なるゲインが乗算された信号を適宜に取得することができる。

また、ＬＶ撮影時および調光画像データの取得時にて水平方向（列方向）における３画素ごとに加算平均を行って信号を読出す方式について説明した。加算平均を行う画素数は任意であり、装置仕様や撮影条件等に応じた画素数で加算平均して信号読出しを行うことが可能である。またＬＶ撮影時や調光画像データの取得時にて垂直方向における画素の信号を１２行に２行ずつの周期で間引いて読出す方式について説明したが、間引きを行う画素数は任意であり、設定された周期で間引き読出しを行うことが可能である。

第１実施形態では垂直方向における画素を１２行に２行ずつの周期で間引いて読出す方式において、ゲインを切り替える例を説明した。これに限らず、静止画撮影時の読出し方式のように全画素読出しを行う方式において、ゲインを切り替える動作を行ってもよい。例えば、全画素読出しを行う方式において読出された行に対して、２行毎４行周期でゲイン切替を実現する場合を想定する。この場合、ｆｄｉｎｃ信号生成部（図４）を８種類に分け、８種類のｆｄｉｎｃ信号生成部を画素配列行に対して８行周期でＡＮＤ回路４０７と接続する構成とする。行制御信号に関して、全画素読出しを行う方式ではＡ、Ａ、Ｂ、Ｂ、Ａ、Ａ、Ｂ、Ｂと制御する設定である。垂直方向における画素を１２行に２行ずつの周期で間引いて読出す方式ではＡ、Ａ、Ａ、Ａ、Ｂ、Ｂ、Ｂ、Ｂと制御する設定である。ＣＰＵ１０９は設定の切り替えを行い、異なる読出し周期でも、読出された行に対して、一定の周期でゲインを切り替えることができる。

第１実施形態ではＦＤ部の容量を切り替えることで、ゲイン切替を実現する例を示したが、これに限られない。例えば、垂直信号線ごとに対応する複数のゲインを乗算することが可能なアナログゲインアンプを、列回路２０３が有する構成がある。アナログゲインアンプにて行ごとにゲインを切り替える制御が行われる。

また、シャッタレリーズ釦が押下された場合に調光画像データを取得する構成例に限定されない。ＬＶ撮影中に調光用操作釦が押下された場合に調光画像データを取得し、算出された発光量を本発光量として決定し、調光用操作釦の押下が解除されるとＬＶ撮影に戻る構成でもよい。

以下に示す複数の読出し方式を選択的に用いる実施形態が可能である。
・第１の読出し方式：撮像素子の第１の方向（例えば垂直方向）にて第１の周期で読出しまたは加算平均による読出しを行う方式。
・第２の読出し方式：撮像素子の第１の方向（例えば垂直方向）にて第２の周期で読出しまたは加算平均による読出しを行う方式。

ＣＰＵ１０９の制御により、第１の読出し方式で画素信号が読出される第１および第２の画素群の配置の周期と、第２の読出し方式で画素信号が読出される前記第１および第２の画素群の配置の周期とが異なるように変更可能である。例えば、第１の周期は１２行に２行の間引き読出しを行う周期であり、第２の周期は１（全行読出し）である。読出し方式に応じて、画素アレイにて周期的に配置される第１および第２の画素群の周期を任意に設定できるので、信号読出しの自由度を高めることができる。３以上の読出し方式を用いることも可能である。

［第２実施形態］
次に本発明の第２実施形態を説明する。本実施形態において第１実施形態と同様の事項については既に使用した符号や記号を用いることにより、それらの詳細な説明を省略する。このような説明の省略方法は後述の実施形態でも同じである。

本実施形態では、調光画像データの取得時のダイナミックレンジを拡大する目的でゲイン切り替えを行う例を説明する。第１実施形態では調光画像データの取得時に行方向、つまり撮像素子の垂直方向にてゲインを切り替える例を示した。調光画像データの取得時のＤＲ拡大を目的とする場合、行方向のみのゲイン切替ではなく、例えば２行２列単位で千鳥格子上にてゲインを切り替えてもよい。つまり２行２列単位でのゲイン切替によって水平方向においても調光画像データの取得時のＤＲ拡大を実現でき、水平方向に高解像度な調光画像データを取得することが可能となる。本実施形態では第１および第２の画素群が偶数の行数および偶数の列数に対応する周期で配置される例として、２行２列で千鳥格子上にてゲイン切替を行う例を示す。

図１２を参照して、本実施形態でのゲイン切替例について説明する。図１２は本実施形態における撮像素子１０７の全体構成を示す図である。図２で説明した撮像素子１０７の全体構成に対して、本実施形態では列番号３と列番号４の列への行制御信号線の接続が異なる。具体的には、列番号１および列番号２の列に対しては、行番号１、２、３、４、５、・・・に対応して、行制御信号Ａ、Ａ、Ｂ、Ｂ、Ａ、Ａ、Ｂ、Ｂ・・・が入力される。列番号３および列番号４の列に対しては、行番号１、２、３、４、５、・・・に対応して、行制御信号Ｂ、Ｂ、Ａ、Ａ、Ｂ、Ｂ、Ａ、Ａ・・・が入力され、この関係が水平方向に繰り返される。つまり、ｎを２以上の自然数の変数として、第４ｎ−３列および第４ｎ−２列では列番号１および列番号２と同じ行制御信号のパターンであり、第４ｎ−１列および第４ｎ列では列番号３および列番号４と同じ行制御信号のパターンである。

本実施形態では、行制御信号Ａと行制御信号Ｂとで信号ｆｄｉｎｃを異ならせる設定とした場合、２行２列単位でのゲイン切替を行うことが可能となる。すなわち、１水平同期期間において時間的に並列に信号が読出される１０行の内、隣接する２行２列の画素群を１単位とする千鳥格子上にてゲインを切り替えることができる。

［第３実施形態］
次に本発明の第３実施形態を説明する。第１実施形態ではＬＶ撮影時や調光画像データの取得時に垂直方向における１２行に２行ずつの周期で間引いて信号を読出す例を示した。この場合、間引かれた行では信号の読出しが行われないので、垂直方向の解像度が低下する可能性がある。本実施形態では間引き読出しの際に解像度の低下を抑制する例として、垂直方向の１２行に４行ずつ画素行を選択し、その内の２行ずつを垂直信号線上で加算平均して信号を読出す例を説明する。

図１３は本実施形態における撮像素子１０７の全体構成を示す図である。図２に示す構成との相違点は、行番号３、４、１５、１６、・・・の行に対応する画素部が異なる２本の垂直信号線２０２に接続されている点である。例えば、行番号３の画素部は垂直信号線２０２−１と２０２−３に接続され、行番号４の画素部は垂直信号線２０２−２と２０２−４に接続されている。

図１４を参照して、行番号３、４、１５、１６、・・・の行に対応する単位画素２００の構成について説明する。図３に示す構成との相違点は、画素選択スイッチ素子１４０１が追加されている点である。画素選択スイッチ素子１４０１はＦＤアンプ３０４と接続されており、画素選択スイッチ素子３０６に対して並列に配置されている。画素選択スイッチ素子１４０１は画素信号を、画素選択スイッチ素子３０６とは異なる垂直信号線に出力すること（ｖｏｕｔ２参照）が可能である。

画素選択スイッチ素子３０６と画素選択スイッチ素子１４０１はそれぞれ、信号ｓｅｌ＿１、信号ｓｅｌ＿２によって制御される。尚、行番号３、４、１５、１６、・・・以外の行に対応する画素部の構成は第１実施形態と同様であり、当該画素部の信号ｓｅｌは信号ｓｅｌ＿１と信号ｓｅｌ＿２との論理和演算を行った信号であって、画素選択スイッチ素子３０６に入力される。

次に図１５を参照して、撮像素子１０７の信号読出し方法について説明する。図１５（Ａ）で示す静止画撮影時の信号読出し方法については第１実施形態で説明した図１０（Ａ）と同様であるので、説明を割愛する。

図１５（Ｂ）はＬＶ撮影時の信号読出し方法を説明する図であり、図１５（Ｃ）は調光画像データ取得時の信号読出し方法を説明する図である。図１５（Ｂ）および（Ｃ）においては、垂直方向にて隣接する同色の２行、すなわち行番号１と３、２と４の画素信号を加算平均して読出す処理が行われる。同様に、行番号１３と１５、１４と１６、２５と２７、２６と２８についても画素信号を加算平均して読出す処理が行われる。このようにＣＰＵ１０９は、垂直方向における１２行に４行ずつ画素行を選択し、そのうちの２行ずつを垂直信号線上で加算平均して読出す制御を行う。

次に図１６を参照して、撮像素子１０７の信号読出し動作について説明する。図１６（Ａ）は、静止画像信号を全画素信号についてゲインＡで取得する際の撮像素子１０７の１水平同期期間での信号読出し動作を示すタイミングチャートである。信号ｓｅｌ＿１はＬｏｗレベルからＨｉｇｈレベルに変化するが、信号ｓｅｌ＿２はＬｏｗレベルに設定される。これにより、第１実施形態と同様の信号読出し動作が行われる。

図１６（Ｂ）、（Ｃ）はそれぞれ、ＬＶ撮影時、調光画像データ取得時の撮像素子１０７の信号読出し動作を示すタイミングチャートである。いずれの場合にも信号ｓｅｌ＿１はＬｏｗレベルに設定され、信号ｓｅｌ＿２はＬｏｗレベルからＨｉｇｈレベルに変化している。このように制御することで、例えば行番号１と３にそれぞれ対応する画素部は同じ垂直信号線２０２−１に接続され、垂直信号線上で信号の加算平均が行われる。

本実施形態によれば、間引き行の数を少なくすることができるので、取得される画像における垂直方向の解像度を改善できる。尚、本実施形態では２つの画素選択スイッチ素子を有する画素部を、一部の行のみに属する画素部とする構成例を示したが、これに限らず、全ての画素部がそれぞれ２つの画素選択スイッチ素子を有する構成としてもよい。

前記実施形態では単位水平同期信号あたりに読出される複数の画素行において、行制御信号により区別される第１および第２の画素群の各信号に異なるゲインを乗算して並列に読出すことができる。よって、画像信号の読出しを高速化しつつ、空間解像度に関する精度のより高い測光駆動が可能な撮像装置を提供することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は前記実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。

１０７ 撮像素子
１０９ ＣＰＵ
１２１ 発光部
２００ 単位画素
２０２−１〜２０２−１０ 垂直信号線
３０３ フローティングディフュージョン部
３０７ ＦＤｉｎｃスイッチ素子
３０８ 付加容量

Claims (13)

1. 光電変換部を有する単位画素により構成される画素群から、水平同期信号ごとに複数の行の画素信号を並列に読出すことが可能な撮像素子であって、
   前記画素群のうち、第１の行制御信号によって制御される第１の画素群の画素信号と、第２の行制御信号によって制御される第２の画素群の画素信号にゲインを乗算して読出す制御を行う制御手段を備え、
   前記第１および第２の画素群は前記撮像素子の第１の方向にて周期的に配置され、
   前記制御手段は、前記第１の画素群の画素信号に対して第１のゲインを乗算し、前記第２の画素群の画素信号に対して第２のゲインを乗算する制御を行う
   ことを特徴とする撮像素子。
2. 前記第１の方向は前記撮像素子の垂直方向に対応する行方向であり、
   前記複数の行の画素群は、少なくとも前記第１の画素群と前記第２の画素群に区別される
   ことを特徴とする請求項１に記載の撮像素子。
3. 前記第１の方向にて前記第１および第２の画素群は、偶数の行数に対応する周期で配置される
   ことを特徴とする請求項１または請求項２に記載の撮像素子。
4. 前記第１の方向および前記第１の方向と直交する第２の方向にて前記画素群は、少なくとも前記第１の画素群と前記第２の画素群に区別される
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記第２の方向は前記撮像素子の水平方向に対応する列方向であり、
   前記第１および第２の画素群は、偶数の行数および偶数の列数に対応する周期で配置される
   ことを特徴とする請求項４に記載の撮像素子。
6. 前記制御手段は、第１の行で第１および第２の列の単位画素の画素信号に前記第１のゲインを乗算し、第２の行で第１および第２の列の単位画素の画素信号に前記第２のゲインを乗算する制御を行い、前記第１の行で第３および第４の列の単位画素の画素信号に前記第２のゲインを乗算し、前記第２の行で第３および第４の列の単位画素の画素信号に前記第１のゲインを乗算する制御を行う
   ことを特徴とする請求項５に記載の撮像素子。
7. 前記単位画素は、前記光電変換部で発生した電荷を電圧に変換する第１の容量部と、該第１の容量部への接続が可能な第２の容量部と、前記第１の容量部と前記第２の容量部との接続および非接続を制御するスイッチ素子を備え、
   前記制御手段は前記スイッチ素子を制御することによって前記第１および第２のゲインを決定する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
8. 画素信号に対して複数のゲインを乗算することが可能な増幅手段を更に有し、
   前記制御手段は前記増幅手段を制御することによって前記第１および第２のゲインを決定する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
9. 請求項１乃至８のいずれか１項に記載の撮像素子を備える
   ことを特徴とする撮像装置。
10. 発光手段を更に備え、
    前記制御手段は、前記発光手段を発光させて撮影を行う場合、前記発光手段の発光量を決定する前に、前記第１の画素群の画素信号に前記第１のゲインを乗算した信号および前記第２の画素群の画素信号に前記第２のゲインを乗算した信号を読出す制御を行う
    ことを特徴とする請求項９に記載の撮像装置。
11. 前記第１の方向にて第１の周期で読出しまたは加算平均による読出しを行う第１の方式で画素信号が読出される前記第１および第２の画素群の配置の周期と、前記第１の方向にて第２の周期で読出しまたは加算平均による読出しを行う第２の方式で画素信号が読出される前記第１および第２の画素群の配置の周期とが異なる
    ことを特徴とする請求項９または請求項１０に記載の撮像装置。
12. 前記撮像素子が出力する画像信号の表示または記録を行う場合、前記制御手段は、前記第１および第２の画素群の画素信号に対して前記第１のゲインを乗算する制御を行う
    ことを特徴とする請求項９乃至１１のいずれか１項に記載の撮像装置。
13. 光電変換部を有する単位画素により構成される画素群から、水平同期信号ごとに複数の行の画素信号を並列に読出すことが可能な撮像素子にて実行される制御方法であって、
    前記画素群のうち、第１の行制御信号によって制御される第１の画素群と、第２の行制御信号によって制御される第２の画素群は、前記撮像素子の第１の方向にて周期的に配置されており、
    制御手段によって、前記第１の画素群の画素信号に対して第１のゲインを乗算し、前記第２の画素群の画素信号に対して第２のゲインを乗算する制御が行われる
    ことを特徴とする撮像素子の制御方法。
    
    
    

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