JP2020161910A - デジタル出力回路 - Google Patents

Abstract

【課題】比較的小さい回路規模で構成することが可能な、補正されたデジタル値を出力するデジタル出力回路を提供する。【解決手段】デジタル出力回路は、入力電圧に応じた出力電圧を出力するアナログ回路と、出力電圧をデジタル値に変換して出力する変換回路と、変換回路から出力され得るデジタル値の各々と補正量とを対応付けたテーブルを有し、変換回路から出力されたデジタル値に対応する補正量をテーブルから抽出し、抽出した補正量を用いて変換回路から出力されたデジタル値を補正する補正部と、を含む。【選択図】図１

Description

本発明は、デジタル値を出力するデジタル出力回路に関する。

アナログデジタル変換回路から出力されるデジタル値を補正する技術として、以下の技術が知られている。例えば、特許文献１には、補正ユニットは、アナログデジタル変換部からのデジタル出力を受け、適応制御アルゴリズムにもとづいて、アナログデジタル変換部の各ビットの補正係数を探索し、探索した補正係数を用いてアナログデジタル変換部からのデジタル出力を補正する技術が記載されている。

国際公開第２０１４／２０７８７０号

入力電圧を任意の電圧に変換する抵抗分圧回路において、例えば製造プロセスのゆらぎ等に起因して、抵抗分圧回路を構成する各素子に個体ばらつきが生じた場合、出力電圧のレベルが理想値からずれる場合ある。この場合、出力電圧のレベルが理想値と一致するように補正する必要が生じる場合がある。

抵抗分圧回路の出力電圧を補正する手段として、抵抗分圧回路を構成する、直列接続された複数の抵抗素子間の接続点のいずれかを入力コードに応じて選択するデコーダ回路が一般的に用いられている。

しかしながら、抵抗分圧回路の出力電圧を、デコーダ回路を用いて調整する手法によれば、出力電圧の調整分解能を高くする、若しくは調整範囲を拡大する場合、デコーダ回路のビット数を増加させる必要がある。この場合、デコーダ回路の回路規模が大きくなり、デコーダ回路が搭載された半導体チップのチップサイズが大きくなるという問題があった。

本発明は、上記の点に鑑みてなされたものであり、比較的小さい回路規模で構成することが可能な、補正されたデジタル値を出力するデジタル出力回路を提供することを目的とする。

本発明に係るデジタル出力回路は、入力電圧に応じた出力電圧を出力するアナログ回路と、前記出力電圧をデジタル値に変換して出力する変換回路と、前記変換回路から出力され得るデジタル値の各々と補正量とを対応付けたテーブルを有し、前記変換回路から出力されたデジタル値に対応する補正量を前記テーブルから抽出し、抽出した補正量を用いて前記変換回路から出力されたデジタル値を補正する補正部と、を含む。

本発明によれば、比較的小さい回路規模で構成することが可能な、補正されたデジタル値を出力するデジタル出力回路が提供される。

本発明の実施形態に係るデジタル出力回路の構成の一例を示す図である。 本発明の実施形態に係る補正部の構成の一例を示す図である。 本発明の実施形態に係る抵抗分圧回路の入力電圧とＡＤ変換回路から出力されるデジタル値との関係の一例を示す図である。 本発明の実施形態に係る抵抗分圧回路の入力電圧と、ＡＤ変換回路から出力されるデジタル値の誤差量との関係の一例を示す図である。 本発明の実施形態に係る補正量テーブルの構成の一例を示す図である。 本発明の他の実施形態に係る、抵抗分圧回路の入力電圧とＡＤ変換回路から出力されるデジタル値の誤差量との関係の一例を示す図である。 本発明の他の実施形態に係る補正量テーブルの構成の一例を示す図である。 本発明の他の実施形態に係るデジタル出力回路の構成の一例を示す図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るデジタル出力回路１の構成の一例を示す図である。デジタル出力回路１は、アナログ回路としての抵抗分圧回路１０、アナログデジタル変換回路２０（以下、ＡＤ変換回路２０と表記する）、補正部３０、入力端子４１及び出力端子４２を含んで構成されている。

抵抗分圧回路１０は、入力端子４１に入力された入力電圧Ｖ_ｉｎを分圧した出力電圧Ｖ_ｏｕｔを出力する。抵抗分圧回路１０は、演算増幅回路１１、抵抗素子１２及び抵抗素子１３を含んで構成されている。

演算増幅回路１１は、非反転入力端子が入力端子４１に接続され、反転入力端子が演算増幅回路１１の出力端子に接続されている。すなわち、演算増幅回路１１は、ボルテージフォロワを構成している。抵抗素子１２は、一端が演算増幅回路１１の出力端子に接続され、他端が抵抗素子１３の一端に接続されている。抵抗素子１３の他端は、グランドラインに接続されている。抵抗素子１２と抵抗素子１３の接続から下記の（１）式によって表わされる出力電圧Ｖ_ｏｕｔが出力される。なお、（１）式においてＲ１は抵抗素子１３の抵抗値であり、Ｒ２は抵抗素子１２の抵抗値である。
Ｖ_ｏｕｔ＝（Ｒ１／（Ｒ１＋Ｒ２））Ｖ_ｉｎ・・・（１）

以下において、（１）式におけるＲ１／（Ｒ１＋Ｒ２）を分圧比と呼ぶ。抵抗分圧回路１０の分圧比は、製造プロセスのゆらぎ等に起因して、変動することが想定される。抵抗分圧回路１０の分圧比が変動すると、出力電圧Ｖ_ｏｕｔが理想値からずれることとなる。

ＡＤ変換回路２０は、抵抗分圧回路１０から出力される出力電圧Ｖ_ｏｕｔをデジタル値Ｄ_ｏｕｔに変換して出力する。

補正部３０は、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔを補正し、補正により得た補正デジタル値Ｃ_ｏｕｔを出力端子４２を出力する。図２は、補正部３０の構成の一例を示す図である。補正部３０は、加算器３１と、補正量テーブル３２とを含んで構成されている。補正量テーブル３２は、ＡＤ変換回路２０から出力され得る複数のデジタル値Ｄ_ｏｕｔの各々と、デジタル値Ｄ_ｏｕｔに生じた誤差を補正するための補正量とを対応付けて記録したものである。補正部３０において、ＡＤ変換回路２０から出力されたデジタル値Ｄ_ｏｕｔに対応する補正量εが、補正量テーブル３２から抽出される。補正量テーブル３２から抽出された補正量εと、ＡＤ変換回路２０から出力されたデジタル値Ｄ_ｏｕｔとが加算器３１において加算されることで、補正デジタル値Ｃ_ｏｕｔが導出される。補正量テーブル３２は、図示しない不揮性のメモリに格納されている。

図３は、抵抗分圧回路１０の入力電圧Ｖ_ｉｎと、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔとの関係の一例を示す図である。製造プロセスのゆらぎ等に起因して、抵抗分圧回路１０の分圧比が理想値からずれると、出力電圧Ｖ_ｏｕｔも理想値からずれ、その結果、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔにもずれが生じる。

図３において、直線ａは、抵抗分圧回路１０の分圧比が理想値と一致する場合に対応し、直線ｂは、抵抗分圧回路１０の分圧比が理想値よりも大きい場合に対応し、直線ｃは、抵抗分圧回路１０の分圧比が理想値よりも小さい場合に対応している。図３に示すように、直線ｂの傾きは、直線ａの傾きよりも大きくなり、直線ｃの傾きは、直線ａの傾きよりも小さくなる。直線ｂと直線ａとの差分及び直線ｃと直線ａとの差分は、それぞれ、デジタル値Ｄ_ｏｕｔにおける理想値からのずれ（誤差）に相当する。

図４は、抵抗分圧回路１０の入力電圧Ｖ_ｉｎと、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔに生じる誤差の量（以下、誤差量という）との関係の一例を示す図である。なお、本実施形態において、誤差量とは、実際値から理想値を減算したものと定義される。図４において、直線ａは、抵抗分圧回路１０の分圧比が理想値と一致する場合に対応し、直線ｂは、抵抗分圧回路１０の分圧比が理想値よりも大きい場合に対応し、直線ｃは、抵抗分圧回路１０の分圧比が理想値よりも大きい場合に対応している。

抵抗分圧回路１０の分圧比が理想値よりも大きい場合（直線ｂによって示される場合）において、入力電圧Ｖ_ｉｎとして電圧Ｖ_Ａが入力されたときのデジタル値Ｄ_ｏｕｔの誤差量を＋ｎ［ＬＳＢ］とする。また、抵抗分圧回路１０の分圧比が理想値よりも小さい場合（直線ｃによって示される場合）において、入力電圧Ｖ_ｉｎとして電圧Ｖ_Ａが入力されたときのデジタル値Ｄ_ｏｕｔの誤差量を−ｎ［ＬＳＢ］とする。

抵抗分圧回路１０の分圧比が理想値よりも大きい場合（直線ｂによって示される場合）、デジタル値Ｄ_ｏｕｔの誤差量と入力電圧Ｖ_ｉｎとは比例関係にあり、デジタル値Ｄ_ｏｕｔの誤差量は、入力電圧Ｖ_ｉｎの増加に対してリニアに増加する。従って、電圧Ｖ_Ａよりも低い電圧Ｖ_Ｂに対するデジタル値Ｄ_ｏｕｔの誤差量は＋αｎ［ＬＳＢ］となる。但し０＜α＜１である。

同様に、抵抗分圧回路１０の分圧比が理想値よりも小さい場合（直線ｃによって示される場合）、デジタル値Ｄ_ｏｕｔの誤差量と入力電圧Ｖ_ｉｎとは比例関係にあり、デジタル値Ｄ_ｏｕｔの誤差量は、入力電圧Ｖ_ｉｎの増加に対してリニアに減少する。従って、電圧Ｖ_Ａよりも低い電圧Ｖ_Ｂに対するデジタル値Ｄ_ｏｕｔの誤差量は−αｎ［ＬＳＢ］となる。但し０＜α＜１である。

抵抗分圧回路１０の分圧比が理想値と一致する場合（直線ａによって示される場合）、デジタル値Ｄ_ｏｕｔの誤差量は、入力電圧Ｖ_ｉｎによらず常にゼロである。

このように、入力電圧Ｖ_ｉｎとデジタル値Ｄ_ｏｕｔの誤差量とは比例関係にあるので、デジタル値Ｄ_ｏｕｔに生じた誤差を補正するための補正量を、デジタル値Ｄ_ｏｕｔに比例するものとしてデジタル値Ｄ_ｏｕｔに対応付けることが可能である。

図５は、補正量テーブル３２の構成の一例を示す図である。上記したように、補正量テーブル３２は、ＡＤ変換回路２０から出力され得る複数のデジタル値Ｄ_ｏｕｔの各々と、デジタル値Ｄ_ｏｕｔに生じた誤差を補正するための補正量とを対応付けて記録したものである。補正量テーブル３２は、ＡＤ変換回路２０から出力され得るデジタル値Ｄ_ｏｕｔの出力範囲を分割した分割領域３５を有する。

ＡＤ変換回路２０から出力され得るデジタル値Ｄ_ｏｕｔの出力範囲は、入力電圧Ｖ_ｉｎとして所定の電圧を入力したときに変換回路２０から出力されるデジタル値Ｄ_ｏｕｔにおける誤差量に応じた分割数で均等に分割される。例えば、入力電圧Ｖ_ｉｎとして電圧Ｖ_Ａを入力したときにＡＤ変換回路２０から出力されるデジタル値Ｄ_Ａにおける誤差量が＋ｎ[ＬＳＢ]である場合、ＡＤ変換回路２０から出力され得るデジタル値Ｄ_ｏｕｔの出力範囲（０〜Ｄ_Ａ）の分割数は、ｎ＋１とされる。

補正量テーブル３２において、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔの変化に対する補正量の変化が比例関係となり、且つ入力電圧Ｖ_ｉｎとして所定の電圧Ｖ_Ａを入力したときのデジタル値Ｄ_Ａに対して割り当てられる補正量の絶対値が、当該デジタル値Ｄ_Ａにおける誤差量＋ｎ［ＬＳＢ］の絶対値と一致するように、分割領域３５の各々に補正量が割り当てられている。本実施形態において、デジタル値Ｄ_Ａに対して割り当てられる補正量は、当該デジタル値Ｄ_Ａにおける誤差量＋ｎ［ＬＳＢ］の極性を反転させた−ｎ［ＬＳＢ］とされている。なお、デジタル値Ｄ_Ａにおける誤差量を、理想値から実際値を減算したものと定義した場合には、デジタル値Ｄ_Ａに対して割り当てられる補正量は、当該デジタル値Ｄ_Ａにおける誤差量と極性も含め同じものとされる。

補正量テーブル３２において、デジタル値Ｄ_Ａにおける誤差量が互いに異なる複数の場合の各々について、ＡＤ変換回路から出力され得るデジタル値Ｄ_ｏｕｔの各々と補正量とが対応付けられて記録されている。すなわち、ある１つの誤差量に対応するデジタル値Ｄ_ｏｕｔの各々と補正量との対応関係が１つのレコードとされ、誤差量が互いに異なる場合についての複数のレコードが補正量テーブル３２に格納されている。

例えば、デジタル値Ｄ_Ａにおける誤差量が＋３［ＬＳＢ］である場合、ＡＤ変換回路２０の出力範囲は４等分される。そして、０≦Ｖ_ｏｕｔ＜Ｄ_Ａ／４に対応する分割領域について補正量０［ＬＳＢ］が割り当てられる。Ｄ_Ａ／４≦Ｖ_ｏｕｔ＜２Ｄ_Ａ／４に対応する分割領域について補正量−１［ＬＳＢ］が割り当てられる。２Ｄ_Ａ／４≦Ｖ_ｏｕｔ＜３Ｄ_Ａ／４に対応する分割領域について補正量−２［ＬＳＢ］が割り当てられる。３Ｄ_Ａ／４≦Ｖ_ｏｕｔ≦Ｄ_Ａに対応する分割領域について補正量−３［ＬＳＢ］が割り当てられる。

以下に、本実施形態に係るデジタル出力回路１の作用について説明する。入力端子４１に入力電圧Ｖ_ｉｎが入力されると、抵抗分圧回路１０は、（１）式によって示される出力電圧Ｖ_ｏｕｔを出力する。出力電圧Ｖ_ｏｕｔは、ＡＤ変換回路２０に供給される。

ＡＤ変換回路２０は、出力電圧Ｖ_ｏｕｔをデジタル値Ｄ_ｏｕｔに変換して出力する。デジタル値Ｄ_ｏｕｔは、補正部３０に供給される。

補正部３０において、入力電圧Ｖ_ｉｎとして所定の電圧Ｖ_Ａを入力したときのデジタル値Ｄ_Ａにおける誤差量が既知であるものとする。補正部３０は、補正量テーブルから既知の誤差量に対応するレコードを選択する。次に、補正部３０は、ＡＤ変換回路２０から出力されたデジタル値Ｄ_ｏｕｔに対応する補正量εを、選択したレコードの中から抽出する。次に、加算器３１は、補正量テーブル３２から抽出された補正量εと、ＡＤ変換回路２０から出力されたデジタル値Ｄ_ｏｕｔとを加算する。補正部３０は、加算器３１による演算結果を補正デジタル値Ｃ_ｏｕｔとして出力する。

以上の説明から明らかなように、本実施形態に係るデジタル出力回路１によれば、抵抗分圧回路１０を構成する各素子に個体ばらつきが生じたこと等により、デジタル値Ｄ_ｏｕｔに誤差が生じた場合でも、補正部３０においてデジタル値Ｄ_ｏｕｔが補正されるので、適正なデジタル出力値を得ることができる。

また、本実施形態に係るデジタル出力回路１によれば、補正量テーブル３２から抽出された補正量εと、ＡＤ変換回路２０から出力されたデジタル値Ｄ_ｏｕｔとの加算により補正デジタル値Ｃ_ｏｕｔを得ることができるので、デコーダ回路を用いて出力電圧Ｖ_ｏｕｔを調整する場合、及び乗算器または除算器を用いてデジタル値Ｄ_ｏｕｔの補正値を得る場合と比較して、回路規模を小さくすることが可能である。

なお、本実施形態においては、入力電圧Ｖ_ｉｎに応じた出力電圧Ｖ_ｏｕｔを出力するアナログ回路として抵抗分圧回路１０を例示したが、これに限定されるものではなく、入力電圧の変化に応じて出力電圧がリニアに変化する様々なアナログ回路を適用することが可能である。

また、本実施形態においては、補正部３０が加算器３１を含んで構成される場合を例示したが、補正量テーブル３２に記録される補正量εが、本実施形態のものに対して極性が反転した状態で記録される場合には、加算器３１に代えて減算器が用いられる。

［第２の実施形態］
図６は、本発明の第２の実施形態に係る、抵抗分圧回路１０の入力電圧Ｖ_ｉｎと、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔの誤差量との関係の一例を示す図である。図６において、直線ａは、抵抗分圧回路１０の分圧比が理想値と一致する場合に対応し、直線ｂは、抵抗分圧回路１０の分圧比が理想値よりも大きい場合に対応し、直線ｃは、抵抗分圧回路１０の分圧比が理想値よりも小さい場合に対応している。本実施形態においては、入力電圧Ｖ_ｉｎの範囲が第１の実施形態と比較して拡張されている。その結果、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔの出力範囲が第１の実施形態と比較して拡張される。

図７は、本発明の第２の実施形態に係る補正量テーブル３２Ａの構成の一例を示す図である。本実施形態に係る補正量テーブル３２Ａは、第１の実施形態に係る補正量テーブル３２と比較して、ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔの出力範囲が拡張されている。補正量テーブル３２は、デジタル値Ｄ_ｏｕｔの拡張された出力範囲を均等に分割した分割領域３５を有する。

具体的には、誤差量が既知であるデジタル値Ｄ_Ａにおける誤差量が＋ｎ［ＬＳＢ］である場合、０≦Ｄ_ｏｕｔ≦Ｄ_Ａの範囲は、分割数がｎ＋１となるように均等に分割される。Ｄ_Ａ＜Ｄ_ｏｕｔの範囲については、分割領域３５の幅が、０≦Ｄ_ｏｕｔ≦Ｄ_Ａの範囲における各分割領域３５の幅と同じになるように、出力範囲が均等に分割される。ＡＤ変換回路２０から出力されるデジタル値Ｄ_ｏｕｔの変化に対する補正量の変化が比例関係となり、且つデジタル値Ｄ_Ａに対して割り当てられる補正量の絶対値が、当該デジタル値Ｄ_Ａにおける誤差量＋ｎ［ＬＳＢ］の絶対値と一致するように、分割領域３５の各々に補正量が割り当てられる。

本実施形態に係る補正量テーブル３２Ａによれば、誤差量が既知であるデジタル値Ｄ_Ａよりも大きい領域にデジタル値Ｄ_ｏｕｔの出力範囲が拡張されているので、誤差量を求める際の入力電圧Ｖ_Ａを任意の電圧とすることが可能となる。

［第３の実施形態］
図８は、本発明の第３の実施形態に係るデジタル出力回路１Ａの構成の一例を示す図である。本実施形態に係るデジタル出力回路１Ａは、アナログ回路が非反転増幅回路５０により構成されている。

非反転増幅回路５０は、入力端子４１に入力された入力電圧Ｖ_ｉｎを増幅した出力電圧Ｖ_ｏｕｔを出力する。非反転増幅回路５０は、演算増幅回路１４、抵抗素子１５及び抵抗素子１６を含んで構成されている。

演算増幅回路１４は、非反転入力端子が入力端子４１に接続され、反転入力端子が抵抗素子１５と抵抗素子１６の接続点に接続されている。抵抗素子１５は、一端が演算増幅回路１４の出力端子に接続され、他端が抵抗素子１６の一端に接続されている。抵抗素子１６の他端は、グランドラインに接続されている。演算増幅回路１４の出力端子から下記の（２）式によって表わされる出力電圧Ｖ_ｏｕｔが出力され、ＡＤ変換回路２０に供給される。なお、（２）式においてＲ３は抵抗素子１５の抵抗値であり、Ｒ４は抵抗素子１６の抵抗値である。
Ｖ_ｏｕｔ＝（１＋（Ｒ３＋Ｒ４））Ｖ_ｉｎ・・・（２）

このように、入力電圧Ｖ_ｉｎに応じた出力電圧Ｖ_ｏｕｔを出力するアナログ回路として、非反転増幅回路５０を適用する場合においても、出力電圧Ｖ_ｏｕｔをデジタル変換したデジタル値Ｄ_ｏｕｔに生じた誤差は、補正部３０において補正されるので、適正なデジタル出力値を得ることができる。

１、１Ａ デジタル出力回路
１０ 抵抗分圧回路
１１ 演算増幅回路
１２、１３、１５、１６ 抵抗素子
１４ 演算増幅回路
２０ アナログデジタル変換回路
３０ 補正部
３１ 加算器
３２、３２Ａ 補正量テーブル
３５ 分割領域
４１ 入力端子
４２ 出力端子
５０ 非反転増幅回路

Claims (6)

1. 入力電圧に応じた出力電圧を出力するアナログ回路と、
   前記出力電圧をデジタル値に変換して出力する変換回路と、
   前記変換回路から出力され得るデジタル値の各々と補正量とを対応付けたテーブルを有し、前記変換回路から出力されたデジタル値に対応する補正量を前記テーブルから抽出し、抽出した補正量を用いて前記変換回路から出力されたデジタル値を補正する補正部と、
   を含むデジタル出力回路。
2. 前記テーブルは、前記変換回路から出力され得るデジタル値の出力範囲を分割した分割領域を有し、
   前記分割領域は、前記入力電圧として所定電圧を入力したときの前記デジタル値における誤差量に応じた分割数で前記出力範囲を分割した領域であり、
   前記デジタル値の変化に対する補正量の変化が比例関係となり、且つ前記所定電圧に対応するデジタル値に対して割り当てられる補正量の絶対値が、前記所定電圧に対応するデジタル値における誤差量の絶対値と一致するように、前記分割領域の各々に補正量が割り当てられている
   請求項１に記載のデジタル出力回路。
3. 前記テーブルにおいて、前記誤差量が互いに異なる複数の場合の各々について、前記変換回路から出力され得るデジタル値の各々と補正量とが対応付けられて記録されている
   請求項２に記載のデジタル出力回路。
4. 前記補正部は、前記変換回路から出力されたデジタル値と前記テーブルから抽出された補正量とを加算する加算器を含む
   請求項１から請求項３のいずれか１項に記載のデジタル出力回路。
5. 前記アナログ回路は、前記入力電圧を分圧した電圧を前記出力電圧として出力する分圧回路である
   請求項１から請求項４のいずれか１項に記載のデジタル出力回路。
6. 前記アナログ回路は、前記入力電圧を増幅した電圧を前記出力電圧として出力する増幅回路である
   請求項１から請求項４のいずれか１項に記載のデジタル出力回路。