JP2020161736A - 光検出器及び光検出器の製造方法 - Google Patents

Abstract

【課題】ＡＰＤでの光検出感度を高め、且つ、画素回路に過剰な電圧が印加されることが抑制された光検出器等を提供する。【解決手段】光検出器１００は、ＡＰＤ１１０、及び、ＡＰＤ１１０で発生した電荷を読み出すためのトランジスタ２２０を含む画素回路１２０を表面２４１に有する半導体層２４０と、半導体層２４０における表面２４１とは反対側の面である裏面２４２に配置され、ＡＰＤ１１０に第１電圧を印加するための第１電極１３０と、裏面２４２に配置され、第１電圧とは異なる第２電圧を印加するための第２電極１４０と、を備える。半導体層２４０には、平面視で隣り合うＡＰＤ１１０と画素回路１２０とを分離する第１分離溝１５０が形成されている。【選択図】図２

Description

本開示は、光検出器及び光検出器の製造方法に関する。

近年、医療、通信、バイオ、化学、監視、車載、放射線検出等多岐に渡る分野において、高感度な固体撮像素子等の光検出器が利用されている。高感度化のための手段の一つとして、アバランシェフォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ：以下、ＡＰＤともいう）が用いられている。

ＡＰＤは、光電変換層に入射された光が光電変換されることで発生した電荷を、アバランシェ降伏を用いて増倍することで光検出感度を高めるフォトダイオードである。ＡＰＤを用いることで、わずかなフォトンの数でもフォトンを検出可能となる。

特許文献１には、小型化のために、同一基板内に複数の画素と、画素から電荷を読み出すための画素回路とが近接して配置された構造が開示されている。

特開２００４−３６３４３７号公報

しかしながら、特許文献１に開示されている固体撮像素子では、ＡＰＤと画素回路とに同じ電圧が印加されることとなる。そのため、例えば、ＡＰＤの光検出感度を高めるために高電圧を印加すると、画素回路には過剰に高電圧が印加されることとなる。

本開示は、ＡＰＤの光検出感度を高め、且つ、画素回路に過剰な高電圧が印加されることが抑制された光検出器等を提供する。

本開示の一態様に係る光検出器は、ＡＰＤ、及び、前記ＡＰＤで発生した電荷を読み出すためのトランジスタを含む画素回路を表面に有する半導体層と、前記半導体層における前記表面とは反対側の面である裏面に配置され、前記ＡＰＤに第１電圧を印加するための第１電極と、前記裏面に配置され、前記第１電圧とは異なる第２電圧を印加するための第２電極と、を備え、前記半導体層には、平面視で隣り合う前記ＡＰＤと前記画素回路とを分離する第１分離溝が形成されている。

また、本開示の一態様に係る光検出器の製造方法は、半導体層に、ＡＰＤと、前記ＡＰＤから電荷を読み出すためのトランジスタを前記半導体層の表面に含む画素回路とを形成する画素形成ステップと、前記ＡＰＤと前記画素回路と電気的に分離する分離溝を、平面視で隣り合う前記ＡＰＤと前記画素回路との間に位置する前記半導体層に形成する分離溝形成ステップと、前記半導体層の裏面であって、前記ＡＰＤに、前記ＡＰＤに電圧を印加するための第１電極を形成する第１電極形成ステップと、前記半導体層の裏面であって、前記画素回路に、前記画素回路に電圧を印加するための第２電極を形成する第２電極形成ステップと、を含む。

本開示によれば、ＡＰＤの光検出感度を高め、且つ、画素回路に過剰な高電圧が印加されることが抑制された光検出器等を提供できる。

図１は、実施の形態１に係る光検出器を示す平面図である。 図２は、図１の破線ＩＩで囲まれた領域を示す拡大図である。 図３は、図２のＩＩＩ−ＩＩＩ線における、実施の形態１に係る光検出器を示す断面図である。 図４は、図２のＩＶ−ＩＶ線における、実施の形態１に係る光検出器を示す断面図である。 図５Ａは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｂは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｃは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｄは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｅは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｆは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｇは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｈは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｉは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｊは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｋは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｌは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｍは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｎは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｏは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｐは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図５Ｑは、実施の形態１に係る光検出器の製造方法を説明するための断面図である。 図６は、変形例１に係る光検出器を示す断面図である。 図７は、変形例２に係る光検出器を示す平面図である。 図８Ａは、変形例３に係る光検出器の製造方法を説明するための断面図である。 図８Ｂは、変形例３に係る光検出器の製造方法を説明するための断面図である。 図８Ｃは、変形例３に係る光検出器の製造方法を説明するための断面図である。 図９は、実施の形態２に係る光検出器を示す平面図である。 図１０は、実施の形態２に係る光検出器を示す断面図である。

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、構成要素、構成要素の配置位置及び接続形態、並びに、工程（ステップ）及び工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する場合がある。

また、以下の実施の形態では、電圧の値は、グラウンドを基準とするとして記載している。

また、以下の実施の形態では、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。本明細書では、半導体基板を基準として第１主面が設けられた側を「上方」、第２主面が設けられた側を「下方」としている。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

また、以下の実施の形態において、平面視とは、光検出器において光が入射される側の面（より具体的には、半導体層の裏面）を、当該面の法線方向から見たときのことをいう。

（実施の形態１）
［構成］
まず、図１〜図４を参照しながら、実施の形態１に係る光検出器の構成について説明する。

図１は、実施の形態１に係る光検出器１００を示す平面図である。図２は、図１の破線ＩＩで囲まれた領域を示す拡大図である。図３は、図２のＩＩＩ−ＩＩＩ線における、実施の形態１に係る光検出器１００を示す断面図である。図４は、図２のＩＶ−ＩＶ線における、実施の形態１に係る光検出器１００を示す断面図である。
なお、図１及び図２では、断面を示すものではないが、説明のためにハッチングを付して示している。

なお、図２では、図１に示すＡＰＤ１１０を、説明のためにＡＰＤ１１１、ＡＰＤ１１２、ＡＰＤ１１３、及び、ＡＰＤ１１４と区別して示している。また、図２では、図１に示す画素回路１２０を、説明のために画素回路１２１、画素回路１２２、画素回路１２３、及び、画素回路１２４と区別して示している。また、図２では、図１に示す第１電極１３０を、説明のために第１電極１３１及び第１電極１３２と区別して示している。また、図２では、図１に示す第２電極１４０を、説明のために第２電極１４１及び第２電極１４２と区別して示している。また、図２では、図３に示す第１分離溝１５０を、説明のために第１分離溝１５１、第１分離溝１５２、第１分離溝１５３、及び、第１分離溝１５４と区別して示している。また、図２では、図４に示す第２分離溝１６０を、説明のために第２分離溝１６１及び第２分離溝１６２と区別して示している。また、図２では、図４に示す反射部材１７０を、説明のために反射部材１７１及び反射部材１７２と区別して示している。

実施の形態１に係る光検出器１００は、ＡＰＤ（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ）を備える光検出センサである。光検出器１００は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等に適用される。

また、光検出器１００は、画素回路１２０においてトランジスタ２２０が下方、言い換えると、表面２４１側に配置された、いわゆる裏面照射型の光検出器である。

図１に示すように、光検出器１００は、画素アレイ２８０を備える。

画素アレイ２８０は、光を検出するための検出部である。画素アレイ２８０は、複数のＡＰＤ１１０と、複数の画素回路１２０と、を備える。

なお、複数のＡＰＤ１１０及び複数の画素回路１２０のそれぞれの数は、任意に定められてよい。

ＡＰＤ１１０は、入射した光を光電変換して電荷を発生させ、発生させた電荷をアバランシェ増倍させる光電変換部である。

画素回路１２０は、ＡＰＤ１１０で発生した電荷を読み出すための回路である。

図３に示すように、ＡＰＤ１１０及び画素回路１２０は、半導体層２４０に形成される。

光検出器１００は、半導体層２４０と、配線層２１０と、保護層２３０と、を備える。

半導体層２４０は、ＡＰＤ１１０と、画素回路１２０と、を含む層である。具体的には、半導体層２４０は、ＡＰＤ１１０及びＡＰＤ１１０で発生した電荷を読み出すためのトランジスタ２２０を含む画素回路１２０を表面２４１に有する。半導体層２４０は、例えば、成長基板３２０（例えば、図５Ａ参照）上にエピタキシャル成長によって形成された半導体層である。成長基板３２０は、製造過程で、取り除かれる。

ＡＰＤ１１０には、裏面２４２側から光が入射される。ＡＰＤ１１０は、入射した光を光電変換することで、電荷を発生させる。ＡＰＤ１１０は、第１導電型の半導体層である第１導電型層２００と、第１導電型とは反対の導電型の半導体層である第２導電型層２０１と、を有する。

例えば、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である。もちろん、第１導電型がＮ型であり、第２導電型がＰ型でもよい。この場合、ＡＰＤ１１０には、以下で説明する本実施の形態とは、正負が逆の電圧が印加される。

第１導電型層２００と第２導電型層２０１とは、例えば、半導体層２４０にそれぞれ異なる不純物が注入されることで、半導体層２４０に形成される。第１導電型層２００及び第２導電型層２０１を形成するために半導体層２４０に注入される不純物は、特に限定されない。第１導電型の不純物は、例えば、ホウ素、アルミニウム等である。また、第２導電型の不純物は、例えば、リン、ヒ素等である。

例えば、半導体層２４０には、全域に第１導電型の不純物が所定の不純物濃度で予め注入されている。第１導電型層２００には、半導体層２４０の所定の不純物濃度より濃度が高い不純物が注入されている。第２導電型層２０１には、第２導電型の不純物が注入されている。

第１導電型層２００及び第２導電型層２０１の不純物濃度は、例えば、１０^１６ｃｍ^−３〜１０^２０ｃｍ^−３である。また、第１導電型層２００及び第２導電型層２０１以外の半導体層２４０の不純物濃度は、例えば、１０^１４ｃｍ^−３〜１０^１８ｃｍ^−３である。

第２導電型層２０１は、第１導電型層２００との間で光電変換により発生した電荷をアバランシェ増倍する。

また、ＡＰＤ１１０は、不純物層２０３と、不純物層２０３より不純物濃度が高い側壁部２０２と、を含む。

不純物層２０３は、半導体層２４０が分離溝部２５０によって分離されたＡＰＤ１１０が形成される領域の半導体層である。

側壁部２０２は、ＡＰＤ１１０が形成される領域の半導体層２４０において、第１分離溝１５０によって形成された側壁部である。側壁部２０２は、不純物層２０３よりも不純物の不純物濃度が高くなっている。

画素回路１２０は、例えば、半導体層２４０の表面２４１に形成されたトランジスタ２２０を有する。

トランジスタ２２０は、第１導電型層２００及び第２導電型層２０１の間で光電変換により発生した電荷を選択的に取り出すためのトランジスタである。例えば、トランジスタ２２０が有するソースは、取り出し配線２１１を介して第２導電型層２０１と電気的に接続されている。また、トランジスタ２２０が有するドレインは、電荷を読み出すための図示しない読み出し回路と電気的に接続されている。

トランジスタ２２０は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ等である。

また、画素回路１２０は、さらに、不純物層２２２と、不純物層２２２より不純物濃度が高い側壁部２２１と、を含む。

不純物層２２２は、半導体層２４０が分離溝部２５０によって分離された画素回路１２０が形成される半導体層である。

側壁部２２１は、画素回路１２０に含まれる半導体層２４０において、第１分離溝１５０によって形成された側壁部である。側壁部２２１は、不純物層２２２よりも不純物の不純物濃度が高くなっている。

また、半導体層２４０には、平面視で画素アレイ２８０を囲むように複数のパッド電極が形成されている。複数のパッド電極は、第１パッド電極１８１と、第２パッド電極１８２と、を含む。

第１パッド電極１８１及び第２パッド電極１８２は、図示しない外部電源が接続される端子である。第１パッド電極１８１及び第２パッド電極１８２は、ＡＰＤ１１０及び画素回路１２０と電気的に接続されており、図示しない外部電源から供給された電圧をＡＰＤ１１０及び画素回路１２０に供給する。具体的には、第１パッド電極１８１は、ＡＰＤ１１０と電気的に接続されており、図示しない外部電源から供給された電圧をＡＰＤ１１０に供給する。また、第２パッド電極１８２は、画素回路１２０と電気的に接続されており、図示しない外部電源から供給された電圧を画素回路１２０に供給する。

例えば、ＡＰＤ１１０と画素回路１２０とには、異なる電圧が供給される。例えば、ＡＰＤ１１０には、−３０Ｖが供給され、画素回路１２０には、０Ｖが供給される。

ＡＰＤ１１０と第１パッド電極１８１とは、第１電極１３０によって電気的に接続され、画素回路１２０と第２パッド電極１８２とは、第２電極１４０によって電気的に接続されている。

第１電極１３０は、半導体層２４０における表面２４１とは反対側の面である裏面２４２に配置され、ＡＰＤ１１０に第１電圧を印加するための配線である。第１電極１３０は、例えば、金属材料で形成されている。第１電極１３０に採用される材料は、例えば、Ｗ、Ａｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｏ、Ｍｎ、又は、これらの窒素化合物等である。

第２電極１４０は、裏面２４２に配置され、第１電極１３０によってＡＰＤ１１０に印加される第１電圧とは異なる第２電圧を印加するための配線である。第２電極１４０は、例えば、金属材料で形成されている。第２電極１４０に採用される材料は、例えば、Ｗ、Ａｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｏ、Ｍｎ、又は、これらの窒素化合物等である。

第１電極１３０及び第２電極１４０に採用される材料は、それぞれ同じでもよいし、異なっていてもよい。

本実施の形態では、第１パッド電極１８１及び第２パッド電極１８２は、それぞれ３つである。

なお、第１パッド電極１８１及び第２パッド電極１８２の数及び配置は、限定されない。例えば、第１パッド電極１８１及び第２パッド電極１８２は、ＡＰＤ１１０及び画素回路１２０に電位を安定して供給するために、平面視で空間的に分散させて可能な限り多数配置されるとよい。半導体層２４０に形成された複数のパッド電極の中から、第１電極１３０によってＡＰＤ１１０と電気的に接続される第１パッド電極１８１と第２電極１４０によって画素回路１２０と電気的に接続される第２パッド電極１８２とは任意に選択されてよい。

また、半導体層２４０に形成されている複数のパッド電極は、第３パッド電極１８３を含む。

第３電極パッド１８３は、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）等を介して表面２４１側に電位及び／又は信号を印加（言い換えると、伝播）させるための電極である。

なお、半導体層２４０には、特に利用されないパッド電極が形成されていてもよい。画素アレイ２８０におけるＡＰＤ１１０及び画素回路１２０の配列等に合わせて、第１パッド電極１８１及び第２パッド電極１８２が任意に選択されればよい。

第１パッド電極１８１、第２パッド電極１８２、及び、第３パッド電極１８３に採用される材料は、例えば、金属材料である。具体的に例えば、第１パッド電極１８１、第２パッド電極１８２、及び、第３パッド電極１８３に採用される材料は、Ｗ、Ａｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｏ、Ｍｎ、又は、これらの窒素化合物等である。

また、ＡＰＤ１１０と画素回路１２０とは、配線層２１０が有する取り出し配線２１１によって電気的に接続されている。

配線層２１０は、ＡＰＤ１１０と画素回路１２０とを電気的に接続するための取り出し配線２１１を有する層である。配線層２１０は、取り出し配線２１１と、絶縁膜２１２と、を有する。

取り出し配線２１１は、ＡＰＤ１１０で生成された電荷を取り出して画素回路１２０へ送るための金属配線である。取り出し配線２１１に採用される材料は、例えば、Ｗ、Ａｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｏ、Ｍｎ、又は、これらの窒素化合物等である。

絶縁膜２１２は、取り出し配線２１１を特定の箇所（例えば、ＡＰＤ１１０及び画素回路１２０）以外と電気的に絶縁させるための層である。絶縁膜２１２は、例えば、ＳｉＯ_２からなる層である。

保護層２３０は、ＡＰＤ１１０及び画素回路１２０を封止して保護するための保護層である。保護層２３０は、半導体層２４０の裏面２４２に配置されている。保護層２３０に採用される材料は、絶縁性及び透光性を有していればよく、特に限定されない。保護層２３０は、例えば、ＳｉＯ_２である。

また、本実施の形態では、保護層２３０は、ＡＰＤ１１０と画素回路１２０との間に位置する分離溝部２５０にも位置している。

図１に示すように、ＡＰＤ１１０及び画素回路１２０の周囲には、分離溝部２５０が形成されている。

分離溝部２５０は、隣り合うＡＰＤ１１０の間、並びに、隣り合うＡＰＤ１１０及び画素回路１２０の間で、半導体層２４０に形成されている溝である。分離溝部２５０は、隣り合うＡＰＤ１１０、並びに、隣り合うＡＰＤ１１０及び画素回路１２０を分離する。

具体的には、分離溝部２５０は、第１分離溝１５０と第２分離溝１６０とを含む。

第１分離溝１５０は、隣り合うＡＰＤ１１０と画素回路１２０とを分離する溝である。例えば、図２に示すように、第１分離溝１５１は、ＡＰＤ１１１と、画素回路１２１とを分離する。このように、半導体層２４０には、平面視で隣り合うＡＰＤ１１０と画素回路１２０とを分離する第１分離溝１５０が形成されている。

第１分離溝１５０によって、ＡＰＤ１１０と画素回路１２０とは、直接接触せずに配線層２１０上に配置されている。ＡＰＤ１１０と画素回路１２０とは、第１分離溝１５０によって分離されているために、第１電極１３０及び第２電極１４０によって、異なる電圧が印加（つまり、供給）され得る。

また、第１分離溝１５０の幅は、特に限定されない。第１分離溝１５０の幅は、例えば、０．１μｍ〜１μｍである。

第２分離溝１６０は、隣り合うＡＰＤ１１０を分離する溝である。例えば、図２に示すように、第２分離溝１６１は、ＡＰＤ１１１とＡＰＤ１１３とを分離する。このように、半導体層２４０は、第１ＡＰＤ（例えば、ＡＰＤ１１１）と隣り合う第２ＡＰＤ（例えば、ＡＰＤ１１３）を有し、半導体層２４０には、第１ＡＰＤ（例えば、ＡＰＤ１１１）と第２ＡＰＤ（例えば、ＡＰＤ１１３）とを分離する第２分離溝１６０（例えば、第２分離溝１６１）が形成されている。

また、図４に示すように、光検出器１００は、さらに、第２分離溝１６０に位置する保護層２３０上に、反射部材１７０を備えてもよい。

反射部材１７０は、光検出器１００に入射される光を反射する光反射性を有する部材である。反射部材１７０には、例えば、第１電極１３０及び第２電極１４０と同じ材料で形成される。

また、反射部材１７０は、第２電極１４０とは電気的に接続されておらず、且つ、平面視で隣り合うＡＰＤ１１０の間に配置されている。言い換えると、反射部材１７０は、第２電極１４０とは電気的に接続されておらず、且つ、平面視で第１ＡＰＤ（例えば、ＡＰＤ１１１）と第２ＡＰＤ（例えば、ＡＰＤ１１３）との間に配置されている。

また、光検出器１００は、さらに、支持基板１９０を備える。

支持基板１９０は、画素アレイ２８０を支持し、半導体層２４０を補強するための基板である。支持基板１９０には、例えば、シリコン基板、又は、ガラス基板等が用いられる。

なお、本実施の形態では、半導体層２４０に第１パッド電極１８１及び第２パッド電極１８２が形成されているが、これに限定されない。例えば、第１パッド電極１８１及び第２パッド電極１８２は、支持基板１９０に形成されていてもよい。また、支持基板１９０には、トランジスタ等のアクティブな素子が配置されてもよい。

［製造方法］
続いて、図５Ａ〜図５Ｑを参照しながら、実施の形態１に係る光検出器１００の製造方法について説明する。

図５Ａ〜図５Ｑは、実施の形態１に係る光検出器１００の製造方法を説明するための断面図である。

図５Ａに示すように、まず、成長基板３２０上に半導体層２４０を形成する。成長基板３２０は、例えば、Ｐ＋のＳｉ基板であり、Ｓｉ基板上でエピタキシャル成長させたＰ−のＳｉからなる半導体層２４０を形成する。なお、Ｐ＋とは、Ｐ−よりもＰ型の不純物が多いことを示す。また、例えば、Ｓｉ基板上で傾斜エピタキシャル成長させることで、半導体層２４０に不純物の濃度むらを形成する。本実施の形態では、例えば、半導体層２４０は、裏面２４２から表面２４１に向かうにつれて、不純物濃度が薄くなっている。

次に、半導体層２４０にボロンを注入することで、第１導電型層２００を形成する。

図５Ｂに示すように、次に、半導体層２４０にリン及びヒ素を注入することで、第１導電型層２００上に第２導電型層２０１を形成する。

図５Ｃに示すように、次に、第１導電型層２００及び第２導電型層２０１と隣り合う位置で、半導体層２４０の表面２４１にウェル３４０を形成する。

図５Ｄに示すように、次に、ウェル３４０上にゲート電極３３０を形成する。これにより、トランジスタ２２０は、形成される。ゲート電極３３０に採用される材料は、例えば、ポリシリコン、アルミニウム、Ｔｉ等である。

図５Ｅに示すように、次に、半導体層２４０の表面２４１に、絶縁膜２１２ａを形成する。絶縁膜２１２ａの形成には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法と、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とが用いられる。

図５Ｆに示すように、次に、ウェル３４０と接続されるコンタクト２１３を形成する。コンタクト２１３に採用される材料は、例えば、Ｗ、Ａｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｏ、Ｍｎ、又は、これらの窒素化合物等であるコンタクト２１３の形成には、例えば、リソグラフィと、ドライエッチングと、金属ＣＶＤ法と、ＣＭＰ法とが用いられる。

図５Ｇに示すように、次に、ウェル３４０と接続されたコンタクト２１３と、第２導電型層２０１に接続されたコンタクト２１３とを接続する取り出し配線２１１を形成し、さらに、図５Ｆに示す絶縁膜２１２ａを厚くした絶縁膜２１２を形成することで、半導体層２４０の表面２４１に配線層２１０を形成する。

なお、図５Ｅ〜図５Ｇに示す配線層２１０の形成には、例えば、一般的なダマシン法及びデュアルダマシン法が採用される。ダマシン法及びデュアルダマシン法は、例えば、薄く絶縁膜２１２ａを形成するＣＶＤ法と、薄く形成した絶縁膜２１２ａに溝を形成するリソグラフィ及びドライエッチングと、コンタクト２１３（電極）を形成するＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＣＶＤ法と、取り出し配線２１１を形成するＣｕめっき法と、さらに絶縁膜２１２ａを厚くすることで絶縁膜２１２を形成するＣＭＰ法とを含む成膜方法である。

なお、図５Ｅ〜図５Ｇに示す配線層２１０の形成には、ダマシン法が用いられなくてもよい。例えば、配線層２１０は、Ａｌ等のＰＶＤ法で成膜してエッチングした後、絶縁膜２１２をＣＶＤ法で成膜することで形成されてもよい。

図５Ｈに示すように、次に、配線層２１０の上面に支持基板１９０を貼り付ける。例えば、図５Ｈでは、ＣＭＰ法を行った後で、配線層２１０と支持基板１９０とを貼り付ける。

図５Ｉに示すように、次に、図５Ｈに示す構造物３５０全体を図５Ｈに示す状態から天地を反対にする、つまり、フリップする。なお、構造物３５０をフリップさせる処理は、支持基板１９０を配線層２１０に貼り合わせる際に同時並行で行なわれてもよい。

図５Ｊに示すように、次に、成長基板３２０を取り除く。例えば、バックグラインドと、ウェットエッチングと、ＣＭＰ法とを行うことで、図５Ｉに示す構造物３５１全体から成長基板３２０を削って取り除く。なお、成長基板３２０は、半導体層２４０についたまま一部が残っていてもよい。

図５Ｋに示すように、次に、半導体層２４０に第１分離溝１５０を形成する。これにより、ＡＰＤ１１０と画素回路１２０とが分離されて形成される。第１分離溝１５０の形成は、例えば、リソグラフィと、ドライエッチングとにより行われる。なお、図示しないが、同様に、第２分離溝１６０（例えば、図４参照）もあわせて形成する。

図５Ａ〜図５Ｋに示すように、第１導電型層２００と第２導電型層２０１とを含むＡＰＤ１１０を形成し、さらに、半導体層２４０におけるＡＰＤ１１０とは異なる領域に、トランジスタ２２０等を形成することで画素回路１２０を形成する。

図５Ｌに示すように、次に、側壁部３１０にボロンを注入する。これにより、第１分離溝１５０によって形成されている半導体層２４０の側壁部３１０は、半導体層２４０の内部よりも不純物の不純物濃度が高くなる。

図５Ｍに示すように、次に、保護層２３０ａを形成する。保護層２３０ａは、例えば、ＣＶＤ法により形成される。ここでは、第１分離溝１５０によって、保護層２３０ａの厚みが位置によって異なるために、保護層２３０ａの表面２３０ｂは、例えば、半導体層２４０の裏面２４２からの厚みが均一にならない。

そこで、図５Ｎに示すように、次に、図５Ｍに示す保護層２３０ａの厚みを均一化することで、保護層２３０を形成する。図５Ｍに示す保護層２３０ａの厚みを均一化するためには、例えば、ＣＭＰ法が採用される。

図５Ｏに示すように、次に、保護層２３０の上面から半導体層２４０に到達する溝であるコンタクト溝３００を形成する。

図５Ｐに示すように、次に、保護層２３０上に金属膜２９０を形成する。金属膜２９０の形成には、例えば、ＰＶＤ法又はＣＶＤ法が採用される。

図５Ｑに示すように、次に、リソグラフィとドライエッチングとによって図５Ｐに示す金属膜２９０をパターニングすることにより、第１電極１３０と第２電極１４０とを形成する。これにより、光検出器１００は、製造される。また、このとき、例えば図４に示す反射部材１７０をあわせて形成してもよい。

［効果等］
以上説明したように、実施の形態１に係る光検出器１００は、ＡＰＤ１１０、及び、ＡＰＤ１１０で発生した電荷を読み出すためのトランジスタ２２０を含む画素回路１２０を表面２４１に有する半導体層２４０と、半導体層２４０における表面２４１とは反対側の面である裏面２４２に配置され、ＡＰＤ１１０に第１電圧を印加するための第１電極１３０と、裏面２４２に配置され、第１電圧とは異なる第２電圧を印加するための第２電極１４０と、を備える。半導体層２４０には、平面視で隣り合うＡＰＤ１１０と画素回路１２０とを分離する第１分離溝１５０が形成されている。

このような構成によれば、第１分離溝１５０によって、ＡＰＤ１１０と画素回路１２０が分断されているために、第１電極１３０及び第２電極１４０によってＡＰＤ１１０と画素回路１２０とに異なる電圧を印加できる。そのため、例えば、ＡＰＤ１１０の光検出感度を高めるために高電圧を印加しても、画素回路１２０には過剰に高電圧が印加されない。これにより、光検出器１００によれば、ＡＰＤ１１０の光検出感度を高め、且つ、画素回路１２０に過剰な高電圧が印加されることを抑制できる。

また、第１分離溝１５０とＡＰＤ１１０との界面で光が反射されるため、ＡＰＤ１１０における光電変換が行われる第１導電型層２００及び第２導電型層２０１に効果的に光を導くことができる。そのため、ＡＰＤ１１０における光の検出量は、向上される。

また、このような構成によれば、例えば、光検出器１００が複数の画素回路１２０を有する場合において、ＡＰＤ１１０に印加させるような高電圧が画素回路１２０に印加されないため、隣り合う画素回路１２０を近づけても、ブレークダウンしにくくなる。そのため、このような構成によれば、画素回路１２０同士を近づけて配置できるため、光検出器１００は、小型化される。

また、例えば、半導体層２４０は、不純物を含み、第１分離溝１５０によって形成されている半導体層２４０の側壁部３１０は、半導体層２４０の内部よりも不純物濃度が高い。

第１分離溝１５０を形成すると、半導体層２４０には電子欠陥が多く発生する。この電子欠陥により、ＡＰＤ１１０での光の検出においてノイズが発生される。そのため、ＡＰＤ１１０における光の検出感度が低下される。そこで、電子欠陥が多く発生する半導体層２４０の側壁部３１０に不純物を注入する。このような構成によれば、電子欠陥の量を低減させて、ＡＰＤ１１０での光の検出においてノイズが発生することを抑制できる。

また、例えば、半導体層２４０は、さらに、ＡＰＤ１１０を複数有し、半導体層２４０には、さらに、平面視で隣り合うＡＰＤ１１０を分離する第２分離溝１６０が形成されている。

このような構成によれば、例えば、光検出器１００が図示しないカラーフィルタを有し、光検出器１００がそれぞれのＡＰＤ１１０で異なる波長の光を検出する場合、それぞれのＡＰＤ１１０で検出される光の混色を抑制できる。

また、例えば、光検出器１００は、さらに、第２電極１４０とは電気的に接続されておらず、且つ、平面視で隣り合うＡＰＤ１１０の間に配置された反射部材１７０を備える。

このような構成によれば、例えば、光検出器１００が図示しないカラーフィルタを有し、光検出器１００がそれぞれのＡＰＤ１１０で異なる波長の光を検出する場合、それぞれのＡＰＤ１１０で検出される光の混色をさらに抑制できる。

また、例えば、第１電極１３０及び第２電極１４０は、金属材料によって形成されている。

このような構成によれば、第１電極１３０及び第２電極１４０に透明電極等の金属酸化物が採用される場合と比較して、電気抵抗を低くできる。

また、実施の形態１に係る光検出器１００の製造方法は、半導体層２４０に、ＡＰＤ１１０と、ＡＰＤ１１０から電荷を読み出すためのトランジスタ２２０を半導体層２４０の表面２４１に含む画素回路１２０とを形成する画素形成ステップと、ＡＰＤ１１０と画素回路１２０と電気的に分離する分離溝（例えば、第１分離溝１５０）を、平面視で隣り合うＡＰＤ１１０と画素回路１２０との間に位置する半導体層２４０に形成する分離溝形成ステップと、半導体層２４０の裏面２４２であって、ＡＰＤ１１０に、ＡＰＤ１１０に電圧を印加するための第１電極１３０を形成する第１電極形成ステップと、半導体層２４０の裏面２４２であって、画素回路１２０に、画素回路１２０に電圧を印加するための第２電極１４０を形成する第２電極形成ステップと、を含む。

このような製造方法によれば、第１分離溝１５０によって、ＡＰＤ１１０と画素回路１２０が分断された光検出器１００を製造できる。そのため、このような製造方法によれば、ＡＰＤ１１０の光検出感度を高め、且つ、画素回路１２０に過剰な高電圧が印加されることを抑制できる光検出器１００を製造できる。

（変形例１）
続いて、変形例１に係る光検出器について説明する。なお、変形例１に係る光検出器の説明においては、実施の形態１に係る光検出器との差異点を中心に説明し、実質的に同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。

図６は、変形例１に係る光検出器１０１の断面図である。

なお、図６に示す断面は、図３に示す断面と同様の断面を示している。

図６に示すように、光検出器１０１は、光検出器１００の構成に、さらに、金属材料３６０を備える。

金属材料３６０は、光検出器１０１に入射される光に対して光反射性を有する金属製の材料である。金属材料３６０は、半導体層２４０とは接触せずに、第１分離溝１５０に配置されている。

このような構成によれば、例えば、ＡＰＤ１１０を通過して画素回路１２０に光を、金属材料３６０によって反射させてＡＰＤ１１０に再度入射させることができる。そのため、ＡＰＤ１１０での光検出感度は、さらに向上される。

金属材料３６０は、例えば、Ｃｕ、Ｔａ、Ｔｉ等の金属材料が採用される。

また、本実施の形態では、金属材料３６０は、第１金属体３６１と、第２金属体３６２とを含む。

第１金属体３６１は、Ｃｕ、Ｔｉ等の金属材料を含む構造体である。また、第２金属体３６２は、第１金属体３６１の周囲に配置される金属材料からなる構造体である。第２金属体３６２は、例えば、Ｔａ等の金属材料を含む。

このように、金属材料３６０は、複数の金属部材を含む構造体からなっていてもよい。

金属材料３６０は、例えば、保護層２３０が形成された後で、ＴＳＶと同様の技術で形成される。

（変形例２）
続いて、変形例２に係る光検出器について説明する。なお、変形例２に係る光検出器の説明においては、実施の形態１に係る光検出器との差異点を中心に説明し、実質的に同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。

図７は、変形例２に係る光検出器１０２の平面図である。

変形例２に係る光検出器１０２は、実施の形態１に係る光検出器１００と、第１電極１３７及び第２電極１４７が異なる。具体的には、第１電極１３７及び第２電極１４７は、第１電極１３０及び第２電極１４０よりも、半導体層２４０における画素アレイ２８０が実装される面を、広い範囲で覆う。例えば、第１電極１３７及び第２電極１４７は、第１電極１３０及び第２電極１４０よりも、平面視で少なくとも一部の配線の幅が広い。こうすることで、第１電極１３７及び第２電極１４７は、第１電極１３０及び第２電極１４０と同じ材料が用いられた場合、第１電極１３０及び第２電極１４０よりも、電気抵抗が低い。

また、例えば、第２電極１４７は、平面視で画素アレイ２８０を囲むように半導体層２４０に配置されている。また、例えば、第２電極１４７は、平面視で画素回路１２０を覆うように配置されている。このような構成によれば、第２電極１４７によって、画素回路１２０に光が入射されることが抑制される。そのため、画素回路１２０でノイズが発生することが抑制される。

（変形例３）
続いて、変形例３について説明する。変形例３は、実施の形態１と光検出器１００の製造方法が異なる。

図８Ａ〜図８Ｃは、変形例３に係る光検出器の製造方法を説明するための断面図である。

変形例３に係る光検出器の製造方法では、まず、光検出器１００と同様に、図５Ａ〜図５Ｃに示す製造方法によって、半導体層２４０に第１導電型層２００、第２導電型層、及び、ウェル３４０を形成する。

図８Ａに示すように、次に、半導体層２４０の表面２４１における、第１導電型層２００及び第２導電型層とウェル３４０との間に第１溝２６０を形成する。

第１溝２６０は、例えば、図１に示すＡＰＤ１１０と画素回路１２０との間、及び、隣り合うＡＰＤ１１０の間に形成される溝である。第１溝２６０は、ＡＰＤ１１０及び画素回路１２０それぞれが形成される領域、並びに、隣り合うＡＰＤ１１０が形成される領域を、完全には分離しない、つまり、半導体層２４０を分断しない溝である。第１溝２６０の形成は、例えば、リソグラフィと、ドライエッチングと、ＣＶＤ法による成膜と、ＣＭＰ法等の平坦化と、により行われる。

また、第１溝２６０には、絶縁膜２３１が埋め込まれる。

絶縁膜２３１は、例えば、図５Ｎに示す保護層２３０の一部となる絶縁膜である。絶縁膜２３１に採用される材料は、絶縁性及び透光性を有していればよく、特に限定されない。絶縁膜２３１は、例えば、ＳｉＯ_２である。

図８Ｂに示すように、次に、半導体層２４０の表面２４１に、配線層２１０を形成する。

次に、図５Ｈ〜図５Ｊに示す光検出器１００の製造方法と同様に、支持基板１９０を配線層２１０側に配置して上下を反転させ、成長基板３２０を取り除く。

図８Ｃに示すように、次に、第１溝２６０と接続するように、半導体層２４０の裏面２４２から第２溝２７０を形成することで、第１分離溝１５５を形成する。なお、図示しないが、このとき、第１溝２６０と接続するように、半導体層２４０の裏面２４２から第２溝２７０を形成することで、第２分離溝も同様に形成する。第２溝２７０の形成は、例えば、リソグラフィと、ドライエッチングとにより行われる。

なお、第１溝２６０及び第２溝２７０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）でもよい。

以上説明したように、変形例３に係る光検出器の製造方法は、光検出器１００の製造方法において、さらに、ＡＰＤ１１０と画素回路１２０とを電気的に接続する取り出し配線２１１を含む配線層２１０を半導体層２４０の表面２４１に形成する配線形成ステップを含む。また、分離溝形成ステップは、配線形成ステップの前に、半導体層２４０に、半導体層２４０の表面２４１から第１溝２６０を形成する第１溝形成ステップと、配線形成ステップの後に、半導体層２４０に、半導体層の裏面２４２から第２溝２７０を形成することで、第１溝２６０及び第２溝２７０によってＡＰＤ１１０と画素回路１２０とを分離する分離溝（第１分離溝１５５）を形成する第２溝形成ステップと、を含む。

このような製造方法によれば、半導体層２４０を分断しない浅い第１溝２６０を表面２４１から形成し、さらに、裏面２４２から第１溝２６０と接続する第２溝２７０を形成する。そのため、第１分離溝１５５を形成する処理が、例えば、図５Ｋに示すように、一度に深い第１溝２６０を形成してＡＰＤ１１０と画素回路１２０とを分離する処理よりも浅い溝を形成する処理になるため、簡便になる。

（実施の形態２）
続いて、図９及び図１０を参照しながら、実施の形態２に係る光検出器の構造を説明する。

なお、実施の形態２に係る光検出器の説明においては、実施の形態１に係る光検出器と実質的に同一の構成要素においては、同一の符号を付し、説明を一部省略又は簡略化する場合がある。

図９は、実施の形態２に係る光検出器１０３を示す平面図である。図１０は、実施の形態２に係る光検出器１０３を示す断面図である。なお、図９では、断面を示すものではないが、説明のためにハッチングを付して示している。また、図１０は、図３に示す光検出器１００の断面に対応する位置における光検出器１０３の断面である。

光検出器１０３は、光検出器１００と、第１電極１３８及び第２電極１４８が異なる。具体的には、第１電極１３８及び第２電極１４８は、第１電極１３０及び第２電極１４０と、採用されている材料及び配置レイアウトが異なる。

第１電極１３８及び第２電極１４８は、透明電極である。第１電極１３８及び第２電極１４８は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によって形成されている。

このような構成によれば、第１電極１３８及び第２電極１４８によって光が反射されてＡＰＤ１１０に入射されないことが抑制される。また、このような構成によれば、例えば、第１電極１３８を平面視でＡＰＤ１１０を覆うように形成することで、光検出器１０３のサイズを大きくすることなく、且つ、ＡＰＤ１１０に入射される光量を低下させることなく、第１電極１３８を第１電極１３０よりも平面視での幅を広くできる。

また、平面視で、ＡＰＤ１１０及び画素回路１２０の間、隣り合うＡＰＤ１１０の間、並びに、隣り合う画素回路１２０の間には、反射部材１７３が配置されている。本実施の形態では、図１０に示すように、第１電極１３７及び第２電極１４７は、保護層２３０の内部に形成されており、反射部材１７３は、保護層２３０の上面に形成されている。これにより、第１電極１３７及び第２電極１４７と、反射部材１７３とは、電気的に接続されないようになっている。

（その他の実施の形態）
以上、実施の形態に係る光検出器等について、実施の形態１及び実施の形態２に基づいて説明したが、本開示は、各実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、又は、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つ又は複数の態様の範囲内に含まれてもよい。

例えば、光検出器は、特定の波長を透過させるカラーフィルタ、光を集光するためのレンズ等の光学部材等をさらに備えていてもよい。

また、例えば、光検出器が備える半導体層に含まれるＡＰＤ及び画素回路の数は、特に限定されない。

また、例えば、第１電極にＩＴＯ等の透明電極材料が採用され、第２電極にＣｕ等の不透明な金属材料が採用されてもよい。さらに、図７に示すように、第２電極は、画素回路を覆っていてもよい。これにより、ＡＰＤへ入射される光量を高め、且つ、画素回路に入射される光量を低減できる。

また、第１電極の方が、第２電極より、電気抵抗が低くてもよい。これによれば、ＡＰＤで光電変換される際に、画素回路から印加される電圧の揺らぎを抑制できる。

また、第１電極におけるＡＰＤと画素回路との間を通過する配線部は、画素回路よりもＡＰＤ側に寄せて形成されていてもよい。これによれば、ＡＰＤで光電変換される際に、画素回路から印加される電圧の揺らぎを抑制できる。

本開示に係る光検出器は、微弱な光を検出できる光検出感度の高いＡＰＤを備えるＣＭＯＳイメージセンサ等に適用できる。

１００、１０１、１０２、１０３ 光検出器
１１０、１１１、１１２、１１３、１１４ ＡＰＤ
１２０、１２１、１２２、１２３、１２４ 画素回路
１３０、１３１、１３２、１３７、１３８ 第１電極
１４０、１４１、１４２、１４７、１４８ 第２電極
１５０、１５１、１５２、１５３、１５４、１５５ 第１分離溝
１６０、１６１、１６２ 第２分離溝
１７０、１７１、１７２、１７３ 反射部材
１８１ 第１パッド電極
１８２ 第２パッド電極
１８３ 第３パッド電極
１９０ 支持基板
２００ 第１導電型層
２０１ 第２導電型層
２０２、２２１、３１０ 側壁部
２０３、２２２ 不純物層
２１０ 配線層
２１１ 取り出し配線
２１２、２１２ａ、２３１ 絶縁膜
２１３ コンタクト
２２０ トランジスタ
２３０、２３０ａ 保護層
２３０ｂ、２４１ 表面
２４０ 半導体層
２４２ 裏面
２５０ 分離溝部
２６０ 第１溝
２７０ 第２溝
２８０ 画素アレイ
２９０ 金属膜
３００ コンタクト溝
３２０ 成長基板
３３０ ゲート電極
３４０ ウェル
３５０、３５１ 構造物
３６０ 金属材料
３６１ 第１金属体
３６２ 第２金属体

Claims (9)

1. ＡＰＤ（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ）、及び、前記ＡＰＤで発生した電荷を読み出すためのトランジスタを含む画素回路を表面に有する半導体層と、
   前記半導体層における前記表面とは反対側の面である裏面に配置され、前記ＡＰＤに第１電圧を印加するための第１電極と、
   前記裏面に配置され、前記第１電圧とは異なる第２電圧を印加するための第２電極と、を備え、
   前記半導体層には、平面視で隣り合う前記ＡＰＤと前記画素回路とを分離する第１分離溝が形成されている
   光検出器。
2. 前記半導体層は、不純物を含み、
   前記第１分離溝によって形成されている前記半導体層の側壁部は、前記半導体層の内部よりも前記不純物の不純物濃度が高い
   請求項１に記載の光検出器。
3. さらに、前記半導体層とは接触せずに前記第１分離溝に配置された金属材料を備える
   請求項１又は２に記載の光検出器。
4. 前記半導体層は、さらに、前記ＡＰＤを複数有し、
   前記半導体層には、さらに、平面視で隣り合う前記ＡＰＤを分離する第２分離溝が形成されている
   請求項１に記載の光検出器。
5. さらに、前記第２電極とは電気的に接続されておらず、且つ、平面視で隣り合う前記ＡＰＤの間に配置された反射部材を備える
   請求項４に記載の光検出器。
6. 前記第１電極及び前記第２電極は、金属材料によって形成されている
   請求項１〜５のいずれか１項に記載の光検出器。
7. 前記第１電極及び前記第２電極は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によって形成されている
   請求項１〜５のいずれか１項に記載の光検出器。
8. 半導体層に、ＡＰＤ（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ）と、前記ＡＰＤから電荷を読み出すためのトランジスタを前記半導体層の表面に含む画素回路とを形成する画素形成ステップと、
   前記ＡＰＤと前記画素回路と電気的に分離する分離溝を、平面視で隣り合う前記ＡＰＤと前記画素回路との間に位置する前記半導体層に形成する分離溝形成ステップと、
   前記半導体層の裏面であって、前記ＡＰＤに、前記ＡＰＤに電圧を印加するための第１電極を形成する第１電極形成ステップと、
   前記半導体層の裏面であって、前記画素回路に、前記画素回路に電圧を印加するための第２電極を形成する第２電極形成ステップと、を含む
   光検出器の製造方法。
9. さらに、前記ＡＰＤと前記画素回路とを電気的に接続する取り出し配線を含む配線層を前記半導体層の表面に形成する配線形成ステップを含み、
   前記分離溝形成ステップは、
   前記配線形成ステップの前に、前記半導体層に、前記半導体層の表面から第１溝を形成する第１溝形成ステップと、
   前記配線形成ステップの後に、前記半導体層に、前記半導体層の裏面から第２溝を形成することで、前記第１溝及び前記第２溝によって前記ＡＰＤと前記画素回路とを分離する前記分離溝を形成する第２溝形成ステップと、を含む
   請求項８に記載の光検出器の製造方法。

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