JP2020161587A - Semiconductor device, power device, and control electronic device - Google Patents
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Abstract
Description
本発明は、半導体装置、パワーデバイスおよび制御用電子装置に係り、特にゲートリーク電流が少なく、ノーマリーオフ動作用途に好適な半導体装置、パワーデバイスおよび制御用電子装置に関する。 The present invention relates to semiconductor devices, power devices and control electronic devices, and particularly relates to semiconductor devices, power devices and control electronic devices having a small gate leak current and suitable for normally-off operation applications.
半導体装置は、民生用途にも産業用途にも広く使われ、現代社会を支える主要デバイスの１つになっており、その影響の大きさから、半導体装置の低消費電力化、スイッチング特性の向上が強く望まれている。すなわち、半導体装置の低消費電力化が進むと社会全体として低消費電力化がなされ、その分より多くの利益を生活、産業に与えることが可能になって、社会全体が豊かなものになる。また、スイッチング特性等半導体装置の電気特性が向上すると、人々は、例えば５Ｇ（第５世代移動通信システム）のような、より高度で便利な社会を享受することが可能になる。 Semiconductor devices are widely used in both consumer and industrial applications, and have become one of the main devices that support modern society. Due to their large impact, the power consumption of semiconductor devices has been reduced and the switching characteristics have been improved. It is strongly desired. In other words, if the power consumption of semiconductor devices is reduced, the power consumption of the society as a whole will be reduced, and it will be possible to give more profits to people's lives and industries, and the society as a whole will be enriched. Further, when the electrical characteristics of semiconductor devices such as switching characteristics are improved, people can enjoy a more advanced and convenient society such as 5G (fifth generation mobile communication system).
金属ショットキー電界効果トランジスタ（ＭＥＳＦＥＴ）は、高いキャリア移動度（モビリィティ）を得やすい構造のトランジスタである。そのため、ＭＥＳＦＥＴは、急峻なオン／オフ特性などの高いスイッチング特性を得るのに好適な半導体装置で、高機能用途に広く用いられている。
そして、ＭＥＳＦＥＴの性能をより高めるために、ＭＥＳＦＥＴの半導体層をシリコン系やＧａＡｓ系から、例えば特許文献１に開示があるように、窒化ガリウム、酸化ガリウムなどのバンドギャップの広い材料系とした研究が鋭意進められている。
The metal Schottky field effect transistor (MESFET) is a transistor having a structure that makes it easy to obtain high carrier mobility (mobility). Therefore, the MESFET is a semiconductor device suitable for obtaining high switching characteristics such as steep on / off characteristics, and is widely used for high-performance applications.
Then, in order to further improve the performance of the MESFET, research has been made on the semiconductor layer of the MESFET from a silicon-based or GaAs-based material, for example, a material system having a wide bandgap such as gallium nitride or gallium oxide as disclosed in Patent Document 1. Is being enthusiastically promoted.
キャリア移動度等の材料基礎特性が際立っている半導体としては、ダイヤモンドが知られている。
半導体ダイヤモンドは、広いバンドギャップエネルギー（５．４７ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ／ｃｍ）、高いキャリア飽和速度（電子および正孔についてそれぞれ１．５〜２．７×１０７ｃｍ／ｓおよび０．８５〜１．２×１０７ｃｍ／ｓ）、高い熱伝導率（２２Ｗ／ｃｍ・Ｋ）および高いキャリア移動度（電子および正孔についてそれぞれ４５００ｃｍ２／Ｖ・ｓおよび３８００ｃｍ２／Ｖ・ｓ）といったいくつかの際立った物理的特性を有している。ここで、上記の特性値は室温での値である。
このため、半導体としてダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高い熱限界を示すとして期待されている。
Diamond is known as a semiconductor in which basic material properties such as carrier mobility are outstanding.
Semiconductor diamonds have wide bandgap energy (5.47 eV), low relative permittivity (5.7), high dielectric breakdown electric field strength (10 MV / cm), and high carrier saturation rate (1.5 to 1.5 for electrons and holes, respectively). 2.7 × 10 7 cm / s and 0.85 to 1.2 × 10 7 cm / s), high thermal conductivity (22 W / cm · K) and high carrier mobility (4500 cm for electrons and holes, respectively 2) It has some distinctive physical properties such as / V · s and 3800 cm 2 / V · s). Here, the above characteristic values are values at room temperature.
Therefore, electronic devices using diamond as a semiconductor are expected to exhibit high power operation, high-speed / high-frequency operation, and high thermal limit.
ダイヤモンド半導体は、現在のパワーデバイス用材料の主流として用いられているシリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）に比べてキャリアの移動度が高い。この高移動度のため、ダイヤモンドを半導体として用いたＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、オン抵抗が低くなって損失が抑えられ、またスイッチング時間が短くなって素子を高速に動作させるポテンシャルをもつ。 Diamond semiconductors have higher carrier mobility than silicon (Si) and silicon carbide (SiC), which are currently used as the mainstream materials for power devices. Due to this high mobility, MISFETs (Metal Insulator Semiconductor Field Effect Transistors) that use diamond as a semiconductor have the potential to reduce on-resistance, reduce loss, and shorten switching time to operate the device at high speed. Have.
省電力、低消費電力に目を向けると、ゲートに電圧を印加しないときに電流をシャットアウトするノーマリーオフ型の半導体装置が好適であり、盛んに開発が進められている。この例としては、半導体層をダイヤモンドとしたノーマリーオフ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）があり、特許文献２に開示されている。 Focusing on power saving and low power consumption, a normally-off type semiconductor device that shuts out the current when no voltage is applied to the gate is suitable, and is being actively developed. An example of this is a normally-off MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which the semiconductor layer is diamond, which is disclosed in Patent Document 2.
上記のように、ＭＥＳＦＥＴは、高いキャリア移動度をもち、窒化ガリウム、酸化ガリウムおよびダイヤモンドなどのワイドバンドギャップ半導体は、電子デバイスの半導体として優れた物性を有し、ノーマリーオフ型の半導体装置は、省電力、低消費電力に適する。 As described above, MESFETs have high carrier mobility, wide bandgap semiconductors such as gallium nitride, gallium oxide and diamond have excellent physical properties as semiconductors for electronic devices, and normally-off type semiconductor devices Suitable for power saving and low power consumption.
しかしながら、それらを組み合わせてより性能を高めた半導体装置を得ることは難しいという問題があった。
例えば、ノーマリーオフ型のＭＥＳＦＥＴは、ゲートに電圧を印加してソースとドレイン間に電流を流した際、ソースとゲート間にもリーク電流が流れて低消費電力化の阻害になる。また、ヘテロ接合による２次電子ガス層を用いた窒化ガリウム半導体層を用いたＭＥＳＦＥＴは、ヘテロ構造の製造ばらつき、およびドーピング制御の難しさにより、所望の性能を得にくい、という問題があった。
However, there is a problem that it is difficult to obtain a semiconductor device having higher performance by combining them.
For example, in a normally-off type MESFET, when a voltage is applied to a gate and a current is passed between the source and the drain, a leak current also flows between the source and the gate, which hinders reduction of power consumption. Further, the MESFET using the gallium nitride semiconductor layer using the secondary electron gas layer by the heterojunction has a problem that it is difficult to obtain the desired performance due to the manufacturing variation of the heterostructure and the difficulty of doping control.
本発明が解決しようとする課題は、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、かつゲートリーク電流が少ない半導体装置、およびそれらの諸特性に加えてノーマリーオフ動作に好適な半導体装置を提供することである。
また、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、ゲートリーク電流が少なく、ノーマリーオフ動作に好適なパワーデバイスおよび制御用電子装置を提供することである。
The problem to be solved by the present invention is a semiconductor device having high carrier mobility, excellent switching characteristics such as steep on / off characteristics, and a small gate leakage current, and in addition to these characteristics, normal off operation. It is to provide a suitable semiconductor device.
Further, it is an object of the present invention to provide a power device and a control electronic device which have high carrier mobility, excellent switching characteristics such as steep on / off characteristics, low gate leakage current, and are suitable for normal off operation.
本発明の構成を下記に示す。
（構成１）
第１の主表面にチャネルが形成されている半導体層、前記第１の主表面に接して前記半導体層とショットキー接合をなすショットキー金属層、およびインピーダンスを有する緩衝膜を介して前記ショットキー金属層と少なくとも一部に対向して配置されるゲート電極を有し、
前記ショットキー金属層が電気的に浮遊している、半導体装置。
（構成２）
前記緩衝膜は絶縁体膜である、構成１記載の半導体装置。
（構成３）
前記緩衝膜は、Ａｌ２Ｏ３，ＳｉＯ２，ＨｆＯ２，ＡｌＮ，ＢＮ，Ｓｉ３Ｎ４，ＳｉＯＮ，Ｔａ２Ｏ５，ＴｉＯ２，ＷＯ３，ＬａＦ３，ＣａＦ２およびＭｇＦ２からなる群より選ばれる１以上からなる、構成１または２記載の半導体装置。
（構成４）
前記半導体層は炭素を含む、構成１から３の何れか１記載の半導体装置。
（構成５）
前記半導体層はダイヤモンドからなる、構成１から４の何れか１記載の半導体装置。
（構成６）
前記ダイヤモンドは水素終端されている、構成５記載の半導体装置。
（構成７）
前記チャネルは二次元ホールガス層を有する、構成１から６の何れか１記載の半導体装置。
（構成８）
前記半導体層は酸化グラフェンからなる、構成１から４の何れか１記載の半導体装置。
（構成９）
前記半導体層はカーボンナノチューブからなる、構成１から４の何れか１記載の半導体装置。
（構成１０）
前記半導体層はＭｏＳ２からなる、構成１から３の何れか１記載の半導体装置。
（構成１１）
前記チャネルの表面は平滑な面である、構成１から１０の何れか１記載の半導体装置。
（構成１２）
前記ショットキー金属層は、Ａｌ、ＴｉまたはＣｏからなる、構成１から１１の何れか１記載の半導体装置。
（構成１３）
前記ゲート電極は金属元素、合金、金属化合物およびドープドポリシリコンからなる群より選ばれる１以上からなる、構成１から１２の何れか１記載の半導体装置。
（構成１４）
ソース電極とドレイン電極を有する、構成１から１３の何れか１記載の半導体装置。
（構成１５）
構成１から１４の何れか１記載の半導体装置を有する、パワーデバイス。
（構成１６）
構成１から１４の何れか１記載の半導体装置を備える、制御用電子装置。
The configuration of the present invention is shown below.
(Structure 1)
The Schottky via a semiconductor layer in which a channel is formed on the first main surface, a Schottky metal layer in contact with the first main surface and a Schottky junction with the semiconductor layer, and a buffer film having an impedance. It has a gate electrode that is disposed so that it faces at least part of the metal layer.
A semiconductor device in which the Schottky metal layer is electrically suspended.
(Structure 2)
The semiconductor device according to configuration 1, wherein the buffer film is an insulator film.
(Structure 3)
The buffer film, Al 2 O 3, SiO 2 , HfO 2, AlN, BN, from Si 3 N 4, SiON, Ta 2 O 5, TiO 2, WO 3, LaF 3, the group consisting of CaF 2 and MgF 2 The semiconductor device according to configuration 1 or 2, which comprises one or more selected.
(Structure 4)
The semiconductor device according to any one of configurations 1 to 3, wherein the semiconductor layer contains carbon.
(Structure 5)
The semiconductor device according to any one of configurations 1 to 4, wherein the semiconductor layer is made of diamond.
(Structure 6)
The semiconductor device according to configuration 5, wherein the diamond is hydrogen-terminated.
(Structure 7)
The semiconductor device according to any one of configurations 1 to 6, wherein the channel has a two-dimensional whole gas layer.
(Structure 8)
The semiconductor device according to any one of configurations 1 to 4, wherein the semiconductor layer is made of graphene oxide.
(Structure 9)
The semiconductor device according to any one of configurations 1 to 4, wherein the semiconductor layer is made of carbon nanotubes.
(Structure 10)
The semiconductor device according to any one of configurations 1 to 3, wherein the semiconductor layer is made of MoS 2 .
(Structure 11)
The semiconductor device according to any one of configurations 1 to 10, wherein the surface of the channel is a smooth surface.
(Structure 12)
The semiconductor device according to any one of configurations 1 to 11, wherein the Schottky metal layer is made of Al, Ti or Co.
(Structure 13)
The semiconductor device according to any one of configurations 1 to 12, wherein the gate electrode comprises one or more selected from the group consisting of a metal element, an alloy, a metal compound, and doped polysilicon.
(Structure 14)
The semiconductor device according to any one of configurations 1 to 13, which has a source electrode and a drain electrode.
(Structure 15)
A power device having the semiconductor device according to any one of configurations 1 to 14.
(Structure 16)
A control electronic device including the semiconductor device according to any one of configurations 1 to 14.
本発明によれば、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、かつゲートリーク電流が少ない半導体装置、またそれらの諸特性に加えてノーマリーオフ動作に好適な半導体装置を提供することが可能になる。
また、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、ゲートリーク電流が少なく、ノーマリーオフ動作に好適なパワーデバイスおよび制御用電子装置を提供することが可能になる。
According to the present invention, a semiconductor device having high carrier mobility, excellent switching characteristics such as steep on / off characteristics, and a small gate leakage current, and a semiconductor device suitable for normally-off operation in addition to these characteristics. Will be able to be provided.
Further, it becomes possible to provide a power device and a control electronic device which have high carrier mobility, excellent switching characteristics such as steep on / off characteristics, small gate leakage current, and suitable for normal off operation.
以下本発明を実施するための形態について図面を参照しながら説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
（第１の実施の形態）
＜素子の構造＞
本発明の半導体装置１０１は、図１に示すように、半導体の第１主表面がチャネル（チャネル層１２）になっている半導体層１１、チャネル層１２に接して形成されたショットキー金属層１３、ショットキー金属層１３上に形成された緩衝膜１４、緩衝膜１４上に形成されたゲート電極１５、チャネル層１２に接して形成されてチャネル層１２とオーミックコンタクトするソース電極１６およびドレイン電極１７を有する。ここで、アクティブ領域以外の半導体層１１の第１主表面は酸化膜や酸化物層などの絶縁体層１８で覆われていることが好ましい。なお、図１は、断面図（ａ）と平面視図（ｂ）からなる。断面図（ａ）は、図１（ｂ）のＡとＡ′を結ぶ線で切断したときの断面を示す。ここで、図１（ａ）では、両端に形成されている絶縁体層１８は省略されて描かれている。
(First Embodiment)
<Device structure>
As shown in FIG. 1, the semiconductor device 101 of the present invention has a Schottky metal layer 13 formed in contact with the semiconductor layer 11 and the channel layer 12 in which the first main surface of the semiconductor is a channel (channel layer 12). , The buffer film 14 formed on the Schottky metal layer 13, the gate electrode 15 formed on the buffer film 14, the source electrode 16 formed in contact with the channel layer 12 and making ohmic contact with the channel layer 12, and the drain electrode 17 Has. Here, it is preferable that the first main surface of the semiconductor layer 11 other than the active region is covered with an insulator layer 18 such as an oxide film or an oxide layer. Note that FIG. 1 comprises a cross-sectional view (a) and a plan view (b). The cross-sectional view (a) shows a cross-sectional view when cut along a line connecting A and A'in FIG. 1 (b). Here, in FIG. 1A, the insulator layers 18 formed at both ends are omitted.
半導体層１１は、第１主表面にチャネル層１２を形成できる半導体であれば特に限定はない。例えば、半導体層１１として、ダイヤモンド、ＭｏＳ２、ＺｎＯ、Ｇａ２Ｏ３、グラフェン酸化物およびカーボンナノチューブを挙げることができる。 The semiconductor layer 11 is not particularly limited as long as it is a semiconductor capable of forming the channel layer 12 on the first main surface. For example, examples of the semiconductor layer 11 include diamond, MoS 2 , ZnO, Ga 2 O 3 , graphene oxide and carbon nanotubes.
この中でも、単結晶ダイヤモンドが特に好ましい。単結晶ダイヤモンドは、ワイドバンドギャップで絶縁耐圧が高く、耐熱性や熱伝導性に優れる。
ダイヤモンドは、ワイドバンドギャップ（５．４７ｅＶ）であるから、高温動作に向いている。ダイヤモンドは高い熱伝導率（室温で２２Ｗ／ｃｍ・Ｋ）をもつことから、チャネル部分からの優れた放熱性を有する。さらに、ダイヤモンドの比誘電率は５．７と低く、高速・高周波動作に好ましい特性も有するという特徴がある。
Of these, single crystal diamond is particularly preferable. Single crystal diamond has a wide band gap, high dielectric strength, and excellent heat resistance and thermal conductivity.
Diamond has a wide bandgap (5.47 eV) and is therefore suitable for high temperature operation. Since diamond has a high thermal conductivity (22 W / cm · K at room temperature), it has excellent heat dissipation from the channel portion. Further, diamond has a low relative permittivity of 5.7, and is characterized by having favorable characteristics for high-speed and high-frequency operation.
また、単結晶ダイヤモンドは、その表面を水素終端処理することにより、その表層部に極めて薄くかつ極めて高いキャリア移動層（２次元ホールガス層）を形成することができて、この層を後述のチャネル層１２として好適に使用できるという特徴を有する。 Further, by hydrogen-terminating the surface of single crystal diamond, an extremely thin and extremely high carrier transfer layer (two-dimensional hole gas layer) can be formed on the surface layer portion, and this layer can be used as a channel described later. It has a feature that it can be suitably used as a layer 12.
ダイヤモンドは各炭素原子が周りの４つの原子と共有結合で結び付いた結晶からなる。ダイヤモンドの表面では、結合手が余る。この未結合手は不安定で、表面準位として振る舞う。未結合手は水素と結合させ安定化することができる。この状態を水素終端と呼ぶ。例えば、化学気相合成したダイヤモンドの表面は、合成中に水素プラズマに晒されるため水素終端となる。このような水素終端ダイヤモンド表面は、キャリアの散乱やトラップの源となる表面準位密度が低く、キャリア移動度の高いチャネルとして好適である。
また、水素終端のダイヤモンドを用いた場合は、シリコンなどを用いた場合とは異なり、チャネルとなる水素終端表面がたとえ大気中であっても酸化されずに非常に安定であるため、安定した特性の半導体装置１０１を供給する上で大きな長所となる。
Diamond consists of crystals in which each carbon atom is covalently bonded to the surrounding four atoms. On the surface of the diamond, there are extra bonds. This unbonded hand is unstable and behaves as a surface state. Unbound hands can be stabilized by binding to hydrogen. This state is called hydrogen termination. For example, the surface of chemically vapor-deposited diamond is hydrogen-terminated because it is exposed to hydrogen plasma during synthesis. Such a hydrogen-terminated diamond surface is suitable as a channel having a low surface level density, which is a source of carrier scattering and trapping, and a high carrier mobility.
In addition, when hydrogen-terminated diamond is used, unlike the case where silicon or the like is used, the hydrogen-terminated surface as a channel is not oxidized even in the atmosphere and is very stable, so that stable characteristics are obtained. This is a great advantage in supplying the semiconductor device 101 of the above.
半導体層１１の形状形態は特に限定はなく、平面状（板状）でも球状でも円柱状でも構わず、ナノワイヤーやナノベルトでも構わない。
半導体層１１の第１主表面、すなわちチャネル層１２の表面は、表面粗さの少ない平滑な面であることが好ましい。表面が粗い凹凸のある面であるとキャリアが散乱され、キャリア移動度が低下する。
平滑な面は表面粗さＲａによって定量化されるが、半導体層１１の第１主表面の表面粗さＲａは、１０μｍ四方内において、０ｎｍ以上３ｎｍ以下が好ましく、０ｎｍ以上１ｎｍ以下が特に好ましい。なお、表面粗さＲａは、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）によって測定できる。
The shape and morphology of the semiconductor layer 11 is not particularly limited, and may be flat (plate-shaped), spherical, columnar, nanowires, or nanobelts.
The first main surface of the semiconductor layer 11, that is, the surface of the channel layer 12, is preferably a smooth surface with little surface roughness. If the surface is a rough and uneven surface, carriers are scattered and the carrier mobility is lowered.
The smooth surface is quantified by the surface roughness Ra, and the surface roughness Ra of the first main surface of the semiconductor layer 11 is preferably 0 nm or more and 3 nm or less, and particularly preferably 0 nm or more and 1 nm or less within a 10 μm square. The surface roughness Ra can be measured by AFM (Atomic Force Microscope).
チャネル層１２は、ホールや電子などのキャリアの移動が行われる半導体からなる層で、外部から電界が印加されていない状態で、チャネル層１２に接して形成されるショットキー金属層１３のポテンシャルにより空乏層が形成され、電界の印加によりキャリアのパスが形成される層である。
したがって、半導体装置１０１をノーマリーオフ動作させる場合は、ショットキー金属層１３のポテンシャルが及ぶ範囲で、チャネル層１２は空乏層となる厚さである必要がある。
チャネル層１２の厚さは、１原子層以上５００ｎｍ以下が許容されるが、半導体装置１０１をノーマリーオフ動作させる場合は、チャネル層１２の厚さは、１原子層以上２０ｎｍ以下が好ましく、１原子層以上５ｎｍ以下がより好ましい。
チャネル層１２としては、具体的には、表層が水素終端された単結晶ダイヤモンドの水素終端層、数原子層の厚さからなるグラフェン酸化物層、表層が活性にδドーピングされた半導体のδドーピング部、数原子層の厚さからなるＭｏＳ２、ＺｎＯおよびＧａ２Ｏ３を挙げることができる。
この中でも、特に単結晶ダイヤモンドの水素終端層は、上述のように、化学的にも安定していて、かつ厚さも一定であるため、安定した特性の半導体装置１０１を提供する上で好ましい。
The channel layer 12 is a layer made of a semiconductor in which carriers such as holes and electrons are moved, and is formed in contact with the channel layer 12 in a state where an electric field is not applied from the outside due to the potential of the Schottky metal layer 13. A depletion layer is formed, and a carrier path is formed by applying an electric field.
Therefore, when the semiconductor device 101 is operated in a normally-off manner, the channel layer 12 needs to have a thickness that becomes a depletion layer within the range covered by the potential of the Schottky metal layer 13.
The thickness of the channel layer 12 is allowed to be 1 atomic layer or more and 500 nm or less, but when the semiconductor device 101 is operated normally off, the thickness of the channel layer 12 is preferably 1 atomic layer or more and 20 nm or less. It is more preferably an atomic layer or more and 5 nm or less.
Specifically, the channel layer 12 includes a hydrogen-terminated layer of a single crystal diamond whose surface layer is hydrogen-terminated, a graphene oxide layer having a thickness of several atomic layers, and δ-doped of a semiconductor whose surface layer is actively δ-doped. MoS 2 , ZnO and Ga 2 O 3 having a thickness of several atomic layers can be mentioned.
Among these, the hydrogen terminal layer of single crystal diamond is particularly preferable in providing the semiconductor device 101 having stable characteristics because it is chemically stable and has a constant thickness as described above.
なお、上記説明では、半導体層１１とチャネル層１２の２つの層に分けて述べているが、例えば半導体層１１が１原子層以上１０原子層以下の厚さの場合には、半導体層１１がチャネル層１２を兼ねるケースも含まれる。すなわち、半導体層１１のショットキー金属層１３と接する面にチャネルが形成されていることが本質で、半導体層１１の厚さによって半導体層１１上にチャネル層１２が形成される場合と、半導体層１１自体がチャネル層１２を兼ねる２つの形態がある。 In the above description, the semiconductor layer 11 and the channel layer 12 are divided into two layers. For example, when the semiconductor layer 11 has a thickness of 1 atomic layer or more and 10 atomic layers or less, the semiconductor layer 11 is used. A case that also serves as a channel layer 12 is included. That is, it is essential that a channel is formed on the surface of the semiconductor layer 11 in contact with the Schottky metal layer 13, and there are cases where the channel layer 12 is formed on the semiconductor layer 11 depending on the thickness of the semiconductor layer 11 and a semiconductor layer. There are two forms in which the 11 itself also serves as the channel layer 12.
ショットキー金属層１３は、チャネル層１２とショットキーコンタクトする金属、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、それらの金属を含む合金、またはそれらの金属を含む化合物からなり、電気的に浮遊した金属層である。
ここで、電気的に浮遊するとは、ゲート電極１５とは、静的な観点、すなわち直流の観点で電気的に直接接触することはなく、またこの半導体装置１０１を含む電気回路を通してもゲート電極１５とは電気的に繋がっていないことを意味する。但し、緩衝膜１４が完全な絶縁体膜ではなく電気抵抗の高い高抵抗体膜の場合、ゲート電極１５とショットキー金属層１３は高抵抗な緩衝膜１４を介して厳密な意味では電気的に繋がっているが、流れる電流が極めて少ないために、ここでは「電気的浮遊」として扱うこととする。
The Schottky metal layer 13 is composed of a metal that makes shotkey contact with the channel layer 12, such as aluminum (Al), titanium (Ti), cobalt (Co), an alloy containing those metals, or a compound containing those metals. It is an electrically suspended metal layer.
Here, electrically floating means that the gate electrode 15 does not come into direct electrical contact with the gate electrode 15 from a static point of view, that is, from a direct current point of view, and the gate electrode 15 also passes through an electric circuit including the semiconductor device 101. Means that they are not electrically connected. However, when the buffer film 14 is not a perfect insulator film but a high resistance film having high electrical resistance, the gate electrode 15 and the Schottky metal layer 13 are electrically operated through the high resistance buffer film 14 in a strict sense. Although they are connected, they are treated as "electrical floating" here because the current that flows is extremely small.
ショットキー金属層１３の厚さは特に限定はないが、２ｎｍ以上１００ｎｍ以下が好ましい。ショットキー金属層１３の厚さが薄すぎるとピンホールなどの欠陥が発生しやすく、厚すぎるとショットキー金属層１３の加工精度が低下しやすくなり、またショットキー金属層１３を加工した後のトポグラフィが大きくなって、その後のリソグラフィやエッチングが難しくなるという問題が発生する。上述の厚さの範囲は、このような問題を起こしにくく、好ましい。 The thickness of the Schottky metal layer 13 is not particularly limited, but is preferably 2 nm or more and 100 nm or less. If the thickness of the Schottky metal layer 13 is too thin, defects such as pinholes are likely to occur, and if it is too thick, the processing accuracy of the Schottky metal layer 13 is likely to decrease, and after the Schottky metal layer 13 is processed. The problem arises that the topography becomes large and subsequent lithography and etching become difficult. The above-mentioned thickness range is preferable because it is less likely to cause such a problem.
緩衝膜１４は、インピーダンスの高い膜であり、具体的には、絶縁体膜および高抵抗体膜を挙げることができる。ここで、インピーダンスの高い膜とは、１０６Ω・ｃｍ以上１０２０Ω・ｃｍ以下のインピーダンスをもつ膜のことをいう。
絶縁体膜は電気的絶縁性の膜である。
絶縁体膜は、具体的には、Ａｌ２Ｏ３，ＳｉＯ２，ＨｆＯ２，ＡｌＮ，ＢＮ，Ｓｉ３Ｎ４，ＳｉＯＮ，Ｔａ２Ｏ５，ＴｉＯ２，ＷＯ３，ＬａＦ３，ＣａＦ２およびＭｇＦ２からなる群より選ばれる１以上、すなわち、これらの材料のいずれかからなる単層膜、またはこれらの材料の膜が複数積層された積層膜を挙げることができる。
また、空間（空気層、真空層、エアギャップ）も絶縁体膜の１つとみなす。したがって、ショットキー金属層１３とゲート電極１５が緩衝膜１４とみなされる空間を介して対向していてもよい。
高抵抗体膜は、１０６Ω・ｃｍ以上１０１０Ω・ｃｍ以下の電気抵抗をもつ膜をいい、具体的にはノンドープのポリシリコン、酸素欠損を僅かに有するＷＯｘ、ＴｉＯｘおよびＴａＯｘ等の金属酸化物を挙げることができる。
The buffer film 14 is a film having a high impedance, and specific examples thereof include an insulator film and a high resistance film. Here, the high impedance film refers to a film having the following impedance 10 6 Ω · cm or more 10 20 Ω · cm.
The insulator film is an electrically insulating film.
Specifically, the insulator membranes are Al 2 O 3 , SiO 2 , HfO 2 , AlN, BN, Si 3 N 4 , SiON, Ta 2 O 5 , TiO 2 , WO 3 , LaF 3 , CaF 2 and MgF. Examples include one or more selected from the group consisting of two , that is, a monolayer film made of any of these materials, or a laminated film in which a plurality of films of these materials are laminated.
The space (air layer, vacuum layer, air gap) is also regarded as one of the insulator films. Therefore, the Schottky metal layer 13 and the gate electrode 15 may face each other via a space regarded as a buffer film 14.
A high resistance film is a film having an electric resistance of 10 6 Ω · cm or more and 10 10 Ω · cm or less, specifically, non-doped polysilicon, WO x , TiO x and TaO x having a slight oxygen deficiency. Such as metal oxides can be mentioned.
ここで、絶縁体膜は、半導体装置１０１をオン状態で待機する時間が長い場合、ゲート電極１５とソース電極１６間に流れるリーク電流が大幅に少ないという特徴がある。
また、絶縁体膜は、半導体装置１０１を高周波数でスイッチング動作させるときの応答性に優れるという特徴がある。
また、高抵抗体膜は、半導体装置１０１を高周波数でスイッチング動作させるときの位相遅れが絶縁体膜を用いたときと異なり、その位相の違いを利用することが可能となる特徴を有する。
なお、緩衝膜１４の膜厚は、８ｎｍ以上２００ｎｍ以下を好んで使用することができるが、この膜厚範囲に限定されるものではない。
Here, the insulator film is characterized in that when the semiconductor device 101 is kept on standby for a long time, the leakage current flowing between the gate electrode 15 and the source electrode 16 is significantly small.
Further, the insulator film is characterized in that it is excellent in responsiveness when the semiconductor device 101 is switched at a high frequency.
Further, the high resistor film has a feature that the phase delay when the semiconductor device 101 is switched at a high frequency is different from that when the insulator film is used, and the difference in phase can be utilized.
The film thickness of the buffer film 14 can be preferably 8 nm or more and 200 nm or less, but is not limited to this film thickness range.
ゲート電極１５は、金属、あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）およびタンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイドおよびポリサイド、ＷＮ、ＴｉＮ、ＣｒＮおよびＴａＮなどの金属化合物も用いることができる。ゲート電極１５は、このような材料の中から導電率、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明の半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。 The gate electrode 15 is made of a conductive film such as a metal or polysilicon to which a dopant is added. Metals include gold (Au), silver (Ag), copper (Cu), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), aluminum (Al), chromium (Cr) and tantalum. (Ta) and the like can be mentioned. Further, alloys such as AlCu, CuNiFe and NiCr, silicides such as WSi and TiSi and metal compounds such as polyside, WN, TiN, CrN and TaN can also be used. For the gate electrode 15, an appropriate material may be selected from such materials in consideration of conductivity, processability, and the like. When the semiconductor device of the present invention is used as an integrated circuit, various heat treatments as integration are added. Therefore, the material is selected in consideration of the diffusion of the material in consideration of those heat treatments.
ソース電極１６およびドレイン電極１７は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ、ＣｒおよびＴａなどを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷやＴｉなどを用いたポリサイド、ＷＮ、ＴｉＮ、ＣｒＮおよびＴａＮなどの金属化合物も用いることができる。
これらの導電膜は、チャネル層１２と接する部分でオーミックコンタクトが取れるように、少なくともチャネル層１２と直接接触する部分はＰｄやＴｉなどのオーミックコンタクトがとれて接着力にも優れる材料を用いるのが好ましい。なお、Ｔｉは酸化されやすいので、Ｔｉを用いる場合は、チャネル層１２側からＴｉ、その上にＰｔ、ＡｕやＷといった材料が積層された導電膜構造とすることが好ましい。
The source electrode 16 and the drain electrode 17 are made of a conductive film such as polysilicon to which a metal or a dopant is added. Examples of the metal include Au, Ag, Cu, Pt, Pd, W, Ti, Al, Cr and Ta. Further, alloys such as AlCu, CuNiFe and NiCr, polysides using W and Ti, and metal compounds such as WN, TiN, CrN and TaN can also be used.
For these conductive films, it is recommended to use a material having excellent adhesive strength such as Pd and Ti, which can make ohmic contact at least in the portion in direct contact with the channel layer 12 so that ohmic contact can be made in the portion in contact with the channel layer 12. preferable. Since Ti is easily oxidized, when Ti is used, it is preferable to have a conductive film structure in which Ti is laminated from the channel layer 12 side, and a material such as Pt, Au or W is laminated on the Ti.
なお、緩衝膜が絶縁体膜からできている場合を代表として、金属−絶縁体膜−（ショットキー）金属−半導体のゲート構造をもつ本発明の半導体装置を、ＭＩＭＳ−ＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥＴ）とも呼ぶこととする。 As a typical example of the case where the buffer film is made of an insulator film, the semiconductor device of the present invention having a metal-insulator film- (shotkey) metal-semiconductor gate structure can be used as a MIMS-FET (Metal-Insulator-). It will also be referred to as Metal-Semiconductor-FET).
＜素子の動作＞
ここでは、ポテンシャル状態を模式的に示した図２を参照しながら、半導体装置１０１の素子動作を説明する。なお、同図のＶｇはゲート電極１５に印加する電圧（ソース電極１６に対してゲート電極１５に印加する電圧）、Ｅｃはコンダクションバンド、ＥＦはフェルミレベルおよびＥＶはバレンスバンドを示す。また、同図は、緩衝膜１４として絶縁体膜を用い、キャリアをホールとした場合を例示している。
<Operation of element>
Here, the element operation of the semiconductor device 101 will be described with reference to FIG. 2, which schematically shows the potential state. Incidentally, the illustration of Vg is (voltage applied to the gate electrode 15 with respect to the source electrode 16) voltage applied to the gate electrode 15, E c is the conduction band, E F is the Fermi level, and E V denotes the valence band .. Further, the figure illustrates a case where an insulator film is used as the buffer film 14 and the carrier is a hole.
ゲート電極１５に電圧が印加されていない状態（Ｖｇ＝０）の場合、図２（ａ）に示すように、チャネル層１２（半導体）上に接して形成されたショットキー金属層１３によるポテンシャルが働いてチャネル層１２に空乏層が形成される。空乏層がチャネル層１２全体に及ぶように、ショットキー金属層１３の材料選択によるショットキーポテンシャルの調整、およびチャネル層１２の厚さ設定が行われていると、半導体装置１０１はノーマリーオフの状態になる。Ｖｇ＝０でノーマリーオフ動作の場合は、当然のことながらゲート電極１５とソース電極１６の間にはリーク電流は流れない省電力状態になっている。 In the state where no voltage is applied to the gate electrode 15 (Vg = 0), as shown in FIG. 2A, the potential of the Schottky metal layer 13 formed in contact with the channel layer 12 (semiconductor) is high. It works to form a depletion layer in the channel layer 12. When the Schottky potential is adjusted by selecting the material of the Schottky metal layer 13 and the thickness of the channel layer 12 is set so that the depletion layer covers the entire channel layer 12, the semiconductor device 101 is normally off. Become in a state. In the case of the normally-off operation at Vg = 0, as a matter of course, no leakage current flows between the gate electrode 15 and the source electrode 16 and the power is saved.
ゲート電極１５に負の電圧が印加された状態（Ｖｇ＜０）の場合、図２（ｂ）に示すように、緩衝膜１４による高インピーダンス接合によりショットキー金属層１３の電位がＶｇ＝０の場合から変化する。すなわち、緩衝膜１４が絶縁体膜の場合は、静電容量カップリングによりショットキー金属層１３の電位がＶｇ＝０の場合から変化し、緩衝膜１４が高抵抗体膜の場合は、高抵抗体接合によりショットキー金属層１３の電位がＶｇ＝０の場合から変化する。
その結果、チャネル層１２に形成された空乏層は薄くなり、電圧によっては空乏層が消失する。この状態ではソース電極１６とドレイン電極１７はチャネル１２を通じて導通状態になる。すなわち、半導体装置１０１はオン状態になる。
この状態で、ゲート電極１５とソース電極１６の間を流れる電流であるリーク電流は、緩衝膜１４により少ないものとなって、省電力が達成される。
When a negative voltage is applied to the gate electrode 15 (Vg <0), as shown in FIG. 2B, the potential of the Schottky metal layer 13 is Vg = 0 due to high impedance bonding by the buffer film 14. It changes from the case. That is, when the buffer film 14 is an insulator film, the potential of the Schottky metal layer 13 changes from the case where Vg = 0 due to the capacitance coupling, and when the buffer film 14 is a high resistance film, the resistance is high. The potential of the Schottky metal layer 13 changes from the case where Vg = 0 due to body bonding.
As a result, the depletion layer formed in the channel layer 12 becomes thin, and the depletion layer disappears depending on the voltage. In this state, the source electrode 16 and the drain electrode 17 are in a conductive state through the channel 12. That is, the semiconductor device 101 is turned on.
In this state, the leakage current, which is the current flowing between the gate electrode 15 and the source electrode 16, is reduced by the buffer film 14, and power saving is achieved.
緩衝膜１４が絶縁体膜の場合は、直流が遮断される。このため、半導体装置１０１がオン状態で維持されているときなど静的な状態にあるときは、半導体装置１０１のリーク電流は極めて少ないものとなる。スイッチング時などゲート電極１５に印加される電圧が変動しているときは、ゲート電極１５とソース電極１６の間に電流が流れるが、インピーダンスの高い緩衝膜１４を介して流れるため、その電流は小さく、省電力になる。 When the buffer film 14 is an insulator film, direct current is cut off. Therefore, when the semiconductor device 101 is in a static state such as when it is maintained in the ON state, the leakage current of the semiconductor device 101 is extremely small. When the voltage applied to the gate electrode 15 fluctuates, such as during switching, a current flows between the gate electrode 15 and the source electrode 16, but the current is small because it flows through the buffer film 14 having high impedance. , Power saving.
緩衝膜１４が高抵抗体膜の場合は、ゲート電極１５に印加される電圧が静的な状態でも動的な状態でもゲート電極１５とソース電極１６の間に電流が流れるが、インピーダンスの高い緩衝膜１４を介して流れるため、その電流は小さく、省電力になる。 When the buffer film 14 is a high resistance film, a current flows between the gate electrode 15 and the source electrode 16 regardless of whether the voltage applied to the gate electrode 15 is static or dynamic, but the buffer has a high impedance. Since it flows through the membrane 14, the current is small and power is saved.
ゲート電極１５に正の電圧が印加された状態（Ｖｇ＞０）の場合、図２（ｃ）に示すように、緩衝膜１４による高インピーダンス接合によりショットキー金属層１３の電位がＶｇ＝０の場合から変化する。この場合、チャネル１２（半導体）の空乏層が維持され、半導体装置１０１はオフ状態を示す。
この状態で、ゲート電極１５とソース電極１６の間を流れる電流であるリーク電流は、Ｖｇ＜０の場合と同様に、緩衝膜１４により少ないものとなって、省電力が達成される。
When a positive voltage is applied to the gate electrode 15 (Vg> 0), as shown in FIG. 2C, the potential of the Schottky metal layer 13 is Vg = 0 due to high impedance bonding by the buffer film 14. It changes from the case. In this case, the depletion layer of the channel 12 (semiconductor) is maintained, and the semiconductor device 101 shows an off state.
In this state, the leakage current, which is the current flowing between the gate electrode 15 and the source electrode 16, becomes smaller due to the buffer film 14 as in the case of Vg <0, and power saving is achieved.
半導体層上に浮遊ショットキー電極、絶縁体膜およびゲート電極が順次形成された半導体装置は、特許文献３および４に開示がある。
本発明と、特許文献３および４に開示された発明（公知例）との、根本かつ本質的な違いはチャネル層の位置である。すなわち、本発明では、上述のように、チャネル層１２は半導体層１１の第１主表面上に、ショットキー金属層１３と接して形成される。一方、特許文献３および４では、ヘテロ接合の半導体を用いてそのヘテロ接合面に形成される２次元電子ガス層をチャネル層として用いている。したがって、チャネル層はショットキー金属層から離れた位置に形成されている。
このため、これらの公知例には、半導体層の厚さなど製造上のばらつきにより、ショットキー電極によるショットキーポテンシャルの影響がばらつき、空乏層の程度に影響を与えて、電気特性が不安定になるという問題がある。また、チャネル層がショットキー金属層から離散しているため、このチャネル層に対するショットキーポテンシャルの影響が少なくなって十分な余裕をもってノーマリーオフ動作を行うことが難しいという問題がある。
そこで、特許文献３では、ノーマリーオフ動作とする場合は、半導体層中に凹部を形成したり、凸部を形成したりしてチャネル層をショットキー金属層に近づける構造としている。しかし、この方法では、凹部や凸部の形成精度により電気特性がばらつき、また凹部や凸部の形成に伴い欠陥や準位等による半導体の品質低下が起こりやすいという問題が生じる。なお、特許文献４は、ノーマリーオフ動作を目的としているが、同特許文献の図３に示すように、ゲート電圧が０Ｖでもドレイン電流は流れており、完全なノーマリーオフ動作ではない。また、この方式は、ヘテロ構造半導体層の膜厚ばらつきなどで特性が変化しやすく、安定したノーマリーオフ動作を行うのが難しいという問題がある。
Patent Documents 3 and 4 disclose semiconductor devices in which a floating Schottky electrode, an insulator film, and a gate electrode are sequentially formed on a semiconductor layer.
The fundamental and essential difference between the present invention and the inventions (known examples) disclosed in Patent Documents 3 and 4 is the position of the channel layer. That is, in the present invention, as described above, the channel layer 12 is formed on the first main surface of the semiconductor layer 11 in contact with the Schottky metal layer 13. On the other hand, in Patent Documents 3 and 4, a two-dimensional electron gas layer formed on the heterojunction surface using a heterojunction semiconductor is used as a channel layer. Therefore, the channel layer is formed at a position away from the Schottky metal layer.
Therefore, in these known examples, the influence of the Schottky potential by the Schottky electrode varies due to manufacturing variations such as the thickness of the semiconductor layer, which affects the degree of the depletion layer and makes the electrical characteristics unstable. There is a problem of becoming. Further, since the channel layer is separated from the Schottky metal layer, there is a problem that the influence of the Schottky potential on the channel layer is reduced and it is difficult to perform the normally-off operation with a sufficient margin.
Therefore, in Patent Document 3, in the case of the normally-off operation, a recess is formed in the semiconductor layer or a convex portion is formed so that the channel layer is brought closer to the Schottky metal layer. However, this method has a problem that the electrical characteristics vary depending on the accuracy of forming the concave portion or the convex portion, and the quality of the semiconductor is likely to deteriorate due to defects, levels, etc. due to the formation of the concave portion or the convex portion. Although Patent Document 4 aims at a normally-off operation, as shown in FIG. 3 of the same patent document, a drain current flows even when the gate voltage is 0 V, and it is not a complete normal-off operation. Further, this method has a problem that the characteristics are liable to change due to variations in the film thickness of the heterostructure semiconductor layer and the like, and it is difficult to perform a stable normally-off operation.
本発明では、チャネル層１２がショットキー金属層１３と接しているため、チャネル層１２にショットキー金属層１３によるショットキーポテンシャルが直に影響し、かつ特性バラツキ要因が少ない。このため、精度よく、かつ余裕をもってノーマリーオフ動作を行うことが可能になる。また、製造ばらつきの影響を受けにくく、安定した電気特性の半導体装置１０１を提供することが可能になる。 In the present invention, since the channel layer 12 is in contact with the Schottky metal layer 13, the Schottky potential of the Schottky metal layer 13 directly affects the channel layer 12, and there are few factors for characteristic variation. Therefore, it is possible to perform the normally-off operation with high accuracy and with a margin. Further, it becomes possible to provide the semiconductor device 101 having stable electrical characteristics, which is not easily affected by manufacturing variations.
本発明では、チャネル層１２にショットキー金属層１３を直付けしている。この場合、ショットキー金属層１３の金属がチャネル層１２に拡散して、電気特性が劣化する懸念がある。半導体装置はインテグレーションする際に各種の熱処理が欠かせない。熱処理は拡散を助長する。しかも、一般に、金属はチャネルに準位を作り、キャリアの散乱源になりやすい。 In the present invention, the Schottky metal layer 13 is directly attached to the channel layer 12. In this case, there is a concern that the metal of the Schottky metal layer 13 diffuses into the channel layer 12 and the electrical characteristics deteriorate. Various heat treatments are indispensable for the integration of semiconductor devices. Heat treatment promotes diffusion. Moreover, in general, metals form levels in the channel and tend to be a scattering source for carriers.
このような背景がある中で、発明者が詳細な検討を行った結果、チャネル層１２にショットキー金属層１３を直付けしても、安定して十分な電気特性が得られる半導体装置が供給できることを見出した。
このことは、半導体からなるチャネル層一般、例えばＭｏＳ２半導体からなるチャネル層一般にいえることであった。
特に、水素終端層をチャネルとしたダイヤモンド半導体は、ショットキーポテンシャルが約―０．６４Ｖと大きいが拡散もしやすいアルミニウム（Ａｌ）をショットキー金属層１３としても、厚さが原子層レベルの水素終端ダイヤモンドによるチャネル層１２に悪影響を与えずに、安定して十分な電気特性が得られる半導体装置が供給できることを見出した。しかも、この半導体装置１０１は、実施例のところで述べるように、３５０℃（６２３Ｋ）というような高温の環境下でも安定して十分な電気特性を示していた。
なお、高温下でも常温下と同様に安定した電気特性が得られるということは、経時変化特性にも優れるということを意味する。
Against this background, as a result of detailed studies by the inventor, a semiconductor device that can stably obtain sufficient electrical characteristics even if the Schottky metal layer 13 is directly attached to the channel layer 12 is supplied. I found out what I could do.
This can be said for general channel layers made of semiconductors, for example, general channel layers made of MoS 2 semiconductors.
In particular, a diamond semiconductor having a hydrogen termination layer as a channel has a large Schottky potential of about -0.64V, but even if aluminum (Al), which is easily diffused, is used as the Schottky metal layer 13, the thickness is at the atomic layer level. It has been found that a semiconductor device capable of stably obtaining sufficient electrical characteristics can be supplied without adversely affecting the channel layer 12 due to diamond. Moreover, as described in the examples, this semiconductor device 101 is stable and exhibits sufficient electrical characteristics even in a high temperature environment such as 350 ° C. (623K).
It should be noted that the fact that stable electrical characteristics can be obtained even at high temperatures as at room temperature means that the characteristics over time are also excellent.
＜素子の製造方法＞
次に、半導体装置１０１の製造方法を、図３を用いて説明する。
まず、図３（ａ）に示すように、チャネル層１２が第１主表面に形成された半導体層１１（半導体基板）、例えば水素化終端処理したダイヤモンド基板を準備する。
水素化終端処理したダイヤモンド基板を用いる場合は、例えば、ＩｂタイプあるいはＩＩａタイプで、結晶面が１００あるいは１１１のダイヤモンドを基板として好んで用いることができる。ここで、ダイヤモンドの第１主表面は、高いキャリア移動度を確保するために、平坦で原子レベルの平滑な面であることが好ましい。その後、水素終端とした薄膜ダイヤモンド半導体層１１を、例えば、ＣＨ４ガスとＨ２ガスを用いたマイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。この場合は、水素終端層がチャネル層１２になる。
<Method of manufacturing elements>
Next, a method of manufacturing the semiconductor device 101 will be described with reference to FIG.
First, as shown in FIG. 3A, a semiconductor layer 11 (semiconductor substrate) in which the channel layer 12 is formed on the first main surface, for example, a hydrogenated diamond substrate is prepared.
When a diamond substrate subjected to hydrogenation termination treatment is used, for example, a diamond of Ib type or IIa type having a crystal plane of 100 or 111 can be preferably used as the substrate. Here, the first main surface of diamond is preferably a flat and atomic-level smooth surface in order to ensure high carrier mobility. Then, the hydrogen-terminated thin film diamond semiconductor layer 11 is formed by, for example, microwave plasma CVD (Chemical Vapor Deposition) using CH 4 gas and H 2 gas. In this case, the hydrogen termination layer becomes the channel layer 12.
その後、図３（ｂ）に示すように、チャネル層１２の上に直付けでショットキー金属層１３ａを被着する。ここで、ショットキー金属層１３ａの成膜法は特に限定されるものではないが、例えば、スパッタリング法、蒸着法などの物理堆積法、ＣＶＤ、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの化学堆積法、および貼り合わせ法を挙げることができる。
ここで、ショットキー金属層１３ａは、水、炭化水素やレジスト残渣などの異物を挟まないようにして形成する。このような異物を挟むと、界面準位が発生しやすいためである。
Then, as shown in FIG. 3B, the Schottky metal layer 13a is directly attached onto the channel layer 12. Here, the film forming method of the Schottky metal layer 13a is not particularly limited, and for example, a physical deposition method such as a sputtering method or a vapor deposition method, or a chemical deposition method such as CVD or MOCVD (Metal Organic Chemical Vapor Deposition). , And the bonding method.
Here, the Schottky metal layer 13a is formed so as not to sandwich foreign substances such as water, hydrocarbons, and resist residues. This is because the interface state is likely to occur when such a foreign substance is sandwiched.
次に、図３（ｃ）に示すように、ショットキー金属層１３ａの上に緩衝膜１４ａを被着する。緩衝膜１４ａの成膜法は特に限定されるものではないが、例えば、スパッタリング法、蒸着法などの物理堆積法、ＣＶＤ、ＭＯＣＶＤなどの化学堆積法、および貼り合わせ法を挙げることができる。 Next, as shown in FIG. 3C, the buffer film 14a is adhered onto the Schottky metal layer 13a. The film forming method of the buffer film 14a is not particularly limited, and examples thereof include a physical deposition method such as a sputtering method and a vapor deposition method, a chemical deposition method such as CVD and MOCVD, and a bonding method.
その後、ゲート電極膜１５を形成する。
このゲート電極膜１５の形成法は、リフトオフ法でも、金属膜の成膜、リソグラフィおよびエッチングによるエッチング法でもよい。ゲート電極を構成する金属膜の成膜法としては、スパッタリング法、蒸着法などの物理堆積法、ＣＶＤ、ＭＯＣＶＤなどの化学堆積法、および貼り合わせ法などを挙げることができる。
ここで、スパッタリング法としては、ＤＣスパッタリング法、ＲＦスパッタリング法などを挙げることができるが、スループットの観点からはＲＦスパッタリング法がより好ましい。蒸着法としては、加熱蒸着法や電子線蒸着法などを挙げることができる。ゲート電極１５の材料としてポリシリコンを用いるときは、ポリシリコンの成膜法としてＣＶＤ法を好んで用いることができる。この際、リン（Ｐ）などのドーパントを添加して、低抵抗化しておくことが好ましい。
After that, the gate electrode film 15 is formed.
The method for forming the gate electrode film 15 may be a lift-off method or an etching method by film formation, lithography and etching of a metal film. Examples of the method for forming a metal film constituting the gate electrode include a physical deposition method such as a sputtering method and a vapor deposition method, a chemical deposition method such as CVD and MOCVD, and a bonding method.
Here, examples of the sputtering method include a DC sputtering method and an RF sputtering method, but the RF sputtering method is more preferable from the viewpoint of throughput. Examples of the vapor deposition method include a heat vapor deposition method and an electron beam vapor deposition method. When polysilicon is used as the material for the gate electrode 15, the CVD method can be preferably used as the polysilicon film forming method. At this time, it is preferable to add a dopant such as phosphorus (P) to reduce the resistance.
しかる後、緩衝膜１４ａおよびショットキー金属層１３ａを加工して、それぞれ緩衝膜１４およびショットキー金属層１３とする（図３（ｄ））。
なお、上記方法に代えて、チャネル層１２の上に、リフトオフ法で、ショットキー金属層１３、緩衝膜１４およびゲート電極１５を順次形成してもよい。
After that, the buffer film 14a and the Schottky metal layer 13a are processed into the buffer film 14 and the Schottky metal layer 13, respectively (FIG. 3 (d)).
Instead of the above method, the Schottky metal layer 13, the buffer film 14, and the gate electrode 15 may be sequentially formed on the channel layer 12 by the lift-off method.
その後、図３（ｅ）に示すように、ソース電極１６およびドレイン電極１７を形成する。
ソース電極１６およびドレイン電極１７の形成法は、リフトオフ法でも、金属膜の成膜、リソグラフィおよびエッチングによるエッチング法でもよい。ゲート電極を構成する金属膜の成膜法としては、スパッタリング法、蒸着法などの物理堆積法、ＣＶＤ、ＭＯＣＶＤなどの化学堆積法、および貼り合わせ法などを挙げることができる。
以上の工程により、半導体装置１０１は製造される。
なお、上記では、ゲート電極１５をソース電極１６およびドレイン電極１７より先に形成する方法を説明したが、ソース電極１６およびドレイン電極１７を形成してからゲート電極１５を形成してもよい。
After that, as shown in FIG. 3E, the source electrode 16 and the drain electrode 17 are formed.
The method for forming the source electrode 16 and the drain electrode 17 may be a lift-off method or an etching method by film formation, lithography and etching of a metal film. Examples of the method for forming a metal film constituting the gate electrode include a physical deposition method such as a sputtering method and a vapor deposition method, a chemical deposition method such as CVD and MOCVD, and a bonding method.
The semiconductor device 101 is manufactured by the above steps.
Although the method of forming the gate electrode 15 before the source electrode 16 and the drain electrode 17 has been described above, the gate electrode 15 may be formed after the source electrode 16 and the drain electrode 17 are formed.
本発明の半導体装置１０１は、半導体の表層部に形成されて散乱や準位の少ない２次元キャリアガス層などのチャネル層１２のキャリアを直付けのショットキー金属層１３と緩衝膜１４を介してゲート電極１５により制御されるため、急峻なオン／オフ特性などスイッチング特性が得られる。その上で、ゲートリーク電流が少なく、ノーマリーオフ動作に好適な半導体装置となる。
特に、水素終端されたダイヤモンドを用い、半導体層１１をダイヤモンド、チャネル層１２を水素終端されたダイヤモンドの表層部とすると、キャリア移動度は特段に高くなり、急峻なオン／オフ特性などスイッチング特性が得られる。加えて、ダイヤモンド半導体層１１は、高い熱伝導率と耐熱性を有し、絶縁破壊電界強度も高く、半導体装置１０１は、それらの良好な特性を備えたものとなる。
In the semiconductor device 101 of the present invention, carriers of a channel layer 12 such as a two-dimensional carrier gas layer formed on the surface layer of a semiconductor and having less scattering and levels are directly attached via a Schottky metal layer 13 and a buffer film 14. Since it is controlled by the gate electrode 15, switching characteristics such as steep on / off characteristics can be obtained. On top of that, the gate leak current is small, and the semiconductor device is suitable for normally-off operation.
In particular, when hydrogen-terminated diamond is used, the semiconductor layer 11 is diamond, and the channel layer 12 is the surface layer of hydrogen-terminated diamond, the carrier mobility is extremely high, and switching characteristics such as steep on / off characteristics are exhibited. can get. In addition, the diamond semiconductor layer 11 has high thermal conductivity and heat resistance, and the dielectric breakdown electric field strength is also high, so that the semiconductor device 101 has those good characteristics.
また、半導体装置１０１を有したパワーデバイスは、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、かつ、ゲートリーク電流が少なく、ノーマリーオフ動作に好適な省電力型のパワーデバイスになる。
また、半導体装置１０１を有した制御用電子装置は、急峻なオン／オフ特性などスイッチング特性が優れ、リーク電流が少なく、ノーマリーオフ動作に好適な省電力型の制御用電子装置になる。
Further, the power device having the semiconductor device 101 has high carrier mobility, excellent switching characteristics such as steep on / off characteristics, low gate leakage current, and power-saving power suitable for normally-off operation. Become a device.
Further, the control electronic device having the semiconductor device 101 has excellent switching characteristics such as steep on / off characteristics, has a small leakage current, and is a power-saving type control electronic device suitable for normally-off operation.
（第２の実施の形態）
＜素子の構造と特徴＞
実施の形態１では、ショットキー金属層１３とゲート電極１５のゲート長が等しくオンザライン状に形成された場合を示したが、ショットキー金属層１３とゲート電極１５の大きさの関係は等しい場合に限らない。
実施の形態２では、図４に示すように、ゲート電極２５の大きさ（ゲート長）がショットキー金属層２３のそれより大きく、ゲート電極２５がショットキー金属層２３を覆いかぶさる構造（オーバーハング構造）の半導体装置２０１について説明する。
(Second Embodiment)
<Device structure and features>
In the first embodiment, the case where the gate lengths of the Schottky metal layer 13 and the gate electrode 15 are formed to be equal and on-the-line is shown, but the relationship between the sizes of the Schottky metal layer 13 and the gate electrode 15 is the same. Not limited to.
In the second embodiment, as shown in FIG. 4, the size (gate length) of the gate electrode 25 is larger than that of the Schottky metal layer 23, and the gate electrode 25 covers the Schottky metal layer 23 (overhang). The semiconductor device 201 of (structure) will be described.
半導体装置２０１は、半導体の第１主表面がチャネル層２２になっている半導体層２１、チャネル層２２に接して形成されたショットキー金属層２３、ショットキー金属層２３上にオーバーハングして形成された緩衝膜２４、緩衝膜２４上に形成されたゲート電極２５、チャネル層２２に接して形成されてチャネル層２２とオーミックコンタクトするソース電極２６およびドレイン電極２７を有する。ここで、各パーツ、すなわち、半導体層２１、チャネル層２２、ショットキー金属層２３、緩衝膜２４、ゲート電極２５、ソース電極２６およびドレイン電極２７は実施の形態１と同様のものである。 The semiconductor device 201 is formed by overhanging on the semiconductor layer 21 in which the first main surface of the semiconductor is the channel layer 22, the Schottky metal layer 23 formed in contact with the channel layer 22, and the Schottky metal layer 23. It has a buffer film 24 formed therein, a gate electrode 25 formed on the buffer film 24, a source electrode 26 formed in contact with the channel layer 22 and making ohmic contact with the channel layer 22, and a drain electrode 27. Here, each part, that is, the semiconductor layer 21, the channel layer 22, the Schottky metal layer 23, the buffer film 24, the gate electrode 25, the source electrode 26, and the drain electrode 27 is the same as in the first embodiment.
ゲート電極２５は、絶縁膜２９によりソース電極２６およびドレイン電極２７とは電気的に絶縁されている。
絶縁膜２９は、製造方法のところで述べるように、絶縁体膜のコンフォーマル形成と異方性エッチングを組み合わせた側壁形成法による絶縁膜であることが好ましい。この方法によると、ゲート電極２５−ソース電極２６間およびゲート電極２５−ドレイン電極２７間を自己整合的かつ極めて高い精度で形成することが可能になり、距離ｄも極めて小さくすることができる。例えば、距離ｄを２ｎｍとすることも可能である。距離ｄが小さくなると、キャリアは高速に移動し、半導体装置２０１のスイッチング速度（オン／オフ速度）を高めることができる。また、距離ｄの精度が高まると、スイッチング速度のばらつきも少ないものとなるという効果が得られる。
The gate electrode 25 is electrically insulated from the source electrode 26 and the drain electrode 27 by an insulating film 29.
As described in the manufacturing method, the insulating film 29 is preferably an insulating film formed by a side wall forming method that combines conformal formation of the insulating film and anisotropic etching. According to this method, the gate electrode 25-source electrode 26 and the gate electrode 25-drain electrode 27 can be formed in a self-aligned manner with extremely high accuracy, and the distance d can be made extremely small. For example, the distance d can be set to 2 nm. When the distance d becomes smaller, the carrier moves at a high speed, and the switching speed (on / off speed) of the semiconductor device 201 can be increased. Further, when the accuracy of the distance d is improved, the effect that the variation in the switching speed is small can be obtained.
半導体装置２０１では、ゲート電極２５がショットキー金属層２３に対してオーバーハングし、かつオーバーハング領域Ｒにおいてゲート電極２５がチャネル層２２に対してショットキー金属層２３を介さずに直接対向するため、チャネル層２２に形成される空乏層やキャリアに対してゲート長方向に分布をもたせることが可能になる。この分布の調整により、半導体装置２０１のスイッチング速度を高めることが可能になる。 In the semiconductor device 201, the gate electrode 25 overhangs the Schottky metal layer 23, and the gate electrode 25 directly faces the channel layer 22 without the Schottky metal layer 23 in the overhang region R. , The depletion layer and carriers formed in the channel layer 22 can be distributed in the gate length direction. By adjusting this distribution, it becomes possible to increase the switching speed of the semiconductor device 201.
＜素子の製造方法＞
次に、半導体装置２０１の製造方法を、図５を用いて説明する。
まず、図５（ａ）に示すように、チャネル層２２が第１主表面に形成された半導体層２１（半導体基板）、例えば水素化終端処理したダイヤモンド基板を準備する。
水素化終端処理したダイヤモンド基板を用いる場合は、例えば、ＩｂタイプあるいはＩＩａタイプで、結晶面が１００あるいは１１１のダイヤモンドを基板として好んで用いることができる。ここで、ダイヤモンドの第１主表面は、高いキャリア移動度を確保するために、平坦で原子レベルの平滑な面であることが好ましい。その後、水素終端とした薄膜ダイヤモンド半導体層２１を、例えば、ＣＨ４ガスとＨ２ガスを用いたマイクロ波プラズマＣＶＤにより成膜する。この場合は、水素終端層がチャネル層２２になる。
<Method of manufacturing elements>
Next, a method of manufacturing the semiconductor device 201 will be described with reference to FIG.
First, as shown in FIG. 5A, a semiconductor layer 21 (semiconductor substrate) in which the channel layer 22 is formed on the first main surface, for example, a hydrogenated diamond substrate is prepared.
When a diamond substrate subjected to hydrogenation termination treatment is used, for example, a diamond of Ib type or IIa type having a crystal plane of 100 or 111 can be preferably used as the substrate. Here, the first main surface of diamond is preferably a flat and atomic-level smooth surface in order to ensure high carrier mobility. Then, the hydrogen-terminated thin film diamond semiconductor layer 21 is formed by, for example, microwave plasma CVD using CH 4 gas and H 2 gas. In this case, the hydrogen termination layer becomes the channel layer 22.
その後、図５（ｂ）に示すように、リフトオフ法、または成膜とエッチングによりチャネル層２２の上に直付けでショットキー金属層２３を形成する。 Then, as shown in FIG. 5B, the Schottky metal layer 23 is formed directly on the channel layer 22 by the lift-off method or the film formation and etching.
次に、図５（ｃ）に示すように、ショットキー金属層２３の上に緩衝膜２４ａを被着する。緩衝膜２４ａの成膜法は特に限定されるものではないが、例えば、スパッタリング法、蒸着法などの物理堆積法、およびＣＶＤ、ＭＯＣＶＤなどの化学堆積法を挙げることができる。 Next, as shown in FIG. 5C, the buffer film 24a is adhered onto the Schottky metal layer 23. The film forming method of the buffer film 24a is not particularly limited, and examples thereof include a physical deposition method such as a sputtering method and a vapor deposition method, and a chemical deposition method such as CVD and MOCVD.
その後、ショットキー金属層２３よりサイズの大きなゲート電極膜２５を形成する。
このゲート電極膜２５の形成法は、リフトオフ法でも、金属膜の成膜、リソグラフィおよびエッチングによるエッチング法でもよい。この際、緩衝膜２４ａも加工して、緩衝膜２４とする（図５（ｄ））。
After that, the gate electrode film 25 having a size larger than that of the Schottky metal layer 23 is formed.
The method for forming the gate electrode film 25 may be a lift-off method or an etching method by film formation, lithography and etching of a metal film. At this time, the buffer membrane 24a is also processed to obtain the buffer membrane 24 (FIG. 5 (d)).
しかる後、絶縁膜をコンフォーマルに形成し、異方性エッチングを行って、少なくともゲート電極２５の側壁に絶縁膜２９を形成する（図５（ｅ））。ここで、絶縁膜としては、例えば、ＳｉＯｘ、ＳｉＯＮ、ＳｉＮｘ、Ａｌ２Ｏ３およびＨｆＯｘなどを用いることができる。 After that, the insulating film is formally formed and anisotropic etching is performed to form the insulating film 29 at least on the side wall of the gate electrode 25 (FIG. 5 (e)). Here, as the insulating film, for example, SiO x , SiON, SiN x , Al 2 O 3 and HfO x can be used.
その後、図５（ｆ）に示すように、ソース電極２６およびドレイン電極２７を形成する。
ソース電極２６およびドレイン電極２７の形成法は、リフトオフ法でも、金属膜の成膜、リソグラフィおよびエッチングによるエッチング法でもよい。ゲート電極を構成する金属膜の成膜法としては、スパッタリング法、蒸着法などの物理堆積法、およびＣＶＤ、ＭＯＣＶＤなどの化学堆積法などを挙げることができる。
以上の工程により、半導体装置２０１は製造される。
After that, as shown in FIG. 5 (f), the source electrode 26 and the drain electrode 27 are formed.
The method of forming the source electrode 26 and the drain electrode 27 may be a lift-off method or an etching method by film formation, lithography and etching of a metal film. Examples of the metal film forming method constituting the gate electrode include a physical deposition method such as a sputtering method and a vapor deposition method, and a chemical deposition method such as CVD and MOCVD.
The semiconductor device 201 is manufactured by the above steps.
半導体装置２０１は、半導体の表層部に形成されて散乱や準位の少ないチャネル層２２のキャリアを直付けのショットキー金属２３と緩衝膜２４を介してゲート電極２５により制御され、かつゲート電極２５−ソース電極２６間およびゲート電極２５−ドレイン電極２７間の距離ｄを自己整合的かつ極めて高い精度で形成することが可能になり、距離ｄも極めて小さくすることができる。さらに、チャネル層２２に形成される空乏層やキャリアに対してゲート長方向に分布をもたせることが可能になる。
このため、半導体装置２０１は、急峻なオン／オフ特性などスイッチング特性が得られ、かつゲートリーク電流が少なく、ノーマリーオフ動作に好適な半導体装置となる。
In the semiconductor device 201, the carriers of the channel layer 22 formed on the surface layer portion of the semiconductor and having less scattering and leveling are controlled by the gate electrode 25 via the directly attached Schottky metal 23 and the buffer film 24, and the gate electrode 25 The distance d between the-source electrode 26 and the gate electrode 25-drain electrode 27 can be formed in a self-aligned manner with extremely high accuracy, and the distance d can also be extremely reduced. Further, the depletion layer and carriers formed in the channel layer 22 can be distributed in the gate length direction.
Therefore, the semiconductor device 201 is a semiconductor device suitable for normally-off operation because it can obtain switching characteristics such as steep on / off characteristics and has a small gate leakage current.
（第３の実施の形態）
第３の実施の形態は、カーボンナノチューブを半導体層とし、カーボンナノチューブの表面層をチャネル層３２とした場合であり、その半導体装置３０１の構成を図６に示す。
半導体装置３０１は、チャネル層３２に接して形成されたショットキー金属層３３、ショットキー金属層３３上に形成された緩衝膜３４、緩衝膜３４上に形成されたゲート電極３５、チャネル層３２に接して形成されてチャネル層３２とオーミックコンタクトするソース電極３６およびドレイン電極３７を有する。ここで、ショットキー金属層３３、緩衝膜３４、ゲート電極３５、ソース電極３６およびドレイン電極３７は実施の形態１と同様のものである。
半導体装置３０１は、カーボンナノチューブからなる半導体の表層部に形成されて散乱や準位の少ないチャネル層３２のキャリアを、チャネル層３２に直付けのショットキー金属３３と緩衝膜３４を介してゲート電極３５により制御される。このため、半導体装置３０１は、急峻なオン／オフ特性などスイッチング特性が得られ、かつゲートリーク電流が少なく、ノーマリーオフ動作に好適な半導体装置となる。
(Third Embodiment)
The third embodiment is a case where the carbon nanotube is a semiconductor layer and the surface layer of the carbon nanotube is a channel layer 32, and the configuration of the semiconductor device 301 is shown in FIG.
The semiconductor device 301 is formed on a Schottky metal layer 33 formed in contact with the channel layer 32, a buffer film 34 formed on the Schottky metal layer 33, a gate electrode 35 formed on the buffer film 34, and a channel layer 32. It has a source electrode 36 and a drain electrode 37 that are formed in contact with each other and make ohmic contact with the channel layer 32. Here, the Schottky metal layer 33, the buffer film 34, the gate electrode 35, the source electrode 36, and the drain electrode 37 are the same as those in the first embodiment.
In the semiconductor device 301, the carriers of the channel layer 32 formed on the surface layer portion of the semiconductor made of carbon nanotubes and having less scattering and leveling are directly attached to the channel layer 32 via a Schottky metal 33 and a buffer film 34, and a gate electrode. It is controlled by 35. Therefore, the semiconductor device 301 is a semiconductor device suitable for normally-off operation because it can obtain switching characteristics such as steep on / off characteristics and has a small gate leakage current.
（第４の実施の形態）
第４の実施の形態は、図７に示すように、第３の実施の形態で説明した半導体装置３０１を多数用いた半導体装置３０２である。
半導体装置３０２は、半導体装置３０１を多数並列に並べ、各半導体装置３０１のゲート電極３５、ソース電極３６よびドレイン電極３７をそれぞれ電気的に繋いだゲート集電局４５、ソース集電極４６よびドレイン集電極４７を備える。
半導体装置３０２は、多数のトランジスタが並列に配置されることにより大電流対応となるため、特にパワー用途に適する半導体装置である。
(Fourth Embodiment)
As shown in FIG. 7, the fourth embodiment is a semiconductor device 302 using a large number of semiconductor devices 301 described in the third embodiment.
In the semiconductor device 302, a large number of semiconductor devices 301 are arranged in parallel, and the gate electrode 35, the source electrode 36, and the drain electrode 37 of each semiconductor device 301 are electrically connected to each other. It includes an electrode 47.
The semiconductor device 302 is a semiconductor device particularly suitable for power applications because it can handle a large current by arranging a large number of transistors in parallel.
以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。 Hereinafter, the present invention will be described in more detail by way of examples, but these examples are given here to aid the understanding of the present invention, and the present invention is not limited thereto.
（実施例１）
実施例１では、ショットキー金属層５３として厚さ２０ｎｍのアルミニウム（Ａｌ）を用いた半導体装置５０１試料を作製した。ここでは、その試料の作製方法と、電気特性を評価した結果について述べる。
(Example 1)
In Example 1, a semiconductor device 501 sample using aluminum (Al) having a thickness of 20 nm as the Schottky metal layer 53 was prepared. Here, the method for preparing the sample and the result of evaluating the electrical characteristics will be described.
＜試料の作製＞
以下、試料の作製工程を断面図である図８を参照しながら説明する。
最初に、基板としてＩｂ型絶縁性（１００）面方位ダイヤモンド基板（高圧高温製）を用い、その上に半導体層５１として、マイクロ波プラズマ気相成長（ＭＰＣＶＤ）法を用いてダイヤモンドエピタキシャル層を形成した。
<Preparation of sample>
Hereinafter, the sample preparation process will be described with reference to FIG. 8, which is a cross-sectional view.
First, an Ib-type insulating (100) plane-oriented diamond substrate (manufactured by high pressure and high temperature) is used as the substrate, and a diamond epitaxial layer is formed on the semiconductor layer 51 by the microwave plasma vapor deposition (MPCVD) method. did.
ダイヤモンドエピタキシャル層の形成条件は以下の通りである。
原料ガス： メタン（ＣＨ４），流量０．５ｓｃｃｍ
キャリア（希釈）ガス： 水素（Ｈ２），流量５００ｓｃｃｍ
ＣＨ４／Ｈ２比： ０．１％
成長中圧力： ８０Ｔｏｒｒ（１０．７ＫＰａ）
マイクロ波パワー： ８００−９５０Ｗ
基板温度： ８００−９５０℃
成長時間： ２−５時間
エピタキシャル層の厚さ：１００−２５０ｎｍ
エピタキシャル層成膜後、メタンガスの供給を止め、エピタキシャル層を３０分間水素雰囲気下で基板温度に保って、ダイヤモンド層の表面を水素終端して、チャネル層５２ａを形成した（図８（ａ））。そして、試料を３日間大気中で保管した。
The conditions for forming the diamond epitaxial layer are as follows.
Raw material gas: Methane (CH 4 ), flow rate 0.5 sccm
Carrier (diluted) gas: Hydrogen (H 2 ), flow rate 500 sccm
CH 4 / H 2 ratio: 0.1%
Growing pressure: 80 Torr (10.7 KPa)
Microwave power: 800-950W
Substrate temperature: 800-950 ° C
Growth time: 2-5 hours Epitaxy layer thickness: 100-250 nm
After the epitaxial layer was formed, the supply of methane gas was stopped, the epitaxial layer was maintained at the substrate temperature in a hydrogen atmosphere for 30 minutes, and the surface of the diamond layer was hydrogen-terminated to form the channel layer 52a (FIG. 8A). .. Then, the sample was stored in the air for 3 days.
次に、図８（ｂ）に示すように、レーザー露光機（ナノシステムソリューションズ社製）を用いたリフトオフ法によりオーミックコンタクトのソース電極５６およびドレイン電極５７を水素終端ダイヤモンド表面であるチャネル層５２ａ上に直接接触させて形成した。ここで、ソース電極５６およびドレイン電極５７は、厚さ１０ｎｍのパラジウム（Ｐｄ）、厚さ１０ｎｍのチタン（Ｔｉ）および厚さ１００ｎｍの金（Ａｕ）を順次積層したものとし、電子ビーム蒸発器（アールデック製）を使用して堆積させた。なお、Ｐｄはオーミックコンタクト、Ｔｉは密着層の機能をもつ。 Next, as shown in FIG. 8B, the source electrode 56 and the drain electrode 57 of the ohmic contact are placed on the channel layer 52a which is the surface of the hydrogen-terminated diamond by the lift-off method using a laser exposure machine (manufactured by Nanosystem Solutions). It was formed by direct contact with. Here, the source electrode 56 and the drain electrode 57 are made by sequentially laminating palladium (Pd) having a thickness of 10 nm, titanium (Ti) having a thickness of 10 nm, and gold (Au) having a thickness of 100 nm, and an electron beam evaporator (). It was deposited using an Earl Deck). Pd has an ohmic contact function, and Ti has an adhesion layer function.
その後、図８（ｃ）に示すように、酸素プラズマを使用してメサ構造によってデバイスを分離した。ここで、同図中の５９は、酸素プラズマによる電気的不伝導層（絶縁体層）を示し、チャネル層５２は絶縁体層５９により電気的に隔離される。 The device was then separated by a mesa structure using oxygen plasma as shown in FIG. 8 (c). Here, 59 in the figure shows an electrically non-conducting layer (insulator layer) due to oxygen plasma, and the channel layer 52 is electrically separated by the insulator layer 59.
しかる後、図８（ｄ）に示すように、Ｈ終端ダイヤモンドへのショットキー金属層５３として、厚さ２０ｎｍのＡｌ薄膜を電子ビーム蒸発器（アールデック製）を用いて堆積させた。ここで、電子ビーム蒸発器のベース圧力は１０−７Ｐａ未満とした。
次に、図８（ｅ）に示すように、緩衝膜（絶縁体膜）５４として、厚さ２５ｎｍのＡｌ２Ｏ３をショットキー金属層５３上に原子層堆積（ＡＬＤ）によって形成した。ＡＬＤ装置としては、ＳＵＮＡＬＥ Ｒ−１００Ｂ（Ｐｉｃｏｓｕｎ社）を用いた。
ここで、形成温度は３９３Ｋとした。また、ＭＩＭＳ−ＦＥＴの高温電気的挙動を調べる実験用に、厚さ２５ｎｍのＡＬＤ−Ａｌ２Ｏ３を５７３Ｋで堆積させた試料も作製した。
その後、図８（ｆ）に示すように、Ａｌ２Ｏ３からなる緩衝膜５４上に厚さ１０ｎｍのＴｉおよび厚さ１００ｎｍのＡｕを順次堆積させてＴｉ／Ａｕからなるゲート電極５５を形成して、特性を評価するための半導体装置５０１を得た。
After that, as shown in FIG. 8D, an Al thin film having a thickness of 20 nm was deposited as a Schottky metal layer 53 on the H-terminated diamond using an electron beam evaporator (manufactured by Earldec). Here, the base pressure of the electron beam evaporator was set to less than 10-7 Pa.
Next, as shown in FIG. 8 (e), Al 2 O 3 having a thickness of 25 nm was formed as a buffer film (insulator film) 54 on the Schottky metal layer 53 by atomic layer deposition (ALD). As the ALD apparatus, SUNALE R-100B (Picosun) was used.
Here, the formation temperature was set to 393 K. In addition, a sample in which ALD-Al 2 O 3 having a thickness of 25 nm was deposited at 573 K was also prepared for an experiment for investigating the high-temperature electrical behavior of the MIMS-FET.
Then, as shown in FIG. 8 (f), Ti having a thickness of 10 nm and Au having a thickness of 100 nm are sequentially deposited on the buffer film 54 made of Al 2 O 3 to form a gate electrode 55 made of Ti / Au. A semiconductor device 501 for evaluating the characteristics was obtained.
＜特性評価＞
図９は、上記方法によって作製した、ゲート長（Ｌｇ）５μｍ、ゲート幅（Ｗｇ）１００μｍ、ソース―ゲート間距離（Ｌｓｇ）５μｍ、およびゲート―ドレイン間距離（Ｌｇｄ）５μｍのＭＩＭＳ−ＦＥＴのトランジスタ特性の一例を示す。電気特性の評価には、２６００Ｂ（ケースレー製）を用いた。
図９（ａ）は、ゲート電圧Ｖｇを０Ｖから−６Ｖまで−０．５Ｖのステップで変化させたときのドレイン電圧に対するドレイン電流依存性を示す。良好なトランジスタ特性が得られている。
図９（ｂ）は、ドレイン電圧（ドレイン−ソース間電圧）−８ＶにおけるＭＩＭＳ−ＦＥＴの伝達曲線である。この図の中に挿入した図は、図９（ｂ）の測定データを基にして縦軸を｜−Ｉｄｓ｜０．５に換えてリプロットしたものであるが、そこからしきい値電圧Ｖｔｈは−０．６４Ｖと計算され、ノーマリーオフの動作をしていることがわかる。
図９（ｃ）は、Ｖｇ＝０Ｖとし、ドレインに最大−２００Ｖを印加したときのドレイン電圧に対するドレインリーク電流の依存性を示す。ドレインに−２００Ｖまで電圧をかけてもドレインリーク電流は絶対値で１６ｎＡ以下という低い値に収まっていることがわかる。
<Characteristic evaluation>
FIG. 9 shows a MISS having a gate length (L g ) of 5 μm, a gate width (W g ) of 100 μm, a source-gate distance (L sg ) of 5 μm, and a gate-drain distance (L gd ) of 5 μm prepared by the above method. An example of the transistor characteristics of −FET is shown. 2600B (manufactured by Keithley) was used for evaluation of electrical characteristics.
9 (a) shows a drain current dependence on drain voltage when the gate voltage V g is changed at -0.5V step from 0V to -6 V. Good transistor characteristics are obtained.
FIG. 9B is a transmission curve of the MIMS-FET at a drain voltage (drain-source voltage) -8V. Inserted figure in this figure, FIG. 9 based on the vertical axis the measurement data (b) | -I ds | but is obtained by Ripurotto in place of 0.5, the threshold voltage Vth from there Is calculated to be -0.64V, and it can be seen that the operation is normally off.
FIG. 9C shows the dependence of the drain leakage current on the drain voltage when V g = 0 V and a maximum of −200 V is applied to the drain. It can be seen that the drain leakage current is within a low value of 16 nA or less in absolute value even when a voltage of −200 V is applied to the drain.
図１０は、比較例としてのＭＥＳＦＥＴおよびＭＯＳＦＥＴと、本発明のＭＩＭＳ−ＦＥＴとの電気特性の比較を示す。
ここで、ＭＥＳＦＥＴは緩衝膜５４を、ＭＯＳＦＥＴはショットキー金属層５３を省いた以外、実施例１の半導体装置５０１と同様の構造を、同様の方法で作製した試料である。
図１０（ａ）から（ｃ）は電気伝達曲線を示し、（ａ）はＭＥＳＦＥＴ、（ｂ）はＭＯＳＦＥＴおよび（ｃ）はＭＩＭＳ−ＦＥＴの場合である。この図から、ＭＩＭＳ−ＦＥＴは、ＭＥＳＦＥＴと同様に、ノーマリーオフ動作をしていることがわかる。一方、ＭＯＳＦＥＴはノーマリーオン動作である。
図１０（ｄ）から（ｆ）は、ドレイン電圧Ｖｄを−８Ｖに固定したときのゲートリーク電流特性、すなわちゲート電極とソース電極の間に流れる電流｜ＩＧ｜を示し、（ｄ）はＭＥＳＦＥＴ、（ｅ）はＭＯＳＦＥＴおよび（ｆ）はＭＩＭＳ−ＦＥＴの場合である。ＭＩＭＳ−ＦＥＴは、ＭＯＳＦＥＴと同様にゲートリーク電流は極めて少ない。一方、ＭＥＳＦＥＴはゲートリーク｜ＩＧ｜が大きく、例えばゲート電圧Ｖｇが‐２Ｖのときには１０−５Ａに近いリーク電流が流れる。ＭＩＭＳ−ＦＥＴのリーク電流｜ＩＧ｜は、同様の条件で約５×１０−１２Ａである。
この結果から、ＭＩＭＳ−ＦＥＴのみ、ノーマリーオフ動作と低リーク電流を両立して達成できることが実証された。
FIG. 10 shows a comparison of the electrical characteristics of the MESFET and MOSFET as comparative examples and the MIMS-FET of the present invention.
Here, the MESFET is a sample prepared by the same method as the semiconductor device 501 of the first embodiment except that the buffer film 54 is omitted and the MOSFET omits the Schottky metal layer 53.
10 (a) to 10 (c) show electrical transfer curves, (a) is a MESFET, (b) is a MOSFET, and (c) is a MIMS-FET. From this figure, it can be seen that the MIMS-FET performs a normally-off operation like the MESFET. On the other hand, the MOSFET is in normal-on operation.
10 (d) to 10 (f) show the gate leak current characteristic when the drain voltage V d is fixed at -8 V, that is, the current | IG | flowing between the gate electrode and the source electrode, and FIG. 10 (d) shows. MESFET, (e) is a MOSFET, and (f) is a MIMS-FET. MIMS-FET has extremely low gate leakage current like MOSFET. Meanwhile, MESFET gate leakage | I G | is large, for example, the gate voltage V g is leakage current flows close to 10 -5 A when the -2 V. MIMS-FET of the leakage current | I G | is about 5 × 10 -12 A at similar conditions.
From this result, it was demonstrated that only MIMS-FET can achieve both normally-off operation and low leakage current.
図１１および図１２は、半導体装置５０１のＭＩＭＳ−ＦＥＴ試料の電気伝達曲線の使用環境温度依存性を示す。すなわち、図１１（ａ）は使用環境（測定環境）を３００Ｋ、図１１（ｂ）は４２３Ｋ、図１２（ａ）は５２３Ｋ、そして図１２（ｂ）は６２３Ｋとしたときの電気伝達曲線を示す。ここで、半導体装置５０１の緩衝膜５４は５７３Ｋで成膜したＡＬＤ−Ａｌ２Ｏ３とした。ＭＩＭＳ−ＦＥＴの寸法は、Ｌｇ＝６μｍ、Ｗｇ＝５０μｍ、Ｌｓｇ＝４μｍおよびＬｇｄ＝２２μｍである。
その結果、ＭＩＭＳ−ＦＥＴ試料は、少なくとも６２３Ｋまでノーマリーオフ動作を示すことが確認された。
11 and 12 show the operating environment temperature dependence of the electrical transfer curve of the MIMS-FET sample of the semiconductor device 501. That is, FIG. 11 (a) shows an electric transmission curve when the usage environment (measurement environment) is 300 K, FIG. 11 (b) is 423 K, FIG. 12 (a) is 523 K, and FIG. 12 (b) is 623 K. .. Here, the buffer film 54 of the semiconductor device 501 was ALD-Al 2 O 3 formed at 573K. The dimensions of the MIMS-FET are L g = 6 μm, W g = 50 μm, L sg = 4 μm and L gd = 22 μm.
As a result, it was confirmed that the MIMS-FET sample showed a normally-off operation up to at least 623K.
図１３および１４は、半導体装置５０１のＭＩＭＳ−ＦＥＴ試料の電気的パラメータの熱安定性を示す。すなわち、図１３（ａ）はＶｇ＝−３Ｖおよび−４Ｖにおける最大ドレイン電流、図１３（ｂ）はＳＳ値、図１４（ａ）はＶｇ＝−５Ｖにおけるドレイン電流とＶｇ＝０Ｖにおけるドレイン電流（オン/オフ）比、そして図１４（ｂ）はしきい値電圧の環境温度依存性を示す。ここで、半導体装置５０１の緩衝膜５４は５７３Ｋで成膜したＡＬＤ−Ａｌ２Ｏ３とした。ＭＩＭＳ− ＦＥＴの寸法は、Ｌｇ＝６μｍ、Ｗｇ＝５０μｍ、Ｌｓｇ＝４μｍおよびＬｇｄ＝２２μｍである。 13 and 14 show the thermal stability of the electrical parameters of the MIMS-FET sample of semiconductor device 501. That is, FIG. 13 (a) Vg = -3 V and the maximum drain current, FIG. 13 (b) SS value in -4 V, FIG. 14 (a) the drain current in the drain current and Vg = 0V in V g = -5V The (on / off) ratio, and FIG. 14 (b), show the ambient temperature dependence of the threshold voltage. Here, the buffer film 54 of the semiconductor device 501 was ALD-Al 2 O 3 formed at 573K. The dimensions of the MIMS-FET are L g = 6 μm, W g = 50 μm, L sg = 4 μm and L gd = 22 μm.
最大ドレイン電流（Ｉｄｍａｘ）は、図１３（ａ）に示すように、Ｖｇ＝−４Ｖ、３００Ｋで１３．５ｍＡ／ｍｍである。測定温度が上昇すると、最大ドレイン電流Ｉｄｍａｘは、４７３Ｋで約１１．５ｍＡ／ｍｍ、６２３Ｋで４．７ｍＡ／ｍｍに低下するが、６２３Ｋでも十分大きな最大ドレイン電流Ｉｄｍａｘが得られることが確認された。 The maximum drain current ( Idmax ) is 13.5 mA / mm at Vg = -4V and 300 K, as shown in FIG. 13 (a). When the measurement temperature rises, the maximum drain current I dmax decreases to about 11.5 mA / mm at 473 K and 4.7 mA / mm at 623 K, but it was confirmed that a sufficiently large maximum drain current I dmax can be obtained even at 623 K. It was.
ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）は、下記式（Ａ１）によって与えられ、Ｃｄｅｐを半導体のデプリーション容量、Ｃｉｔを（欠陥による）界面容量、Ｃｉを絶縁体容量、Ｔを温度、ｑを電子の電荷およびκをボルツマン定数とすると、下記式（Ａ２）によって関連づけられるパラメータである。 SS (Subthreshold Slope) is given by the following formula (A1), depletion capacitance of the semiconductor and C dep, C it (depending defect) interfacial capacitance, C i the insulator capacitance, temperature T, electric charge q of the electronic If and κ are Boltzmann's constants, they are parameters associated with the following equation (A2).
ＳＳ＝ｄＶｇ／ｄ（ｌｏｇ１０（Ｉｄ）） ・・・（Ａ１）
ＳＳ＝（κＴ／ｑ）・ｌｏｇ１０〔１＋（Ｃｄｅｐ＋Ｃｉｔ）／Ｃｉ〕 ・・・（Ａ２）
SS = dV g / d (log 10 ( Id )) ... (A1)
SS = (κT / q) · log 10 [1+ (C dep + C it) / C i ] ··· (A2)
ＳＳ値は、図１３（ｂ）に示されるように、３００Ｋでは７６ｍＶ／ｄｅｃと低い値であった。これは、アルミニウム／水素終端ダイヤモンドの界面密度が低いことを示唆している。本発明のＭＩＳ−ＦＥＴのＳＳ値は、ＭＯＳＦＥＴのそれ（１２０ｍＶ／ｄｅｃ）よりはるかに低い値である。 As shown in FIG. 13B, the SS value was as low as 76 mV / dec at 300 K. This suggests that the interfacial density of aluminum / hydrogen-terminated diamond is low. The SS value of the MIS-FET of the present invention is much lower than that of the MOSFET (120 mV / dec).
また、ドレイン電流（オン/オフ）比は、図１４（ａ）に示されるように、高温環境ほど低下する傾向にあるが、６２３Ｋでも１０６以上という十分大きなオン/オフ比が得られた。
また、図１４（ｂ）に示されるように、しきい値電圧も３００Ｋから６２３Ｋに亘って−０．５Ｖ〜−０．２Ｖの範囲に収まっており、全ての温度域でノーマリーオフの動作になっていることが確認された。
The drain current (ON / OFF) ratio, as shown in FIG. 14 (a), but tends to decrease as the high-temperature environment, a sufficiently large on / off ratio of 623K even 106 or more was obtained.
Further, as shown in FIG. 14B, the threshold voltage is also within the range of -0.5V to -0.2V from 300K to 623K, and the normal off operation is performed in all temperature ranges. It was confirmed that it was.
（実施例２）
実施例２は、ショットキー金属層５３として厚さ２０ｎｍのチタン（Ｔｉ）を用いた場合で、ショットキー金属層５３の材料以外は実施例１と同様の条件で作製した試料を用いて、その電気特性を評価した。
その結果を図１５に示す。ここで、トランジスタの 寸法は、Ｌｇ＝１０μｍ、Ｗｇ＝１００μｍ、Ｌｓｇ＝Ｌｇｄ＝５μｍである。
図１５（ａ）は、ゲート電圧Ｖｇを０Ｖから−５Ｖまで−０．５Ｖのステップで変化させたときのドレイン電圧に対するドレイン電流依存性を示す。良好なトランジスタ特性が得られている。
図１５（ｂ）は、ドレイン電圧−８ＶにおけるＭＩＭＳ−ＦＥＴの伝達曲線である。
図１５（ｃ）は、図１５（ｂ）の測定データを基にして縦軸を｜−Ｉｄｓ｜０．５に換えてリプロットしたものであるが、そこからしきい値電圧Ｖｔｈは‐０．０４Ｖと計算され、ノーマリーオフの動作をすることがわかった。ＭＩＭＳ−ＦＥＴのしきい値電圧Ｖｔｈは、ショットキー金属層５３の材料の選択によって調整できることが確認された。
(Example 2)
In Example 2, titanium (Ti) having a thickness of 20 nm was used as the Schottky metal layer 53, and a sample prepared under the same conditions as in Example 1 was used except for the material of the Schottky metal layer 53. The electrical characteristics were evaluated.
The result is shown in FIG. Here, the dimensions of the transistor are L g = 10 μm, W g = 100 μm, and L sg = L gd = 5 μm.
Figure 15 (a) shows a drain current dependence on drain voltage when the gate voltage V g is changed at -0.5V step from 0V to -5V. Good transistor characteristics are obtained.
FIG. 15B is a transmission curve of the MIMS-FET at a drain voltage of −8 V.
FIG. 15 (c) 15 the vertical axis based on the measurement data (b) | -I ds | but is obtained by Ripurotto in place of 0.5, the threshold voltage V th from there - It was calculated to be 0.04V, and it was found that the operation was normally off. It was confirmed that the threshold voltage Vth of the MIMS-FET can be adjusted by selecting the material of the Schottky metal layer 53.
（実施例３）
実施例３は、ショットキー金属層５３として厚さ２０ｎｍのコバルト（Ｃｏ）を用いた場合で、ショットキー金属層５３の材料以外は実施例１と同様の条件で作製した試料を用いて、その電気特性を評価した。
その結果を図１６に示す。ここで、トランジスタの 寸法は、Ｌｇ＝１０μｍ、Ｗｇ＝１００μｍ、Ｌｓｇ＝Ｌｇｄ＝５μｍである。
図１６（ａ）は、ゲート電圧Ｖｇを０Ｖから−４Ｖまで−０．５Ｖのステップで変化させたときのドレイン電圧に対するドレイン電流依存性を示す。良好なトランジスタ特性が得られている。
図１６（ｂ）は、ドレイン電圧−８ＶにおけるＭＩＭＳ−ＦＥＴの伝達曲線である。
図１６（ｃ）は、図１６（ｂ）の測定データを基にして縦軸を｜−Ｉｄｓ｜０．５に換えてリプロットしたものであるが、そこからしきい値電圧Ｖｔｈは約０Ｖと計算された。ＭＩＭＳ−ＦＥＴのしきい値電圧Ｖｔｈは、ショットキー金属層５３の材料の選択によって調整できることが実施例３においても確認された。
(Example 3)
Example 3 is a case where cobalt (Co) having a thickness of 20 nm is used as the Schottky metal layer 53, and a sample prepared under the same conditions as in Example 1 is used except for the material of the Schottky metal layer 53. The electrical characteristics were evaluated.
The result is shown in FIG. Here, the dimensions of the transistor are L g = 10 μm, W g = 100 μm, and L sg = L gd = 5 μm.
Figure 16 (a) shows a drain current dependence on drain voltage when the gate voltage V g is changed at -0.5V step from 0V to -4 V. Good transistor characteristics are obtained.
FIG. 16B is a transmission curve of the MIMS-FET at a drain voltage of −8 V.
FIG. 16 (c), the vertical axis the measured data based on the FIG. 16 (b) | -I ds | but is obtained by Ripurotto in place of 0.5, the threshold voltage V th therefrom about It was calculated as 0V. It was also confirmed in Example 3 that the threshold voltage Vth of the MIMS-FET can be adjusted by selecting the material of the Schottky metal layer 53.
本発明により、キャリア移動度が高く、急峻なオン／オフ特性などスイッチング特性が優れ、かつゲートリーク電流が少ない半導体装置、またそれらの諸特性に加えてノーマリーオフ動作に好適な半導体装置、パワーデバイスおよび制御用電子装置を提供することが可能になる。
このため、本発明は、低消費電力、省エネルギーでかつ高性能なスイッチング半導体装置の道を切り開くものとなっており、民生用途および産業用途のいずれにも上大いに利用されることが期待される。
また、半導体層としてダイヤモンドを用いた場合には、３５０℃というような高温でも低リーク電流でスイッチング特性が優れるので、過酷環境を含めた広い応用が期待される。
According to the present invention, a semiconductor device having high carrier mobility, excellent switching characteristics such as steep on / off characteristics, and a small gate leakage current, and in addition to these characteristics, a semiconductor device suitable for normally-off operation, power. It becomes possible to provide devices and electronic devices for control.
Therefore, the present invention paves the way for low power consumption, energy saving, and high-performance switching semiconductor devices, and is expected to be greatly utilized for both consumer and industrial applications.
Further, when diamond is used as the semiconductor layer, it has excellent switching characteristics with a low leakage current even at a high temperature such as 350 ° C., so that it is expected to be widely applied including harsh environments.
１１：半導体層
１２：チャネル層
１３，１３ａ：ショットキー金属層
１４，１４ａ：緩衝膜（インピーダンス膜、絶縁体膜）
１５：ゲート電極
１６：ソース電極
１７： ドレイン電極
１８：絶縁体層
２１：半導体層
２２：チャネル層
２３：ショットキー金属層
２４，２４ａ：緩衝膜（インピーダンス膜、絶縁体膜）
２５：ゲート電極
２６：ソース電極
２７：ドレイン電極
２９：絶縁膜
３２：チャネル層（カーボンナノチューブ）
３３：ショットキー金属層
３４：緩衝膜
３５：ゲート電極
３６：ソース電極
３７：ドレイン電極
４５：ゲート集電極
４６：ソース集電極
４７：ドレイン集電極
５１：半導体層
５２，５２ａ：チャネル層
５３：ショットキー金属層
５４：緩衝膜（絶縁体膜）
５５：ゲート電極
５６：ソース電極
５７：ドレイン電極
５９：電気的不導体層（絶縁体層）
１０１：半導体装置（ＭＩＭＳ−ＦＥＴ）
２０１：半導体装置
３０１：半導体装置
３０２：半導体装置
５０１：半導体装置（ＭＩＭＳ−ＦＥＴ）
11: Semiconductor layer 12: Channel layer 13, 13a: Schottky metal layer 14, 14a: Buffer film (impedance film, insulator film)
15: Gate electrode 16: Source electrode 17: Drain electrode 18: Insulator layer 21: Semiconductor layer 22: Channel layer 23: Schottky metal layer 24, 24a: Buffer film (impedance film, insulator film)
25: Gate electrode 26: Source electrode 27: Drain electrode 29: Insulating film 32: Channel layer (carbon nanotube)
33: Schottky metal layer 34: Buffer film 35: Gate electrode 36: Source electrode 37: Drain electrode 45: Gate collecting electrode 46: Source collecting electrode 47: Drain collecting electrode 51: Semiconductor layer 52, 52a: Channel layer 53: Shot Key metal layer 54: Buffer film (insulator film)
55: Gate electrode 56: Source electrode 57: Drain electrode 59: Electrical non-conductor layer (insulator layer)
101: Semiconductor device (MIMS-FET)
201: Semiconductor device 301: Semiconductor device 302: Semiconductor device 501: Semiconductor device (MIMS-FET)
Claims (16)
前記ショットキー金属層が電気的に浮遊している、半導体装置。 The Schottky via a semiconductor layer in which a channel is formed on the first main surface, a Schottky metal layer in contact with the first main surface and a Schottky junction with the semiconductor layer, and a buffer film having an impedance. It has a gate electrode that is disposed so that it faces at least part of the metal layer.
A semiconductor device in which the Schottky metal layer is electrically suspended.
A control electronic device including the semiconductor device according to any one of claims 1 to 14.
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139109A (en) * | 1994-09-16 | 1996-05-31 | Tokyo Gas Co Ltd | Isolated diamond semiconductor element terminated with hydrogen and fabrication thereof |
| JP2006310644A (en) * | 2005-04-28 | 2006-11-09 | Sumitomo Electric Ind Ltd | Field effect transistor and epitaxial substrate |
| JP2008053312A (en) * | 2006-08-22 | 2008-03-06 | Toyota Motor Corp | Semiconductor device |
| JP2008258558A (en) * | 2007-03-13 | 2008-10-23 | Tohoku Univ | Schottky gate type field effect transistor |
| JP2010067816A (en) * | 2008-09-11 | 2010-03-25 | Toshiba Corp | Semiconductor device |
| JP2012015481A (en) * | 2010-06-01 | 2012-01-19 | Sony Corp | Field effect transistor manufacturing method, field effect transistor and semiconductor graphene oxide manufacturing method |
| JP2012049169A (en) * | 2010-08-24 | 2012-03-08 | New Japan Radio Co Ltd | Nitride semiconductor device and method of manufacturing the same |
| CN108206218A (en) * | 2018-02-02 | 2018-06-26 | 华南理工大学 | A kind of MoS2Base Metal semiconductor field effect transistor and preparation method thereof |
| CN109285894A (en) * | 2018-09-14 | 2019-01-29 | 西安交通大学 | A kind of diamond Quito channel potential barrier regulates and controls field effect transistor and preparation method thereof |
-
2019
- 2019-03-26 JP JP2019057963A patent/JP7195539B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139109A (en) * | 1994-09-16 | 1996-05-31 | Tokyo Gas Co Ltd | Isolated diamond semiconductor element terminated with hydrogen and fabrication thereof |
| JP2006310644A (en) * | 2005-04-28 | 2006-11-09 | Sumitomo Electric Ind Ltd | Field effect transistor and epitaxial substrate |
| JP2008053312A (en) * | 2006-08-22 | 2008-03-06 | Toyota Motor Corp | Semiconductor device |
| JP2008258558A (en) * | 2007-03-13 | 2008-10-23 | Tohoku Univ | Schottky gate type field effect transistor |
| JP2010067816A (en) * | 2008-09-11 | 2010-03-25 | Toshiba Corp | Semiconductor device |
| JP2012015481A (en) * | 2010-06-01 | 2012-01-19 | Sony Corp | Field effect transistor manufacturing method, field effect transistor and semiconductor graphene oxide manufacturing method |
| JP2012049169A (en) * | 2010-08-24 | 2012-03-08 | New Japan Radio Co Ltd | Nitride semiconductor device and method of manufacturing the same |
| CN108206218A (en) * | 2018-02-02 | 2018-06-26 | 华南理工大学 | A kind of MoS2Base Metal semiconductor field effect transistor and preparation method thereof |
| CN109285894A (en) * | 2018-09-14 | 2019-01-29 | 西安交通大学 | A kind of diamond Quito channel potential barrier regulates and controls field effect transistor and preparation method thereof |
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