JP2020150525A - 光トランシーバおよびその制御方法 - Google Patents
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Abstract
【課題】信号処理回路に回路情報を高速に実装する技術を提供する。【解決手段】第1SPIインターフェースと、揮発性の内部メモリとを備え、信号処理回路と、不揮発性メモリと、疑似SPIインターフェースを有するプロセッサと、を備える光トランシーバ100の制御方法であって、回路情報の先頭に付加される書き込みコマンドが格納された不揮発性メモリをスレーブとして選択し、プロセッサから疑似SPIインターフェースを介して読み出しコマンドを不揮発性メモリに送信するステップと、読み出しコマンドに基づき、不揮発性メモリから前記第2SPIインターフェースを介して書き込みコマンドおよび回路情報を出力するステップと、信号処理回路をスレーブとして選択し、不揮発性メモリから出力された書き込みコマンドおよび回路情報を信号処理回路に取得させ、書き込みコマンドに基づき、回路情報を内部メモリに書き込むステップと、を含む。【選択図】図4
Description
本発明は、光トランシーバおよびその制御方法に関する。
光トランシーバは、入力された電気信号を光信号に変換して送信し、受信した光信号を電気信号に変換して出力する。メモリ間のデータのコピーを高速化するためスイッチを設けることが知られている(例えば特許文献1)。
光トランシーバに信号処理回路を搭載することが求められている。信号処理回路用のプログラム等の回路情報はメモリに格納されており、電源投入またはリセット時にメモリから信号処理回路に回路情報が実装される。メモリから信号処理回路への回路情報の実装を高速に行うことが求められている。回路情報の送受信に特許文献1の方法を用いると、光トランシーバにスイッチを搭載することになる。これにより、光トランシーバが大型化する。
本発明は、信号処理回路に回路情報を高速に実装することを目的とする。
本願発明の一実施形態は、第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備える不揮発性メモリと、前記第1SPIインターフェースおよび前記第2SPIインターフェースに電気的に接続された疑似SPIインターフェースを有するプロセッサと、を備える光トランシーバの制御方法であって、前記回路情報の先頭に付加される書き込みコマンドが格納された前記不揮発性メモリをスレーブとして選択し、前記プロセッサから前記疑似SPIインターフェースを介して読み出しコマンドを前記不揮発性メモリに送信するステップと、前記読み出しコマンドに基づき、前記不揮発性メモリから前記第2SPIインターフェースを介して前記書き込みコマンドおよび前記回路情報を出力するステップと、前記信号処理回路をスレーブとして選択し、前記不揮発性メモリから出力された前記書き込みコマンドおよび前記回路情報を前記信号処理回路に取得させ、前記書き込みコマンドに基づき、前記回路情報を前記内部メモリに書き込むステップと、を含む光トランシーバの制御方法である。
本願発明の一実施形態は、第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備え、書き込みコマンドおよび回路情報を格納する不揮発性メモリと、第1入出力ポートおよび第2入出力ポートを有するプロセッサと、を備え、
前記第1入出力ポートは、前記第2SPIインターフェースの入力ポートおよび前記第1SPIインターフェースの出力ポートに接続され、前記第2入出力ポートは、前記第2SPIインターフェースの出力ポートおよび前記第1SPIインターフェースの入力ポートに接続され、前記プロセッサは、読み出しコマンドを前記第1入出力ポートから出力し、前記不揮発性メモリは、前記読み出しコマンドに基づき前記書き込みコマンドおよび前記回路情報を前記不揮発性メモリの前記第2SPIインターフェースの出力ポートから出力し、前記信号処理回路は、前記不揮発性メモリが出力した前記書き込みコマンドおよび前記回路情報を前記第1SPIインターフェースの入力ポートを介して取得し、前記書き込みコマンドに基づき前記不揮発性メモリから出力された前記回路情報を前記内部メモリに書き込む光トランシーバである。
前記第1入出力ポートは、前記第2SPIインターフェースの入力ポートおよび前記第1SPIインターフェースの出力ポートに接続され、前記第2入出力ポートは、前記第2SPIインターフェースの出力ポートおよび前記第1SPIインターフェースの入力ポートに接続され、前記プロセッサは、読み出しコマンドを前記第1入出力ポートから出力し、前記不揮発性メモリは、前記読み出しコマンドに基づき前記書き込みコマンドおよび前記回路情報を前記不揮発性メモリの前記第2SPIインターフェースの出力ポートから出力し、前記信号処理回路は、前記不揮発性メモリが出力した前記書き込みコマンドおよび前記回路情報を前記第1SPIインターフェースの入力ポートを介して取得し、前記書き込みコマンドに基づき前記不揮発性メモリから出力された前記回路情報を前記内部メモリに書き込む光トランシーバである。
本発明の一実施形態によれば、信号処理回路に回路情報を高速に実装することができる。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
最初に本願発明の実施形態の内容を列記して説明する。
(1)本願発明の一実施形態は、第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備える不揮発性メモリと、前記第1SPIインターフェースおよび前記第2SPIインターフェースに電気的に接続された疑似SPIインターフェースを有するプロセッサと、を備える光トランシーバの制御方法であって、前記回路情報の先頭に付加される書き込みコマンドが格納された前記不揮発性メモリをスレーブとして選択し、前記プロセッサから前記疑似SPIインターフェースを介して読み出しコマンドを前記不揮発性メモリに送信するステップと、前記読み出しコマンドに基づき、前記不揮発性メモリから前記第2SPIインターフェースを介して前記書き込みコマンドおよび前記回路情報を出力するステップと、前記信号処理回路をスレーブとして選択し、前記不揮発性メモリから出力された前記書き込みコマンドおよび前記回路情報を前記信号処理回路に取得させ、前記書き込みコマンドに基づき、前記回路情報を前記内部メモリに書き込むステップと、を含む光トランシーバの制御方法である。
これにより、信号処理回路に回路情報を高速に実装できる。また、光モジュールを小型化できる。
(2)前記疑似SPIインターフェースは、第1入出力ポートおよび第2入出力ポートを含み、前記第1入出力ポートおよび前記第2入出力ポートは、各々前記プロセッサからデータを出力する出力モードと前記プロセッサにデータを入力する入力モードに設定可能なポートであり、前記第1入出力ポートは、前記第1SPIインターフェースの入力ポートに接続されると共に前記第2SPIインターフェースの出力ポートに接続されており、前記第2入出力ポートは、前記第1SPIインターフェースの出力ポートに接続されると共に前記第2SPIインターフェースの入力ポートに接続されており、前記第1入出力ポートを前記出力モードに設定すると共に前記第2入出力ポートを前記入力モードに設定するステップを含むことが好ましい。
(3)前記第1入出力ポートおよび前記第2入出力ポートはGPIOポートであることが好ましい。
(4)本願発明の一実施形態は、第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備え、書き込みコマンドおよび回路情報を格納する不揮発性メモリと、第1入出力ポートおよび第2入出力ポートを有するプロセッサと、を備え、前記第1入出力ポートは、前記第2SPIインターフェースの入力ポートおよび前記第1SPIインターフェースの出力ポートに接続され、前記第2入出力ポートは、前記第2SPIインターフェースの出力ポートおよび前記第1SPIインターフェースの入力ポートに接続され、前記プロセッサは、読み出しコマンドを前記第1入出力ポートから出力し、前記不揮発性メモリは、前記読み出しコマンドに基づき前記書き込みコマンドおよび前記回路情報を前記不揮発性メモリの前記第2SPIインターフェースの出力ポートから出力し、前記信号処理回路は、前記不揮発性メモリが出力した前記書き込みコマンドおよび前記回路情報を前記第1SPIインターフェースの入力ポートを介して取得し、前記書き込みコマンドに基づき前記不揮発性メモリから出力された前記回路情報を前記内部メモリに書き込む光トランシーバである。
これにより、信号処理回路に回路情報を高速に実装できる。また、光モジュールを小型化できる。
これにより、信号処理回路に回路情報を高速に実装できる。また、光モジュールを小型化できる。
(2)前記疑似SPIインターフェースは、第1入出力ポートおよび第2入出力ポートを含み、前記第1入出力ポートおよび前記第2入出力ポートは、各々前記プロセッサからデータを出力する出力モードと前記プロセッサにデータを入力する入力モードに設定可能なポートであり、前記第1入出力ポートは、前記第1SPIインターフェースの入力ポートに接続されると共に前記第2SPIインターフェースの出力ポートに接続されており、前記第2入出力ポートは、前記第1SPIインターフェースの出力ポートに接続されると共に前記第2SPIインターフェースの入力ポートに接続されており、前記第1入出力ポートを前記出力モードに設定すると共に前記第2入出力ポートを前記入力モードに設定するステップを含むことが好ましい。
(3)前記第1入出力ポートおよび前記第2入出力ポートはGPIOポートであることが好ましい。
(4)本願発明の一実施形態は、第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備え、書き込みコマンドおよび回路情報を格納する不揮発性メモリと、第1入出力ポートおよび第2入出力ポートを有するプロセッサと、を備え、前記第1入出力ポートは、前記第2SPIインターフェースの入力ポートおよび前記第1SPIインターフェースの出力ポートに接続され、前記第2入出力ポートは、前記第2SPIインターフェースの出力ポートおよび前記第1SPIインターフェースの入力ポートに接続され、前記プロセッサは、読み出しコマンドを前記第1入出力ポートから出力し、前記不揮発性メモリは、前記読み出しコマンドに基づき前記書き込みコマンドおよび前記回路情報を前記不揮発性メモリの前記第2SPIインターフェースの出力ポートから出力し、前記信号処理回路は、前記不揮発性メモリが出力した前記書き込みコマンドおよび前記回路情報を前記第1SPIインターフェースの入力ポートを介して取得し、前記書き込みコマンドに基づき前記不揮発性メモリから出力された前記回路情報を前記内部メモリに書き込む光トランシーバである。
これにより、信号処理回路に回路情報を高速に実装できる。また、光モジュールを小型化できる。
[本願発明の実施形態の詳細]
本発明の実施形態にかかる光トランシーバおよびその制御方法の具体例を、以下に図面を参照しつつ説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を省略する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施形態にかかる光トランシーバおよびその制御方法の具体例を、以下に図面を参照しつつ説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を省略する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
[ブロック図]
図1は、実施例1における光トランシーバの構成を示すブロック図である。図1に示すように、実施例1に係る光トランシーバ100は、プロセッサ10、信号処理回路12、メモリ14、光受信回路18、光送信回路22および温度調整器26を備えている。
図1は、実施例1における光トランシーバの構成を示すブロック図である。図1に示すように、実施例1に係る光トランシーバ100は、プロセッサ10、信号処理回路12、メモリ14、光受信回路18、光送信回路22および温度調整器26を備えている。
プロセッサ10は、例えばCPU(Central Processing Unit)またはマイクロコンピュータ等のプロセッシングユニットであり、例えば信号処理回路12、光受信回路18および光送信回路22を制御する。
信号処理回路12は、プログラムを実行することで外部装置30から出力された電気送信信号を処理し光送信回路22に出力し、光受信回路18から出力された電気受信信号を処理し外部装置30に出力する。例えば、信号処理回路12は、外部装置30が入力された電気送信信号をPAM(Pulse Amplitude Modulation)信号に変換する。また、信号処理回路12は、光受信回路18が出力したPAM信号をAM(Amplitude Modulation)信号に変換する。信号処理回路12は、例えばCDR(Clock Data Recovery)回路であり、波形整形およびタイミング再生等の処理を行ってもよい。信号処理回路12は、RAM(Random Access Memory)等の揮発性の内部メモリを有している。内部メモリは、例えば信号処理のためのパラメータ等を回路情報(プログラム)として記憶する。信号処理回路12がPLD(Programmable Logic Device)のように回路構成をプログラム可能な回路の場合、揮発性メモリは回路構成用の回路情報(プログラム)を格納する。
メモリ14は、EEPROM(Electrically Erasable Programmable Read-Only Memory)等の不揮発性メモリであり、信号処理回路12に用いるプログラムを格納する。信号処理回路12は、電源投入時等にメモリ14からプログラムを取得し、内部メモリに格納する。メモリ14は、プロセッサ10のデータ、プログラム、および/または信号処理回路12のデータを格納してもよい。
光受信回路18は、受光回路20および増幅回路19を備えている。受光回路20は、例えばROSA(Receiver Optical Subassembly)であり、光ファイバ等の光導波路から受信した複数のレーンの光受信信号(波長分割多重信号)を電流信号に変換する。増幅回路19は、例えばTIA(Transimpedance Amplifier)であり、電流信号(光電流)を電気受信信号である電圧信号に変換し信号処理回路12に出力する。プロセッサ10は、例えば増幅回路19からLOS(Loss Of Signal)信号を受信する。LOS信号はレーンごとに電気受信信号の信号強度が所定値以下であることを示す信号である。
光送信回路22は、駆動回路23および発光回路24を備えている。駆動回路23は、例えばLDD(Laser Diode Driver)であり、信号処理回路12が処理した電気送信信号を増幅して駆動信号を生成する。プロセッサ10は、例えば駆動回路23にレーンごとに動作を停止させる停止信号を送信する。発光回路24は、例えばTOSA(Transmitter Optical Subassembly)であり、駆動信号によって光送信信号を変調し、変調された複数のレーンの光送信信号を多重化して光ファイバ等の光導波路(不図示)に出力する。光信号は波長分割多重信号(WDM信号)となる。
温度調整器26は、例えばTEC(Thermoelectric Cooler)であり、発光回路24の温度を調整する。プロセッサ10は、例えば温度調整器26を制御し、発光回路24を所望温度とする。
図2は、実施例1におけるプロセッサ、信号処理回路およびメモリのブロック図である。図2に示すように、プロセッサ10は、GPIO(General Purpose Input/Output)ポートを用いSPI(Serial Peripheral Interface)方式の通信バス等のシリアル通信バスを模擬した制御を行うことができる。GPIOポートは、プロセッサ10へのデータの入力とプロセッサ10からのデータの出力とを相互に切り替えて行うことができる。GPIO1ポート、GPIO4ポートおよびGPIO5ポートは、それぞれSCKポート、CS1ポートおよびCS2ポートとして疑似的に機能する。GPIO2ポートおよびGPIO3ポートは、MOSI(Master Output Slave Input)ポートおよびMISO(Master Input Slave Output)ポートとして疑似的に機能する。以下、このようにGPIO1ポートからGPIO5ポートによって疑似的に構成されたSPIインターフェースを疑似SPIインターフェースという。MOSIは、マスタからスレーブにデータを出力するポートであり、MISOは、スレーブからマスタにデータが入力されるポートである。信号処理回路12とメモリ14のシリアル通信のクロック極性およびクロック位相等のモードは同じである。
信号処理回路12は、内部メモリとしてRAM13を有し、SPI通信バス等のシリアル通信ポートとしてSCK1ポート、データ出力1ポート、データ入力1ポートおよびCS1ポートを有している。以下、SCK1ポート、データ出力1ポート、データ入力1ポートおよびCS1ポートを総称して第1SPIインターフェースという。一般的には、第1SPIインターフェースは、SCK1ポート、データ出力1ポート、データ入力1ポートおよびCS1ポートのそれぞれに専用のポートを備えている。SCK1ポート、データ出力1ポート、データ入力1ポートおよびCS1ポートは、プロセッサ10のそれぞれGPIO1からGPIO4ポートに接続されている。
メモリ14は、不揮発性メモリとしてROM(Read Only Memory)15を有し、SPI通信バス等のシリアル通信ポートとしてSCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートを有している。以下、SCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートを総称して第2SPIインターフェースをという。一般的には、第2SPIインターフェースは、SCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートのそれぞれに専用のポートを備えている。SCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートは、プロセッサ10のそれぞれGPIO1からGPIO3およびGPIO5ポートに接続されている。
[信号処理回路へのマイクロコードの書き込み動作の説明]
図3は、実施例1における信号処理回路へのマイクロコードの書き込み動作のフローチャートである。図4は、実施例1における信号処理回路へのマイクロコードの書き込み動作のブロック図である。図5は、実施例1における信号処理回路へのマイクロコードの書き込み動作のタイミングチャートである。
図3は、実施例1における信号処理回路へのマイクロコードの書き込み動作のフローチャートである。図4は、実施例1における信号処理回路へのマイクロコードの書き込み動作のブロック図である。図5は、実施例1における信号処理回路へのマイクロコードの書き込み動作のタイミングチャートである。
図3から図5に示すように、プロセッサ10は、GPIO2ポートにMOSIをGPIO3ポートにMISOを割り当てる(ステップS10)。時刻t1において、プロセッサ10はCS2ポートをローとする(ステップS12)。このとき、プロセッサ10は、SPI通信におけるマスターデバイス(マスタ)であり、CS2ポートをローとすることでメモリ14をスレーブデバイス(スレーブ)となる。これにより、プロセッサ10のメモリ14との通信がイネーブル(可能)となる。プロセッサ10は、クロック信号の出力を開始する(ステップS14)。これによりSCKポートから信号処理回路12およびメモリ14にクロック信号が出力される。ただし、CS1ポートはハイに設定されているので、信号処理回路12はスレーブとして選択されておらず、SPI通信は行わない。プロセッサ10はMOSIからコマンド42aおよびアドレス42bを有するデータ42をメモリ14に送信する(ステップS16)。コマンド42aは、メモリ14に対するコマンドであり、ROM15のアドレス42bを先頭のアドレスとして以降のアドレスから順にデータを出力させるコマンドである。コマンド42aおよびアドレス42bは例えばそれぞれ1バイトおよび3バイトである。
時刻t2において、プロセッサ10は、データ42の出力が終了すると、クロック信号を停止する(ステップS18)。時刻t3において、プロセッサ10はCS1ポートをローとする(ステップS20)。これにより、信号処理回路12の通信がイネーブルとなる。
図6は、実施例1におけるメモリ内のROMおよび信号処理回路内のRAMのメモリマップである。図6に示すように、メモリ14のROM15には、アドレス42bを先頭のアドレスとしてコマンド44a、アドレス44bおよびプログラムのマイクロコード44cが格納されている。コマンド44a、アドレス44bおよびマイクロコード44cは信号処理回路12に出力されるデータ44である。コマンド44aは、信号処理回路12に対するコマンドであり、信号処理回路12のRAM13に、先頭のアドレスをアドレス44bとしてデータを格納させるコマンドである。
図3から図5に戻り、時刻t4において、プロセッサ10はSCKポートからのクロック信号の出力を再開する(ステップS22)。メモリ14は、コマンド42aに基づきROM15のアドレス42bを先頭のアドレスとして以降のアドレスから順にデータ44をデータ出力2ポートから送信する(ステップS24)。信号処理回路12のデータ入力1ポートにデータ44が入力する。
図5および図6に示すように、メモリ14は、データ44として、最初にコマンド44aを出力し、次にアドレス44bを出力する。信号処理回路12は、コマンド44aおよびアドレス44bを取得すると、コマンド44aを実行する。これにより、信号処理回路12は、RAM13内のアドレス44bを先頭のアドレスとして以降のアドレスに順にマイクロコード44cを格納する。
図3から図5に戻り、プロセッサ10は、メモリ14のデータ44の出力が終了したかを認識するため、クロック信号をカウントする(ステップS26)。時刻t5において、SCKクロック信号のカウント数が所定回数となると、プロセッサ10はクロック信号の出力を停止する(ステップS28)。プロセッサ10は、CS1およびCS2信号をハイとする(ステップS30)。これにより、信号処理回路12およびメモリ14の通信がアンネーブルとなる。以上により、メモリ14のROM15に格納されているマイクロコード44cは、信号処理回路12のRAM13に格納される。
[信号処理回路を制御する動作の説明]
プロセッサ10が通常信号処理回路12を制御する動作を説明する。図7は、実施例1における信号処理回路を制御する動作のフローチャートである。図8は、実施例1における信号処理回路を制御する動作のブロック図である。図9は、実施例1における信号処理回路を制御する動作のタイミングチャートである。
プロセッサ10が通常信号処理回路12を制御する動作を説明する。図7は、実施例1における信号処理回路を制御する動作のフローチャートである。図8は、実施例1における信号処理回路を制御する動作のブロック図である。図9は、実施例1における信号処理回路を制御する動作のタイミングチャートである。
図7から図9に示すように、プロセッサ10は、GPIO2ポートにMISOをGPIO3ポートにMOSIを割り当てる(ステップS40)。時刻t6において、プロセッサ10はCS1ポートをローとする(ステップS42)。プロセッサ10はCS2ポートのハイを維持する。これにより、信号処理回路12の通信がイネーブルとなり、メモリ14の通信のアンネーブルが維持される。プロセッサ10は、クロック信号の出力を開始する(ステップS44)。これによりSCKポートから信号処理回路12およびメモリ14にクロック信号が出力される。プロセッサ10はMOSIからコマンドおよびアドレス等を有するデータ46を信号処理回路12に出力する(ステップS46)。データ46は信号処理回路12のデータ入力1ポートに入力する。
時刻t7において、データ46の出力が終了する。信号処理回路12はデータ46に含まれるコマンドに基づきデータ出力1ポートからデータ48を出力する。プロセッサ10はMISOからデータ48を入力する(ステップS48)。時刻t8において、データ48の出力が終わると、プロセッサ10はクロック信号を停止する(ステップS50)。プロセッサ10はCS1ポートをハイとする(ステップS52)。これにより、信号処理回路12の通信がアンネーブルとなり、プロセッサ10による信号処理回路12を制御する動作が終了する。
プロセッサ10が信号処理回路12を制御するときには、信号処理回路12がメモリ14からプログラムを取得するときと、MOSIとMISOのポートを入れ替える。これにより、プロセッサ10をマスタ、信号処理回路12をスレーブとし、プロセッサ10と信号処理回路12との通信が可能となる。
[比較例]
実施例1の効果を説明するため、比較例1について説明する。図10は、比較例1におけるプロセッサ、信号処理回路およびメモリのブロック図である。図10に示すように、比較例1の光トランシーバ110において、プロセッサ10は、SPI方式の通信バス等のシリアル通信バス専用のSCKポート、MOSIポート、MISOポート、CS1ポートおよびCS2ポートを用いる。プロセッサ10のSCKポート、MOSIポート、MISOポートおよびCS1ポートは、それぞれ信号処理回路12のSCK1ポート、データ入力1ポート、データ出力1ポートおよびCS1ポートに接続される。プロセッサ10のSCKポート、MOSIポート、MISOポートおよびCS2ポートは、それぞれメモリ14のSCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートに接続される。
実施例1の効果を説明するため、比較例1について説明する。図10は、比較例1におけるプロセッサ、信号処理回路およびメモリのブロック図である。図10に示すように、比較例1の光トランシーバ110において、プロセッサ10は、SPI方式の通信バス等のシリアル通信バス専用のSCKポート、MOSIポート、MISOポート、CS1ポートおよびCS2ポートを用いる。プロセッサ10のSCKポート、MOSIポート、MISOポートおよびCS1ポートは、それぞれ信号処理回路12のSCK1ポート、データ入力1ポート、データ出力1ポートおよびCS1ポートに接続される。プロセッサ10のSCKポート、MOSIポート、MISOポートおよびCS2ポートは、それぞれメモリ14のSCK2ポート、データ入力2ポート、データ出力2ポートおよびCS2ポートに接続される。
図11および図12は、比較例1におけるタイミングチャートである。図11に示すように、時刻t11において、プロセッサ10は、クロック信号の出力を開始し、CS2ポートをローとする。プロセッサ10はMOSIからコマンド42aおよびアドレス42bを含むデータ42をメモリ14に出力する。時刻t12において、データ42の出力が終了すると、メモリ14は、コマンド42aに基づき、ROM15に格納されているマイクロコード44cをデータ出力2ポートから出力する。プロセッサ10はマイクロコード44cを内部メモリであるRAM11に格納する。時刻t13において、プロセッサ10は、マイクロコード44cの取得が終了すると、クロック信号を停止し、CS2ポートをハイとする。これにより、メモリ14のROM15に格納されているマイクロコード44cがプロセッサ10のRAM11に格納される。
図12に示すように、時刻t15において、プロセッサ10は、クロック信号の出力を開始し、CS1ポートをローとする。プロセッサ10は、MOSIからコマンド44a、アドレス44bおよびマイクロコード44cを含むデータ44を信号処理回路12に出力する。信号処理回路12は、コマンド44aに基づき、RAM13にマイクロコード44cを格納する。時刻t16おいて、プロセッサ10は、マイクロコード44cの出力が終了すると、クロック信号を停止し、CS1ポートをハイとする。これにより、プロセッサ10のRAM11に格納されているマイクロコード44cが信号処理回路12のRAM13に格納される。
光トランシーバに搭載される信号処理回路12は、不揮発性メモリを有していない。このため、電源投入またはリセット時に不揮発性のメモリ14から内部のRAM13にマイクロコード等のプログラムを取り込む。信号処理回路12は、電源投入またはリセット後、メモリ14に自発的にプログラムを読み取りに行くタイプと、自発的にはプログラムを読み取りにいかないタイプとがある。比較例1および実施例1は。信号処理回路12が自発的にメモリ14にプログラムを読み取りに行かないタイプの例である。
図10のように、SPI方式等のシリアル通信方式では、プロセッサ10がマスタとなり、信号処理回路12およびメモリ14がスレーブとなる。このため、プロセッサ10のMOSIポートは信号処理回路12のデータ入力1ポートおよびメモリ14のデータ入力2ポートに接続される。プロセッサ10のMISOポートは信号処理回路12のデータ出力1ポートおよびメモリ14のデータ出力2ポートに接続される。
比較例1では、図11のように、メモリ14のROM15に格納されているマイクロコード44cをプロセッサ10のRAM11に格納する。その後、プロセッサ10のRAM11に格納されているマイクロコード44cを信号処理回路12のRAM13に格納する。このように、マイクロコード44cを一旦プロセッサ10のRAM11に格納する。このため、メモリ14のROM15から信号処理回路12のRAM13へのマイクロコード44cの書き込みに時間がかかってしまう。
一方、特許文献1のように、通信線にスイッチを設けると、光モジュールが大型化してしまう。
[実施例1の効果]
実施例1の光トランシーバの制御方法によれば、図3のステップS10および図4のように、プロセッサ10のMOSIポートに設定したGPIO2ポート(第1ポート)はメモリ14のデータ入力2ポートおよび信号処理回路12のデータ出力1ポートに接続される。プロセッサ10のMISOポートに設定されたGPIO3ポート(第2ポート)はメモリ14のデータ出力2ポートおよび信号処理回路12のデータ入力1ポートに接続される。ステップS16のように、マイクロコード44c(プログラム)を読み出すコマンド42a(第1コマンド)をプロセッサ10のMOSIポートから出力する。ステップS24のように、コマンド42aに基づきマイクロコード44cをメモリ14のデータ出力2ポートから出力する。メモリ14が出力したマイクロコード44cをプロセッサ10を介さずに信号処理回路12のデータ入力1ポートから取得する。
実施例1の光トランシーバの制御方法によれば、図3のステップS10および図4のように、プロセッサ10のMOSIポートに設定したGPIO2ポート(第1ポート)はメモリ14のデータ入力2ポートおよび信号処理回路12のデータ出力1ポートに接続される。プロセッサ10のMISOポートに設定されたGPIO3ポート(第2ポート)はメモリ14のデータ出力2ポートおよび信号処理回路12のデータ入力1ポートに接続される。ステップS16のように、マイクロコード44c(プログラム)を読み出すコマンド42a(第1コマンド)をプロセッサ10のMOSIポートから出力する。ステップS24のように、コマンド42aに基づきマイクロコード44cをメモリ14のデータ出力2ポートから出力する。メモリ14が出力したマイクロコード44cをプロセッサ10を介さずに信号処理回路12のデータ入力1ポートから取得する。
すなわち、信号処理回路12は、第1SPIインターフェースとRAM13(揮発性の内部メモリ)とを備え、RAM13に格納されたプログラム等の回路情報に応じて電気信号を信号処理する。メモリ14(不揮発性メモリ)は、第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備える。プロセッサ10は、第1SPIインターフェースおよび第2SPIインターフェースに電気的に接続された疑似SPIインターフェースを有する。このような光トランシーバにおいて、図6のように、メモリ14に回路情報の先頭に付加される書き込みコマンド44aが格納されている。図3のステップS12のようにメモリ14をスレーブとして選択し、ステップS16のようにプロセッサ10から疑似SPIインターフェースを介して読み出しコマンド42aをメモリ14に送信する。ステップS24のように読み出しコマンド42aに基づき、メモリ14から第2SPIインターフェースを介して書き込みコマンド44aおよび回路情報としてプログラム等のマイクロコードを出力する。ステップS20のように、信号処理回路12をスレーブとして選択し、ステップS24のようにメモリ14から出力された書き込みコマンド44aおよびマイクロコード44cを信号処理回路12に取得させ、書き込みコマンド44aに基づき、マイクロコード44cをRAM13に書き込む。
別の観点では、プロセッサ10は、GPIO2(第1入出力ポート)およびGPIO3(第2入出力ポート)を有する。図4のように、GPIO2は、メモリ14のデータ入力2ポートおよび信号処理回路12のデータ出力2ポートに接続されている。GPIO3は、メモリ14のデータ出力2ポートおよび信号処理回路12のデータ入力2ポートに接続されている。図3のステップS16のように、プロセッサ10は、読み出しコマンド42aをGPIO2から出力する。ステップS24のように、メモリ14は、読み出しコマンド42aに基づき書き込みコマンド44aおよびマイクロコード44cをメモリ14のデータ出力2ポートから出力する。信号処理回路12は、メモリ14が出力した書き込みコマンド44aおよびマイクロコード44cをデータ入力4ポートを介して取得し、書き込みコマンド44aに基づきメモリ14から出力されたマイクロコード44cをRAM13に書き込む。
これにより、信号処理回路12は、シリアル通信方式を用い、プロセッサ10を介さず直接メモリ14からマイクロコード44cを取得できる。よって、信号処理回路12にプログラム等の回路情報を高速に実装できる。また、特許文献1のようなスイッチが不要なため、光モジュールを小型化できる。
図5のように、ステップS24において、メモリ14がコマンド42aを取得した後、マイクロコード44cを出力する前に、信号処理回路12にマイクロコード44cを取得させるコマンド44a(第2コマンド)をメモリ14のデータ出力2ポートから出力する。メモリ14が出力したコマンド44aをプロセッサ10を介さずに信号処理回路12のデータ入力1ポートから取得する。これにより、信号処理回路12はコマンド44aに基づきマイクロコード44cを取得することができる。これにより、信号処理回路12はコマンド44aに基づきマイクロコード44cを取得できる。
図2のように、GPIO2ポートおよびGPIO3ポートは、MOSIポートとMISOポートとを設定可能なポートである。図7のステップS40および図8のように、GPIO2ポートをMISOポートに設定し、GPIO3ポートをMOISポートに設定した後、ステップS46のように、信号処理回路12に処理を行わせるコマンド(第3コマンド)を含むデータ46を前記GPIO4ポートに出力する。
すなわち、疑似SPIインターフェースは、第1入出力ポート(GPIO3)および第2入出力ポート(GPIO2)を含む。図9のように、GPIO2およびGPIO3は、各々プロセッサ10からデータを出力する出力モードとプロセッサ10にデータを入力する入力モードに設定可能なポートである。図8のように、GPIO3は、信号処理回路12のデータ入力1ポート(第1SPIインターフェースの入力ポート)に接続されると共にメモリ14のデータ出力2ポート(第2SPIインターフェースの出力ポート)に接続されている。GPIO2は、信号処理回路12のデータ出力1ポート(第1SPIインターフェースの出力ポート)に接続されると共にメモリ14のデータ入力ポート2(第2SPIインターフェースの入力ポート)に接続されている。図7のステップS40のように、GPIO3を出力モードに設定すると共にGPIO2を入力モードに設定する。これにより、プロセッサ10をマスタとし、信号処理回路12をスレーブとする通常のシリアル通信が可能となる。
[実施例1の変形例1]
実施例1の変形例1は、信号処理回路12がプログラムを複数回に分割して取得する例である。図13は、実施例1の変形例1におけるメモリ内のROMおよび信号処理回路内のRAMのメモリマップである。図13に示すように、ROM15内には、アドレス42bを先頭のアドレスとし1バイトのコマンド44a、3バイトのアドレス44bおよびN−4バイトのマイクロコード44cがデータ44として格納され、アドレス42b´を先頭のアドレスとしコマンド44a、アドレス44b´およびマイクロコード44c´がデータ44´として格納されている。データ44はNバイトであるため、アドレス42b´は例えばアドレス42b+Nである。
実施例1の変形例1は、信号処理回路12がプログラムを複数回に分割して取得する例である。図13は、実施例1の変形例1におけるメモリ内のROMおよび信号処理回路内のRAMのメモリマップである。図13に示すように、ROM15内には、アドレス42bを先頭のアドレスとし1バイトのコマンド44a、3バイトのアドレス44bおよびN−4バイトのマイクロコード44cがデータ44として格納され、アドレス42b´を先頭のアドレスとしコマンド44a、アドレス44b´およびマイクロコード44c´がデータ44´として格納されている。データ44はNバイトであるため、アドレス42b´は例えばアドレス42b+Nである。
図14は、実施例1の変形例1における信号処理回路へのマイクロコードの書き込み動作のタイミングチャートである。図14に示すように、実施例1の図5と同様に、時刻t1からt2において、プロセッサ10はコマンド42aおよびアドレス42bを含むデータ42をメモリ14に出力する。時刻t4からt5においてメモリ14はコマンド44a、アドレス44bおよびマイクロコード44cを含むデータ44を信号処理回路12に出力する。図13のように、信号処理回路12のRAM13にアドレス44bを先頭のアドレスとしマイクロコード44cが格納される。
図14のように、時刻t1´からt2´において、プロセッサ10はコマンド42aおよびアドレス42b´を含むデータ42´をメモリ14に出力する。時刻t4´からt5´においてメモリ14はコマンド44a、アドレス44b´およびマイクロコード44c´を含むデータ44を信号処理回路12に出力する。図13のように、信号処理回路12のRAM13にアドレス44b´を先頭とアドレスとしマイクロコード44c´が格納される。マイクロコード44cはN−4バイトであるため、アドレス44b´は例えばアドレス44b+N−4である。
実施例1の変形例1のように、プログラムを複数に分割し、メモリ14から信号処理回路12に送信してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 プロセッサ
11、13 RAM
12 信号処理回路
14 メモリ
15 ROM
18 光受信回路
19 増幅回路
20 受光回路
22 光送信回路
23 駆動回路
24 発光回路
26 温度調整器
30 外部装置
42、42´、44、44´、46、48 データ
42a、44a コマンド
42b、42b´、44b、44b´ アドレス
44c、44c´ マイクロコード
100、110 光トランシーバ
11、13 RAM
12 信号処理回路
14 メモリ
15 ROM
18 光受信回路
19 増幅回路
20 受光回路
22 光送信回路
23 駆動回路
24 発光回路
26 温度調整器
30 外部装置
42、42´、44、44´、46、48 データ
42a、44a コマンド
42b、42b´、44b、44b´ アドレス
44c、44c´ マイクロコード
100、110 光トランシーバ
Claims (4)
- 第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備える不揮発性メモリと、前記第1SPIインターフェースおよび前記第2SPIインターフェースに電気的に接続された疑似SPIインターフェースを有するプロセッサと、を備える光トランシーバの制御方法であって、
前記回路情報の先頭に付加される書き込みコマンドが格納された前記不揮発性メモリをスレーブとして選択し、前記プロセッサから前記疑似SPIインターフェースを介して読み出しコマンドを前記不揮発性メモリに送信するステップと、
前記読み出しコマンドに基づき、前記不揮発性メモリから前記第2SPIインターフェースを介して前記書き込みコマンドおよび前記回路情報を出力するステップと、
前記信号処理回路をスレーブとして選択し、前記不揮発性メモリから出力された前記書き込みコマンドおよび前記回路情報を前記信号処理回路に取得させ、前記書き込みコマンドに基づき、前記回路情報を前記内部メモリに書き込むステップと、
を含む光トランシーバの制御方法。 - 前記疑似SPIインターフェースは、第1入出力ポートおよび第2入出力ポートを含み、
前記第1入出力ポートおよび前記第2入出力ポートは、各々前記プロセッサからデータを出力する出力モードと前記プロセッサにデータを入力する入力モードに設定可能なポートであり、
前記第1入出力ポートは、前記第1SPIインターフェースの入力ポートに接続されると共に前記第2SPIインターフェースの出力ポートに接続されており、前記第2入出力ポートは、前記第1SPIインターフェースの出力ポートに接続されると共に前記第2SPIインターフェースの入力ポートに接続されており、
前記第1入出力ポートを前記出力モードに設定すると共に前記第2入出力ポートを前記入力モードに設定するステップを含む請求項1に記載の光トランシーバの制御方法。 - 前記第1入出力ポートおよび前記第2入出力ポートはGPIOポートである請求項2に記載の光トランシーバの制御方法。
- 第1SPIインターフェースと、揮発性の内部メモリとを備え、前記内部メモリに格納された回路情報に応じて電気信号を信号処理する信号処理回路と、
前記第1SPIインターフェースに電気的に接続された第2SPIインターフェースを備え、書き込みコマンドおよび回路情報を格納する不揮発性メモリと、
第1入出力ポートおよび第2入出力ポートを有するプロセッサと、
を備え、
前記第1入出力ポートは、前記第2SPIインターフェースの入力ポートおよび前記第1SPIインターフェースの出力ポートに接続され、
前記第2入出力ポートは、前記第2SPIインターフェースの出力ポートおよび前記第1SPIインターフェースの入力ポートに接続され、
前記プロセッサは、読み出しコマンドを前記第1入出力ポートから出力し、
前記不揮発性メモリは、前記読み出しコマンドに基づき前記書き込みコマンドおよび前記回路情報を前記不揮発性メモリの前記第2SPIインターフェースの出力ポートから出力し、
前記信号処理回路は、前記不揮発性メモリが出力した前記書き込みコマンドおよび前記回路情報を前記第1SPIインターフェースの入力ポートを介して取得し、前記書き込みコマンドに基づき前記不揮発性メモリから出力された前記回路情報を前記内部メモリに書き込む光トランシーバ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019049090A JP2020150525A (ja) | 2019-03-15 | 2019-03-15 | 光トランシーバおよびその制御方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019049090A JP2020150525A (ja) | 2019-03-15 | 2019-03-15 | 光トランシーバおよびその制御方法 |
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Publication Number | Publication Date |
---|---|
JP2020150525A true JP2020150525A (ja) | 2020-09-17 |
Family
ID=72430000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019049090A Pending JP2020150525A (ja) | 2019-03-15 | 2019-03-15 | 光トランシーバおよびその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020150525A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022054821A1 (ja) | 2020-09-08 | 2022-03-17 | デンカ株式会社 | 偽陰性の抑制により特異性を改善した検査試薬 |
-
2019
- 2019-03-15 JP JP2019049090A patent/JP2020150525A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2022054821A1 (ja) | 2020-09-08 | 2022-03-17 | デンカ株式会社 | 偽陰性の抑制により特異性を改善した検査試薬 |
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