JP2020149214A - 半導体装置及びデバッグシステム - Google Patents
半導体装置及びデバッグシステム Download PDFInfo
- Publication number
- JP2020149214A JP2020149214A JP2019044877A JP2019044877A JP2020149214A JP 2020149214 A JP2020149214 A JP 2020149214A JP 2019044877 A JP2019044877 A JP 2019044877A JP 2019044877 A JP2019044877 A JP 2019044877A JP 2020149214 A JP2020149214 A JP 2020149214A
- Authority
- JP
- Japan
- Prior art keywords
- state
- selector
- access
- control unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 230000004044 response Effects 0.000 claims description 29
- 230000007704 transition Effects 0.000 claims description 25
- 230000006854 communication Effects 0.000 claims description 3
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 28
- 102100024348 Beta-adducin Human genes 0.000 description 16
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 16
- 102100034033 Alpha-adducin Human genes 0.000 description 11
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 11
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000007175 bidirectional communication Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- SLXKOJJOQWFEFD-UHFFFAOYSA-N 6-aminohexanoic acid Chemical compound NCCCCCC(O)=O SLXKOJJOQWFEFD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3656—Software debugging using additional hardware using a specific debug interface
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4418—Suspend and resume; Hibernate and awake
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4498—Finite state machines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/485—Task life-cycle, e.g. stopping, restarting, resuming execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
- G06F9/5011—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals
- G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/54—Interprogram communication
- G06F9/546—Message passing systems or structures, e.g. queues
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
Description
本発明の第1実施形態を説明する。図1は、本発明の第1実施形態に係るデバッグシステム10の概略構成図である。デバッグシステム10は、CPU(Central Processing Unit)を内蔵したLSI(Large Scale Integration)11と、外部デバッグ装置12と、ホストコンピュータ13(以下、ホストPC13と称され得る)と、を備える。
ステップS11にてライトコマンドを受信した場合にはステップS12にてライトアクセス用の信号がセレクタ27に対して出力される。ライトアクセス用の信号は、“1”のライトイネーブル信号WE2と上述のアドレス信号ADD2及びライトデータWD2とから成る。アドレス信号ADD2にて指定されるアドレスは、ライトコマンドにて指定されるアクセス対象アドレスと一致する。ライトデータWD2は、ライトコマンドにて指定されるライトデータと一致する。
本発明の第2実施形態を説明する。第2実施形態では、上述の第1実施形態に対して適用可能な幾つかの応用技術、変形技術などを説明する。第2実施形態は以下の実施例EX2_1〜EX2_5を含む。
実施例EX2_1を説明する。LSI11内に複数のCPU20が設けられていても良い。この場合、2以上のCPU20が同時に内部バス22に対してアクセスを行うことが無いように、各CPU20のアクセスタイミングを調整する調停回路(不図示)がLSI11に設けられる。説明の具体化のため、図8に示す如く、複数のCPU20としてCPU20[1]及び20[2]が設けられている場合を考えると、調停回路の構成要素として上述のセレクタ27の代わりにセレクタ27’が設けられる。セレクタ27’は、CPU20[1]からのアクセス用の信号が伝搬される信号線111、CPU20[2]からのアクセス用の信号が伝搬される信号線112、及び、デバッガ制御部21からのアクセス用の信号が伝搬される信号線113の内、何れか1つを選択的に内部バス22に接続する。信号線111〜113の各々は複数の配線から成る。CPU20[1]からのアクセス用の信号、CPU20[2]からのアクセス用の信号、及び、デバッガ制御部21からのアクセス用の信号は、夫々に、リードイネーブル信号、ライトイネーブル信号及びアドレス信号を含み、ライトアクセス時にはライトデータを更に含む。
実施例EX2_2を説明する。第1実施形態で述べた方法を利用すれば、CPU20内に設けられたレジスタ(以下、CPU内部レジスタと称する)へのデバッガによるアクセスも可能である。
実施例EX2_3を説明する。図1の構成においてCPU20は内部バス22に対してアクセスを行う処理部の例であるが、本発明において、そのような処理部はCPUに限定されず、内部バス22に対してアクセスを行う任意の部位が処理部に成り得る。
実施例EX2_4を説明する。LSI11を構成する各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてLSI11内の回路と同等の回路を構成するようにしても良い。
実施例EX2_5を説明する。本発明に係るデバッグシステムは、LSI11にて例示される半導体装置と、半導体装置に接続された外部装置と、を備える。ここにおける外部装置は、図1の構成においては、外部デバッグ装置12を指すと解しても良いし、外部デバッグ装置12及びホストPC13の双方を含むと解しても良い。
11 LSI
12 外部デバッグ装置
13 ホストコンピュータ
14 デバッグソフトウェア
20 CPU
21 デバッグ制御部
22 内部バス
23 ROM
24 RAM
25 ペリフェラル
26 レジスタ
27 セレクタ
30 記憶部
Claims (10)
- バスと、前記バスに接続された記憶部と、前記バスに接続されたセレクタと、プログラムを実行し且つ前記セレクタを介して前記バスにアクセス可能な処理部と、外部装置との間で双方向通信が可能に構成され且つ前記セレクタを介して前記バスにアクセス可能なデバッグ制御部と、を備えた半導体装置であって、
前記セレクタは、前記処理部からの選択制御信号に基づき、前記処理部からの第1信号及び前記デバッグ制御部からの第2信号の内、前記第1信号を前記内部バスに伝達する第1選択状態、及び、前記第2信号を前記内部バスに伝達する第2選択状態の何れかの状態をとり、
前記セレクタの状態が前記第1選択状態であるときにおいて前記デバッグ制御部にて前記外部装置から所定コマンドが受信されたとき、前記デバッグ制御部及び前記処理部の協働により前記セレクタの状態が一時的に前記第2選択状態に切り替えられ、前記セレクタの状態が前記第2選択状態とされているときにおいて前記デバッグ制御部が前記セレクタを介し前記所定コマンドに応じた前記バスへのアクセスを行う
ことを特徴とする半導体装置。 - 前記セレクタの状態が前記第2選択状態とされているときにおいて前記プログラムの実行は停止される
ことを特徴とする請求項1に記載の半導体装置。 - 前記プログラムの実行開始後、前記所定コマンドの受信に応答して前記セレクタの状態が一時的に前記第2選択状態とされるときを除き、前記セレクタの状態は前記第1選択状態とされる
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記デバッグ制御部は、前記所定コマンドの受信に応答して所定のアクセス開始信号を前記処理部に対して出力し、前記処理部は、前記アクセス開始信号の入力に応答して前記セレクタの状態を前記第1選択状態から前記第2選択状態に切り替え、
その後、前記デバッグ制御部による前記所定コマンドに応じたアクセスが終了すると、前記デバッグ制御部は、所定のアクセス終了信号を前記処理部に対して出力し、前記処理部は、前記アクセス終了信号の入力に応答して前記セレクタの状態を前記第2選択状態から前記第1選択状態に戻す
ことを特徴とする請求項1〜3の何れかに記載の半導体装置。 - 前記処理部は、前記プログラムの実行状態を制御するステートマシンを有し、
前記ステートマシンが、前記プログラムを構成する命令のフェッチ及び実行が行われるフェッチステートにあるときにおいて、前記処理部にて前記アクセス開始信号の入力を受けると、前記ステートマシンは前記命令のフェッチ及び実行が停止されるブレークステートに遷移し、前記処理部にて前記アクセス終了信号の入力を受けたことに応答して前記ステートマシンは前記フェッチステートへと戻り、
前記ステートマシンは、前記ブレークステートにおいて前記セレクタを前記第2選択状態に制御する
ことを特徴とする請求項4に記載の半導体装置。 - 前記セレクタの状態が前記第1選択状態であるときにおいて前記デバッグ制御部にてリードコマンドが前記所定コマンドとして受信されたとき、前記デバッグ制御部及び前記処理部の協働により前記セレクタの状態が一時的に前記第2選択状態に切り替えられ、前記セレクタの状態が前記第2選択状態とされているときにおいて前記デバッグ制御部は前記セレクタを介し前記リードコマンドに応じたリードアクセスを前記バスに対して行い、その後、前記リードアクセスにより前記記憶部から取得したリードデータを前記外部装置に対して送信する
ことを特徴とする請求項1〜5の何れかに記載の半導体装置。 - 前記記憶部は複数のアドレスが割り当てられた複数の記憶領域を有し、
前記リードコマンドにて前記複数のアドレスの何れかが指定され、
前記デバッグ制御部は、前記リードコマンドに応じた前記リードアクセスにおいて、前記リードコマンドにて指定されたアドレスの記憶領域内のデータを前記リードデータとして前記記憶部から取得するためのアクセスを前記セレクタを介し前記バスに対して行い、これによって得られた前記リードデータを前記外部装置に対して送信する
ことを特徴とする請求項6に記載の半導体装置。 - 前記セレクタの状態が前記第1選択状態であるときにおいて前記デバッグ制御部にてライトコマンドが前記所定コマンドとして受信されたとき、前記デバッグ制御部及び前記処理部の協働により前記セレクタの状態が一時的に前記第2選択状態に切り替えられ、前記セレクタの状態が前記第2選択状態とされているときにおいて前記デバッグ制御部は前記セレクタを介し前記ライトコマンドに応じたライトアクセスを前記バスに対して行い、
前記ライトアクセスにより、前記ライトコマンドに応じたデータの書き込みが前記記憶部にて行われる
ことを特徴とする請求項1〜5の何れかに記載の半導体装置。 - 前記記憶部は複数のアドレスが割り当てられた複数の記憶領域を有し、
前記ライトコマンドにて前記複数のアドレスの何れかが指定されるとともにライトデータが指定され、
前記デバッグ制御部は、前記ライトコマンドに応じた前記ライトアクセスにおいて、前記ライトコマンドにて指定されたアドレスの記憶領域に前記ライトデータを書き込むためのアクセスを前記セレクタを介し前記バスに対して行う
ことを特徴とする請求項8に記載の半導体装置。 - 請求項1〜9の何れかに記載の半導体装置と、
前記半導体装置に接続され、前記半導体装置の前記デバッグ制御部に対して前記所定コマンドを送信可能な外部装置と、を備えた
ことを特徴とするデバッグシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019044877A JP7202225B2 (ja) | 2019-03-12 | 2019-03-12 | 半導体装置及びデバッグシステム |
US16/811,237 US11797421B2 (en) | 2019-03-12 | 2020-03-06 | Semiconductor apparatus and debug system |
CN202010171828.9A CN111694697B (zh) | 2019-03-12 | 2020-03-12 | 半导体装置及调试系统 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019044877A JP7202225B2 (ja) | 2019-03-12 | 2019-03-12 | 半導体装置及びデバッグシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020149214A true JP2020149214A (ja) | 2020-09-17 |
JP7202225B2 JP7202225B2 (ja) | 2023-01-11 |
Family
ID=72424104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019044877A Active JP7202225B2 (ja) | 2019-03-12 | 2019-03-12 | 半導体装置及びデバッグシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US11797421B2 (ja) |
JP (1) | JP7202225B2 (ja) |
CN (1) | CN111694697B (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04123235A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | マイクロプログラムのデバッグ方式及び方法 |
JP2010049718A (ja) * | 2009-12-03 | 2010-03-04 | Hitachi Ltd | 半導体装置 |
JP2010225094A (ja) * | 2009-03-25 | 2010-10-07 | Fujitsu Semiconductor Ltd | 集積回路、デバッグ回路、デバッグコマンド制御方法 |
JP2015156196A (ja) * | 2014-02-21 | 2015-08-27 | 株式会社デンソー | マイクロコンピュータ |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54443Y2 (ja) | 1974-12-03 | 1979-01-11 | ||
US5132973A (en) * | 1989-11-06 | 1992-07-21 | Hewlett-Packard Company | Testable embedded RAM arrays for bus transaction buffering |
US6026226A (en) * | 1996-10-28 | 2000-02-15 | Altera Corporation | Local compilation in context within a design hierarchy |
GB2329049B (en) * | 1997-09-09 | 2002-09-11 | Advanced Risc Mach Ltd | Apparatus and method for identifying exceptions when debugging software |
EP0943996B1 (en) * | 1998-03-20 | 2003-06-11 | Texas Instruments Incorporated | Processor having real-time execution control for debug functions without a debug monitor |
JP2907808B1 (ja) * | 1998-03-31 | 1999-06-21 | 三洋電機株式会社 | フラッシュメモリエミュレーション装置及びそれを用いたデバッグシステム |
JP2002082819A (ja) * | 2000-09-11 | 2002-03-22 | Hitachi Ltd | 半導体集積回路装置 |
JP3913470B2 (ja) * | 2000-12-28 | 2007-05-09 | 株式会社東芝 | システムlsi |
JP2004038464A (ja) * | 2002-07-02 | 2004-02-05 | Renesas Technology Corp | デバッグ機能内蔵マイクロコンピュータ |
JP2004086447A (ja) | 2002-08-26 | 2004-03-18 | Renesas Technology Corp | マイクロコンピュータ |
JP2004094451A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Electric Corp | オンチップjtagインタフェース回路およびシステムlsi |
JP2005070950A (ja) * | 2003-08-21 | 2005-03-17 | Sanyo Electric Co Ltd | プログラム処理装置 |
JP4409349B2 (ja) * | 2004-04-27 | 2010-02-03 | Okiセミコンダクタ株式会社 | デバッグ回路およびデバッグ制御方法 |
JP4833907B2 (ja) * | 2007-04-23 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2010278255A (ja) * | 2009-05-28 | 2010-12-09 | Ricoh Co Ltd | 半導体デバイス及びそのデバッグ方法 |
JP5471631B2 (ja) * | 2010-03-10 | 2014-04-16 | セイコーエプソン株式会社 | 電子機器 |
KR101992234B1 (ko) * | 2012-05-22 | 2019-06-24 | 삼성전자주식회사 | 디버깅 회로를 위한 클럭 제어 회로를 구비하는 집적 회로 및 이를 포함하는 시스템-온-칩 |
US20140053036A1 (en) * | 2012-08-15 | 2014-02-20 | Scott P. Nixon | Debugging multiple exclusive sequences using dsm context switches |
US9110682B2 (en) * | 2012-10-19 | 2015-08-18 | Microsoft Technology Licensing Llc | State machine control of a debugger |
US9898229B1 (en) * | 2016-07-29 | 2018-02-20 | Sandisk Technologies Llc | Systems and methods of memory reads |
JP2018120449A (ja) * | 2017-01-26 | 2018-08-02 | ソニーセミコンダクタソリューションズ株式会社 | 演算処理装置および情報処理システム |
US10235272B2 (en) * | 2017-03-06 | 2019-03-19 | Xilinx, Inc. | Debugging system and method |
US11144417B2 (en) * | 2018-12-31 | 2021-10-12 | Texas Instruments Incorporated | Debug for multi-threaded processing |
-
2019
- 2019-03-12 JP JP2019044877A patent/JP7202225B2/ja active Active
-
2020
- 2020-03-06 US US16/811,237 patent/US11797421B2/en active Active
- 2020-03-12 CN CN202010171828.9A patent/CN111694697B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04123235A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | マイクロプログラムのデバッグ方式及び方法 |
JP2010225094A (ja) * | 2009-03-25 | 2010-10-07 | Fujitsu Semiconductor Ltd | 集積回路、デバッグ回路、デバッグコマンド制御方法 |
JP2010049718A (ja) * | 2009-12-03 | 2010-03-04 | Hitachi Ltd | 半導体装置 |
JP2015156196A (ja) * | 2014-02-21 | 2015-08-27 | 株式会社デンソー | マイクロコンピュータ |
Also Published As
Publication number | Publication date |
---|---|
US20200293429A1 (en) | 2020-09-17 |
US11797421B2 (en) | 2023-10-24 |
CN111694697B (zh) | 2023-09-19 |
CN111694697A (zh) | 2020-09-22 |
JP7202225B2 (ja) | 2023-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4987537A (en) | Computer capable of accessing a memory by supplying an address having a length shorter than that of a required address for the memory | |
JP4335999B2 (ja) | プロセッサ内蔵半導体集積回路装置 | |
CN114580344B (zh) | 测试激励生成方法、验证方法、验证系统及相关设备 | |
US8825922B2 (en) | Arrangement for processing trace data information, integrated circuits and a method for processing trace data information | |
JPH0863354A (ja) | コンピュータプロセッシングを行うための装置及び方法 | |
US20070038795A1 (en) | Asynchronous bus interface and processing method thereof | |
JP7202225B2 (ja) | 半導体装置及びデバッグシステム | |
JPH1078887A (ja) | デバッグシステム及びデバッグ方法 | |
WO2020209016A1 (ja) | 半導体装置及びデバッグシステム | |
JP2010134789A (ja) | 要求処理装置、要求処理システムおよびアクセス試験方法 | |
CN111625411A (zh) | 半导体装置及调试系统 | |
JP2004094945A (ja) | ホストと、ホストよりも大きなレイテンシを有するスレーブデバイス間のインタフェース | |
JP3899784B2 (ja) | クロック制御装置、半導体集積回路装置、マイクロコンピュータ及び電子機器 | |
JP2004318877A (ja) | 知的な待ち方法 | |
JP5850732B2 (ja) | 半導体装置及びその制御方法 | |
JPH1185673A (ja) | 共有バスの制御方法とその装置 | |
JP2004013289A (ja) | マイクロコントローラのオンチップデバッグ方法 | |
JP2007094835A (ja) | メモリ・コントローラ | |
JP2000029508A (ja) | プログラマブルコントローラ | |
CN115658601A (zh) | 多核处理器系统及其控制方法 | |
KR100257772B1 (ko) | 수퍼스칼라 마이크로프로세서의 정지점 생성 장치 | |
JP3615306B2 (ja) | 記憶装置アクセスシステム | |
JP3006487B2 (ja) | エミュレーション装置 | |
JP5811544B2 (ja) | 集積装置、情報処理システム、および、処理方法 | |
JP2009193604A (ja) | 半導体情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221223 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7202225 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |