JP2020137122A - イメージセンサ、及びイメージセンサの動作方法 - Google Patents

Abstract

【課題】 イメージセンサ、及びイメージセンサの動作方法を提供する。【解決手段】 イメージセンサ、及びイメージセンサの動作方法に係り、該イメージセンサは、複数のピクセルを含むピクセルアレイ、第１ランプ信号を生成するランプ信号生成器、増幅器を含み、該増幅器が、第１ランプ信号をバッファリングすることによって獲得される第２ランプ信号を出力するバッファ、及びピクセルアレイから出力されるピクセル信号を、第２ランプ信号と比較し、ピクセル信号をデジタルピクセル値に変換するアナログ・デジタル変換回路を含む。【選択図】図１

Description

本発明は、イメージセンサに係り、さらに詳細には、低電力で動作しながらも、高品質のイメージを生成することができるイメージセンサ、及び該イメージセンサの動作方法に関する。

イメージセンサは、対象物の二次元的または三次元的なイメージをキャプチャ（capture）する装置である。該イメージセンサは、対象物から反射される光の強度によって反応する光電変換素子を利用し、対象物のイメージをセンシングし、イメージデータを生成する。最近、ＣＭＯＳ（complementary metal-oxide semiconductor）技術が発展しながら、ＣＭＯＳを利用したＣＭＯＳイメージセンサが汎用されている。携帯用機器が高解像度のイメージをユーザに提供することが要求されるが、低電力で動作しながら、高品質のイメージを生成するためのイメージセンサが要求される。

本開示の技術的思想が解決しようとする課題は、イメージセンサのアナログ・デジタル変換回路に具備される比較器の比較動作遂行時、発生するノイズによるイメージの画質低下を低減させ、低電力で動作することができるイメージセンサ、及び該イメージセンサの動作方法を提供するところにある。

前記技術的課題を解決するための本開示の例示的実施形態によるイメージセンサは、複数のピクセルを含むピクセルアレイ、第１ランプ信号を生成するランプ信号生成器、増幅器含み、前記増幅器が第１ランプ信号をバッファリングすることによって獲得される第２ランプ信号を出力するバッファ、及び前記ピクセルアレイから出力されるピクセル信号を、前記第２ランプ信号と比較し、前記ピクセル信号をデジタルピクセル値に変換するアナログ・デジタル変換回路を含む。

前記技術的課題を解決するための本開示の例示的実施形態によるイメージセンサは、複数のピクセルを含むピクセルアレイ、第１ランプ信号を生成するランプ信号生成器、複数のバッファを含み、複数のバッファそれぞれが、前記第１ランプ信号をバッファリングし、第２ランプ信号を生成するバッファ回路、及び前記ピクセルアレイから出力されるピクセル信号を、前記第２ランプ信号と比較し、デジタルピクセル値を生成する複数のアナログ・デジタル変換器を含む。

前記技術的課題を解決するための本開示の例示的実施形態によるイメージセンサの動作方法は、第１区間において、バッファがセルフバイアシング動作を遂行することにより、前記バッファの入力レンジを変更する段階、第２区間において、バッファが受信されるランプ信号をバッファリングし、バッファリングされたランプ信号を出力する段階、前記第２区間において、比較器がピクセル信号、及び前記バッファリングされたランプ信号を比較し、比較結果を出力する段階、並びに前記第２区間において、カウンタが前記比較結果を計数することにより、デジタルピクセル値を生成する段階を含む。

本開示の実施形態によるイメージセンサ、及びイメージセンサの動作方法によれば、低い出力インピーダンスを有する少なくとも１つのバッファが比較器に、バッファリングされたランプ信号を提供することにより、比較器の比較動作によって発生するキックバックノイズによるイメージの画質低下を低減させることができる。

また、比較動作が遂行される前に、バッファが入力サンプリングを行うことにより、バッファの入力範囲がランプ信号の範囲に符合するように較正され得る。それにより、製造工程にかかわらず、ランプ信号の範囲が一定に維持され、バッファから出力されるバッファリングされたランプ信号の線形性が維持され、イメージセンサの読み取り回路が低い電圧レベルで動作することができ、イメージセンサの消費電力が低減される。

本開示の例示的実施形態によるイメージセンサを示すブロック図である。 図１のピクセルの例示的実施形態を図示した回路図である。 図１のピクセルの例示的実施形態を図示した回路図である。 本開示の例示的実施形態による、ピクセル信号をデジタルピクセル値に変換する読み取り回路を概略的に示すブロック図である。 図３Ａの読み取り回路の動作を示す図面である。 本開示の例示的実施形態によるバッファを示す回路図である。 スーパーソースフォロワ構造の増幅器の小信号等価回路を示す図面である。 本開示の例示的実施形態による比較器を示す回路図である。 本開示の例示的実施形態による比較器を示す回路図である。 本開示の例示的実施形態によるバッファを含む読み取り回路を示す回路図である。 本開示の例示的実施形態によるバッファを含む読み取り回路を示す回路図である。 本開示の例示的実施形態による読み取り回路の比較例において、読み取り回路を示す回路図である。 本開示の例示的実施形態によるバッファを示す回路図である。 本開示の例示的実施形態によるバッファを含む読み取り回路を示す回路図である。 本開示の例示的実施形態によるバッファ回路を示す図面である。 本開示の例示的実施形態によるバッファ回路を示す図面である。 本開示の例示的実施形態によるバッファ回路を示す図面である。 本開示の例示的実施形態によるイメージセンサの動作方法を示すフローチャートである。 本開示の実施形態によるイメージ処理システムを示すブロック図である。 本開示の例示的実施形態による携帯用端末機を示すブロック図である。

以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。

図１は、本開示の例示的実施形態によるイメージセンサを示すブロック図である。

イメージセンサ１００は、イメージ機能または光センシング機能を有する電子機器に搭載される。例えば、イメージセンサ１００は、カメラ、スマートフォン、ウェアラブル機器、事物インターネット（ＩｏＴ：internet of things）機器、タブレットＰＣ（personal computer）、ＰＤＡ（personal digital assistant）、ＰＭＰ（portable multimedia player）、ナビゲーション（navigation）、ドローン（drone）、先進運転支援システム（ＡＤＡＳ：advanced drivers assistance system）のような電子機器に搭載され得る。また、イメージセンサ１００は、車両、家具、製造設備、ドア、各種計測機器などに部品として具備される電子機器に搭載されることもある。

イメージセンサ１００は、ピクセルアレイ１１０、ロウドライバ（row driver）１２０、ランプ信号生成器（ramp signal generator）１３０、バッファ回路１４０、アナログ・デジタル変換回路１５０、出力バッファ１６０、タイミング生成器（timing generator）１７０を含んでもよい。それ以外にも、イメージセンサ１００は、イメージセンシング感度を向上させるためのさらなる構成をさらに含んでもよい。

ピクセルアレイ１１０は、複数のロウ（row）ラインＲＯＬ、複数のカラム（column）ラインＣＯＬ、及びそれぞれがロウラインＲＯＬとカラムラインＣＯＬとに接続され、マトリックス形態に配置された複数のピクセル１１１を含む。ロウラインＲＯＬは、連結されたピクセル１１１に、ロウ選択信号及びピクセル制御信号を伝送するための複数のラインを含んでもよい。

複数のピクセル１１１それぞれは、光感知素子を含み、該光感知素子を利用して光を感知し、感知された光を、電気信号であるピクセル信号ＰＳに変換することができる。例えば、光感知素子は、フォト（photo）ダイオード、フォトトランジスタ、フォトゲートまたはピンドフォトダイオード（pinned photo diode）などを含んでもよい。複数のピクセル１１１それぞれは、少なくとも１つの光感知素子を含み、一実施形態において、複数のピクセル１１１それぞれは、複数の光感知素子を含んでもよい。複数の光感知素子は、互いに積層される。

ロウドライバ１２０は、ピクセルアレイ１１０をロウ単位で駆動する。ロウドライバ１２０は、タイミング生成器１７０から提供されるロウ制御信号（例えば、アドレス信号）をデコーディングし、デコーディングされたロウ制御信号に応答し、ピクセルアレイ１１０を構成するロウのうち少なくともいずれか１つのロウを選択することができる。例えば、ロウドライバ１２０は、ロウ選択信号を生成することができる。当該のロウ選択信号、及び選択されるピクセルを制御するためのピクセル制御信号は、ロウラインＲＯＬを介して、ピクセル１１１に提供され得る。ロウドライバ１２０から提供されたロウ選択信号によって選択されるロウのピクセル１１１から、ピクセル信号ＰＳが出力される。ピクセル信号ＰＳは、リセット信号とイメージ信号とを含んでもよい。該リセット信号と映像信号との信号レベル差（例えば、電圧差）は、複数のピクセル１１１それぞれが受信した光量に係わる情報を含み得る。例えば、ピクセル１１１が光を受けていない場合、リセット信号と映像信号は、同一であり、ピクセル１１１が光を受ける場合、リセット信号の電圧と、イメージ信号の電圧とが異なる。

ランプ信号生成器１３０は、第１ランプ信号ＲＭＰ１を生成することができる。ランプ信号生成器１３０は、タイミング生成器１７０から提供されるランプ制御信号ＣＴＲＰに基づいて動作することができる。ランプ制御信号ＣＴＲＰは、ランプイネーブル信号、モード信号などを含んでもよい。ランプ信号生成器１３０は、ランプイネーブル信号が活性化されると、モード信号に基づいて設定される傾きを有する第１ランプ信号ＲＭＰ１を生成することができる。ここで、該傾きは、図３Ｂを参照して後述するように、時間軸による第１ランプ信号ＲＭＰ１の電圧レベルの傾きを示す。

バッファ回路１４０は、ランプ信号生成器１３０から提供される第１ランプ信号ＲＭＰ１をバッファリングし、第２ランプ信号ＲＭＰ２を生成することができる。バッファ回路１４０は、１以上のバッファ１４１を含んでもよい。バッファ１４１は、スーパーソースフォロワ構造の増幅器を含み、該増幅器が第１ランプ信号ＲＭＰ１をバッファリングすることにより、第２ランプ信号ＲＭＰ２を生成することができる。一実施形態において、バッファ１４１は、増幅器の入力端に連結される入力回路をさらに含んでもよい。該入力回路は、第１ランプ信号ＲＭＰ１を受信し、第１ランプ信号ＲＭＰ１にバイアシング電圧が加えられた信号を増幅器の入力信号として提供することができる。それにより、バッファ１４１の入力範囲が、第１ランプ信号ＲＭＰ１の範囲に符合するように、較正、すなわち、シフトされる。ここで、該範囲は、信号レベル（または、信号の電圧レベル）の範囲を示す。例えば、第１ランプ信号ＲＭＡＰ１の範囲は、図３Ｂに図示されているように、第１ランプ信号ＲＭＰ１のレベル（または、電圧レベル）の範囲を示す。

スーパーソースフォロワ構造の増幅器は、電圧利得が１に近いものの、大きい入力抵抗を有し、低い出力抵抗を有するので、増幅器への入力信号を、ほとんど損失なしに出力信号として出力することができる。従って、バッファ回路１４０は、第１ランプ信号ＲＭＰ１のレンジ及び勾配と実質的に同一であるレンジ及び傾きを有する第２ランプ信号ＲＭＰ２を出力することができる。バッファ１４１が採用される本開示の例示的実施形態によるイメージセンサ１００については、図３Ａないし図１３を参照して詳細に後述する。

アナログ・デジタル変換回路１５０は、ピクセルアレイ１１０から入力されるピクセル信号ＰＳをデジタルピクセル値ＤＰに変換する。アナログ・デジタル変換回路１５０は、複数の比較器１５１、及び複数のカウンタ１５２を含んでもよい。複数のカラムラインＣＯＬのうち、対応する１本のカラムラインＣＯＬからピクセル信号ＰＳを受信する比較器１５１、及び比較器１５１の出力に連結されるカウンタ１５２が、１つのアナログ・デジタル変換器（ＡＤＣ）１５３（図３Ａ）を構成することができる。該ＡＤＣは、連結されたカラムラインＣＯＬを介して受信されるピクセル信号ＰＳを、デジタルピクセル値ＤＰに変換する。

比較器１５１は、受信されるピクセル信号ＰＳを、バッファリングされたランプ信号、すなわち、バッファ１４１から出力される第２ランプ信号ＲＭＰ２と比較し、該比較結果を、ロジックローまたはロジックハイとして出力することができる。比較器１５１は、相関二重サンプリング技法が適用される比較結果を生成することができ、相関二重サンプリング回路ともされる。

複数のピクセル１１１から出力される複数のピクセル信号ＰＳは、各ピクセル１１１ごとに有する固有の特性（例えば、ＦＰＮ（fixed pattern noise）など）による偏差、及び／またはピクセル１１１からピクセル信号ＰＳを出力するためのロジック（例えば、ピクセル１１１内において、光電変換素子に保存された光電荷を出力するためのトランジスタ）の特性差に起因した偏差を有し得る。このように、複数のカラムラインＣＯＬを介して出力される複数のピクセル信号ＰＳ間の偏差を補償するために、ピクセル信号ＰＳについて、リセット信号（または、リセット成分）とイメージ信号（または、イメージ成分）との信号差（例えば、電圧差）を求め、その信号差を有効な信号成分として抽出することを相関二重サンプリングと言う。比較器１５１は、相関二重サンプリング技法が適用される比較結果（例えば、比較信号）を出力することができる。

カウンタ１５２は、比較器１５１の出力に連結され、比較器１５１から出力される比較結果を計数することができる。カウンタ１５２は、リセット信号をセンシングするリセット変換区間、及びイメージ信号をセンシングする信号変換区間において、計数クロック信号を基に、比較器１５１から出力されるロジックハイまたはロジックローの比較結果を計数し、該計数結果によるデジタルピクセル値ＤＰを出力することができる。

出力バッファ１６０は、複数のカウンタ１５２から出力される複数のデジタルピクセル値ＤＰを一時的に保存した後、増幅して出力することができる。出力バッファ１６０は、複数のメモリ（memory）１６１及びセンスアンプ（sense ＡＭＰ）１６２を含んでもよい。複数のメモリ１６１それぞれは、複数のカウンタ１５２それぞれから出力されるデジタルピクセル値ＤＰを一時的に保存した後、順にまたは選択的に、センスアンプ１６２に出力し、センスアンプ１６２は、受信されるデジタルピクセル値ＤＰをセンシング及び増幅して出力することができる。センスアンプ１６２は、増幅された複数のデジタルピクセル値ＤＰを、イメージデータＩＤＴＡとして出力することができる。

タイミング生成器１７０は、イメージセンサ１００のコンポーネント、例えば、ロウドライバ１２０、ランプ信号生成器１３０、バッファ回路１４０、アナログ・デジタル変換回路１５０及び出力バッファ１６０のそれぞれに対応する制御信号及び／またはクロック信号を提供することができる。ロウドライバ１２０、ランプ信号生成器１３０、バッファ回路１４０、アナログ・デジタル変換回路１５０及び出力バッファ１６０は、タイミング生成器１７０から提供される制御信号及び／またはクロック信号を基に、各コンポーネントについて設定されたタイミングで動作することができる。例えば、アナログ・デジタル変換回路１５０のカウンタ１５２は、タイミング生成器１７０から、計数信号及び計数クロック信号を受信することができる。カウンタ１５２は、該計数信号が活性化される区間、例えば、該計数信号がロジックハイである区間において、計数クロックを基に、比較器１５１から出力される比較結果を計数することができる。

図２Ａ及び図２Ｂは、図１のピクセルの例示的実施形態を図示した回路図である。

図２Ａを参照すれば、ピクセル１１１ａは、フォトダイオードＰＤ、転送トランジスタＴＸ、フローティング・ディフュージョン・ノードＦＤ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸを含んでもよい。フォトダイオードＰＤは、光電変換素子の例示であり、他種の光電変換素子で代替されてもよい。

フォトダイオードＰＤは、入射される光の強度によって可変される光電荷を生成する。転送トランジスタＴＸは、ロウドライバ１２０（図１）から提供される転送制御信号ＴＧにより、光電荷をフローティング・ディフュージョン・ノードＦＤに伝送することができる。フローティング・ディフュージョン・ノードＦＤに蓄積された光電荷による電位により、ドライブトランジスタＤＸは、選択トランジスタＳＸに、光電荷を増幅して伝送することができる。選択トランジスタＳＸのドレインが、前記ドライブトランジスタＤＸのソースに連結され、ロウドライバ１２０から出力される選択信号ＳＥＬにより、ピクセル１１１ａに連結されたカラムラインＣＯＬにピクセル信号ＰＳを出力することができる。リセットトランジスタＲＸは、ロウドライバ１２０から提供されるリセット制御信号ＲＳにより、フローティング・ディフュージョン・ノードＦＤを、電源電圧ＶＤＤレベルにリセットすることができる。

図１を参照して説明したように、ピクセル信号ＰＳは、リセット信号とイメージ信号とのうちいずれか一つである。該リセット信号は、リセットトランジスタＲＸにより、フローティング・ディフュージョン・ノードＦＤが電源電圧ＶＤＤにリセットされた後、選択トランジスタＳＸが出力する信号である。該イメージ信号は、フローティング・ディフュージョン・ノードＦＤが、転送トランジスタＴＸからの光電荷伝送が完了した後、選択トランジスタＳＸが出力する信号である。ピクセル１１１ａは、ロウドライバ１２０の制御により、リセット信号とイメージ信号とを、順次にピクセル信号ＰＳとして出力することができる。

図２Ｂに図示されたピクセル１１１ｂは、３−トランジスタ（３Ｔ）構造の単位ピクセルであり、フォトダイオードＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＸ及びドライブトランジスタＤＸを含んでもよい。リセットトランジスタＲＸは、ｎチャネルデプレッション型トランジスタ（n-channel depression type transistor）によって具現され得る。リセットトランジスタＲＸは、ロウドライバ１２０から出力されるリセット制御信号ＲＳにより、フローティング・ディフュージョン・ノードＦＤを電源電圧ＶＤＤにリセットするか、あるいはローレベル（例えば、０Ｖ）にセッティングし、選択トランジスタＳＸと類似した機能を遂行することができる。

図２Ａ及び図２Ｂを参照し、１つのフォトダイオードＰＤと、４個のＭＯＳトランジスタＴＸ，ＲＸ，ＤＸ及びＳＸを含む４Ｔ構造のピクセル１１１ａ、及び３−トランジスタ（３Ｔ）構造のピクセル１１１ｂを例示的に説明した。しかし、ピクセル構造は、それらに限定されるものではなく、多様に変更され得る。該ピクセルは、他構造の３Ｔ，４Ｔ及び５Ｔ単位ピクセルによって具現されてもよく、該ピクセルは、光量、または光の強度によって光電荷を生成する光電変換素子、及び光電変換素子によって生成された光電荷を、電流信号または電圧信号として出力することができる少なくとも１つのトランジスタを含む回路によって具現され得る。

図３Ａは、本開示の例示的実施形態による、ピクセル信号をデジタルピクセル値に変換する読み取り回路を概略的に示すブロック図であり、図３Ｂは、図３Ａの読み取り回路の動作を示す。

図３Ａの読み取り回路は、図１のランプ信号生成器１３０、バッファ１４１及びＡＤＣ１５３を含む。ＡＤＣ１５３は、比較器１５１及びカウンタ１５２を含む。カラムラインＣＯＬに連結されたピクセル１１１を共に図示する。

図３Ａを参照すれば、カラムラインＣＯＬに連結された複数のピクセル１１１のうち、ロウ選択信号によって選択されたピクセル１１１からピクセル信号ＰＳが出力される。バッファ１４１は、ランプ信号生成器１３０から出力されるランプ信号、すなわち、第１ランプ信号ＲＭＰ１をバッファリングし、バッファリングされることによって獲得された第２ランプ信号ＲＭＰ２を比較器１５１に提供することができる。図１を参照して説明したように、バッファ１４１は、スーパーソースフォロワ構造の増幅器として具現され、出力抵抗が非常に低く、第１ランプ信号ＲＭＰ１がバッファリングされ、信号損失なしに、第２ランプ信号ＲＭＰ２として、比較器１５１に提供される。

比較器１５１は、ピクセル信号ＰＳと第２ランプ信号ＲＭＰ２とを比較し、該比較結果を出力することができる。一実施形態において、比較器１５１は、１以上の増幅器、例えば、ＯＴＡ（operational transconductance amplifier）でもって具現され得る。

比較器１５１は、比較動作を遂行する前に、オートゼロ区間において、オートゼロ動作を遂行することができる。オートゼロ信号ＡＺに応答し、比較器１５１に具備される増幅器の入力と出力とが連結され、それにより、入力と出力とが同一電圧レベルを有することができ、増幅器のオフセットが除去（cancelation）される。

カウンタ（counter）１５２は、活性レベルのカウント信号ＣＮＴ（すなわち、計数イネーブル信号）に応答し、比較器１５１の出力ＯＵＴ（すなわち、比較結果）を、リセット変換区間及び信号変換区間において計数することにより、ピクセル１１１、すなわち、ピクセル信号ＰＳを出力したピクセル１１１が受けた光量に係わる情報を示すデジタルピクセル値ＤＰを出力することができる。カウンタ１５２は、計数クロック信号ＣＣＬＫを基に、カウント信号ＣＮＴが活性化された区間の間、比較器１５１の特定レベル、例えば、ロジックハイまたはロジックローが維持される時間を計数することができる。

カウンタ１５２は、アップ／ダウンカウンタ（up/down counter）及びビットワイズカウンタ（bit-wise inversion counter）などを含んでもよい。このとき、該ビットワイズカウンタは、アップ／ダウンカウンタに類似した動作を遂行することができる。例えば、該ビットワイズカウンタは、アップカウントだけ行う機能、及び特定信号が入ると、カウンタ内部の全てのビットを反転させ、１の補数（１’ｓ complement）にする機能を遂行することができる。該ビットワイズカウンタは、リセットカウント（reset count）を行った後でそれを反転させ、１の補数、すなわち、負数値に変換し、変換された値を基に、信号カウント（signal count）を行うことができる。例えば、カウンタ１５２は、比較動作区間中、リセット変換区間において、リセット信号のデジタル値をカウントし、カウントされた値を反転させ、反転された値を基に、信号変換区間において、イメージ信号のデジタル値をカウントすることができる。それで、リセット信号が除去されたデジタルピクセル値ＤＰが出力される。

図３Ｂのグラフにおいて、横軸は、時間を示し、縦軸は、図３Ａの読み取り回路の信号を示す。ｔ３時点からｔ１０時点までが、比較動作（すなわち、相関二重サンプリング）が遂行される比較動作区間として定義され得る。該比較動作区間以前に、少なくとも一部区間の間に、オートゼロ動作が遂行される。例えば、ｔ１時点からｔ２時点までのオートゼロ区間Ｔａｚにおいて、オートゼロ信号ＡＺが活性化され、活性化されたオートゼロ信号ＡＺに応答し、比較器１５１がオートゼロ動作を遂行することができる。一実施形態において、バッファ１４１は、オートゼロ区間Ｔａｚにおいて、セルフバイアシング動作（または、入力サンプリング動作だとする）を遂行することができる。バッファ１４１のセルフバイアシング動作は、図４を参照して説明する。

リセット信号のデジタル変換のために、リセット変換区間Ｔｒｓｔの間、リセット変換動作が遂行される。ｔ３時点において、第２ランプ信号ＲＭＰ３にオフセットが加えられた後、ｔ４時点から第２ランプ信号ＲＭＰ２が低下する。カウント信号ＣＮＴが活性レベル（例えば、ロジックハイ）であるとき、カウンタ１５２は、カウント信号ＣＮＴに応答し、ｔ４時点から、比較器１５１の出力ＯＵＴの極性が変わるｔ５時点まで、計数クロック信号ＣＣＬＫをカウントすることができる。

リセット信号のデジタル変換が終わると、イメージ信号をデジタル信号に変換するために、信号変換区間Ｔｓｉｇの間、信号変換動作が遂行される。

ｔ６時点において、第２ランプ信号ＲＭＰ２にさらにオフセットが加えられた後、ｔ７時点において、ピクセル１１１に蓄積された電荷により、ピクセル信号ＰＳが、図示されているように変わるとし得る。

ｔ８時点から第２ランプ信号ＲＭＰ２が低下し、カウンタ１５２は、カウント信号ＣＮＴが活性レベルであるとき、ｔ８時点から、比較器１５１の出力ＯＵＴの極性が変わるｔ９時点まで、計数クロック信号ＣＣＬＫをカウントすることができる。

図３Ｂにおいては、カウンタ１５２が、ビット反転（bit-conversion）とアップ計数（up-counting）とを介して、イメージ信号をデジタル信号に変換するように図示されているが、それに制限されるものではなく、カウンタ１５２は、多様な方式によって具現され得る。また、リセット変換区間Ｔｒｓｔ及び信号変換区間Ｔｓｉｇにおいて、第２ランプ信号ＲＭＰ２が高い電圧レベルから低い電圧レベルに線形的に低下するように図示されているが、それに制限されるものではなく、第２ランプ信号ＲＭＰ２は、低い電圧レベルから高い電圧レベルに線形的に上昇してもよい。

イメージ信号のデジタル変換が終わると、次のロウのピクセル１１１に対する相関二重サンプリングのために、読み取り回路が初期化される。図３Ｂを参照し、読み取り回路の動作タイミングについて説明した。しかし、それは例示的なものであり、ＡＤＣ１５３の具現方法、例えば、比較器１５１及びカウンタ１５２の構造などによって信号のタイミングが変更され得る。

図４は、本開示の例示的実施形態によるバッファを示す回路図である。

図１及び図３Ａを参照して説明したように、バッファ１４１は、ランプ信号生成器１３０と比較器１５１との間に配置され、ランプ信号生成器１３０から出力される第１ランプ信号ＲＭＰ１をバッファリングし、第２ランプ信号ＲＭＰ２を生成し、第２ランプ信号ＲＭＰ２を比較器１５１に提供することができる。

バッファ１４１は、スーパーソースフォロワ構造の増幅器１０、及び入力回路２０を含んでもよい。増幅器１０は、ソースフォロワを構成する第１電流源Ｉ１、第２電流源Ｉ２及び第１トランジスタＭＰ１を含み、ネガティブフィードバック（負帰還）回路として動作する第２トランジスタＭＮ１を含んでもよい。第１電流源Ｉ１は、電源電圧ＶＤＤ及び第１トランジスタＭＰ１のソース端子に連結され、第２電流源Ｉ２は、接地電圧ＶＳＳ及び第１トランジスタＭＰ１のドレイン端子に連結され得る。第１トランジスタＭＰ１は、ゲート端子が増幅器１０の入力ノードＮＩに連結され、ソース端子が増幅器１０の出力ノードＶＯに連結され得る。第２トランジスタＭＮ１は、ゲート端子が第１トランジスタＭＰ１のドレイン端子に連結され、ドレイン端子が第１トランジスタＭＰ１のソース端子及び出力ノードＶＯに連結され得る。

第１トランジスタＭＰ１と第２トランジスタＭＮ１は、互いに異なる導電型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor（以下、ＭＯＳトランジスタとする）によって具現され得る。例えば、図４に図示されているように、第１トランジスタＭＰ１は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）として具現され、第２トランジスタＭＮ１は、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）として具現され得る。このとき、第１電流源Ｉ１が提供する第１基準電流の電流量は、第２電流源Ｉ２が提供する第２基準電流の電流量より多い。

ソースフォロワに、ネガティブフィードバック回路、すなわち、第２トランジスタＭＮ１が連結されることにより、増幅器１０の出力抵抗は、ソースフォロワの出力抵抗より相対的に非常に低くなる。増幅器１０の出力抵抗については、図５を参照して後述する。

入力回路２０は、増幅器１０の入力ノードＮＩと、第１トランジスタＭＰ１のドレイン端子とに連結されるスイッチＳＷｓ、及び一端が増幅器１０の入力ノードＮＩに連結され、他端に第１ランプ信号ＲＭＰ１が印加されるキャパシタＣｓを含んでもよい。スイッチＳＷｓは、トランスミッションゲートまたはＮＭＯＳトランジスタでもって具現され得る。

スイッチＳＷｓは、比較動作区間（すなわち、相関二重サンプリングが行われる区間）以前にターンオンされ、比較動作区間の間、ターンオフされる。一実施形態において、スイッチＳＷｓは、オートゼロ信号ＡＺに応答し、オートゼロ区間Ｔａｚ（図３Ｂ）においてターンオンされる。しかし、それに制限されるものではなく、スイッチＳＷｓは、比較動作区間以前の少なくとも一部区間において活性化される制御信号に応答してターンオンされ得る。以下、本開示において、スイッチＳＷｓは、オートゼロ信号ＡＺに応答してターンオンされると仮定する。

スイッチＳＷｓがターンオンされ、キャパシタＣｓに第２トランジスタＭＮ１のゲート端子の電圧、すなわち、第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１（ゲート端子とソース端子との電圧差）が保存される。すなわち、スイッチＳＷｓがターンオンされることにより、入力ノードＮＩに、第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１がサンプリングされる。それを、入力回路２０のセルフバイアシング動作（または、入力サンプリング動作）と称する。

増幅器１０の入力Ｖｉｎに、第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１がオフセットとして付加されることにより、スイッチＳＷｓがターンオフされた後、増幅器１０の入力Ｖｉｎは、第１ランプ信号ＲＭＰ１にオフセットが付加された値を有することができる。

一方、増幅器１０が正常に動作するために、すなわち、増幅器１０の出力である第２ランプ信号ＲＭＰ２の線形性が保証されるために、増幅器１０の入力Ｖｉｎ（すなわち、入力信号のレベル）は、数式（１）を満足することが要求される。

ここで、Ｖｓｄ．ｍｐ１及びＶｓｇ．ｍｐ１は、それぞれ第１トランジスタＭＰ１のソース・ドレイン電圧及びソース・ゲート電圧をそれぞれ示す。第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１、第１トランジスタＭＰ１のソース・ドレイン電圧Ｖｓｄ．ｍｐ１及びソース・ゲート電圧Ｖｓｇ．ｍｐ１は、誘導される電流量が適正値を有するように設定され、例えば、第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１及び第１トランジスタＭＰ１のソース・ゲート電圧Ｖｓｇ．ｍｐ１の最小値は、それぞれ第２トランジスタＭＮ１及び第１トランジスタＭＰ１のスレショルド電圧と同じとし得る。

前述のように、セルフバイアシングで、増幅器１０の入力Ｖｉｎに、第２トランジスタＭＮ１のゲートソース電圧Ｖｇｓ．ｍｎ１がオフセットとして付加されるので、増幅器１０の入力Ｖｉｎは、数式（２）で示すことができ
数式（１）数式（２）より、数式（３）が導出される。

ここで、Ｖｄ．ｍｐ１及びＶｇ．ｍｐ１は、それぞれ第１トランジスタＭＰ１のドレイン端子電圧及びゲート端子電圧を示す。サンプリングにより、第１トランジスタＭＰ１のドレイン端子電圧Ｖｄ．ｍｐ１及びゲート端子電圧Ｖｇ．ｍｐ１が同一であるが、第１ランプ信号ＲＭＰ１が０Ｖ（volt）以上であるならば、バッファ１４１が正常に動作することができる。第１ランプ信号ＲＭＰ１が０Ｖから増大するとき、第１ランプ信号ＲＭＰ１の勾配と同一傾きを有する第２ランプ信号ＲＭＰ２が出力される。言い替えれば、第１ランプ信号ＲＭＰ１の電圧レベルが非常に低くても（例えば、０Ｖ近辺）、バッファ１４１の線形性、すなわち、第２ランプ信号ＲＭＰ２の線形性が保証される。

このように、本開示の例示的実施形態によるバッファ１４１は、スーパーソースフォロワ構造の増幅器１０を含むが、出力抵抗が非常に低く、また入力回路２０のセルフバイアシング動作により、バッファ１４１の入力レンジが第１ランプ信号ＲＭＰ１のレンジに符合するように補正されるので、第２ランプ信号ＲＭＰ２の線形性が保証される。

図５は、スーパーソースフォロワ構造の増幅器の小信号等価回路を示す。

図５の小信号等価回路は、図４の増幅器１０の小信号等価回路であり、増幅器１０が飽和領域で動作するときの等価回路を示す。ｇ_ｍ１及びｇ_ｍｂ１は、それぞれ第１トランジスタＭＰ１のトランスコンダクタンス及びボディトランスコンダクタンスを示し、ｒ_１は、第１電流源Ｉ１の抵抗を示し、ｒ_２及びｖ_２は、第２電流源Ｉ２の抵抗、及び第２電流源Ｉ２両端の電圧を示し、ｇ_ｍ２は、第２トランジスタＭＮ１のトランスコンダクタンスを示し、ｒ_ｏ１及びｒ_ｏ２は、それぞれ第１トランジスタＭＰ１及び第２トランジスタＭＮ１の出力抵抗を示す。

増幅器１０の出力抵抗Ｒ_ｏは、入力電圧ｖ_ｉ（すなわち、小信号入力電圧）が０であるとき、出力電圧ｖ_ｏ（すなわち、小信号出力電圧）を、出力電流ｉ_ｏ（すなわち、小信号出力電流）で除した値であり、数式（４）によって計算され得る。

第１電流源Ｉ１及び第２電流源Ｉ２が理想的な電流源であり、ｒ_１及びｒ_２が無限大の値であると仮定する場合、出力抵抗Ｒ_ｏは、数式（５）で示すことができる。

概略的に、出力抵抗Ｒｏは、１／ｇ_ｍ１・ｇ_ｍ２・ｒ_ｏ１であるとし得る。

一般的なソースフォロワの出力抵抗は、１／ｇ_ｍ１であるとし得る。従って、スーパーソースフォロワの出力抵抗Ｒ_ｏは、ソースフォロワよりも相対的にはるかに小さいということが分かる。

図６Ａ及び図６Ｂは、本開示の例示的実施形態による比較器を示す回路図である。

図６Ａを参照すれば、比較器１５１ａは、増幅器５０、及び増幅器５０の入力ノード及び／または出力ノードに連結される周辺回路を含んでもよい。該周辺回路は、第１キャパシタＣ１、第２キャパシタＣ２、第１スイッチＳＷ１及び第２スイッチＳＷ２を含んでもよい。

増幅器１０は、第１トランジスタＭ１ないし第４トランジスタＭ４、及び電流源Ｉ３を含み、ＯＴＡでもって具現され得る。第１スイッチＳＷ１及び第２スイッチＳＷ２は、それぞれ増幅器５０の入力ノードＮＩ１，ＮＩ２と出力ノードＮＯＩ，ＮＯに連結され、オートゼロ信号ＡＺに応答してターンオンされることにより、増幅器５０のオフセットを除去することができる。

第２ランプ信号ＲＭＰ２は、第１キャパシタＣ１を介して、増幅器５０の第１入力ノードＮＩ１に印加され、ピクセル信号ＰＳが、第２キャパシタＣ２を介して、増幅器５０の第２入力ノードＮＩ２に印加される。第１キャパシタＣ１及び第２キャパシタＣ２は、ノイズ除去のために具備され得る。

図６Ｂを参照すれば、比較器１５１ｂは、２段の増幅器でもって具現され得る。比較器１５１ｂは、第１増幅器５１及び第２増幅器５２、並びに第１増幅器５１の入力ノード及び／または出力ノードに連結される周辺回路を含んでもよい。

第１増幅器５１及び周辺回路の動作は、図６Ａと同一であり、重複説明は、省略する。第２増幅器５２は、第５トランジスタＭ５、第６トランジスタＭ６、第３キャパシタＣ３及び第３スイッチＳＷ３を含み、共通ソースフォロワ構造のＯＴＡでもって具現され得る。第５トランジスタＭ５及び第６トランジスタＭ６は、互いに異なる導電型のＭＯＳトランジスタとし得る。オートゼロ区間において、第３スイッチＳＷ３が、オートゼロ信号ＡＺに応答してターンオンされ、第２増幅器５２のオフセットが除去される。

図６Ａ及び図６Ｂを参照し、比較器１５１ａ，１５１ｂについて説明した。しかし、それらに制限されるものではなく、比較器は、多種の増幅回路によって具現され得る。

図７Ａ及び図７Ｂは、本開示の例示的実施形態によるバッファを含む読み取り回路を示す回路図である。

図７Ａ及び図７Ｂを参照すれば、読み取り回路は、ランプ信号生成器１３０、１以上のバッファ１４１、及び複数の比較器１５１−１ないし１５１−ｎ（ｎは、４以上の正数）を含んでもよい。

ランプ信号生成器１３０は、電流源Ｉ４及び抵抗Ｒを含んでもよい。電流源Ｉ４が線形に増大または低減するランプ電流を提供するか、あるいは抵抗Ｒが可変抵抗であり、抵抗値が線形に増大または低減することにより、第１ランプ信号ＲＭＰ１が生成される。図示されているように、電流源Ｉ４に電源電圧ＶＤＤが印加され、抵抗Ｒが接地電圧ＶＳＳに連結される場合、第１ランプ信号ＲＭＰ１は、低レベル（電圧レベル）を有することができる。例えば、電源電圧ＶＤＤが２．８Ｖである場合、第１ランプ信号ＲＭＰ１は、電源電圧ＶＤＤの中間レベル、例えば、１．５Ｖから０Ｖまで低下する。

図４を参照して説明したように、入力回路２０のセルフバイアシング動作を介して、バッファ１４１の入力レンジが０Ｖまでシフトされ得る。従って、第１ランプ信号ＲＭＰ１のレベルが低い電圧レベルまで低下しても、第２ランプ信号ＲＭＰ２の線形性が保証される。一方、第２ランプ信号ＲＭＰ２も、低い電圧レベルを有するので、比較器１５１の増幅器５０は、図示されているように、低い電圧レベルで動作するＯＴＡでもって具現され得る。従って、本開示の例示的実施形態によるバッファを含む読み取り回路は、低い電圧レベルで低電力で動作することができる。

一方、図７Ａに図示されているように、１つのバッファ１４１が、複数の比較器１５１−１ないし１５１−ｎに第２ランプ信号ＲＭＰ２を提供するか、あるいは図７Ｂに図示されているように、複数のバッファ１４１−１ないし１４１−ｎが、複数の比較器１５１−１ないし１５１−ｎとそれぞれ連結され、複数の比較器１５１−１ないし１５１−ｎは、複数のバッファ１４１−１ないし１４１−ｎのうち、連結されたバッファから第２ランプ信号ＲＭＰ２を受信することができる。

図８は、本開示の例示的実施形態による読み取り回路の比較例において、読み取り回路を示す回路図である。

図８を参照すれば、比較例による読み取り回路は、バッファを含まず、複数の比較器１５１ないし１５ｎが、いずれもランプ信号生成器１３０に連結され、ランプ信号生成器１３０からランプ信号ＲＭＰを受信することができる。

複数の比較器１５１ないし１５ｎのうち、少なくとも一部の比較器が動作するとき、例えば、比較動作区間において動作するとき、キックバックノイズ電流Ｉが発生し、キックバックノイズ電流Ｉがランプ信号生成器１３０に流入するか、あるいは他の比較器に流入してしまう。それにより、複数の比較器１５１〜１５ｎの出力ＯＵＴにノイズが発生し、イメージセンサ１００（図１）から出力されるイメージデータにノイズが発生し、画質が低下してしまう。例えば、イメージデータにＳＨＢＮ（smear like horizontal noise）が発生してしまう。

しかし、本開示の実施形態によるイメージセンサ１００（図１）及び読み取り回路（図７Ａ及び図７Ｂ）は、出力抵抗が低い１以上のバッファ１４１を具備し、バッファ１４１が、ランプ信号生成器１３０から出力されるランプ信号、すなわち、第１ランプ信号ＲＭＰ１をバッファリングし、バッファリングされたランプ信号、すなわち、第２ランプ信号ＲＭＰ２を、複数の比較器１５１−１ないし１５１−ｎに提供することで、キックバックノイズ電流Ｉの影響が低減される。

図９は、本開示の例示的実施形態によるバッファを示す回路図である。

バッファ１４１ａは、スーパーソースフォロワ構造の増幅器１０ａ及び入力回路２０ａを含んでもよい。増幅器１０ａは、ソースフォロワを構成する第１電流源Ｉ１、第２電流源Ｉ２及び第１トランジスタＭＮ２を含み、ネガティブフィードバック回路として動作する第２トランジスタＭＰ２を含んでもよい。第１電流源Ｉ１は、電源電圧ＶＤＤ、及び第１トランジスタＭＮ２のドレイン端子に連結され、第２電流源Ｉ２は、接地電圧ＶＳＳ、及び第１トランジスタＭＮ２のソース端子に連結され得る。第１トランジスタＭＮ２は、ゲート端子が増幅器１０ａの入力ノードＮＩに連結され、ソース端子が増幅器１０の出力ノードＮＯに連結され得る。第２トランジスタＭＰ２は、ゲート端子が第１トランジスタＭＮ２のドレイン端子に連結され、ドレイン端子が第１トランジスタＭＮ２のソース端子、及び出力ノードＮＯに連結され得る。

第１トランジスタＭＮ２と第２トランジスタＭＰ２は、互いに異なる導電型のＭＯＳＦＥＴトランジスタでもって具現され得る。例えば、図９に図示されているように、第１トランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＮＭＯＳでもって具現され、第２トランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＰＭＯＳでもって具現され得る。このとき、第１電流源Ｉ１が提供する第１基準電流の電流量は、第２電流源Ｉ２が提供する第２基準電流の電流量よりも少ない。

入力回路２０ａは、増幅器１０ａの入力ノードＮＩと、第１トランジスタＭＮ２のドレイン端子とに連結されるスイッチＳＷｓ、及び一端が増幅器１０ａの入力ノードＮＩに連結され、他端に、第１ランプ信号ＲＭＰ１が印加されるキャパシタＣｓを含んでもよい。スイッチＳＷｓは、トランスミッションゲートまたはＰＭＯＳトランジスタでもって具現され得る。

スイッチＳＷｓは、比較動作区間（すなわち、相関二重サンプリングが行われる区間）以前にターンオンされ、比較動作区間の間、ターンオフされる。スイッチＳＷｓがターンオンされ、キャパシタＣｓに第２トランジスタＭＰ２のゲート端子の電圧、すなわち、第２トランジスタＭＰ２のゲートソース電圧Ｖｇｓ．ｍｐ２）が保存される。すなわち、スイッチＳＷｓがターンオンされることにより、入力ノードＮＩに、第２トランジスタＭＰ２のゲートソース電圧Ｖｇｓ．ｍｐ２がサンプリングされる。そのようなセルフバイアシング動作については、図４を参照して説明しており、重複説明は、省略する。

入力回路２０ａのセルフバイアシング動作により、バッファ１４１ａの入力レンジが変更され、第１ランプ信号ＲＭＰ１が電源電圧ＶＤＤ以下であるならば、バッファ１４１ａが正常に動作することができる。言い替えれば、第１ランプ信号ＲＭＰ１が電源電圧ＶＤＤ以下であるならば、第１ランプ信号ＲＭＰ１のレベルが非常に高くても、バッファ１４１ａの線形性、すなわち、第２ランプ信号ＲＭＰ２の線形性が保証される。

図１０は、本開示の例示的実施形態によるバッファを含む読み取り回路を示す回路図である。

図１０を参照すれば、読み取り回路は、ランプ信号生成器１３０ａ及びバッファ１４１ａを含み、図７Ａ及び図７Ｂに図示されているように、複数の比較器を含んでもよい。

ランプ信号生成器１３０ａは、電流源Ｉ４ａ及び抵抗Ｒを含んでもよい。図示されているように、電流源Ｉ４ａに接地電圧ＶＳＳが印加され、抵抗Ｒが電源電圧ＶＤＤに連結される場合、第１ランプ信号ＲＭＰ１は、高いレベル（電圧レベル）を有することができる。例えば、電源電圧ＶＤＤが２．８Ｖである場合、第１ランプ信号ＲＭＰ１は、電源電圧ＶＤＤの中間レベル、例えば、１．４Ｖから２．８Ｖまで増大することができる。

図９を参照して説明したように、入力回路２０ａのセルフバイアシング動作を介して、バッファ１４１ａの入力レンジが電源電圧ＶＤＤまでシフトされ得る。従って、ランプ信号ＲＭＰ１のレベルが高い電圧まで上昇しても、第２ランプ信号ＲＭＰ２の線形性が保証される。一方、第２ランプ信号ＲＭＰ２も、高いレベルを有するので、第２ランプ信号ＲＭＰ２が提供される比較器は、高い電圧レベルで動作する増幅回路、例えば、ＯＴＡでもって具現され得る。

図１１Ａ、図１１Ｂ及び図１１Ｃは、本開示の例示的実施形態によるバッファ回路を示す。説明の便宜のために、ランプ信号生成器１３０及びアナログ・デジタル変換回路１５０を共に図示する。

図１１Ａを参照すれば、アナログ・デジタル変換回路１５０は、第１比較器１５１＿１ないし第ｍ比較器１５１＿ｍ（ｍは、４以上の正数）、及び第１カウンタ１５２＿１ないし第ｍカウンタ１５２＿ｍを含み、バッファ回路１４０ａは、第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍを含んでもよい。

第１比較器１５１＿１ないし第ｍ比較器１５１＿ｍは、第１ピクセル信号ＰＳ１ないし第ｍピクセル信号ＰＳｍをそれぞれ受信し、受信されたピクセル信号を、バッファ回路１４０ａから出力される第２ランプ信号ＲＭＰ２と比較し、該比較結果を出力することができる。第１カウンタ１５２＿１ないし第ｍカウンタ１５２＿ｍは、それぞれ対応する比較器の出力、すなわち、比較結果を計数することにより、第１デジタルピクセル値ＤＰ１ないし第ｍデジタルピクセル値ＤＰｍを生成することができる。

一方、図１１Ａにおいて、第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍの第１出力ノードＮＯ１ないし第ｎ出力ノードＮＯｍは、互いに連結される。第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍは、１つのバッファとして動作することができる。ただし、例えば、実際のイメージセンサ１００（図１）のレイアウト上において、図１１Ａに図示されているように、第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍが、第１比較器１５１＿１ないし第ｍ比較器１５１＿ｍ、及び第１カウンタ１５２＿１ないし第ｍカウンタ１５２＿ｍの配置構造に対応して配置され得る。

図１１Ｂを参照すれば、バッファ回路１４０ｂは、第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍを含み、第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍは、それぞれ第１比較器１５１−１ないし第ｍ比較器１５１−ｍに連結され得る。第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍの第１出力ノードＮＯ１ないし第ｎ出力ノードＮＯｍは、互いに連結されない。第１比較器１５１＿１ないし第ｍ比較器１５１＿ｍは、それぞれ第１バッファ１４１＿１ないし第ｍバッファ１４１＿ｍのうち連結されたバッファから第２ランプ信号ＲＭＰ２を受信することができる。図１１Ｂにおいて、バッファ、比較器及びカウンタが１つの単位読み取り回路として動作することができる。例えば、第１バッファ１４１＿１、第１比較器１５１＿１及び第１カウンタ１５２＿１が、第１ピクセル信号ＰＳ１を第１デジタルピクセル値ＤＰ１に変換する読み取り回路として動作することができる。

図１１Ｃを参照すれば、バッファ回路１４０ｃは、２以上のバッファ１４１＿１，１４２＿２を含んでもよい。図１１Ｃにおいては、２つのバッファが図示されているが、それに制限されるものではない。ただし、バッファの個数は、比較器、例えば、第１比較器１５１＿１ないし第６比較器１５１＿６、及びカウンタ、例えば、第１カウンタ１５２＿１ないし第６カウンタ１５２＿６の個数よりも少ない。第１比較器１５１＿１ないし第６比較器１５１＿６のうち一部、例えば、第１比較器１５１＿１ないし第３比較器１５１＿３は、第１バッファ１４１＿１に連結され、他の一部、例えば、第４比較器１５１＿４ないし第６比較器１５１＿６は、第２バッファ１４１＿２に連結され得る。それにより、第１比較器１５１＿１ないし第３比較器１５１＿３は、第１バッファ１４１−１の第１出力ノードＮＯ１から出力される第２ランプ信号ＲＭＰ２を受信し、第４比較器１５１＿４ないし第６比較器１５１＿６は、第２バッファ１４１＿２の第２出力ノードＮＯ２から出力される第２ランプ信号ＲＭＰ２を受信することができる。複数の比較器がグルーピングされ、互いに異なるグループの比較器は、互いに異なるバッファから第２ランプ信号ＲＭＰ２を受信することができる。

図１２は、本開示の例示的実施形態によるイメージセンサの動作方法を示すフローチャートである。具体的には、図１２は、バッファ１４１、比較器１５１及びカウンタ１５２（図１）の動作を示す。

図１２を参照すれば、比較動作区間以前に、バッファ１４１がセルフバイアシング動作を遂行する（Ｓ１１０）。例えば、バッファ１４１は、オートゼロ区間Ｔａｚ（図３Ｂ）において、セルフバイアシング動作を遂行することができる。セルフバイアシング動作により、バッファ１４１の入力レンジがシフトされることにより、ランプ信号生成器から出力されるランプ信号のレンジに符合する。図３Ａを参照して説明したように、オートゼロ区間において、比較器１５１は、オートゼロ動作を遂行することにより、内部オフセットを除去することができる。

比較動作区間において、バッファ１４１がランプ信号をバッファリングし、バッファリングされたランプ信号を出力することができる（Ｓ１２０）。バッファ１４１は、ランプ信号生成器１３０（図１）から出力される第１ランプ信号ＲＭＰ１をバッファリングし、バッファリングされた第２ランプ信号ＲＭＰ２を出力することができる。

比較器１５１がピクセル信号及びバッファリングされたランプ信号を比較し、比較結果を出力することができる（Ｓ１３０）。比較器１５１がピクセル信号を、バッファ１４１から提供される第２ランプ信号ＲＭＰ２と比較し、該比較結果を出力することができる。比較器１５１は、リセット変換区間Ｔｒｓｔ（図３Ｂ）及び信号変換区間Ｔｓｉｇ（図３Ｂ）において、比較動作を遂行することができる。

カウンタ１５２が比較器１５１から出力される比較結果を計数し、デジタルピクセル値を出力することができる（Ｓ１４０）。カウンタ１５２は、リセット変換区間Ｔｒｓｔ及び信号変換区間Ｔｓｉｇにおいて、該比較結果を計数することができる。

そのように、比較器１５１及びカウンタ１５２の動作により、相関二重サンプリングによるデジタルピクセル値が生成される。

図１３は、本開示の実施形態によるイメージ処理システムを示すブロック図である。

図１３を参照すれば、本開示の実施形態によるイメージ処理システム（image process system）３００は、イメージセンサ（image sensor）１００及びイメージプロセッサ２００を含んでもよい。イメージ処理システム３００は、ディスプレイユニット（display unit）４００及びレンズ３２０と共に、電子装置５００に搭載され得る。

イメージセンサ１００は、ピクセルアレイ１１０、ロウドライバ１２０、ランプ信号生成器１３０、バッファ回路１４０、アナログ・デジタル変換回路１５０、出力バッファ１６０、タイミング生成器（timing generator）１７０及び制御レジスタ（control register）１８０を含んでもよい。イメージセンサ１００は、出力バッファ１６０から出力されるイメージデータを保存するメモリをさらに含んでもよい。

イメージセンサ１００は、イメージプロセッサ２００の制御により、レンズ３２０を介して結像された物体（object）３１０をセンシングし、イメージセンサ１００によってセンシングされて出力されたイメージデータをディスプレイユニット４００に出力することができる。このとき、ディスプレイユニット４００は、イメージを出力することができる全ての装置を含む。例えば、ディスプレイユニット４００は、コンピュータ、携帯電話及びその他イメージ出力端末を含んでもよい。

イメージプロセッサ２００は、カメラコントローラ２０１、イメージ信号プロセッサ２０２及びインターフェース２０３を含んでもよい。カメラコントローラ２０１は、イメージセンサ１００を制御するための制御命令、例えば、設定命令を制御レジスタ１８０に提供することができる。一実施形態において、カメラコントローラ２０１は、Ｉ２Ｃ（inter-integrated circuit）を利用し、制御レジスタ１８０と通信することができる。しかし、それに制限されるものではなく、カメラコントローラ２０１と制御レジスタ１８０との間には、多様なインターフェースが適用されてもよい。

イメージ信号プロセッサ２０２は、バッファ１６０からイメージデータを受信し、イメージデータを加工／処理し、加工／処理されたイメージをディスプレイユニット４００に出力することができる。または、イメージ信号プロセッサ２０２は、インターフェース２０３を介して、外部、例えば、ホストプロセッサから制御信号を受信し、加工／処理されたイメージを外部ホストに提供することができる。図１３において、イメージ信号プロセッサ２０２がイメージプロセッサ２００内部に位置するように図示されているが、それに制限されるものではなく、イメージ信号プロセッサ２０２は、イメージセンサ１００外部に位置することもできる。

一方、イメージセンサ１００として、図１を参照して説明したイメージセンサ１００が適用され得る。制御レジスタ１８０は、カメラコントローラ２０１から受信される制御命令をデコーディングして内部コマンドを生成し、内部コマンドをタイミング生成器１７０に提供することができる。タイミング生成器１７０は、制御レジスタ１８０から受信される内部コマンド（例えば、モード設定命令、タイミング調整命令など）に基づいて、ロウドライバ１２０、ランプ信号生成器１３０、バッファ１４０、アナログ・デジタル変換回路１５０及び出力バッファ１６０の動作タイミングを制御するための制御信号を生成することができる。

前述のように、本開示の例示的実施形態によるイメージセンサ１００において、バッファ回路１４０に具備される少なくとも１つのバッファは、スーパーソースフォロワ構造の増幅器及び入力回路を含み、該入力回路は、アナログデジタル変換回路１５０の比較動作が遂行される区間以前において、例えば、オートゼロ区間において、セルフバイアシングを行うことにより、少なくとも１つのバッファの入力範囲を、ランプ信号生成器１３０から出力されるランプ信号の範囲に符合するように較正し、その後、比較動作が遂行されるとき、増幅器が、ランプ信号生成器１３０から出力されるランプ信号、例えば、第１ランプ信号をバッファリングし、バッファリングされたランプ信号、例えば、第２ランプ信号を、アナログデジタル変換回路１５０の比較器１５１（図１）に提供することができる。それにより、低い出力インピーダンスを有するスーパーソースフォロワ構造のバッファが、バッファリングされたランプ信号を提供するので、キックバックノイズの影響が低減され、第２ランプ信号の線形性が維持され、イメージデータの画質が向上する。また、イメージセンサ１００が低い電圧レベルで動作することができ、イメージセンサ１００の消費電力が低減される。

図１４は、本開示の例示的実施形態による携帯用端末機を示すブロック図である。図１４を参照すれば、本開示の例示的実施形態による携帯用端末機１０００は、イメージ処理部１１００、無線送受信部１２００、オーディオ処理部１３００、不揮発性メモリ装置（ＮＶＭ）１５００、ユーザインターフェース１６００及びコントローラ１７００を含んでもよい。

イメージ処理部１１００は、レンズ１１１０、イメージセンサ１１２０、ディスプレイ装置１１３０、メモリ１１４０及びイメージ信号プロセッサ（ＩＳＰ）１７１０を含んでもよい。一実施形態において、図示されているように、イメージ信号プロセッサ１７１０は、コントローラ１７００の一部として具現されてもよい。

図１のイメージセンサ１００が、イメージセンサ１１２０として適用され得る。イメージセンサ１１２０のバッファ回路１４０に具備される少なくとも１つのバッファは、スーパーソースフォロワ構造の増幅器を含み、該増幅器がランプ信号生成器１３０から出力されるランプ信号、例えば、第１ランプ信号をバッファリングし、バッファリングされたランプ信号、例えば、第２ランプ信号を、アナログデジタル変換回路１５０の比較器１５１（図１）に提供することができる。また、少なくとも１つのバッファに具備される入力回路は、セルフバイアシング動作を遂行することにより、少なくとも１つのバッファの入力範囲をシフトさせることができる。それにより、少なくとも１つのバッファが、スーパーソースフォロワ構造を有しながら、線形性が維持される。

イメージ信号プロセッサ１７１０は、イメージセンサ１１２０から提供されるイメージ、例えば、ローイメージ（原画像）に対してイメージ処理を行うことにより、変換されたイメージを生成し、変換されたイメージを、メモリ１１４０に保存するか、あるいは変換されたイメージをスケーリングし、スケーリングされたイメージをディスプレイ装置１１３０に提供することができる。

無線送受信部１２００は、アンテナ１２１０、トランシーバ１２２０、モデム１２３０を含む。オーディオ処理部１３００は、オーディオプロセッサ１３１０、マイク１３２０及びスピーカー１３３０を含んでもよい。不揮発性メモリ装置１５００は、メモリカード（ＭＭＣ、ｅＭＭＣ、ＳＤ、micro ＳＤ）などでもって提供され得る。

ユーザーインターフェースは、キーボード、カーテンキーパネル、タッチパネル、指紋センサ、マイクのようなユーザ入力を受信することができる多様な装置でもって具現され得る。該ユーザーインターフェースは、ユーザ入力を受信し、受信されたユーザ入力に対応する信号をコントローラ１７００に提供することができる。

コントローラ１７００は、携帯用端末機１０００の全般的な動作を制御し、アプリケーションプログラム、オペレーティングシステムなどを駆動するシステムオンチップ（ＳｏＣ）でもって提供され得る。システムオンチップで駆動されるオペレーティングシステムのカーネル（kernel）には、入出力スケジューラ（Ｉ／Ｏ scheduler）及び不揮発性メモリ装置１５００を制御するための装置ドライバ（device driver）が含まれる。

以上のように、図面と明細書とでもって例示的な実施形態が開示された。本明細書において、特定の用語を使用して実施形態について説明したが、それらは、ただ本開示の技術的思想について説明するための目的に使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。

本発明の、イメージセンサ、及びイメージセンサの動作方法は、例えば、イメージ処理関連の技術分野に効果的に適用可能である。

１００ イメージセンサ
１１０ ピクセルアレイ
１２０ ロウドライバ
１３０ ランプ信号生成器
１４０ バッファ回路
１５０ アナログ・デジタル変換回路
１６０ 出力バッファ
１７０ タイミング生成器

Claims (20)

1. 複数のピクセルを含むピクセルアレイと、
   第１ランプ信号を生成するランプ信号生成器と、
   増幅器を含み、前記第１ランプ信号をバッファリングすることによって獲得される第２ランプ信号を出力するバッファと、
   前記ピクセルアレイから出力されるピクセル信号を、前記第２ランプ信号と比較し、前記ピクセル信号をピクセル値に変換するアナログ・デジタル変換回路と、を含むイメージセンサ。
2. 前記バッファは、
   前記第１ランプ信号を受信し、前記第１ランプ信号にバイアシング電圧が加えられた電圧を、前記増幅器に入力信号として提供する入力回路をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
3. 前記入力回路は、
   一端を介して、前記第１ランプ信号を受信し、他端が前記増幅器の入力ノードに連結されるキャパシタと、
   前記増幅器の第１ノード及び前記入力ノードに連結されるスイッチと、を含むことを特徴とする請求項２に記載のイメージセンサ。
4. 前記増幅器は、
   ゲート端子が前記入力ノードに連結され、ソース端子が出力ノードに連結され、ドレイン端子が前記第１ノードに連結される第１トランジスタと、
   前記第１トランジスタの前記ソース端子に連結され、第１基準電流を提供する第１電流源と、
   前記第１ノードに連結され、第２基準電流を提供する第２電流源と、
   ゲート端子が前記第１ノードに連結され、ネガティブフィードバック回路として動作する第２トランジスタと、を含むことを特徴とする請求項３に記載のイメージセンサ。
5. 前記第１トランジスタは、第１導電型トランジスタを含み、
   前記第２トランジスタ及び前記スイッチは、第２導電型トランジスタを含むことを特徴とする請求項４に記載のイメージセンサ。
6. 前記スイッチは、
   第１区間において、ターンオンされ、前記第１ノードの電圧を前記キャパシタに保存し、
   前記第１区間後の第２区間においてターンオフされることを特徴とする請求項３に記載のイメージセンサ。
7. 前記バッファを含む複数のバッファをさらに含み、
   前記複数のバッファは、バッファリングされた第１ランプ信号を基に、それぞれ第２ランプ信号を出力し、
   前記アナログ・デジタル変換回路は、
   前記ピクセルアレイから出力される複数のピクセル信号をそれぞれ受信し、受信されたピクセル信号を、前記バッファから提供される前記第２ランプ信号と比較する複数の比較器を含み、
   前記複数の比較器は、前記第２区間において、前記第２ランプ信号及び前記ピクセル信号を基に、相関二重サンプリング動作を遂行することを特徴とする請求項６に記載のイメージセンサ。
8. 前記複数の比較器は、
   前記第１区間において、入力電圧レベルと出力電圧レベルとを一致させるためのオートゼロ動作を遂行することにより、内部オフセットを除去することを特徴とする請求項７に記載のイメージセンサ。
9. 前記アナログ・デジタル変換回路は、
   前記ピクセルアレイから出力される複数のピクセル信号をそれぞれ受信する複数のアナログ・デジタル変換器を含み、
   前記複数のアナログ・デジタル変換器それぞれは、
   受信されるピクセル信号を、前記第２ランプ信号と比較する複数の比較器と、
   前記比較器の出力を計数するカウンタと、を含むことを特徴とする請求項６に記載のイメージセンサ。
10. 前記バッファを含む複数のバッファをさらに含み、
    前記複数のバッファは、バッファリングされた前記第１ランプ信号に基づいた第２ランプ信号をそれぞれ出力することを特徴とする請求項９に記載のイメージセンサ。
11. 複数のピクセルを含むピクセルアレイと、
    第１ランプ信号を生成するランプ信号生成器と、
    複数のバッファを含み、複数のバッファそれぞれが、前記第１ランプ信号をバッファリングし、第２ランプ信号を生成するバッファ回路と、
    前記ピクセルアレイから出力されるピクセル信号を、前記第２ランプ信号と比較し、デジタルピクセル値を生成する複数のアナログ・デジタル変換器と、を含むイメージセンサ。
12. 前記複数のバッファそれぞれは、
    増幅回路及びネガティブフィードバック回路を含む増幅器と、
    前記増幅回路の入力ノードに連結され、前記第１ランプ信号に前記ネガティブフィードバック回路によるオフセット信号が付加された入力信号を生成する入力回路と、を含むことを特徴とする請求項１１に記載のイメージセンサ。
13. 前記入力回路は、
    一端を介して、前記第１ランプ信号を受信し、他端が前記増幅回路の入力ノードに連結されるキャパシタと、
    前記増幅回路の前記入力ノード、及び前記増幅回路と前記ネガティブフィードバック回路とが連結される第１ノードに連結され、前記複数のアナログ・デジタル変換器が、前記デジタルピクセル値を生成する第１区間以前にターンオンされ、前記第１区間においてターンオフされるスイッチと、を含むことを特徴とする請求項１２に記載のイメージセンサ。
14. 前記複数のアナログ・デジタル変換器は、複数のグループに区分され、
    前記複数のグループのうち第１グループに含まれるアナログ・デジタル変換器は、前記複数のバッファのうち第１バッファから前記第２ランプ信号を受信し、前記複数のグループのうち第２グループに含まれるアナログ・デジタル変換器は、前記複数のバッファのうち第２バッファから前記第２ランプ信号を受信することを特徴とする請求項１１に記載のイメージセンサ。
15. 前記複数のアナログ・デジタル変換器それぞれは、前記複数のバッファのうち対応するバッファから、前記第２ランプ信号を受信することを特徴とする請求項１１に記載のイメージセンサ。
16. イメージセンサの動作方法において、
    第１区間において、バッファが入力サンプリング動作を遂行することにより、前記バッファの入力レンジを変更する段階と、
    第２区間において、前記バッファが受信されるランプ信号をバッファリングし、バッファリングされたランプ信号を出力する段階と、
    前記第２区間において、比較器がピクセル信号、及び前記バッファリングされたランプ信号を比較し、比較結果を出力する段階と、
    前記第２区間において、カウンタが前記比較結果を計数することにより、デジタルピクセル値を生成する段階を含む方法。
17. 前記第１区間において、前記比較器は、内部オフセットを除去する動作を遂行することを特徴とする請求項１６に記載の方法。
18. 前記入力サンプリング動作により、前記バッファに受信される前記ランプ信号のレベルが調整されることを特徴とする請求項１６に記載の方法。
19. 前記ランプ信号のレベルは、前記バッファにおいてネガティブフィードバック動作を遂行するトランジスタのスレショルド電圧によって調整されることを特徴とする請求項１８に記載の方法。
20. 前記第１区間において、前記バッファの入力端に具備されるスイッチがターンオンされることにより、前記スレショルド電圧をキャパシタに保存し、
    前記第２区間において、前記スイッチがターンオフされ、前記キャパシタは、前記ランプ信号を受信し、前記ランプ信号に前記スレショルド電圧が付加された信号を、前記バッファの増幅端に提供することを特徴とする請求項１８に記載の方法。